KR101184956B1 - 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법 - Google Patents

다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법 Download PDF

Info

Publication number
KR101184956B1
KR101184956B1 KR1020077020151A KR20077020151A KR101184956B1 KR 101184956 B1 KR101184956 B1 KR 101184956B1 KR 1020077020151 A KR1020077020151 A KR 1020077020151A KR 20077020151 A KR20077020151 A KR 20077020151A KR 101184956 B1 KR101184956 B1 KR 101184956B1
Authority
KR
South Korea
Prior art keywords
mask
layer
additional
width
forming
Prior art date
Application number
KR1020077020151A
Other languages
English (en)
Other versions
KR20070100420A (ko
Inventor
제프리 막스
레자 에스 엠 사드자디
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20070100420A publication Critical patent/KR20070100420A/ko
Application granted granted Critical
Publication of KR101184956B1 publication Critical patent/KR101184956B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

에칭층에 피처들을 형성하는 방법이 제공된다. 제 1 마스크는 에칭층 상부에 형성되고, 제 1 마스크는 폭을 가진 복수의 스페이스들을 규정한다. 측벽층은 제 1 마스크 상부에 형성된다. 피처들은 측벽층을 통해 에칭층으로 에칭되고, 피처들은 제 1 마스크에 의해 규정된 스페이스들의 폭보다 더 작은 폭을 갖는다. 제 1 마스크와 측벽층이 제거된다. 추가 마스크가 에칭층 상부에 형성되고, 추가 마스크는 폭을 가진 복수의 스페이스들을 규정한다. 측벽층은 추가 마스크 상부에 형성된다. 피처들은 측벽층을 통해 에칭층으로 에칭되고, 피처들의 폭은 제 1 마스크에 의해 규정된 스페이스들의 폭보다 더 작다. 추가 마스크와 측벽층이 제거된다.
에칭층, 피처, 마스크, 임계 치수, 다수의 마스크

Description

다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법{METHOD FOR REDUCING CRITICAL DIMENSIONS USING MULTIPLE MASKING STEPS}
발명의 배경기술
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 중에, 반도체 디바이스의 피처들은 잘 알려진 패터닝 프로세스와 에칭 프로세스를 사용하여 웨이퍼 내에 규정된다. 이러한 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착되고, 그 후, 레티클에 의해 필터링된 광에 노광된다. 일반적으로, 레티클은, 광이 레티클을 통해 전파되는 것을 방지하는 예시적인 피처 형상으로 패터닝되는 유리판이다.
레티클을 통과한 후에, 광은 포토레지스트 재료의 표면에 컨택한다. 이 광은 포토레지스트 재료의 화학적 조성을 변화시켜, 현상액 (developer) 이 포토레지스트 재료의 일부분을 제거하도록 할 수 있다. 포지티브 포토레지스트 재료의 경우에는, 노출된 영역이 제거되고, 네거티브 포토레지스트 재료의 경우에는, 노출되지 않은 영역이 제거된다. 그 후, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 하위층 재료를 제거하여, 웨이퍼 내에 원하는 피처를 규정하기 위해 웨이퍼가 에칭된다.
다양한 포토레지스트의 생성이 알려져 있다. DUV (Deep UltraViolet) 포토레지스트가 248 ㎚ 광에 노광된다. 이해를 돕기 위해, 도 1a 는 스택 (100) 을 형성하여 에칭될 층 (108) 상부의 ARL (Anti Reflective Layer) (110) 상부에 패터닝된 포토레지스트층 (112) 을 가진 기판 (104) 상부의 층 (108) 의 개략적인 단면도이다. 포토레지스트 패턴은, 가장 작은 피처의 폭 (116) 일 수도 있는 CD (Critical Dimension; 임계 치수) 를 갖는다. 파장에 의존한 광학 특성 때문에, 더 긴 파장 광에 의해 노출된 포토레지스트는 보다 큰, 이론적으로 최소인 CD 를 갖는다.
피처 (120) 는 그 후 도 1b 에 도시된 바와 같이 포토레지스트 패턴을 통해 에칭될 수도 있다. 이상적으로, 피처의 CD (피처의 폭) 는 포토레지스트 (112) 에서의 피처의 CD (116) 와 같다. 실제로, 피처의 CD (116) 는 파세팅, 포토레지스트의 부식 또는 언더커팅으로 인해 포토레지스트 (112) 의 CD 보다 더 클 수도 있다. 또한, 피처는 테이퍼 (taper) 될 수도 있는데, 피처의 CD 는 적어도 포토레스트의 CD 만큼 크지만, 피처는 피처 바닥 근처에서 더 작은 폭을 갖도록 테이퍼된다. 이러한 테이퍼링은 신뢰할 수 없는 피처를 제공할 수도 있다.
더 작은 CD 를 갖는 피처를 제공하기 위해서, 더 짧은 파장 광을 사용하여 형성된 피처가 추구되고 있다. 193 ㎚ 포토레지스트가 193 ㎚ 광에 의해 노광된다. 위상 시프트 레티클과 다른 기술들을 사용하면, 193 ㎚ 포토레지스트를 이용하여, 90~100 ㎚ CD 포토레지스트 패턴을 형성할 수도 있다. 이것은 90~100 ㎚ 의 CD 를 가진 피처를 제공할 수 있을 것이다. 157 ㎚ 포토레지스트는 157 ㎚ 광에 의해 노광된다. 위상 시프트 레티클과 다른 기술들을 사용하면, 서브 90 ㎚ CD 포토레지스트 패턴을 형성할 수도 있다. 이것은 서브 90 ㎚ CD 를 가진 피처를 제공할 수 있을 것이다.
더 짧은 파장의 포토레지스트의 사용은, 더 긴 파장을 사용하는 포토레지스트에 대해 추가 문제들을 제공할 수도 있다. 이론적인 한계에 가까운 CD 를 얻기 위해서, 리소그래피 장치가 보다 정교해 져야만 하고, 보다 고가의 리소그래피 장비가 요구될 것이다. 최근에는 193 ㎚ 포토레지스트와 157 ㎚ 포토레지스트가, 더 긴 파장의 포토레지스트만큼 높은 선택도를 갖지 않을 수도 있고, 플라즈마 에칭 조건 하에서 더 쉽게 변형될 수도 있다.
메모리 디바이스의 형성에서와 같은 도전층의 에칭에서, 성능을 떨어뜨리지 않고 디바이스 밀도를 증가시키는 것이 바람직하다.
도 2a 는 라인 사이의 스페이스폭이 종래 기술에 따라 너무 가까운 경우에, 도전성 라인을 제조하기 위한 포토레지스트 마스크의 단면도이다. 웨이퍼와 같은 기판 (204) 상부에, 배리어층 (206) 이 배치될 수도 있다. 배리어층 (206) 상부에, 금속층 또는 폴리실리콘층과 같은 유전체층 (208) 이 형성된다. 유전체층 (208) 상부에, DARC 층과 같은 ARL (Anti Reflective Layer, 210) 이 형성된다. 포토레지스트 마스크 (212a) 가 ARL (210) 상부에 형성된다. 이 예에서, 라인 마스크 (214a) 가 도시된 바와 같이 라인폭 "L" 과 같이 규정된 폭을 갖는다. 스페이스 (222) 는 도시된 바와 같이 폭 "S" 를 갖는다. 피치 길이 "P" 는 도시된 바와 같이, 라인폭과 스페이스폭의 합 (P=L+S) 으로 규정된다. 피치 길이를 감소시키는 것이 바람직하다.
피치폭을 감소시키는 일 방법은 스페이스폭을 감소시키는 것이다. 도 2b 는 라인 사이의 스페이스폭이 종래 기술에 따라 너무 가까운 경우에, 도전성 또는 유전체 트렌치 라인을 제조하기 위한 포토레지스트 마스크의 단면도이다. 웨이퍼와 같은 기판 (204) 상부에, 배리어층 (206) 이 배치될 수도 있다. 배리어층 (206) 상부에, 금속층 또는 폴리실리콘층 또는 유전체층과 같은 도전성 또는 유전체층 (208) 이 형성된다. 그 층 (208) 상부에, DARC 층과 같은 ARL (210) 이 형성된다. 포토레지스트 마스크 (212b) 가 ARL (210) 상부에 형성된다. 이 예에서, 포토레지스트 마스크 (212b) 는 라인 마스크 (214b) 사이의 스페이스에 형성된 포토레지스트 잔류물 (218) 을 가진 라인 마스크 (214b) 를 형성한다. 포토레지스트 잔류물 (218) 의 존재는, 라인 마스크 (214b) 사이에의 매우 작은 스페이스의 제공에 의해 야기되는데, 이것은 작은 스페이스로부터 잔류물을 제거하기가 더 어렵기 때문이다. 이것은 제공될 수도 있는 도전성 라인의 밀도를 제한할 수도 있다.
발명의 요약
전술한 것을 달성하기 위해, 본 발명의 목적에 따라, 에칭층에 피처를 형성하는 방법이 제공된다. 제 1 마스크가 에칭층 상부에 형성되고, 그 제 1 마스크는 폭을 가진 복수의 스페이스를 규정한다. 제 1 마스크 상부에 측벽층이 형성되고, 제 1 측벽층은 제 1 마스크에 의해 규정된 스페이스의 폭을 감소시킨다. 측벽층을 통해 에칭층으로 피처가 에칭되고, 피처는 제 1 마스크에 의해 규정된 스페이스의 폭보다 더 작은 폭을 갖는다. 제 1 마스크와 측벽층이 제거된다. 추가 피처 단계가 다음 단계들을 수행하여 행해진다. 추가 마스크가 에칭층 상부에 형성되고, 그 추가 마스크는 폭을 가진 복수의 스페이스를 규정한다. 측벽층은 추가 마스크 상부에 형성되고, 측벽층은 추가 마스크에 의해 규정된 스페이스의 폭을 감소시킨다. 피처가 측벽층을 통해 에칭층으로 에칭되고, 피처의 폭은, 제 1 마스크에 의해 규정된 스페이스의 폭보다 더 작다. 추가 마스크와 측벽층이 제거된다.
본 발명의 다른 양태에서, 에칭층에 피처를 형성하는 방법이 제공된다. 제 1 마스크가 에칭층 상부에 형성되고, 제 1 마스크는 폭을 가진 복수의 스페이스를 규정하고, 복수의 스페이스는 CD 와 피치를 갖는다. 측벽층이 제 1 마스크 상부에 형성되고, 측벽층은 제 1 마스크에 의해 규정된 스페이스의 폭을 감소시킨다. 피처가 측벽층을 통해 에칭층으로 에칭되고, 스페이스의 폭과 CD 는 제 1 마스크 내의 스페이스의 폭과 CD 보다 적어도 50% 작다. 제 1 마스크와 측벽층이 제거된다. 추가 피처 단계가 다음 단계에 의해 수행된다. 추가 피처 마스크가 에칭층 상부에 형성되고, 추가 마스크는 폭을 가진 복수의 스페이스를 규정하고, 복수의 스페이스는 CD 또는 피치를 갖는다. 측벽층이 추가 마스크 상부에 형성되고, 측벽층은 추가 마스크에 의해 규정된 스페이스의 폭을 감소시킨다. 피처가 측벽층을 통해 에칭층으로 에칭되고, 피처의 폭과 CD 는 제 1 마스크 내의 스페이스의 폭과 CD 보다 적어도 50 % 작고, 피처는 제 1 마스크 내의 스페이스의 피치와 추가 마스크 내의 스페이스의 피치보다 적어도 50 % 작은 피치를 갖는다. 추가 마스크와 측벽층이 제거된다. 추가 마스크가 CD 를 훨씬 더 감소시킬 수 있다. 예를 들면, 3 개의 마스크가 약 65 % 축소를 제공할 수 있고, 4 개의 마스크가 75 % 축소를 제공할 수 있으며, 등등이다.
본 발명의 이러한 특징 및 다른 특징 이하 본 발명의 상세한 설명과 다음 도면들과 함께 보다 상세하게 설명될 것이다.
도면의 간단한 설명
본 발명은, 첨부 도면의 도에서 제한이 아닌 일 예로 예시되며, 동일한 참조 부호는 동일한 엘리먼트를 나타낸다.
도 1a 및 도 1b 는 종래 기술에 따라 에칭된 스택의 개략 단면도이다.
도 2a 및 도 2b 는 종래 기술에 따라 형성된 마스크의 개략 단면도이다.
도 3 은 본 발명의 실시형태에서 사용될 수도 있는 프로세스의 하이 레벨 플로우차트이다.
도 4a 내지 도 4h 는 본 발명의 일 실시형태에 따라 처리된 스택의 개략 단면도이다.
도 5a 내지 도 5f 는 본 발명의 다른 실시형태에 따라 처리된 스택의 개략 단면도이다.
도 6 은 측벽층을 증착하는 단계의 보다 상세한 플로우차트이다.
도 7 은 본 발명을 실시하는데 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 8a 및 도 8b 는 본 발명의 실시형태에서 사용된 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한 도면이다.
도 9 의 A 내지 C 는 증착의 단면도이다.
도 10 은 도전층을 에칭하기 위해 발명을 실시하는데 사용될 수도 있는 디바이스의 개략도이다.
바람직한 실시형태의 상세한 설명
이하, 본 발명은 첨부 도면들에 예시한 바와 같이 본 발명의 몇몇 바람직한 실시형태들을 참조하여 상세하게 설명될 것이다. 다음 설명에서, 다수의 특정 상세가 본 발명의 완전한 이해를 제공하기 위하여 기술된다. 그러나, 본 발명이 이러한 특정 상세의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않기 위하여 상세하게 설명되지 않는다.
본 발명은 작은 CD (Critical Dimension; 임계 치수) 를 가진 피처들을 제공한다. 보다 상세하게는, 본 발명은 피처를 에칭하기 위해 사용된 포토레지스트 패턴의 CD 보다 더 작은 CD 를 가진 피처들을 제공한다.
이해를 용이하게 하기 위해서, 도 3 은 본 발명의 일 실시형태에서 사용될 수도 있는 프로세스의 하이 레벨 플로우차트이다. 제 1 피처 단계가 수행된다 (단계 302). 패터닝된 제 1 마스크가 제공된다 (단계 304). 도 4a 는 본 발명의 일 실시형태에서의 패터닝된 마스크의 단면도이다. 웨이퍼와 같은 기판 (404) 상부에, 배리어층 (406) 이 배치될 수도 있다. 배리어층 (406) 상부에, 도전성 금속층 또는 폴리실리콘층 또는 유전체층과 같은 에칭층 (408) 이 형성된다. 에칭층 (408) 상부에, DARC 층과 같은 ARL (antireflective layer; 410) 이 형성된다. 패터닝된 제 1 마스크 (412) 가 ARL (410) 상부에 형성된다. 이 예에서, 라인 마스크들 (414) 은 도시한 바와 같이 라인폭 "Lp" 로 규정된 폭을 갖는다. 포토레지스트 마스크 내의 스페이스들 (422) 은 도시한 바와 같이 폭 "Sp" 를 갖는다. 포토레지스트 마스크의 피치 길이 "Pp" 는 도시한 바와 같이 라인폭과 스페이스폭의 합 (Pp=Lp+Sp) 으로 규정된다. 이러한 폭들은 포토레지스트 마스크를 형성하기 위해 사용된 리소그래피 기법의 해상도에 의해 결정된다. 피치 길이를 감소시키는 것이 바람직하다.
CD 를 감소시키기 위해 측벽층이 마스크 상부에 형성된다 (단계 308). 도 4b 는 제 1 마스크의 측벽 상부에 증착된 측벽층 (420) 을 가진, 패터닝된 제 1 마스크 (412) 의 개략 단면도이다. 측벽층 (420) 은 마스크 스페이스들 내부에 측벽층 피처 (424) 를 형성하고, 측벽층 피처 (424) 는 제 1 마스크의 스페이스 CD 보다 작은, 감소된 스페이스 CD 를 갖는다. 바람직하게, 증착된 제 1 마스크의 감소된 스페이스 CD 는 제 1 마스크 피처의 스페이스 CD 보다 50 % 작다. 또한, 측벽층은 도시된 바와 같이, 매우 등각 (conformal) 인, 실질적으로 수직인 측벽 (428) 을 갖는 것이 바람직할 수 있다. 실질적으로 수직인 측벽의 일 예는 피처의 바닥과, 바닥으로부터 상부까지 88 °내지 90 °사이의 각도를 이루는 측벽이다. 등각인 측벽은 피처의 상부로부터 바닥까지 실질적으로 동일한 두께를 갖는 증착층을 갖는다. 비등각인 측벽은 실질적으로 수직이 아닌 측벽을 제공하는, 파세팅 또는 브레드 로핑 형성물 (bread-loafing formation) 을 형성할 수도 있다. (파세팅 형성물로부터) 테이퍼된 측벽 또는 브레드 로핑 측벽은 증착된 층의 CD 를 증가시킬 수도 있고, 열악한 에칭 마스크를 제공할 수도 있다. 측벽 상의 증착은 제 1 마스크 피처의 바닥 상의 증착보다 더 두꺼운 것이 바람직하다. 제 1 마스크 피처의 바닥 상부에는 어떠한 층도 증착되지 않는 것이 더 바람직하다.
그 후, 측벽층 스페이스들을 통해 에칭층 (408) 으로 제 1 세트의 피처들이 에칭된다 (단계 312). 도 4c 는 에칭층 (408) 으로 에칭된 제 1 세트의 피처들 (432) 을 도시한다. 이 예에서, 에칭층 (408) 내에 에칭된 제 1 세트의 피처들 (432) 은 증착된 층의 피처의 스페이스 CD 와 동일한 CD 폭을 갖는다. 실제로, 제 1 세트의 피처들 (432) 의 피처 CD 는 증착된 층 (420) 의 피처 CD 보다 약간 더 클 수도 있다. 그러나, 증착된 층의 피처 CD 가 포토레지스트 (412) 의 CD 보다 상당히 더 작기 때문에, 에칭층 (408) 내의 피처들의 CD 는 포토레지스트 (412) 의 CD 보다 여전히 더 작다. 증착된 층의 CD 가 포토레지스트의 CD 보다 약간만 더 작은 경우, 또는 증착된 층이 파세팅되거나 또는 브레드 로핑된 경우, 에칭될 층의 CD 는 포토레지스트의 CD 보다 더 작지 않을 것이다. 또한, 파세팅된 층 또는 브레드 로핑 증착된 층은 에칭될 층에 파세팅되거나 또는 불규칙하게 성형된 피처를 야기할 수도 있다. 또한, 포토레지스트 피처의 바닥 상의 증착을 최소화하는 것이 바람직하다. 이 예에서, 에칭층 (408) 내에 에칭된 피처 CD 는 포토레지스트 피처 CD 보다 약 50 % 작다.
그 후, 포토레지스트 및 증착된 층이 스트립된다 (단계 316). 이것은, 단일의 단계로서 행해질 수도 있고 또는 개별적인 증착된 층 제거 단계와 포토레지스트 스트립 단계를 가진 2 개의 개별적인 단계들로서 행해질 수도 있다. 애싱이 스트립 프로세스를 위해 사용될 수도 있다. 도 4d 는 증착된 층과 포토레지스트 마스크가 제거되어진 후의 기판 (404) 을 도시한다. 제 1 피처 단계 (302) 가 완료된다.
그 후, 추가 피처 단계들 (단계 318) 이 수행된다. 패터닝된 추가 마스크가 에칭된 피처들 (이 경우에는 제 1 세트의 에칭된 피처들이다) 상부에 형성된다 (단계 320). 도 4e 는 기판 (404) 을 도시하고, 제 2 포토레지스트 마스크 (442) 가 에칭층 (408) 상부에 형성되어, 제 1 세트의 에칭된 피처들 (432) 을 커버하고, 제 2 포토레지스트 마스크 내의 스페이스들 (444) 이 제 1 세트의 에칭된 피처들 (432) 사이에 형성된다.
그 후, CD 를 감소시키기 위해 추가 마스크 피처들의 측벽 상부에 측벽층이 증착된다 (단계 324). 도 4f 는 추가 마스크 (442) 의 측벽 상부에 증착된 측벽층 (450) 을 가진 추가 마스크 (442) 의 개략 단면도이다. 측벽층 (450) 은 마스크 스페이스 내부에 측벽층 피처 (454) 를 형성하고, 측벽층 피처 (454) 는 추가 마스크의 스페이스 CD 보다 작은, 감소된 스페이스 CD 를 갖는다. 측벽층 피처의 감소된 스페이스는 추가 마스크 피처의 스페이스 CD 보다 50 % 작은 것이 바람직하다. 또한, 마스크층 피처 (422) 가 도시된 바와 같이 매우 등각의 실질적으로 수직인 측벽들을 갖는 것이 바람직하다. 실질적으로 수직인 측벽의 일 예는 피처의 바닥과, 바닥으로부터 상부까지 88 °내지 90 ° 사이의 각도를 이루는 측벽이다. 측벽상의 증착은 포토레지스트 피처의 바닥 상의 증착보다 더 두꺼운 것이 바람직하다. 포토레지스트 피처의 바닥 상부에는 어떠한 층도 증착되지 않는 것이 더 바람직하다.
도 4g 에 도시된 바와 같이, 피처가 에칭층으로 에칭되어 (단계 328), 제 1 세트의 에칭 피처들 (432) 사이에 제 2 세트의 에칭 피처들 (452) 이 형성된다. 그 후, 도 4h 에 도시된 바와 같이, 포토레지스트와 증착된 층이 스트립된다 (단계 332). 에칭층의 라인폭은 Lf 로 도시된다. 에칭층 내의 피처의 스페이스폭은 Sf 로 도시된다. 피처의 피치 길이는 Pf (여기서, Pf=Lf+Sf) 로 도시된다. 비교를 위해, 도 4a 로부터의 포토레지스트 마스크 피치 Pp, 포토레지스트 라인폭 Lp, 및 포토레지스트 스페이스폭 Sp 는, 피처 피치 Pf, 피처 라인폭 Lf, 및 피처 스페이스폭 Sf 와 비교하기 위해 도 4h 에 도시된다. 이 실시형태에서, 피처에 대한 피치 길이 Pf 는, 피처들 사이의 라인폭 Lf 가 포토레지스트 마스크의 라인폭 Lp 의 절반이고, 피처 스페이스폭 Sf 가 포토레지스트 마스크 내의 스페이스폭 Sp 의 절반이기 때문에, 포토레지스트 마스크의 피치 길이 Pp 의 절반이다. 따라서, 본 발명의 프로세스는, 동일한 포토레지스트 리소그래피 프로세스를 사용하는 동안, 피치 길이, 라인폭, 및 피치폭을 1/2 로 감소시킴으로써, 에칭 피처 해상도를 2 배로 하기 위해 2 개의 마스킹 단계를 이용할 수 있다.
이 실시형태는 단지 2 개의 마스크만을 사용하기 때문에, 반복 단계 (단계 336) 에서, 프로세스는 반복되지 않는 것으로 결정된다.
3 개의 마스크 예
다른 예에서, 3 개의 마스크 프로세스가 피치 길이, 라인폭 및 피처 크기를 67% 만큼 감소시키기 위해 사용될 수도 있다. 제 1 피처 단계가 수행된다 (단계 302). 패터닝된 포토레지스트 마스크가 제공된다 (단계 304). 도 5a 는 본 발명의 일 실시형태의 포토레지스트 마스크의 단면도이다. 웨이퍼와 같은 기판 (504) 상부에, 배리어층 (506) 이 배치될 수도 있다. 배리어층 (506) 상부에, 금속층 또는 폴리실리콘층 또는 유전체층과 같은 에칭층 (508) 이 형성된다. 에칭층 (508) 상부에, DARC 층과 같은 ARL (510) 이 형성된다. 포토레지스트 마스크 (512) 가 ARL (510) 상부에 형성된다. 이 예에서, 라인 마스크들 (514) 은 도시한 바와 같이 라인폭 "Lp" 으로 규정된 폭을 갖는다. 포토레지스트 마스크 내의 스페이스들 (522) 은 도시한 바와 같이 폭 "Sp" 를 갖는다. 포토레지스트 마스크의 피치 길이 "Pp" 는 도시한 바와 같이 라인폭과 스페이스폭의 합 Pp=Lp+Sp 으로 규정된다. 이러한 폭들은 포토레지스트 마스크를 형성하기 위해 사용된 리소그래피 기법의 해상도에 의해 결정된다. 피치 길이를 감소시키는 것이 바람직하다.
그 후, CD 를 감소시키기 위해 측벽층이 포토레지스트 피처의 측벽 상부에 증착된다 (단계 308). 도 5b 는 피처 (514) 의 측벽 상부에 증착된 측벽층 (520) 을 갖는, 패터닝된 포토레지스트 마스크 (512) 의 개략 단면도이다. 측벽층 (520) 은 포토레지스트 피처 (514) 내부에 측벽층 피처 (524) 를 형성하고, 측벽층 피처 (524) 는 포토레지스트 피처의 스페이스 CD 보다 작은, 감소된 스페이스 CD 를 갖는다. 측벽층 피처의 감소된 스페이스가 포토레지스트 피처의 스페이스 CD 보다 적어도 66 % 작은 것이 바람직하다. 또한, 측벽층 피처는 도시한 바와 같이 매우 등각인 실질적으로 수직인 측벽을 갖는 것이 바람직하다.
그 후, 제 1 세트의 피처들이 측벽층 피처들을 통해 에칭층 (508) 으로 에칭된다 (단계 312). 도 5b 는 에칭층 (508) 으로 에칭된 제 1 세트의 피처들 (532) 을 도시한다. 이 예에서, 에칭층 (508) 내에 에칭된 제 1 세트의 피처들 (532) 은 측벽층 피처의 스페이스 CD 와 동일한 CD 폭을 갖는다. 실제로, 제 1 세트의 피처들 (532) 의 피처 CD 는 측벽층 (520) 의 피처 CD 보다 약간 더 클 수도 있다. 이 예에서, 에칭층 (508) 에서 에칭된 피처 CD 는 포토레지스트 피처 CD 보다 약 67% 작다.
그 후, 포토레지스트와 측벽층이 스트립된다 (단계 316). 이것은, 단일의 단계로서 행해질 수도 있고 또는 개별적인 측벽층 제거 단계와 포토레지스트 스트립 단계를 가진 2 개의 개별적인 단계로서 행해질 수도 있다. 애싱이 스트립 프로세스를 위해 이용될 수도 있다. 제 1 피처 단계 (302) 가 완료된다.
그 후, 추가 피처 단계들 (단계 318) 이 수행된다. 패터닝된 포토레지스트 마스크가 에칭된 피처들 (이 경우에는 제 1 세트의 에칭된 피처들이다) 상부에 형성된다 (단계 320). 도 5c 는 기판 (504) 을 도시하고, 여기서 제 2 포토레지스트 마스크 (542) 가 에칭층 (508) 상부에 형성되어, 제 1 세트의 피처들 (532) 을 커버하고, 제 2 포토레지스트 마스크 내의 스페이스 (544) 들이 제 1 세트의 에칭된 피처들 (532) 사이에 형성된다.
그 후, CD 를 감소시키기 위해 측벽층 (550) 이 제 2 포토레지스트 피처들의 측벽 상부에 증착된다 (단계 324). 측벽층 (550) 이 포토레지스트 피처 내부에 측벽층 피처를 형성하고, 측벽층 피처 (554) 는 포토레지스트 피처의 스페이스 CD 보다 작은, 감소된 스페이스 CD 를 갖는다. 측벽층 피처의 감소된 스페이스는 포토레지스트 피처의 스페이스 CD 보다 약 66 % 작은 것이 바람직하다. 또한, 증착된 층 피처는 도시한 바와 같이 매우 등각인 실질적으로 수직인 측벽을 갖는 것이 바람직하다.
도 5d 에 도시된 바와 같이, 피처가 에칭층으로 에칭되어 (단계 328), 제 2 세트의 에칭 피처들 (552) 이 형성된다. 제 2 세트의 피처들 (552) 의 각 피처는, 제 2 세트의 피처들 (552) 의 피처가 피처들의 종단에 있는 경우 외에는, 제 1 세트의 피처들 (532) 중 2 개의 피처들 사이에 있다. 그 후, 포토레지스트와 증착된 층이 스트립된다 (단계 332). 추가 피처 단계 (단계 318) 가 완료된다.
그 후, 추가 피처 단계를 반복할 지의 여부에 대한 결정이 행해진다 (단계 336). 이 프로세스가 3 개의 마스크들을 사용하고, 단지 2 개의 피처가 생성되었기 때문에, 추가 피처 단계 (단계 318) 가 반복된다. 패터닝된 포토레지스트 마스크가 에칭된 피처들 (이 경우에는 제 1 세트 및 제 2 세트의 에칭된 피처들이다) 상부에 형성된다 (단계 320). 도 5e 는 기판 (504) 을 도시하고, 여기서 제 3 포토레지스트 마스크 (562) 가 에칭층 (508) 상부에 형성되어, 제 1 세트의 피처들 (532) 과 제 2 세트의 피처들 (552) 을 커버하고, 제 3 포토레지스트 마스크 내의 스페이스들 (564) 이 제 1 세트의 에칭 피처들 (532) 과 제 2 세트의 에칭 피처들 (552) 사이에 형성된다.
그 후, CD 를 감소시키기 위해 측벽층 (570) 이 제 2 포토레지스트 피처들의 측벽들 상부에 증착된다 (단계 324). 측벽층 (570) 은 포토레지스트 피처 내부에 측벽층 피처를 형성하고, 측벽층 피처는 포토레지스트 피처의 스페이스 CD 보다 작은, 감소된 스페이스 CD 를 갖는다. 측벽층 피처의 감소된 스페이스가 포토레지스트 피처의 스페이스 CD 보다 약 66 % 작은 것이 바람직하다. 또한, 측벽층 피처는 도시한 바와 같이 매우 등각인 실질적으로 수직인 측벽들을 갖는 것이 바람직하다.
도 5f 에 도시된 바와 같이, 피처가 에칭층으로 에칭되어 (단계 328), 제 3 세트의 에칭 피처들 (572) 이 형성된다. 제 3 세트의 피처들의 피처가 종단에 있는 경우 외에는, 제 3 세트의 에칭 피처들 (572) 의 각 피처는, 제 2 세트의 피처들 (552) 의 피처와 제 1 세트의 피처들 (532) 의 피처 사이에 있다. 그 후, 포토레지스트와 증착된 층이 스트립된다 (단계 332). 추가 피처 단계 (단계 318) 가 완료된다. 이것이 3 개의 마스크 프로세스의 제 3 마스크이기 때문에, 반복 조건 (단계 336) 이 "아니오" 로 응답되고, 프로세스가 종료된다.
에칭층의 라인폭은 Lf 로 도시된다. 에칭층 내의 피처들의 스페이스폭은 Sf 로 도시된다. 피처의 피치 길이는 Pf (여기서 Pf=Lf+Sf) 로 도시된다. 비교를 위해, 도 5a 로부터의 포토레지스트 마스크 피치 길이 Pp, 포토레지스트 라인폭 Lp, 및 포토레지스트 스페이스폭 Sp 은, 피처 피치 길이 Pf, 피처 라인폭 Lf, 및 피처 스페이스폭 Sf 와 비교하기 위해 도 5f 에 도시된다. 이 실시형태에서, 피처들에 대한 피치 길이 Pf 는, 피처 사이의 라인폭 Lf 가 포토레지스트 마스크의 라인폭 Lp 의 1/3 이고, 피처 스페이스폭 Sf 가 포토레지스트 마스크 내의 스페이스폭 Sp 의 1/3 이기 때문에, 포토레지스트 마스크의 피치 길이 Pp 의 1/3 이다. 따라서, 본 발명의 프로세스는, 동일한 포토레지스트 리소그래피 프로세스를 사용하는 동안, 피치 길이, 라인폭, 및 피처폭을 1/3 감소시킴으로써, 에칭 피처 해상도를 3 배로 하기 위해 3 개의 마스킹 단계를 이용할 수 있다.
이론적으로, 팩터 n 만큼 해상도를 증가시키기 위해 n 개의 마스크가 사용될 수도 있다.
측벽들을 형성하기 위한 가스 조절을 사용
바람직한 실시형태에서, 가스 조절이 등각인 측벽들을 형성하기 위해 사용된다. 바람직하게는, 측벽들은 폴리머 재료로 형성되고, 마스크는 포토레지스트 폴리머이어서, 측벽층의 증착이 에칭과 스트립이 수행되는 동일 챔버에서 인시츄로 수행될 수도 있고, 스트립이 마스크와 측벽층 모두를 제거할 수도 있다.
도 6 은 가스 조절을 이용하는, CD 를 감소시키기 위해 마스크 상부에 측벽을 형성 (단계 308 및 단계 324) 하는 보다 상세한 플로우차트이다. 이 실시형태에서, CD 를 감소시키기 위해 마스크 상부에 측벽층을 형성하는 단계 (단계 308 및 단계 324) 는, 증착 페이즈 (604) 와 프로파일 성형 페이즈 (608) 를 포함한다. 증착 페이즈는, 플라즈마를 형성하기 위해 제 1 가스 화학물을 사용하며, 이는 마스크의 측벽들 상부에 측벽층을 증착시킨다.
본 발명은 유전체층 또는 도전층을 에칭하기 위해 사용될 수도 있다. 유전체층 또는 도전층에 대한 본 발명을 실시하는데 사용될 수도 있는 예시적인 레시피들이 이하 제공된다.
유전체 에칭의 예
도 7 은 측벽층을 증착시키고, 에칭하며, 스트립하기 위해 사용될 수도 있는 플라즈마 프로세싱 챔버 (700) 의 개략도이다. 플라즈마 프로세싱 챔버 (700) 는 한정링 (702), 상부 전극 (704), 하부 전극 (708), 가스원 (710) 및 배기 펌프 (720) 를 포함한다. 가스원 (710) 은 증착 가스원 (712) 과 프로파일 성형 가스원 (716) 을 포함한다. 가스원 (710) 은 에칭 가스원 (718) 과 같은 추가 가스원을 포함할 수도 있다. 플라즈마 프로세싱 챔버 (700) 내부에서, 기판 (404) 은 하부 전극 (708) 상에 위치된다. 하부 전극 (708) 은 기판 (404) 을 홀딩하기 위해 적절한 기판 처킹 메커니즘 (예를 들면, 정전기, 기계적 클램핑 등) 을 통합한다. 리액터 상부 (728) 는 하부 전극 (708) 에 바로 대향하여 배치된 상부 전극 (704) 을 통합한다. 상부 전극 (704), 하부 전극 (708) 및 한정링 (702) 은 한정된 플라즈마 볼륨을 규정한다. 가스는 가스원 (710) 에 의해 한정된 플라즈마 볼륨으로 공급되고, 배기 펌프 (720) 에 의해 배기 포트와 한정링 (702) 을 통해 한정된 프라즈마 볼륨으로부터 배기된다. 제 1 RF 원 (744) 이 상부 또는 하부 전극 (704) 에 전기적으로 접속된다. 제 2 RF 원 (748) 이 하부 전극 (708) 에 전기적으로 접속된다. 챔버 벽 (752) 이 한정링 (702), 상부 전극 (704), 및 하부 전극 (708) 을 둘러싼다. 제 1 RF 원 (744) 과 제 2 RF 원 (748) 모두는 고주파수 (27 내지 300) MHz 전원과 저주파수 (2 내지 14) MHz 전원을 포함할 수도 있다. RF 전력을 전극에 접속시키는 상이한 조합이 가능하다. 제어기는 RF 원 (744, 748), 배기 펌프 (720), 및 가스원 (710) 에 제어가능하게 접속된다.
도 8a 및 도 8b 는 본 발명의 실시형태에서 사용된 제어기 (735) 를 구현하기에 적합한 컴퓨터 시스템 (1300) 을 예시한다. 도 8a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 도시한다. 물론, 컴퓨터 시스템은 집적회로, PCB, 및 소형 포켓용 디바이스에서 거대한 슈퍼 컴퓨터까지에 이르는 많은 물리적인 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로/으로부터 데이터를 전송하기 위해 사용된 컴퓨터 판독가능 매체이다.
도 8b 는 컴퓨터 시스템 (1300) 에 대한 블록도의 일 예이다. 시스템 버스 (1320) 에는 매우 다양한 서브시스템들이 부착된다. 프로세서(들) (1322) (중앙 처리 유닛, 또는 CPU 로 칭해짐) 가 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM (Random Access Memory) 과 ROM (Read Only Memory) 을 포함한다. 당업계에 잘 알려진 바와 같이, ROM 은 데이터 및 명령을 CPU 로 단방향적으로 전송하도록 동작하고, RAM 은 통상적으로 데이터 및 명령을 양방향 방식으로 전송하는데 사용된다. 이러한 메모리 또는 다른 유형의 메모리 모두, 이하 설명된 컴퓨터 판독가능 매체의 임의의 적절한 형태를 포함할 수도 있다. 또한, 고정 디스크 (1326) 는 CPU (1322) 에 양방향적으로 커플링되고, 추가 데이터 저장 용량을 제공하고, 또한, 이하 설명된 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하기 위해 사용될 수도 있고, 통상적으로, 1 차 저장 매체보다 더 느린 2 차 저장 매체 (예를 들면, 하드 디스크) 이다. 고정 디스크 (1326) 내부에 포함된 정보는, 적절한 경우에, 메모리 (1324) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다. 착탈식 디스크 (1314) 가 이하 설명된 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (1322) 는 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 다양한 입/출력 디바이스와, 프로세서의 제어를 위한 피드백/포워드 시스템에 커플링된다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크, 터치 센서티브 디스플레이, 변환기 카드 판독기, 자기 (magnetic) 또는 종이 테이프 판독기, 타블렛 (tablet), 스타일러스, 음성 또는 수기 인식기, 생체 인식 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 네트워크 인터페이스 (1340) 를 이용하여 다른 컴퓨터 또는 전기통신 네트워크에 선택적으로 커플링될 수도 있다. 이러한 네트워크 인터페이스로 인해, 상기 기술된 방법 단계를 수행하는 과정에서 CPU 가 네트워크로부터 정보를 수신하거나 또는 네트워크로 정보를 출력하는 것이 고려된다. 또한, 본 발명의 방법 실시형태가 CPU (1322) 를 통해 단독으로 실행할 수도 있거나 또는 프로세싱의 일부분을 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크 상에서 실행할 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터 구현 동작들을 수행하기 위해 컴퓨터 코드를 저장하고 있는 컴퓨터 판독가능 매체를 가진 컴퓨터 저장 제품에 관한 것이다. 매체와 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되어 구성될 수도 있고, 또는 컴퓨터 소프트웨어 당업자에게 잘 알려지고 이용가능한 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는 다음을 포함하지만, 이에 제한되지는 않다 : 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 과 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬디스크 (floptical disk) 와 같은 자기-광학 매체; 및 주문형 집적 회로 (ASIC; Application Specific Integrated Circuits), 프로그램가능한 로직 디바이스 (PLD; Programmable Logic Devices) 및 ROM 과 RAM 디바이스들과 같이 프로그램 코드를 저장하고 실행하기 위해 특별히 구성된 하드웨어 디바이스. 컴퓨터 코드의 예는 컴파일러에 의해 생산된 머신 코드와 인터프리터를 이용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일을 포함한다. 또한, 컴퓨터 판독가능 매체는 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내고 반송파에 수록된 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
다른 예들은 다른 증착 디바이스를 이용할 수도 있다.
증착 페이즈 (604) 의 일 예는 터보 펌프의 Vat 밸브를 1000 으로 설정함으로써 확립된, 압력 60 mTorr 에서, 250 sccm (standard cubic centimeters per minute) Ar 및 50 sccm CH3F 의 화학물을 이용한 CH3F 증착일 수도 있다. 2 MHz RF 원이 100 Watts 전력을 제공하는 동안, 27 MHz RF 원은 500 Watts 전력을 제공한다. 챔버 온도는 20 ℃ 로 유지된다. 기판을 냉각시키는 헬륨 냉각 압력은 15 Torr 이다. 이러한 레시피는 폴리머 측벽층을 형성을 야기한다.
프로파일 성형 페이즈 (608) 의 일 예는 터보 펌프의 Vat 밸브를 1000 으로 설정함으로써 확립된, 압력 50 mTorr 에서, 270 sccm Ar 및 12 sccm C4F6, 8 sccm O2 및 100 sccm CO 의 화학물을 이용한 C4F6/O2/CO 증착일 수도 있다. 2 MHz RF 원이 480 Watts 전력을 제공하는 동안, 27 MHz RF 원은 1500 Watts 전력을 제공한다. 챔버 온도는 20 ℃ 로 유지된다. 기판을 냉각시키는 헬륨 냉각 압력은 15 Torr 이다.
도 9 의 A 는 증착 페이즈로부터의 증착층 (920) 의 단면도이다. 증착층 (920) 은 마스크 (912) 상부에 형성된다. 이 예에서, 증착 페이즈는, 윤곽 (924) 으로 나타낸 바와 같이, "브레드 로핑" 증착층을 형성한다. 브레드 로핑 증착층은 피처의 상부 근처의 더 두꺼운 측벽 증착과, 피처의 바닥 근처의 더 얇은 측벽 증착 (또는 측벽 증착 없음) 을 특징으로 한다. 또한, 이 예에서의 브레드 로핑은 도시된 바와 같이 피처의 아주 바닥인 표면 상부에 층을 형성한다. 따라서, 이 증착은 비등각인 (non-conformal) 측벽 증착을 제공한다. 이러한 증착은 요망되는, 실질적으로 수직인 측벽을 제공하지 않는다. 결국, 브레드 로핑은, 컨택이 차단되고 (close off), 어떠한 에칭도 행해질 수 없기 때문에, 상부를 핀치오프 (pinch off) 하여, 그 후, 마스크층으로 사용될 수 없다.
도 9 의 B 는 프로파일 성형 페이즈만이 사용되는, 증착층 (930) 의 단면도이다. 이 예에서, 프로파일 성형 페이즈는 윤곽 (934) 으로 나타낸 바와 같이, "파세팅" 증착층을 형성한다. 파세팅 증착층은 피처 상부 근처의 더 얇은 측벽 증착 (또는 측벽 증착 없음) 과 피처 바닥 근처의 더 두꺼운 측벽 증착을 특징으로 한다. "파세팅" 증착은 피처의 아주 바닥인 표면에 증착되지 않는다. 따라서, 이 증착 또한 비등각인 측벽 증착을 제공한다. 상부 근처의 측벽이 너무 얇은 경우, 포토레지스트 마스크의 파세팅을 초래할 수도 있다. 이러한 증착은 요망되는, 실질적으로 수직인 측벽을 제공하지 않는다. 포토레지스트 마스크 코너의 파세팅은 더 낮은 에칭 선택도와 빠른 마스크 부식을 야기할 수도 있다. 또한, 마스크의 파세팅은 에칭된 프로파일의 파세팅을 초래할 것이다. 대부분의 모든 경우에서, 마스크 수직 프로파일이 일반적으로 에칭된 재료로 변환되기 때문에, 일단 마스크가 파세팅되면, 그 후, 최종 에칭된 프로파일 역시 파세팅된다.
도 9 의 C 는 2 초 증착과 25 초 제 2 프로파일 성형의 6 개의 사이클에 의해 형성된 증착층 (940) 의 단면도이다. 알 수 있는 바와 같이, 증착층은 수직 측벽을 가지고, 피처의 바닥면에서 미소한 증착을 갖거나 또는 어떠한 증착도 갖지 않는다. 다수의 페이즈의 6 개의 사이클 프로세스를 제공하기 위해, 가스 레시피를 빠르게 변경할 수 있는 가스 조절 디바이스가 바람직한 장치일 것이다.
증착 페이즈 (604) 와 프로파일 성형 페이즈 (608) 의 시간 비율을 제어하는 능력은 다른 제어 변수를 제공한다. 적절한 비율은 도 9 의 C 에 예시한 바와 같이 실질적으로 수직이고 등각인 측벽을 제공할 것이다. 또한, 이러한 증착층은 에칭 선택도를 증가시키기 위해 포토레지스트 마스크를 보호할 수 있다. 증착 프로파일을 제어하기 위해 사용될 수 있는 본 발명에 의해 제공된 다른 제어 파라미터는, 사이클 수, 총 증착 시간, 증착/성형 페이즈 시간 비율, 가스 화학물 타입 및 비율 (예를 들면, CH3F/O2, C4F6/O2, CH2F2, CHF3, CF4, H2, CH4, C2H4, SiH4 등) 이다. 증착 페이즈는 하이드로카본과 플루오로카본 화학물을 사용하는 것이 바람직하다. 하이드로카본은 CH4 와 C2H4 중 적어도 하나인 것이 바람직하다. 플루오로카본은 CH3F, CH2F2, CHF3, C4F6, 및 C4F8 중 적어도 어느 하나인 것이 바람직하다. 증착 페이즈 중에 바람직하게 사용될 수도 있는 다른 가스 혼합물은 CF4 와 H2 이다. 프로파일 성형 페이즈는 다른 첨가제를 가진 플루오로카본 화학물 또는 어떠한 다른 첨가제도 갖지 않은 플루오로카본 화학물을 사용하는 것이 바람직하다. 플루오로카본은 CH2F2, CHF3, 및 CH4 중 적어도 하나인 것이 바람직하다. 다른 첨가제는 Ar, Xe, He, Ne, O2, N2, 및 H2 중 적어도 하나인 것이 바람직하다.
멀티페이즈 증착은, 프로파일 성형 단계가 원하지 않는 증착을 제거하는 것을 허용한다. 또한, 단일의 장기 증착은 블리스터링 (blistering) 을 야기할 수도 있다. 또한, 프로파일 성형 단계는 이온으로 폴리머에 충격을 주어 폴리머의 밀도를 높이는 것이 바람직하다. 또한, 증착층을 형성하기 위해 다수의 사이클을 사용하는 것은 더 미세한 CD 제어를 제공한다. 또한, 다수의 사이클 다수의 페이즈 증착은 프로파일 제어를 제공한다. 브레드 로핑 감소는 쉐이딩 (shading) 을 감소시키고, 에칭 프로파일을 개선시킨다. 또한, 다수의 사이클, 다수의 페이즈 증착은, 포토레지스트 라인에 위글 (wiggle) 을 야기하는 증착층의 스트레스에 의해 야기되는 라인 위글링 (wiggling) 을 감소시킨다. 또한, 프로파일 성형 단계는, 마스크 피처의 바닥에 있을 수 있는 증착층으로부터의 리스퍼터링된 재료로부터 유래된, 증착으로부터의 잔류물을 방지하기 위하여, 마스크 피처의 바닥 상의 증착을 방지하거나 또는 감소시킨다.
적어도 2 개의 사이클이 증착층을 형성하는데 사용되는 것이 바람직하다. 적어도 6 개의 사이클이 증착층을 형성하는데 사용되는 것이 보다 바람직하다. 사이클의 수는 CD 감소량에 의존하고, 2 또는 6 에 한정되지 않는다.
포토레지스트를 변경하지 않은 채, 더 작은 CD 를 가진 피처를 형성하기 위한 능력은, 새로운 리소그래피 장비를 구매하지 않고 더 작은 피처들을 허용한다. 더 새로운 세대의 포토레지스트가 사용되는 경우, 본 발명은 더 새로운 세대의 포토레지스트에 대해 작은 CD 를 제공하여, 더 새로운 리소그래피와 포토레지스트 시스템의 확장을 허용한다.
다른 실시형태에서, 3 개 이상의 상이한 가스 화학물이 측벽층을 형성하는데 있어서 3 개 이상의 상이한 증착과 에칭 페이즈를 제공하는데 사용될 수도 있다.
도전층 에칭의 예
예시적인 레시피로, 측벽층과 도전층을 증착하고 에칭하기 위해 사용될 수도 있는 디바이스가 도 10 에 예시된다. 도 10 은 증착층을 증착하고 성형하기 위해 사용되는 그러한 디바이스 (1000) 의 개략도이다. 플라즈마 프로세싱 챔버 (1000) 는, 유도성 안테나 (또는 코일) (1002), 가스 분배판 (GDP) (1004), 기판 지지체 (1008), 가스원 (1010), 및 배기 펌프 (1020) 를 포함한다. 가스원 (1010) 은 가스 분배판 (1004) 과 유체가 흐를 수 있게 연결되고, 증착 가스원 (1012) 과 에칭 가스원 (1016) 을 포함한다. 가스원 (1010) 은 제 2 에칭 또는 증착 가스원과 같은 추가 가스원을 포함할 수도 있다. 플라즈마 프로세싱 챔버 (1000) 내부에서, 기판 (404) 은 기판 지지체 (1008) 상에 위치된다. 기판 지지체 (1008) 는 기판 (404) 을 홀딩하기 위해 적절한 기판 처킹 메커니즘 (예를 들면, 정전기, 기계적 클램핑 등) 을 통합한다. 리액터 상부 (1028) 는 안테나 (1002) 로부터 챔버로의 에너지 전송을 허용하는, 수정 유전체 윈도우 (1076) 를 통합한다. 유전체 윈도우 (1076), 기판 지지체 (1008), 및 양극처리된 알루미늄 챔버벽 (1052) 이 한정된 플라즈마 볼륨을 규정한다. 가스는 가스원 (1010) 에 의해 한정된 플라즈마 볼륨으로 공급되고, 배기 펌프 (1020) 에 의해 한정된 플라즈마 볼륨으로부터 배기 포트를 통해 배기된다. 제 1 RF 원 (1044) 은 안테나에 전기적으로 접속된다. 제 2 RF 원 (1048) 은 기판 지지체 (1008) 에 전기적으로 접속된다. 이 예에서, 제 1 RF 원 (1044) 은 13.56 MHz 주파수를 갖는 신호를 제공하고, 제 2 RF 원 (1048) 은 13.56 MHz 주파수를 갖는 신호를 제공한다.
다른 실시형태들은 마스크로서 하드 마스크를 사용할 수도 있다. 이러한 실시형태에서, 포토레지스트 마스크는 하드마스크를 오픈하기 위해 사용될 수도 있다. 측벽층은 스페이스폭을 감소시키기 위해 하드마스크 상부에 배치될 수도 있다. 대안으로, 측벽층이 하드마스크를 에칭하기 전에 포토레지스트 상부에 배치될 수도 있다.
또한, 본 발명은 현재의 디바이스보다 몇 세대 너머에 있는 디바이스들에 대한 연구를 허용한다. 리소그래피 시스템은 그러한 디바이스들을 개발하도록 이용되지 않을 수도 있다. 본 발명은, 현재의 리소그래피 시스템이, 현재의 리소그래피 디바이스보다 몇 세대 작은 디바이스를 제공하게 하여, 현재의 리소그래피 디바이스의 도달점 너머에 있는 것으로 여겨지는 임계 치수를 갖는 디바이스의 제조를 가능하게 한다.
마스크 내의 스페이스는 에칭층 내의 홀들과 트렌치들을 에칭하기 위해 사용될 수도 있다.
본 발명은 Exelan 과 TCP 타입 에처, 하이브리드 PVD, CVD, MW, RIE, MORIE, TCP, ICP 등의 다수의 상이한 유형의 플라즈마 프로세싱 툴에 대해 사용될 수도 있다.
본 발명을 여러 바람직한 실시형태의 측면에서 설명하였지만, 본 발명의 범위 내에 있는 변형, 치환 및 다양한 대체 균등물이 있다. 또한, 본 발명의 방법과 장치를 구현하는 많은 다른 방법들이 있다는 것을 알아야 한다. 따라서, 다음의 첨부된 청구범위는, 본 발명의 참된 사상과 범위 내에 있는 모든 변형, 치환 및 다양한 대체 균등물을 포함하는 것으로 해석되는 것으로 의도된다.

Claims (20)

  1. 에칭층에 피처들을 형성하는 방법으로서,
    상기 에칭층 상부에, 폭을 가진 복수의 스페이스들을 규정하는 제 1 마스크를 형성하는 단계,
    상기 제 1 마스크 상부에, 상기 제 1 마스크에 의해 규정된 상기 스페이스들의 상기 폭을 감소시키는 측벽층을 형성하는 단계,
    상기 제 1 마스크에 의해 규정된 상기 스페이스들의 상기 폭보다 더 작은 폭을 갖는 피처들을 상기 측벽층을 통해 상기 에칭층으로 에칭하는 단계,
    상기 제 1 마스크와 상기 측벽층을 제거하는 단계, 및
    추가 피처 단계를 수행하는 단계를 포함하며,
    상기 추가 피처 단계는,
    상기 에칭층 상부에, 폭을 가진 복수의 스페이스들을 규정하는 추가 마스크를 형성하는 단계,
    상기 추가 마스크 상부에, 상기 추가 마스크에 의해 규정된 상기 스페이스들의 상기 폭을 감소시키는 측벽층을 형성하는 단계,
    상기 추가 마스크에 의해 규정된 상기 스페이스들의 상기 폭보다 더 작은 폭을 갖는 피처들을 상기 측벽층을 통해 상기 에칭층으로 에칭하는 단계, 및
    상기 추가 마스크와 상기 측벽층을 제거하는 단계를 포함하는, 피처 형성 방법.
  2. 제 1 항에 있어서,
    상기 추가 피처 단계를 적어도 한번 반복하는 단계를 더 포함하는, 피처 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 마스크 상부에 측벽층을 형성하는 단계는,
    제 1 가스 화학물로 증착 플라즈마를 형성하여 상기 제 1 마스크의 측벽 상부에 증착을 형성하는 증착 페이즈 (deposition phase), 및
    상기 제 1 가스 화학물과는 상이한 제 2 가스 화학물로, 상기 제 1 마크스의 상기 측벽 상부의 상기 증착의 프로파일을 성형하는 프로파일 성형 페이즈 (profile shaping phase) 를 포함하는 적어도 하나의 사이클이며,
    상기 추가 마스크 상부에 측벽층을 형성하는 단계는,
    제 3 가스 화학물로 증착 플라즈마를 형성하여 상기 추가 마스크의 측벽 상부에 증착을 형성하는 증착 페이즈, 및
    상기 제 3 가스 화학물과는 상이한 제 4 가스 화학물로, 상기 추가 마스크의 상기 측벽 상부의 상기 증착의 프로파일을 성형하는 프로파일 성형 페이즈를 포함하는 적어도 하나의 사이클인, 피처 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 마스크 상부에 측벽층을 형성하는 단계는, 적어도 2 개의 사이클 동안 수행되고, 상기 추가 마스크 상부에 측벽층을 형성하는 단계는, 적어도 2 개의 사이클 동안 수행되는, 피처 형성 방법.
  5. 제 4 항에 있어서,
    상기 측벽층을 형성하는 단계는 실질적으로 수직인 측벽을 형성하는, 피처 형성 방법.
  6. 제 4 항에 있어서,
    상기 에칭층을 플라즈마 프로세싱 챔버에 배치하는 단계를 더 포함하며,
    상기 플라즈마 프로세싱 챔버 내에서 상기 측벽층을 형성하는 단계 및 상기 에칭하는 단계가 행해지는, 피처 형성 방법.
  7. 제 4 항에 있어서,
    상기 제 1 마스크와 상기 추가 마스크는 포토레지스트 마스크이고, 상기 측벽층은 폴리머 재료로부터 형성되는, 피처 형성 방법.
  8. 제 7 항에 있어서,
    단일의 스트립 단계로 상기 포토레지스트 마스크와 상기 측벽층을 스트립하는 단계를 더 포함하는, 피처 형성 방법.
  9. 제 8 항에 있어서,
    상기 포토레지스트 마스크와 상기 측벽층을 스트립하는 단계는, 상기 포토레지스트 마스크와 상기 측벽층을 애싱하는 단계를 포함하는, 피처 형성 방법.
  10. 제 9 항에 있어서,
    상기 포토레지스트 마스크와 상기 측벽층을 애싱하는 단계는, 상기 측벽층을 형성하는 단계 및 상기 에칭하는 단계와 동일한 플라즈마 프로세싱 챔버에서 수행되는, 피처 형성 방법.
  11. 제 4 항에 있어서,
    상기 측벽층을 형성하는 단계는, 측벽 두께와 포토레지스트 피처 바닥 두께를 갖는 측벽층을 형성하고, 상기 측벽 두께는 상기 포토레지스트 피처 바닥 두께보다 더 큰, 피처 형성 방법.
  12. 제 4 항에 있어서,
    상기 증착 페이즈는 브레드 로핑 증착 (bread-loafing deposition) 인, 피처 형성 방법.
  13. 제 4 항에 있어서,
    상기 피처들의 상기 폭은 상기 제 1 마스크에 의해 규정된 상기 스페이스들의 상기 폭보다 적어도 50 % 작은, 피처 형성 방법.
  14. 제 4 항에 있어서,
    상기 제 1 마스크 내의 상기 스페이스들은 피치 길이를 가지며,
    상기 에칭층에 형성된 상기 피처들은, 상기 제 1 마스크에 의해 규정된 상기 스페이스들의 상기 피치 길이보다 적어도 50 % 작은 피치 길이를 갖는, 피처 형성 방법.
  15. 제 1 항에 기재된 피처 형성 방법에 의해 형성된, 반도체 디바이스.
  16. 에칭층에 피처를 형성하는 방법으로서,
    상기 에칭층 상부에 제 1 마스크를 형성하는 단계로서, 상기 제 1 마스크는 폭을 가진 복수의 스페이스들을 규정하고, 상기 복수의 스페이스들은 임계 치수와 피치를 갖는, 상기 제 1 마스크를 형성하는 단계,
    상기 제 1 마스크 상부에, 상기 제 1 마스크에 의해 규정된 상기 스페이스들의 상기 폭을 감소시키는 측벽층을 형성하는 단계,
    상기 측벽층을 통해 상기 에칭층으로 피처들을 에칭하는 단계로서, 상기 피처들은 폭과 임계 치수를 가지며, 상기 피처들의 폭은 상기 제 1 마스크 내의 상기 스페이스들의 상기 폭보다 적어도 50 % 작고, 상기 피처들의 상기 임계 치수는 상기 제 1 마스크 내의 상기 스페이스들의 상기 임계 치수보다 적어도 50 % 작은, 상기 피처들을 에칭하는 단계,
    상기 제 1 마스크와 상기 측벽층을 제거하는 단계, 및
    추가 피처 단계를 수행하는 단계를 포함하며,
    상기 추가 피처 단계는,
    상기 에칭층 상부에 추가 마스크를 형성하는 단계로서, 상기 추가 마스크는 폭을 가진 복수의 스페이스들을 규정하고, 상기 복수의 스페이스들은 임계 치수와 피치를 갖는, 상기 추가 마스크를 형성하는 단계,
    상기 추가 마스크 상부에, 상기 추가 마스크에 의해 규정된 상기 스페이스들의 상기 폭을 감소시키는 측벽층을 형성하는 단계,
    상기 측벽층을 통해 상기 에칭층으로 추가 피처들을 에칭하는 단계로서, 상기 추가 피처들은 폭과 임계 치수를 갖고, 상기 추가 피처들의 상기 폭은 상기 추가 마스크 내의 상기 스페이스들의 상기 폭보다 적어도 50 % 작고, 상기 추가 피처들의 상기 임계 치수는 상기 추가 마스크 내의 상기 스페이스들의 상기 임계 치수보다 적어도 50 % 작으며, 상기 피처들 및 상기 추가 피처들은, 상기 제 1 마스크 내의 상기 스페이스들의 상기 피치 및 상기 추가 마스크 내의 상기 스페이스들의 상기 피치보다 적어도 50 % 작은 피치를 갖는, 상기 추가 피처들을 에칭하는 단계, 및
    상기 추가 마스크와 상기 측벽층을 제거하는 단계를 포함하는, 피처 형성 방법.
  17. 제 16 항에 있어서,
    상기 제 1 마스크 상부에 측벽층을 형성하는 단계는 적어도 2 개의 사이클을 포함하며, 각 사이클은,
    제 1 가스 화학물로 증착 플라즈마를 형성하여 상기 제 1 마스크의 측벽 상부에 증착을 형성하는 증착 페이즈 (deposition phase), 및
    상기 제 1 가스 화학물과는 상이한 제 2 가스 화학물로, 상기 제 1 마스크의 상기 측벽 상부의 상기 증착의 프로파일을 성형하는 프로파일 성형 페이즈 (profile shaping phase) 를 포함하며,
    상기 추가 마스크 상부에 측벽층을 형성하는 단계는 적어도 2 개의 사이클을 포함하며, 각 사이클은,
    제 3 가스 화학물로 증착 플라즈마를 형성하여 상기 추가 마스크의 측벽 상부에 증착을 형성하는 증착 페이즈, 및
    상기 제 3 가스 화학물과는 상이한 제 4 가스 화학물로, 상기 추가 마스크의 상기 측벽 상부의 상기 증착의 프로파일을 성형하는 프로파일 성형 페이즈를 포함하는, 피처 형성 방법.
  18. 제 17 항에 있어서,
    상기 에칭층을 플라즈마 프로세싱 챔버에 배치시키는 단계를 더 포함하며,
    상기 플라즈마 프로세싱 챔버 내에서 상기 측벽층을 형성하는 단계, 상기 에칭하는 단계, 및 상기 마스크와 상기 측벽층을 제거하는 단계가 행해지는, 피처 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 1 마스크는 포토레지스트 마스크이고, 상기 측벽층은 폴리머 재료로 이루어지는, 피처 형성 방법.
  20. 제 19 항에 있어서,
    상기 포토레지스트 마스크와 에칭될 층 사이에 하드마스크가 배치되는, 피처 형성 방법.
KR1020077020151A 2005-02-03 2006-01-20 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법 KR101184956B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/050,985 2005-02-03
US11/050,985 US7271107B2 (en) 2005-02-03 2005-02-03 Reduction of feature critical dimensions using multiple masks
PCT/US2006/002164 WO2006083592A1 (en) 2005-02-03 2006-01-20 Method for reducing critical dimensions using multiple masking steps

Publications (2)

Publication Number Publication Date
KR20070100420A KR20070100420A (ko) 2007-10-10
KR101184956B1 true KR101184956B1 (ko) 2012-10-02

Family

ID=36570427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077020151A KR101184956B1 (ko) 2005-02-03 2006-01-20 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법

Country Status (8)

Country Link
US (1) US7271107B2 (ko)
JP (2) JP2008529313A (ko)
KR (1) KR101184956B1 (ko)
CN (1) CN100568458C (ko)
DE (1) DE112006000308T5 (ko)
IL (1) IL184855A (ko)
TW (1) TWI411040B (ko)
WO (1) WO2006083592A1 (ko)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449348B1 (en) * 2004-06-02 2008-11-11 Advanced Micro Devices, Inc. Feedback control of imprint mask feature profile using scatterometry and spacer etchback
KR100706780B1 (ko) * 2004-06-25 2007-04-11 주식회사 하이닉스반도체 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7465525B2 (en) 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7833427B2 (en) * 2006-08-14 2010-11-16 Micron Technology, Inc. Electron beam etching device and method
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP2008091720A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体装置の製造方法
US7309646B1 (en) 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP5236983B2 (ja) * 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
JP5710267B2 (ja) * 2007-12-21 2015-04-30 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング
CN101903977A (zh) 2007-12-21 2010-12-01 朗姆研究公司 光刻胶两次图案化
KR20100106501A (ko) * 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8277670B2 (en) * 2008-05-13 2012-10-02 Lam Research Corporation Plasma process with photoresist mask pretreatment
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
JP5511168B2 (ja) * 2008-09-19 2014-06-04 スパンション エルエルシー 半導体装置の製造方法
US9018098B2 (en) 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP5260356B2 (ja) * 2009-03-05 2013-08-14 東京エレクトロン株式会社 基板処理方法
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法，基板処理装置，プログラムを記録した記録媒体
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP5685762B2 (ja) * 2011-03-07 2015-03-18 みずほ情報総研株式会社 プラズマ加工形状シミュレーション装置及びプログラム
US8980111B2 (en) * 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
TWI621210B (zh) * 2014-08-27 2018-04-11 聯華電子股份有限公司 一種製作半導體元件的方法
CN106154743B (zh) * 2015-03-24 2019-11-01 中芯国际集成电路制造(上海)有限公司 掩模及其形成方法
US9484202B1 (en) * 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
CN109997212B (zh) * 2016-11-29 2023-06-13 朗姆研究公司 在有机层蚀刻中生成竖直轮廓的方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
CN108344512B (zh) * 2018-01-30 2019-11-12 东南大学 一种电梯闸皮不均匀磨损的检测方法
CN108470678A (zh) * 2018-03-29 2018-08-31 德淮半导体有限公司 半导体结构及其形成方法
CN108919407A (zh) * 2018-07-11 2018-11-30 京东方科技集团股份有限公司 金属线及金属线栅的制备方法以及线栅偏振片、电子装置
US11177160B2 (en) * 2020-03-24 2021-11-16 International Business Machines Corporation Double patterned lithography using spacer assisted cuts for patterning steps
CN113097066B (zh) * 2021-03-30 2024-03-29 上海华力微电子有限公司 半导体器件的制备方法
CN115542660A (zh) * 2022-09-27 2022-12-30 苏州光舵微纳科技股份有限公司 一种基于干法刻蚀工艺的纳米压印微孔掩膜的修正方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4801350A (en) * 1986-12-29 1989-01-31 Motorola, Inc. Method for obtaining submicron features from optical lithography technology
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5420067A (en) 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
JP3050965B2 (ja) 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
US5874359A (en) * 1995-04-27 1999-02-23 Industrial Technology Research Institute Small contacts for ultra large scale integration semiconductor devices without separation ground rule
US5654238A (en) * 1995-08-03 1997-08-05 International Business Machines Corporation Method for etching vertical contact holes without substrate damage caused by directional etching
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US5981148A (en) 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
JPH11186230A (ja) * 1997-12-19 1999-07-09 Nec Corp 半導体装置の製造方法
US6183937B1 (en) 1998-05-06 2001-02-06 Taiwan Semiconductor Manufacturing Company Post photodevelopment isotropic radiation treatment method for forming patterned photoresist layer with attenuated linewidth
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6416933B1 (en) 1999-04-01 2002-07-09 Advanced Micro Devices, Inc. Method to produce small space pattern using plasma polymerization layer
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US6610607B1 (en) 2000-05-25 2003-08-26 International Business Machines Corporation Method to define and tailor process limited lithographic features using a modified hard mask process
DE10042929A1 (de) 2000-08-31 2002-03-21 Infineon Technologies Ag OPC-Verfahren zum Erzeugen von korrigierten Mustern für eine Phasensprungmaske und deren Trimmmaske sowie zugehörige Vorrichtung und integrierte Schaltungsstruktur
US6528238B1 (en) 2000-09-22 2003-03-04 David Seniuk Methods for making patterns in radiation sensitive polymers
JP2002110654A (ja) * 2000-10-04 2002-04-12 Sony Corp 半導体装置の製造方法
US6665856B1 (en) 2000-12-01 2003-12-16 Numerical Technologies, Inc. Displacing edge segments on a fabrication layout based on proximity effects model amplitudes for correcting proximity effects
US6653026B2 (en) 2000-12-20 2003-11-25 Numerical Technologies, Inc. Structure and method of correcting proximity effects in a tri-tone attenuated phase-shifting mask
US6589713B1 (en) * 2001-01-29 2003-07-08 Advanced Micro Devices, Inc. Process for reducing the pitch of contact holes, vias, and trench structures in integrated circuits
US20020182549A1 (en) 2001-05-31 2002-12-05 Ya-Hui Chang Alternate exposure method for improving photolithography resolution
US6528372B2 (en) * 2001-06-27 2003-03-04 Advanced Micro Devices, Inc. Sidewall spacer definition of gates
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
DE10223249A1 (de) 2002-05-22 2003-12-18 Infineon Technologies Ag Vorrichtung, Verfahren und Maske zur Strukturierung eines Substrates
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
CN100498532C (zh) 2003-02-27 2009-06-10 香港大学 将部件成像到晶片上的方法和用于成像晶芯的掩膜组
US7326501B2 (en) 2003-03-10 2008-02-05 Intel Corporation Method for correcting focus-dependent line shifts in printing with sidewall chrome alternating aperture masks (SCAAM)
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP3923927B2 (ja) * 2003-07-07 2007-06-06 沖電気工業株式会社 半導体装置の製造方法
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4727171B2 (ja) 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
US6968532B2 (en) 2003-10-08 2005-11-22 Intel Corporation Multiple exposure technique to pattern tight contact geometries
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7105099B2 (en) * 2004-07-14 2006-09-12 Macronix International Co., Ltd. Method of reducing pattern pitch in integrated circuits

Also Published As

Publication number Publication date
TWI411040B (zh) 2013-10-01
JP2008529313A (ja) 2008-07-31
IL184855A0 (en) 2007-12-03
DE112006000308T5 (de) 2008-03-20
KR20070100420A (ko) 2007-10-10
TW200707580A (en) 2007-02-16
US7271107B2 (en) 2007-09-18
CN101164143A (zh) 2008-04-16
WO2006083592A1 (en) 2006-08-10
CN100568458C (zh) 2009-12-09
IL184855A (en) 2010-12-30
US20060172540A1 (en) 2006-08-03
JP2012124535A (ja) 2012-06-28

Similar Documents

Publication Publication Date Title
KR101184956B1 (ko) 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법
KR101083622B1 (ko) 피쳐 임계 치수의 감소
US8268118B2 (en) Critical dimension reduction and roughness control
JP5081917B2 (ja) フッ素除去プロセス
US7241683B2 (en) Stabilized photoresist structure for etching process
JP5070196B2 (ja) エッチングプロセスのための安定化したフォトレジスト構成
KR101711669B1 (ko) 측벽 형성 공정
KR101534883B1 (ko) 마스크 트리밍
US20060134917A1 (en) Reduction of etch mask feature critical dimensions
US20070264830A1 (en) Pitch reduction

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150904

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160905

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170908

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee