TWI411040B - 使用多重遮罩之特徵關鍵尺寸的減小 - Google Patents

使用多重遮罩之特徵關鍵尺寸的減小 Download PDF

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Description

使用多重遮罩之特徵關鍵尺寸的減小
本發明關於半導體裝置的形成。
在半導體晶元處理期間，使用為人所知的定型及蝕刻處理將半導體裝置的特徵定義於晶元中。在該些處理中，將光阻(PR)材料置於晶元之上，接著暴露於由分劃板過濾的光下。分劃板通常為一玻璃版，以阻隔光穿透分劃板傳播之示範的特徵幾何定型。
光穿越分劃板後與光阻材料的表面接觸。光改變了光阻材料的化學組合，使得顯影劑可移除部分光阻材料。在正像光阻材料的範例中，曝光區被移除，在負像光阻材料的範例中，未曝光區被移除。之後，蝕刻晶元以便移除該區域中不再受光阻材料保護的下方材料，藉以定義晶元中所需特徵。
已知各式的光阻產生。深紫外線(DUV)光阻可曝露248 nm光。為利瞭解，圖1A為基底104上層108的概要截面圖，蝕刻層108上防反射層(ARL)110上的定型光阻層112以形成堆疊100。光阻型樣具有關鍵尺寸(CD)，其可為最小特徵的寬度116。由於光學屬性與寬度有關，可曝露較長波長光的光阻理論上具有最小的關鍵尺寸。
接著可蝕刻特徵120穿越光阻型樣，如圖1B中所示。理想上，特徵的CD(特徵的寬度)等於光阻112中特徵的CD 116。實際上，由於光阻的琢面、侵蝕或浮雕，特徵116的CD可大於光阻112的CD。特徵亦可為錐形，其中特徵的CD至少與光阻的CD一樣大，但特徵錐形具有近似特徵底部的較小寬度。該錐形可能提供不可靠的特徵。
為提供具有較小CD的特徵，尋求使用較短波長光形成的特徵。193 nm光阻可曝露193 nm光。使用相位偏移分劃板及其他技術，使用193 nm光阻可形成90－100 nm的CD光阻型樣。此將可提供具90－100 nm之CD的特徵。157 nm光阻可曝露157 nm光。使用相位偏移分劃板及其他技術，可形成90 nm以下CD的光阻型樣。此將可提供具90 nm以下之CD的特徵。
使用較短波長之光阻可產生使用較長波長之光阻以外的其餘問題。為獲得接近理論限制的CD，平版印刷設備應較精確，其需較昂貴的平版印刷配備。目前193 nm光阻及157 nm光阻不具如較長波長光阻的高選擇性，且在電漿蝕刻狀況下較易變形。
在傳導層的蝕刻中，例如在形成記憶體裝置中，需要在無損性能下提昇裝置密度。
圖2A為產生傳導線之光阻的截面圖，其中依據先前技藝各線路間的空間過密。在基底204上，可置放例如障礙層206之晶元。在障礙層206上，可形成例如金屬層或多矽層之電介質層208。在電介質層208上，可形成例如DARC層之防反射層(ARL)210。光阻遮罩212a形成於ARL 210之上。在此範例中，如圖所示，線路遮罩214a具有定義為線路寬度「L」的寬度。如圖所示，空間222具有寬度「S」。如圖所示，間距長度「P」定義為線路寬度與空間寬度的和，P＝L＋S。希望能減少間距長度。
減少間距長度的一個方法是減少空間寬度。圖2B為產生傳導或電介質溝線之光阻遮罩的截面圖，其中依據先前技藝各線路間的空間過密。在基底204上，可置放例如障礙層206之晶元。在障礙層206上，可形成例如金屬層、多矽層或電介質層之傳導或電介質層208。在層208上，可形成例如DARC層之防反射層(ARL)210。光阻遮罩212形成於ARL 210之上。在此範例中，光阻遮罩212b於線路遮罩214b間的空間中形成具光阻剩餘218的線路遮罩214b。由於難以自小空間移除剩餘，所以光阻剩餘218的存在使得提供線路遮罩214b間過小的空間。此可能限制可提供之傳導線路的密度。
提供一種於蝕刻層中形成特徵的方法，以達上述及符合本發明的功能。在蝕刻層上形成第一遮罩，其中第一遮罩定義複數個具寬度的空間。在第一遮罩上形成側壁層，其中側壁層減少由第一遮罩所定義之空間的寬度。特徵蝕刻進入蝕刻層穿越側壁層，其中特徵之寬度小於由第一遮罩所定義之空間的寬度。移除遮罩及側壁層。經由執行下列步驟而執行額外特徵步驟。在蝕刻層上形成額外遮罩，其中額外遮罩定義複數個具寬度的空間。在額外遮罩上形成側壁層，其中側壁層減少由額外遮罩所定義之空間的寬度。特徵蝕刻進入蝕刻層穿越側壁層，其中特徵之寬度小於由第一遮罩所定義之空間的寬度。移除遮罩及側壁層。
在本發明的另一形式中，提供一種於蝕刻層中形成特徵的方法。在蝕刻層上形成第一遮罩，其中第一遮罩定義複數個具寬度的空間，且其中複數個空間具有關鍵尺寸及間距。在第一遮罩上形成側壁層，其中側壁層減少由第一遮罩所定義之空間的寬度。特徵蝕刻進入蝕刻層穿越側壁層，其中特徵的寬度及關鍵尺寸至少較第一遮罩中空間的寬度及關鍵尺寸小50%。移除遮罩及側壁層。經由執行下列步驟而執行額外特徵步驟。在蝕刻層上形成額外遮罩，其中額外遮罩定義複數個具寬度的空間，且其中複數個空間具有關鍵尺寸及間距。在額外遮罩上形成側壁層，其中側壁層減少由額外遮罩所定義之空間的寬度。特徵蝕刻進入蝕刻層穿越側壁層，其中特徵的寬度及關鍵尺寸至少較第一遮罩中空間的寬度及關鍵尺寸小50%，且其中特徵之間距至少較第一遮罩中空間的間距及額外遮罩中空間的間距小50%。移除遮罩及側壁層。額外遮罩甚至可降低更多CD。例如3個遮罩可提供約65%緊縮，4個遮罩可提供約75%緊縮等。
在下列結合附圖之本發明的詳述中將更詳細地說明本發明的該些及其他特徵。
現在將參考附圖中所描繪的一些較佳實施例詳細說明本發明。在下列描述中，提出許多特定細節以提供本發明的徹底瞭解。然而對熟悉本技藝之人士顯而易見的是，本發明可不需若干或全部該些特定細節而加以體現。在其他範例中，不詳細說明已知的程序步驟及/或結構，以免不必要地妨礙本發明。
本發明提供具小關鍵尺寸(CD)的特徵。較具體地，本發明提供一特徵，其CD較用於蝕刻特徵之光阻型樣的CD小。
為利於理解，圖3為可用於本發明實施例之程序的高階流程圖。執行第一特徵步驟(步驟302)。產生定型的第一遮罩(步驟304)。圖4A為本發明實施例中定型遮罩的截面圖。在基底404上，可置放例如障礙層406之晶元。在障礙層406上，可形成例如傳導金屬層、多矽層或電介質層之蝕刻層408。在蝕刻層408上，可形成例如DARC層之防反射層(ARL)410。定型的第一遮罩412形成於ARL 410之上。在此範例中，如圖所示，線路遮罩414具有定義為線路寬度「Lp 」的寬度。如圖所示，空間422具有寬度「Sp 」。如圖所示，光阻遮罩的間距長度「Pp 」定義為線路寬度與空間寬度的和，Pp ＝Lp ＋Sp 。該些寬度係由用於形成光阻遮罩之平版印刷技術的解析度決定。希望能減少間距長度。
在遮罩上形成側壁層以減少CD(步驟308)。圖4B為沈積於第一遮罩側壁上具側壁層420之定型的第一遮罩412的概要截面層。側壁層420於遮罩空間內形成側壁層特徵424，其中側壁層特徵424具有小於第一遮罩之空間CD的減少的空間CD。較佳地，沈積之第一遮罩的減少的空間CD較第一遮罩特徵的空間CD小50%。亦希望側壁層具有大體垂直的側壁428，其如圖所示為高度被覆的。大體垂直之側壁的一個範例為具特徵底部之由底部至頂端呈88°至90°角度的側壁。披覆側壁具有沈積層，其厚度大體上與特徵頂端至底部之厚度相同。非披覆側壁可形成一琢面或塊狀麵包形態，其提供不甚垂直的側壁。錐形側壁(源於琢面形態)或塊狀麵包側壁可提昇沈積層CD並提供不良蝕刻遮罩。較佳地，側壁的沈積較第一遮罩特徵之底部的沈積厚。更佳地，並無層沈積於第一遮罩特徵的底部。
接著蝕刻第一組特徵進入蝕刻層408穿越側壁層空間(步驟312)。圖4C顯示蝕刻進入蝕刻層408的第一組特徵432。在此範例中，蝕刻進入蝕刻層408的第一組特徵432具有CD寬度，其等於沈積層特徵的空間CD。實際上，第一組特徵432之特徵的CD可略大於沈積層420之特徵的CD。然而，由於沈積層特徵的CD顯然小於光阻412的CD，所以蝕刻層408中特徵的CD仍小於光阻412的CD。若沈積層的CD僅小於光阻的CD，或若沈積層為錐形或塊狀麵包，那麼將蝕刻之層的CD將不小於光阻的CD。此外，錐形或塊狀麵包的沈積層可能於將蝕刻之層中形成錐形或不規則形的特徵。亦希望使光阻特徵底部上的沈積最小。在此範例中，蝕刻進入將蝕刻層408之特徵的CD約較光阻特徵的CD小50%。
接著剝除光阻及沈積層(步驟316)。此可於單一步驟中進行，亦可於分別的沈積層移除步驟及光阻剝除步驟等兩分別步驟中進行。剝除程序中可使用拋光。圖4D顯示沈積層及光阻遮罩移除後的基底400。第一特徵步驟(302)完成。
接著執行額外特徵步驟(步驟318)。在蝕刻的特徵上形成定型的額外遮罩(步驟320)，在此範例中其為第一組蝕刻的特徵。圖4E顯示基底404，第二光阻遮罩442已形成於蝕刻層408上，其中第二光阻遮罩442覆蓋第一組特徵432，且第二光阻遮罩中的空間444形成於第一組蝕刻的特徵432之間。
接著於額外遮罩特徵的側壁上沈積一側壁層以降低CD(步驟324)。圖4F為具側壁層450之額外遮罩442的概要剖視圖，其中側壁層450沈積於額外遮罩442的側壁上。側壁層450於遮罩空間內形成側壁層特徵454，其中側壁層特徵454具有減少的空間CD，其小於額外遮罩的空間CD。較佳地，側壁層特徵之減少的空間較額外遮罩特徵的空間CD小50%。亦希望遮罩層特徵422具有大體垂直的側壁，其如圖所示為高度披覆的。大體垂直之側壁的一個範例為具特徵底部之由底部至頂端呈88°至90°角度的側壁。較佳地，側壁的沈積較光阻特徵之底部的沈積厚。更佳地，並無層沈積於光阻特徵的底部。
如圖4G所示，特徵蝕刻進入蝕刻層(步驟324)，於第一組蝕刻特徵432之間形成第二組蝕刻特徵452。接著如圖4H所示，剝除光阻及沈積層(步驟332)。蝕刻層之線路寬度顯示為Lf 。蝕刻層中特徵的空間寬度顯示為Sf 。特徵的間距長度顯示為Pf ，其中Pf ＝Lf ＋Sf 。為利比較，將圖4A的光阻遮罩間距Pp 、光阻線路寬度Lp 及光阻空間Sp 顯示於圖4G中，與特徵間距Pf 、特徵線路寬度Lf 及特徵空間寬度Sf 相比。在此實施例中，特徵的間距長度Pf 為光阻遮罩間距Pp 的一半，因為特徵間線路寬度Lf 為光阻遮罩線路寬度Lp 的一半，且特徵空間寬度Sf 為光阻遮罩空間Sp 的一半。因而，本發明程序可使用兩個遮罩步驟，藉由將間距長度、線路寬度及特徵寬度減半，同時使用相同的光阻平板印刷程序，以使蝕刻特徵解析度兩倍。
由於本實施例僅使用兩個遮罩，所以在重複步驟(步驟336)判斷程序並未重複。
三個遮罩範例
在另一範例中，三個遮罩程序可使用減少67%的間距長度、線路寬度及特徵尺寸。執行第一特徵步驟(步驟302)。提供定型的光阻遮罩(步驟304)。圖5A為本發明實施例中光阻遮罩的剖視圖。在基底504上，可置放例如障礙層506之晶元。在障礙層506上，可形成例如傳導金屬層、多矽層或電介質層之蝕刻層508。在蝕刻層508上，可形成例如DARC層之防反射層(ARL)510。光阻遮罩512形成於ARL 510之上。在此範例中，如圖所示，線路遮罩514具有定義為線路寬度「Lp 」的寬度。如圖所示，光阻遮罩中空間522具有寬度「Sp 」。如圖所示，光阻遮罩的間距長度「Pp 」定義為線路寬度與空間寬度的和，Pp ＝Lp ＋Sp 。該些寬度係由用於形成光阻遮罩之平版印刷技術的解析度決定。希望能減少間距長度。
接著在光阻特徵的側壁上沈積一側壁層以減少CD(步驟308)。圖5B為沈積於特徵514側壁上具側壁層520之定型的光阻遮罩512的概要截面層。側壁層520於光阻特徵514內形成側壁層520，其中側壁層特徵524具有小於光阻特徵之空間CD的減少的空間CD。較佳地，側壁層特徵的減少的空間CD至少較光阻特徵的空間CD小66%。亦希望側壁層特徵具有大體垂直的側壁，其如圖所示為高度披覆的。
接著蝕刻第一組特徵進入蝕刻層508穿越側壁層空間(步驟512)。圖5B顯示蝕刻進入蝕刻層508的第一組特徵532。在此範例中，蝕刻進入蝕刻層508的第一組特徵532具有CD寬度，其等於沈積層特徵的空間CD。實際上，第一組特徵532之特徵的CD可略大於沈積層520之特徵的CD。在此範例中，蝕刻進入將蝕刻層508之特徵的CD約較光阻特徵的CD約小67%。
接著剝除光阻及側壁層(步驟316)。此可於單一步驟中進行，亦可於分別的側壁層移除步驟及光阻剝除步驟等兩分別步驟中進行。剝除程序中可使用拋光。第一特徵步驟(302)完成。
接著執行額外特徵步驟(步驟318)。在蝕刻的特徵上形成定型的額外遮罩(步驟320)，在此範例中其為第一組蝕刻的特徵。圖5C顯示基底504，第二光阻遮罩542已形成於蝕刻層508上，其中第二光阻遮罩542覆蓋第一組特徵532，且第二光阻遮罩中的空間544形成於第一組蝕刻的特徵532之間。
接著於第二光阻特徵的側壁上沈積一側壁層550以降低CD(步驟324)。側壁層550於光阻特徵內形成側壁層特徵，其中側壁層特徵554具有減少的空間CD，其小於光阻特徵的空間CD。較佳地，側壁層特徵之減少的空間較光阻特徵的空間CD約小66%。亦希望遮罩層特徵具有大體垂直的側壁，其如圖所示為高度披覆的。
如圖5D所示，特徵蝕刻進入蝕刻層(步驟324)，形成第二組蝕刻特徵552。除非第二組蝕刻特徵552的特徵位於特徵的末端，否則第二組蝕刻特徵552的每一特徵位於第一組蝕刻特徵532的兩特徵之間。接著剝除光阻及沈積層(步驟332)。額外特徵步驟(步驟318)完成。
接著判斷是否重複額外特徵步驟(步驟336)。由於此程序使用三個遮罩且僅製造兩個，所以重複額外特徵步驟(步驟318)。在蝕刻特徵上形成定型的光阻遮罩(步驟320)，在此範例中其為第一組及第二組蝕刻特徵。圖5E顯示基底504，第三光阻遮罩562形成於蝕刻層508之上，其中第三光阻遮罩562覆蓋第一組特徵532及第二組特徵552，且第三光阻遮罩中空間564形成於第一組特徵532及第二組特徵552之間。
接著於第二光阻特徵的側壁上沈積一側壁層570以降低CD(步驟324)。側壁層570於光阻特徵內形成側壁層特徵，其中側壁層特徵具有減少的空間CD，其小於光阻特徵的空間CD。較佳地，側壁層特徵之減少的空間較光阻特徵的空間CD約小66%。亦希望遮罩層特徵具有大體垂直的側壁，其如圖所示為高度披覆的。
如圖5F所示，特徵蝕刻進入蝕刻層(步驟324)，形成第三組蝕刻特徵572。除非第三組蝕刻特徵572的特徵位於末端，否則第三組蝕刻特徵572的每一特徵位於第二組蝕刻特徵552與第一組蝕刻特徵532之間。接著剝除光阻及沈積層(步驟332)。額外特徵步驟(步驟318)完成。由於此為三個遮罩程序的第三個遮罩，所以重複狀況(步驟336)結果為「否」並停止此程序。
蝕刻層之線路寬度顯示為Lf 。蝕刻層中特徵的空間寬度顯示為Sf 。特徵的間距長度顯示為Pf ，其中Pf ＝Lf ＋Sf 。為利比較，將圖5A的光阻遮罩間距Pp 、光阻線路寬度Lp 及光阻空間Sp 顯示於圖5G中，與特徵間距Pf 、特徵線路寬度Lf 及特徵空間寬度Sf 相比。在此實施例中，特徵的間距長度Pf 為光阻遮罩間距長度Pp 的1/3，因為特徵間線路寬度Lf 為光阻遮罩線路寬度Lp 的1/3，且特徵空間寬度Sf 為光阻遮罩空間Sp 的1/3。因而，本發明程序可使用三個遮罩步驟，藉由將間距長度、線路寬度及特徵寬度減為1/3，同時使用相同的光阻平板印刷程序，以使蝕刻特徵解析度三倍。
理論上，可使用n個遮罩將解析度提昇n倍。
使用氣體調整形成側壁
在較佳實施例中，使用氣體調整形成披覆側壁。較佳地側壁係由聚合物材料形成，且遮罩為光阻聚合物，所以可於進行蝕刻及剝除的相同室中執行側壁層的沈積，使得剝除可同時移除遮罩及側壁層。
圖6為在遮罩上形成側壁層以減少CD(步驟308及324)的較詳細流程圖，其使用氣體調整。在此實施例中，在遮罩上形成側壁層以減少CD(步驟308及324)包含沈積階段604及輪廓形成階段608。沈積階段使用第一氣體化學以形成電漿，其於遮罩的側壁上形成一側壁層。
本發明可用於蝕刻電介質層或傳導層。所提供可用於體現電介質或傳導層之本發明的範例如下：
電介質蝕刻的範例
圖7為可用於沈積側壁層、蝕刻及剝除之電漿處理室700的概要圖。電漿處理室700包含限制環702、上電極704、下電極708、氣體源710及排氣幫浦720。氣體源710包含沈積氣體源712及輪廓形成氣體源716。氣體源710可包含其餘的氣體源，例如蝕刻氣體源718。在電漿處理室700中，基底404位於下電極708上。下電極708包含適當的基底固定機構(例如靜電、機械夾鉗等)以支撐基底404。反應裝置頂端728包含正對下電極708的上電極704。上電極704、下電極708及限制環702定義限制的電漿容積。氣體經氣體源710提供予限制的電漿容積，並經由限制環702及排氣幫浦720的排放埠排出限制的電漿容積。第一射頻(RF)源744電氣連接上或下電極704。第二射頻(RF)源748電氣連接下電極708。室壁752圍繞限制環702、上電極704及下電極708。第一射頻(RF)源744及第二射頻(RF)源748可包含高頻(27至300)MHz電源及低頻(2至14)MHz電源。存在著連接RF電力至電極的不同組合。控制器735可加以控制而連接至RF源744、748、排氣幫浦720及氣體源710。
圖8A及8B描繪電腦系統1300，其適於完成用於本發明之實施例的控制器735。圖8A顯示一種可能的電腦系統實體型式。當然，電腦系統可具有許多實體型式，範圍從積體電路、印刷電路板及小型手提裝置至大型超級電腦。電腦系統1300包括監視器1302、顯示器1304、外殼1306、磁碟機1308、鍵盤1310及滑鼠1312。碟片1314為微電腦可讀取媒體用於與電腦系統1300間傳輸資料。
圖8B為電腦系統1300之方塊圖的範例。附屬於系統匯流排1320的為廣泛的子系統。處理器1322(亦稱為中央處理單元，CPU)耦合至儲存裝置，包括記憶體1324。記憶體1324包括隨機存取記憶體(RAM)及唯讀記憶體(ROM)。如本技藝中所熟知的，ROM用於單向地傳輸資料及指令予CPU，而RAM典型地係用於雙向地傳輸資料及指令。以上二者或其他類型記憶體可包括下述任一適合形式的電腦可讀取媒體。固定磁碟1326亦雙向耦合至CPU 1322；其提供額外的資料儲存能量並亦可包括下述任一電腦可讀取媒體。固定磁碟1326可用於儲存程式、資料等，通常為較主要儲存體慢的附屬儲存媒體(例如硬碟)。應理解的是固定磁碟1326中所保存的資訊在適當範例中可以標準方式結合記憶體1324中的虛擬記憶體。可攜式碟片1314可為下述任一適合形式的電腦可讀取媒體。
CPU 1322亦耦合至各式輸入/輸出裝置，例如顯示器1304、鍵盤1310、滑鼠1312及揚聲器1330，及回饋與傳輸系統以控制程序。通常，輸入/輸出裝置可為以下任一項：視訊顯示器、軌跡球、滑鼠、鍵盤、麥克風、接觸敏感性顯示器、轉換卡閱讀機、磁帶或紙帶閱讀機、書寫板、指示筆、語音或手寫辨識器、生物辨識系統閱讀機或其他電腦。CPU 1322可選擇地耦合至其他電腦或使用網路介面1340的電信網路。以該等網路介面，預期CPU可接收網路的資訊，或可於執行上述方法步驟中輸出資訊至網路。再者，本發明的方法實施例可單獨在CPU 1322上執行，或在例如網際網路之網路上結合分享部分處理程序之遠端CPU來執行。
此外，本發明的實施例進一步關於具電腦可讀取媒體的電腦儲存產品，其上具有電腦碼以執行各式電腦實施的操作。媒體及電腦碼可為本發明之目的而特定指定或組成，或可為具有電腦軟體技藝之知名的種類。電腦可讀取媒體的範例至少包括：例如硬碟、軟碟及磁帶等磁性媒體；例如CD－ROM及全息照相裝置等光學媒體；例如光讀碟片等磁性光學媒體；及特定用於儲存及執行程式碼的硬體裝置，例如特定功能積體電路(ASIC)、程控邏輯裝置(PLD)及ROM與RAM裝置。電腦碼的範例包括例如由編譯器產生的機器碼，及包含由使用解譯器之電腦所執行較高階碼的檔案。電腦可讀取媒體亦可為由載波中包含電腦資料信號所傳輸的電腦碼，並表示可由處理器執行的一連串指令。
其他範例可使用其他沈積裝置。
沈積階段604的一個範例可為將渦輪幫浦的Vat值設定為1000，所形成60 m Torr的壓力下，使用250 sccm(每分鐘標準立方公分)Ar及50 sccm CH3 F之化學的CH3 F沈積。27 MHz RF源提供500瓦電力，同時2 MHz RF源提供100瓦電力。室溫度維持於20℃。冷卻基底的氦冷卻壓力為15 Torr。此方法形成聚合物側壁層。
輪廓形成階段608的一個範例可為將渦輪幫浦的Vat值設定為1000，所形成50 m Torr的壓力下，使用270 sccm Ar、12 sccm C4 F6 、8 sccm O2 及100 sccm CO之化學的C4 F6 /O2 /CO沈積。27 MHz RF源提供1500瓦電力，同時2 MHz RF源提供480瓦電力。室溫度維持於20℃。冷卻基底的氦冷卻壓力為15 Torr。
圖9A為沈積階段之沈積層920的截面圖。沈積層920於遮罩912上形成。在此範例中，如輪廓924所表示的，沈積階段形成「塊狀麵包」沈積層。塊狀麵包沈積層的特徵為特徵頂端附近的較厚側壁沈積及特徵底部附近的較薄(或無)側壁沈積。此外，如圖所示，在此範例中塊狀麵包於特徵的底部表面上形成一層。因此，此沈積提供一非被覆側壁沈積。該沈積並未提供所需的大體垂直側壁。由於接觸將脫離且不再實施蝕刻，所以塊狀麵包最後擠掉無法做為遮罩層的頂端。
圖9B為沈積層930的截面圖，其中僅使用輪廓形成階段。在此範例中，如輪廓934所表示的，輪廓形成階段形成一「錐形」沈積層。錐形沈積層的特徵為特徵頂端附近的較薄(或無)側壁沈積及特徵底部附近的較厚側壁沈積。「錐形」沈積並未於特徵的底部表面上沈積。因此，此沈積亦提供一非披覆側壁沈積。若頂端附近的側壁太薄，便可形成光阻遮罩的錐形。該沈積並未提供所需的大體垂直側壁。光阻遮罩角落的錐形可造成較低的蝕刻選擇性及快的遮罩腐蝕。遮罩的錐形亦將導致蝕刻輪廓的錐形。在幾乎所有的狀況下，一旦遮罩成為錐形，那麼最後蝕刻的輪廓亦成為錐形，因為遮罩垂直輪廓通常為蝕刻的材料。
圖9C為6個週期的2秒沈積及25秒輪廓形成之沈積層940的截面圖。如同所見，沈積層具有垂直側壁，且在特徵的底部表面幾無沈積。為提供多階段的6週期程序，較佳地裝配氣體調整裝置，其可快速地轉換氣體狀態。
控制沈積階段604與輪廓形成階段608之時間比例的能力提供另一可變控制。適當的比例將提供如圖9C所描繪之大體垂直及披覆的側壁。該沈積層亦可保護光阻遮罩以提昇蝕刻選擇性。本發明所提供的其他控制參數可用於控制以下沈積輪廓：週期數、總沈積時間、沈積/形成階段時間比例、氣體化學類型及比例(例如CH3 F/O2 ，C4 F6 /O2 ，CH2 F2 ，CHF3 ，CF4 ，H2 ，CH4 ，C2 H4 ，SiH4 等)。較佳地，沈積階段使用碳氫化合物及碳氟化合物的化學。較佳地，碳氫化合物至少為CH4 及C2 H4 其中之一。碳氟化合物較佳的為CHF3 、CH2 F2 、CHF3 、C4 F6 及C4 F8 其中之一。沈積階段期間較佳地可使用的其他氣體混合物為CF4 及H2 。較佳地，輪廓形成階段使用摻有或不具其他添加劑的碳氟化合物。較佳地，碳氟化合物至少為CH2 F2 、CHF3 及CF4 其中之一。較佳地，其他添加劑至少為Ar、Xe、He、Ne、O2 、N2 及H2 其中之一。
多階段沈積允許輪廓形成步驟移除不需要的沈積。此外，單一長期沈積可能造成氣泡。較佳地，輪廓形成步驟藉由以離子撞擊聚合物亦可使聚合物密度增加。使用多週期形成沈積層亦提供較細微的CD控制。此外，多週期多階段沈積提供輪廓控制。塊狀麵包的減少使陰影減少，其改進了蝕刻輪廓。此外，多週期、多階段沈積減少了加壓沈積層所造成的光阻線路扭動。此外，輪廓形成步驟避免或減少遮罩特徵底部的沈積，而免除來自於遮罩特徵底部沈積層重複噴濺材料之沈積的殘餘。
較佳地，至少兩週期用於形成沈積層。更佳地，至少六週期用於形成沈積層。週期的數量取決於CD減少的量而非侷限於2或6。
不改變光阻而形成具較小關鍵尺寸的能力，使得對較小特徵而言不需採購新的平板印刷裝備。若使用新一代的光阻，本發明可為新一代光阻提供較小的CD，因而擴展較新的平板印刷及光阻系統。
在其他實施例中，可使用三種或更多種不同的氣體化學，而於側壁層形成中提供三種或更多種不同的沈積或蝕刻階段。
傳導層蝕刻的範例
圖10為一種範例，其中描繪可用於沈積及蝕刻側壁層與傳導層的裝置。圖10描繪用於沈積及形成沈積層的裝置1000。電漿處理室1000包含感應天線(或線圈)1002、氣體分佈板(GDP)1004、基底支架1008、氣體源1010及排氣幫浦1020。氣體源1010以液體連接氣體分佈板(GDP)1004，並包含沈積氣體源1012及蝕刻氣體源1016。氣體源1010可包含其餘的氣體源，例如第二蝕刻或沈積氣體源。在電漿處理室1000內，基底404位於基底支架1008上。基底支架1008結合適當的基底固定機構(例如靜電、機械夾鉗等)以支撐基底404。反應裝置頂端1028結合石英電介質視窗1076，其允許能量由天線1002傳輸進入該室。電介質視窗1076、基底支架1008及電鍍鋁室壁1052定義限制的電漿容量。氣體經由氣體源1010供應予限制的電漿容量，並藉排氣幫浦1020經排氣埠自限制的電漿容量排出。第一RF源1044電氣連接天線。第二RF源1048電氣連接基底支架1008。在此範例中，第一RF源1044提供13.56 MHz頻率的信號，第二RF源1048提供13.56 MHz頻率的信號。
其他實施例的遮罩可使用硬遮罩。在該等實施例中，可使用光阻遮罩開啟硬遮罩。側壁層可置於硬遮罩上以減少空間。另一方面，側壁層在蝕刻硬遮罩之前可置於光阻上。
本發明亦允許研究超出目前裝置的許多代裝置。平板印刷系統不能製造該等裝置。本發明允許目前的平板印刷系統提供許多代小於目前平板印刷裝置的裝置，使得可考量超越目前平板印刷裝置之具關鍵尺寸的裝置的生產。
遮罩中的空間可用於蝕刻在蝕刻層中的洞或溝。
本發明可用於許多不同類型的電漿處理工具，例如Exelan及TCP型蝕刻裝置，混合PVD、CVD、MW、RIE、MORIE、TCP、ICP等。
雖然本發明已藉許多較佳實施例進行說明，但在本發明的範圍內仍有許多修改、變更及各式等效替代物件。亦應注意的是有許多完成本發明之方法及裝置的替代方式。因而期待下列申請專利範圍可解譯為落於本發明之真實精神及範圍內的所有修改、變更及各式等效替代物件。
100．．．堆疊
104、204、400、404、504．．．基底
108．．．層
110、210、410、510．．．防反射層
112．．．光阻層
116．．．寬度
116．．．關鍵尺寸
120、432、452、514、532、552、572．．．特徵
206、406、506．．．障礙層
208．．．電介質層
212、212a－b、442、512、542、562．．．光阻遮罩
214a－b、414、514．．．線路遮罩
218．．．光阻剩餘
222、422、444、522、544、564．．．空間
408、508．．．蝕刻層
412．．．第一遮罩
420、450、520、550、570．．．側壁層
424、454、524．．．側壁層特徵
428．．．側壁
604．．．沈積階段
608．．．輪廓形成階段
700．．．電漿處理室
702．．．限制環
704．．．上電極
708．．．下電極
710、1010．．．氣體源
712、1012．．．沈積氣體源
716．．．輪廓形成氣體源
718、1016．．．蝕刻氣體源
720、1020．．．排氣幫浦
728、1028．．．反應裝置頂端
735．．．控制器
744、1044．．．第一射頻(RF)源
748、1048．．．第二射頻(RF)源
752、1052．．．室壁
912．．．遮罩
920、930、940．．．沈積層
924、934．．．輪廓
1000．．．裝置
1000．．．電漿處理室
1002．．．感應天線(或線圈)
1004．．．氣體分佈板(GDP)
1008．．．基底支架
1076．．．電介質視窗
1300．．．電腦系統
1302．．．監視器
1304．．．顯示器
1306．．．外殼
1308．．．磁碟機
1310．．．鍵盤
1312．．．滑鼠
1314．．．碟片
1320．．．系統匯流排
1322．．．處理器
1324．．．記憶體
1326．．．固定磁碟
1330．．．揚聲器
1340．．．網路介面
在附圖中本發明藉由範例但不予以侷限加以描述，其中相同零件使用相同代號，其中：圖1A－B為依據先前技藝之蝕刻堆疊的概要截面圖。
圖2A－B為依據先前技藝形成之遮罩的概要截面圖。
圖3為可用於本發明實施例之程序的高階流程圖。
圖4A－H為依據本發明實施例之處理堆疊的概要截面圖。
圖5A－F為依據本發明另一實施例之處理堆疊的概要截面圖。
圖6為沈積側壁層之步驟的較詳細流程圖。
圖7為用於體現本發明之電漿處理室的概要圖。
圖8A－B描繪一電腦系統，其適於完成用於本發明之實施例中的控制器。
圖9A－C為沈積的截面圖。
圖10為用於體現蝕刻傳導層之本發明的裝置的概要描繪。

Claims (21)

  1. 一種於蝕刻層中形成特徵的方法，包含：在該蝕刻層上形成一第一遮罩，其中該第一遮罩界定具寬度及第一間距的複數個空間；在該第一遮罩上形成一側壁層，其中該側壁層減少由該第一遮罩所界定之空間的該寬度，其中在該第一遮罩上形成側壁層包含至少二週期，其中每一週期包含：利用第一氣體化學以形成一沈積電漿的沈積階段，而在該第一遮罩的該側壁上形成一沈積；及利用第二氣體化學的輪廓定型階段，以在該第一遮罩的側壁上定型沈積的輪廓，其中該第一氣體化學與該第二氣體化學不同；將特徵蝕刻入該蝕刻層穿越該側壁層，其中該特徵具有的寬度小於該第一遮罩所界定之空間的寬度；移除該遮罩及該側壁層；及執行額外的特徵步驟，包含：在該蝕刻層上形成額外遮罩，其中該額外遮罩界定為具寬度的複數個空間；在該額外遮罩上形成一側壁層，其中該側壁層減少由該額外遮罩所界定之空間的寬度；蝕刻特徵進入該蝕刻層穿越該側壁層，其中該特徵具有的寬度小於該額外遮罩所定義之空間的寬度，其中該特 徵進一步具有小於該第一間距之第二間距；及移除該遮罩及該側壁層。
  2. 如申請專利範圍第1項之方法，進一步包含至少重複執行一次該額外的特徵步驟。
  3. 如申請專利範圍第1項之方法，其中在該額外遮罩上形成該側壁層為至少一週期，其中該週期包含：利用第三氣體化學以形成一沈積電漿的沈積階段，而在該額外遮罩的該側壁上形成一沈積；及利用第四氣體化學的輪廓定型階段，以在該額外遮罩的側壁上定型沈積的輪廓，其中該第三氣體化學與該第四氣體化學不同。
  4. 如申請專利範圍第3項之方法，其中在該額外遮罩上形成該側壁層為至少執行二週期。
  5. 如申請專利範圍第4項之方法，其中形成側壁層係形成具有由底部至頂端呈88°至90°角度的側壁。
  6. 如申請專利範圍第4項之方法，進一步包含將該蝕刻層置於一電漿處理室中，其中於該電漿處理室中進行形成該側壁層及蝕刻。
  7. 如申請專利範圍第4項之方法，其中該第一遮罩及額外遮罩為光阻遮罩，且其中該側壁層係由聚合物材料形成。
  8. 如申請專利範圍第7項之方法，進一步包含以單一剝除步驟將該光阻遮罩及側壁層剝除。
  9. 如申請專利範圍第8項之方法，其中將該光阻遮 罩及側壁層剝除包含將該光阻遮罩及側壁灰化。
  10. 如申請專利範圍第9項之方法，其中將該光阻遮罩及側壁灰化係在形成該側壁層及進行蝕刻的相同電漿處理室中進行。
  11. 如申請專利範圍第4項之方法，其中形成該側壁層係形成具有側壁厚度及光阻特徵底部厚度的側壁層，其中該側壁厚度大於光阻特徵底部厚度。
  12. 如申請專利範圍第4項之方法，其中該沈積階段在接近各側壁之頂端產生較厚的側壁沈積而在接近各側壁之底部產生較薄的或者無側壁沈積。
  13. 如申請專利範圍第4項之方法，其中該特徵的寬度至少比該第一遮罩所界定之空間的寬度小50%。
  14. 如申請專利範圍第4項之方法，其中該第一遮罩中空間具有一間距長度，且在該蝕刻層中所形成之特徵具有的間距長度至少比第一遮罩所界定之空間的間距長度小50%。
  15. 如申請專利範圍第1項之方法，其中該額外遮罩係覆蓋先前所形成的特徵。
  16. 一種由申請專利範圍第1項之方法所形成的半導體裝置。
  17. 一種於蝕刻層中形成特徵的方法，包含：在該蝕刻層上形成一第一遮罩，其中該第一遮罩界定為具寬度的複數個空間，且其中該複數個空間具有關鍵尺寸及間距； 在該第一遮罩上形成一側壁層，其中該側壁層減少由該第一遮罩所界定之該空間的寬度，其中在該第一遮罩上形成側壁層包含至少二週期，其中每一週期包含：利用第一氣體化學以形成一沈積電漿的沈積階段，而在該第一遮罩的該側壁上形成一沈積；及利用第二氣體化學的輪廓定型階段，以在該第一遮罩的該側壁上定型沈積的輪廓，其中該第一氣體化學與該第二氣體化學不同；將特徵蝕刻入該蝕刻層穿越該側壁層，其中該特徵具有寬度及關鍵尺寸，其中該特徵寬度至少比該第一遮罩中空間的寬度小50%，且該特徵的關鍵尺寸至少比該第一遮罩中空間的關鍵尺寸小50%；移除該遮罩及側壁層；及執行額外的特徵步驟，包含：在該蝕刻層上形成額外遮罩，其中該額外遮罩界定具寬度的複數個空間，且其中該複數個空間具有關鍵尺寸及間距；在該額外遮罩上形成一側壁層，其中該側壁層減少由該額外遮罩所界定之空間的寬度；將額外特徵蝕刻入該蝕刻層穿越該側壁層，其中該額外特徵具有寬度及關鍵尺寸，其中該額外特徵的寬度至少比該額外遮罩中空間的寬度小50%，該額外特徵的關鍵尺寸至少比該額外遮罩中空間的關鍵尺寸小50%，且其中該特徵及額外特徵具有的間距至少比該第一遮罩中空間的間 距及該額外遮罩中空間的間距小50%；及移除該遮罩及側壁層。
  18. 如申請專利範圍第17項之方法，其中在該額外遮罩上形成該側壁層包含至少二週期，其中每一週期包含：利用第三氣體化學以形成一沈積電漿的沈積階段，而在該額外遮罩的該側壁上形成一沈積；及利用第四氣體化學的輪廓定型階段，以在該額外遮罩的該側壁上定型沈積的輪廓，其中該第三氣體化學與該第四氣體化學不同。
  19. 如申請專利範圍第18項之方法，進一步包含將該蝕刻層置於一電漿處理室中，其中於該電漿處理室中進行形成該側壁層、蝕刻及移除該遮罩與側壁層。
  20. 如申請專利範圍第19項之方法，其中該第一遮罩為光阻遮罩，且其中該側壁層係由聚合物材料。
  21. 如申請專利範圍第20項之方法，其中將一硬遮罩置於該光阻遮罩與將蝕刻之層之間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449348B1 (en) * 2004-06-02 2008-11-11 Advanced Micro Devices, Inc. Feedback control of imprint mask feature profile using scatterometry and spacer etchback
KR100706780B1 (ko) * 2004-06-25 2007-04-11 주식회사 하이닉스반도체 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7465525B2 (en) 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7833427B2 (en) * 2006-08-14 2010-11-16 Micron Technology, Inc. Electron beam etching device and method
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP2008091720A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体装置の製造方法
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP5236983B2 (ja) * 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
JP5248902B2 (ja) * 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
WO2009085598A2 (en) 2007-12-21 2009-07-09 Lam Research Corporation Photoresist double patterning
CN103258729B (zh) * 2007-12-21 2016-07-06 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
KR20100106501A (ko) * 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US8277670B2 (en) * 2008-05-13 2012-10-02 Lam Research Corporation Plasma process with photoresist mask pretreatment
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
JP5511168B2 (ja) * 2008-09-19 2014-06-04 スパンション エルエルシー 半導体装置の製造方法
US9018098B2 (en) 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP5260356B2 (ja) * 2009-03-05 2013-08-14 東京エレクトロン株式会社 基板処理方法
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法，基板処理装置，プログラムを記録した記録媒体
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP5685762B2 (ja) * 2011-03-07 2015-03-18 みずほ情報総研株式会社 プラズマ加工形状シミュレーション装置及びプログラム
US8980111B2 (en) * 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
TWI621210B (zh) * 2014-08-27 2018-04-11 聯華電子股份有限公司 一種製作半導體元件的方法
CN106154743B (zh) * 2015-03-24 2019-11-01 中芯国际集成电路制造(上海)有限公司 掩模及其形成方法
US9484202B1 (en) * 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
CN109997212B (zh) * 2016-11-29 2023-06-13 朗姆研究公司 在有机层蚀刻中生成竖直轮廓的方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
CN108344512B (zh) * 2018-01-30 2019-11-12 东南大学 一种电梯闸皮不均匀磨损的检测方法
CN108470678A (zh) * 2018-03-29 2018-08-31 德淮半导体有限公司 半导体结构及其形成方法
CN108919407A (zh) * 2018-07-11 2018-11-30 京东方科技集团股份有限公司 金属线及金属线栅的制备方法以及线栅偏振片、电子装置
US11177160B2 (en) * 2020-03-24 2021-11-16 International Business Machines Corporation Double patterned lithography using spacer assisted cuts for patterning steps
CN113097066B (zh) * 2021-03-30 2024-03-29 上海华力微电子有限公司 半导体器件的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US20040132225A1 (en) * 2001-10-18 2004-07-08 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4801350A (en) * 1986-12-29 1989-01-31 Motorola, Inc. Method for obtaining submicron features from optical lithography technology
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5420067A (en) 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
JP3050965B2 (ja) 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
US5874359A (en) * 1995-04-27 1999-02-23 Industrial Technology Research Institute Small contacts for ultra large scale integration semiconductor devices without separation ground rule
US5654238A (en) * 1995-08-03 1997-08-05 International Business Machines Corporation Method for etching vertical contact holes without substrate damage caused by directional etching
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US5981148A (en) 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
JPH11186230A (ja) * 1997-12-19 1999-07-09 Nec Corp 半導体装置の製造方法
US6183937B1 (en) 1998-05-06 2001-02-06 Taiwan Semiconductor Manufacturing Company Post photodevelopment isotropic radiation treatment method for forming patterned photoresist layer with attenuated linewidth
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6416933B1 (en) 1999-04-01 2002-07-09 Advanced Micro Devices, Inc. Method to produce small space pattern using plasma polymerization layer
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US6610607B1 (en) 2000-05-25 2003-08-26 International Business Machines Corporation Method to define and tailor process limited lithographic features using a modified hard mask process
DE10042929A1 (de) 2000-08-31 2002-03-21 Infineon Technologies Ag OPC-Verfahren zum Erzeugen von korrigierten Mustern für eine Phasensprungmaske und deren Trimmmaske sowie zugehörige Vorrichtung und integrierte Schaltungsstruktur
US6528238B1 (en) 2000-09-22 2003-03-04 David Seniuk Methods for making patterns in radiation sensitive polymers
JP2002110654A (ja) * 2000-10-04 2002-04-12 Sony Corp 半導体装置の製造方法
US6665856B1 (en) 2000-12-01 2003-12-16 Numerical Technologies, Inc. Displacing edge segments on a fabrication layout based on proximity effects model amplitudes for correcting proximity effects
US6653026B2 (en) 2000-12-20 2003-11-25 Numerical Technologies, Inc. Structure and method of correcting proximity effects in a tri-tone attenuated phase-shifting mask
US6589713B1 (en) * 2001-01-29 2003-07-08 Advanced Micro Devices, Inc. Process for reducing the pitch of contact holes, vias, and trench structures in integrated circuits
US20020182549A1 (en) 2001-05-31 2002-12-05 Ya-Hui Chang Alternate exposure method for improving photolithography resolution
US6528372B2 (en) * 2001-06-27 2003-03-04 Advanced Micro Devices, Inc. Sidewall spacer definition of gates
DE10223249A1 (de) 2002-05-22 2003-12-18 Infineon Technologies Ag Vorrichtung, Verfahren und Maske zur Strukturierung eines Substrates
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
US20040229135A1 (en) 2003-02-27 2004-11-18 Jun Wang Multiple exposure method for circuit performance improvement
US7326501B2 (en) 2003-03-10 2008-02-05 Intel Corporation Method for correcting focus-dependent line shifts in printing with sidewall chrome alternating aperture masks (SCAAM)
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP3923927B2 (ja) * 2003-07-07 2007-06-06 沖電気工業株式会社 半導体装置の製造方法
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4727171B2 (ja) 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
US6968532B2 (en) 2003-10-08 2005-11-22 Intel Corporation Multiple exposure technique to pattern tight contact geometries
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7105099B2 (en) * 2004-07-14 2006-09-12 Macronix International Co., Ltd. Method of reducing pattern pitch in integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US20040132225A1 (en) * 2001-10-18 2004-07-08 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist

Also Published As

Publication number Publication date
US7271107B2 (en) 2007-09-18
IL184855A0 (en) 2007-12-03
WO2006083592A1 (en) 2006-08-10
IL184855A (en) 2010-12-30
JP2008529313A (ja) 2008-07-31
US20060172540A1 (en) 2006-08-03
DE112006000308T5 (de) 2008-03-20
KR20070100420A (ko) 2007-10-10
TW200707580A (en) 2007-02-16
CN101164143A (zh) 2008-04-16
KR101184956B1 (ko) 2012-10-02
JP2012124535A (ja) 2012-06-28
CN100568458C (zh) 2009-12-09

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