CN113097066B - 半导体器件的制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims abstract description 237
- 238000002161 passivation Methods 0.000 claims abstract description 116
- 238000005530 etching Methods 0.000 claims abstract description 94
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 37
- 239000011241 protective layer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 30
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229920000642 polymer Polymers 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 20
- 239000000463 material Substances 0.000 description 7
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 4
- XGCDHPDIERKJPT-UHFFFAOYSA-N [F].[S] Chemical group [F].[S] XGCDHPDIERKJPT-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供了一种半导体器件的制备方法，包括：提供基底，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面；自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层；在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层；以及，以所述图形化的光刻胶层为掩模，对所述钝化层进行刻蚀并停止在所述刻蚀停止层上。本发明以改善钝化层刻蚀后刻蚀停止层表面的平坦度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
随着集成电路的发展，芯片中的电路密度越来越大，所含元件数量不断增加。在芯片中包含多层互连结构，通过刻蚀层间介质层形成沟槽或通孔，并在沟槽和通孔中填充导电材料来实现芯片内的多层电互连。形成互连结构后，为实现芯片与外部电路之间的电连，还需要在晶片表面形成焊盘，焊盘与互连结构电连接。目前半导体器件或集成电路的制作焊盘的一种常用的方法是，在芯片最上面的顶层金属上生长钝化层之后，采用刻蚀工艺，将钝化层进行部分刻蚀以暴露出顶层金属的一部分，以形成焊盘，用于键合引线，以便与其它器件或集成电路相连。
在搭载硅基微显示智能芯片制造时，采用现有的刻蚀工艺能够对一定厚度的钝化层进行刻蚀，以显露出至少部分的顶层金属的表面，此时的刻蚀工艺针对现有具有一定厚度的钝化层而设定。为了提高搭载硅基微显示智能芯片的视觉传输性能，对钝化层进行改进，增加了一层较厚的氧化层，钝化层总体的厚度增加，且增加了刻蚀停止层，在刻蚀过程中需要使刻蚀进程准确停止在刻蚀停止层上，并且保留至少部分厚度的刻蚀停止层，再利用顶层金属的电场效应与其它器件单元连接，比如与液晶显示单元连接。但是采用现有的刻蚀工艺对改进后的钝化层进行刻蚀，会由于新工艺膜层较厚且刻蚀停止层需保留至少部分厚度，难以保证在刻蚀后显露的表面的均一性，会形成两侧薄中间厚的“倒碗状”鼓包结构，影响信息传输准确性、画面流畅性和传输过程中的画质清晰度。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，在对钝化层前进行刻蚀前，形成保护层，通过保护层来改善对钝化层刻蚀后，刻蚀停止层的表面的平坦度。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供基底，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面；
自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层；
在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；
沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层；以及，
以所述图形化的光刻胶层为掩模，对所述钝化层进行刻蚀并停止在所述刻蚀停止层上。
可选的，采用多步刻蚀法对所述钝化层进行刻蚀。
可选的，对所述钝化层进行多步刻蚀所采用的工艺气体包括SF6和O2。
可选的，采用多步刻蚀法对所述钝化层进行刻蚀时，控制所述SF6的流量不变，所述O2的流量逐渐增大，直至所述钝化层刻蚀完全。
可选的，所述SF6和所述O2的流量比值范围为0.2～3。
可选的，采用所述多步刻蚀法对所述钝化层进行刻蚀的方法包括：
采用包括CHF3和O2的工艺气体对所述钝化层进行刻蚀，直至剩余的所述钝化层呈碗状；以及，
采用包括CF4的工艺气体对剩余的所述钝化层进行刻蚀并停止在所述刻蚀停止层上。
可选的，采用包括CHF3和O2的工艺气体对所述钝化层进行刻蚀时，控制所述CHF3的流量逐渐增大，所述O2的流量不变，直至剩余的所述钝化层呈碗状。
可选的，所述CHF3和所述O2的流量比值范围为0.01～0.025。
可选的，所述保护层的材质为CF类聚合物。
可选的，所述保护层的厚度为
在本发明提供的一种半导体器件的制备方法中，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面，自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层；在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；在刻蚀所述钝化层前，沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层，所述保护层起到钝化作用，减轻后续刻蚀所述钝化层时，对所述钝化层的刻蚀区域的边缘处刻蚀较快的现象；然后以所述图形化的光刻胶层为掩模，对所述钝化层进行刻蚀并停止在所述刻蚀停止层上，能够较好控制所述钝化层的刻蚀形貌，以改善所述钝化层刻蚀后刻蚀停止层表面的平坦度。
附图说明
图1为本发明实施例一提供的半导体器件的制备方法的流程图；
图2A～2C为本发明实施例一提供的半导体器件的制备方法相应步骤的剖面示意图；
图2D为本发明实施例二提供的半导体器件的制备方法相应步骤的剖面示意图；
其中，附图标记为:
10-基底；20-顶层金属层；30-刻蚀停止层；40-钝化层；41-第一氧化层；42-第二氧化层；43-氮化层；50-图形化的光刻胶层；51-开口；60-保护层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
【实施例一】
图1为本实施例提供的半导体器件的制备方法的流程图。本实施例提供了一种半导体器件的制备方法，在对钝化层前进行刻蚀前，形成保护层，通过保护层来改善对钝化层刻蚀后，刻蚀停止层的表面的平坦度。
请参考图1，本实施例提供的半导体器件的制备方法包括：
步骤S1：提供基底，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面；
步骤S2，自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层；
步骤S3：在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；
步骤S4：沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层；
步骤S5：以所述图形化的光刻胶层为掩模，对所述钝化层进行刻蚀并停止在所述刻蚀停止层上。
图2A～2C为本实施例提供的半导体器件的制备方法相应步骤的剖面示意图，下面结合附图2A～2C对本实施例提供的半导体器件的制备方法进行详细的阐述。
请参考图2A，执行步骤S1：提供基底10，在所述基底10内形成有顶层金属层20，所述基底10暴露所述顶层金属层20的顶表面。
具体的，提供基底10，所述基底10内可以包括有各种有源器件以及互连结构、有掺杂区域和/或隔离结构(图中未示出)。所述基底10内形成有所述顶层金属层20，所述基底10暴露所述顶层金属层20的顶表面，所述顶层金属层20用于与其它器件单元连接。
请参考图2A，执行步骤S2：自下向上依次形成覆盖所述基底10的刻蚀停止层30及钝化层40。
具体的，在所述基底10上自下向上依次形成所述刻蚀停止层30及所述钝化层40，所述刻蚀停止层30用于使刻蚀进程停留在所述刻蚀停止层30上，所述钝化层40用于保护器件。本实施例中，所述钝化层40包括自下而上依次堆叠的第一氧化层41、第二氧化层42及氮化层43，即本实施例中，所述钝化层40的材料包括氧化物及氮化物。在另外一些实施例，所述钝化层40还可仅为氧化物或仅为氮化物，亦或其它材料，本申请对此不作限制，只需保证所述钝化层40能够起到保护器件的功能即可。另外，本申请对所述第一氧化层41、所述第二氧化层42及所述氮化层43的厚度不做限制。
请参考图2B，执行步骤S3：在所述钝化层40上形成图形化的光刻胶层50，所述图形化的光刻胶层50具有一暴露出所述钝化层40的开口51，所述开口51与所述顶层金属层20对准。
具体的，在所述钝化层40上形成所述图形化的光刻胶层50，具体是在所述氮化层43上形成所述图形化的光刻胶层50，所述图形化的光刻胶层50具有一暴露出所述钝化层40的开口51，所述开口51与所述顶层金属层20中心对准，后续工艺以所述开口51为刻蚀区域对所述钝化层40进行刻蚀。
请参考图2B，执行步骤S4：沿着所述开口51，在所述图形化的光刻胶层50的侧壁和暴露出的所述钝化层40上形成保护层60。
具体的，在所述开口51的底部和侧壁上形成所述保护层60，所述保护层60覆盖所述图形化的光刻胶层50的侧壁和暴露出的所述钝化层40的表面。在形成所述保护层60后，由于所述开口51底部两个拐角处的所述保护层60厚度会大于所述开口51底部的所述保护层60的厚度，能够减轻后续刻蚀所述钝化层40时，对所述钝化层40的刻蚀区域的边缘处刻蚀较快的现象。
形成所述保护层60的工艺气体可根据所述钝化层40的表面材料及所述图形化的光刻胶层50进行选取，在本实施例中，所述保护层60的材质为CF类难挥发不易分解的聚合物，形成所述保护层60的工艺气体可包括CF4、C4F8和C4F6等CF类气体，例如所述C4F8及所述C4F6可分别与所述氮化层43及所述图形化的光刻胶层50产生化学反应以形成聚合物薄膜作为所述保护层60；其中，所述C4F8和所述C4F6的流量均可为50SCCM～300SCCM，例如可为50SCCM、100SCCM、150SCCM、300SCCM等，SCCM表示每分钟的流量。当所述C4F8和所述C4F6的流量均采用50SCCM～300SCCM时，可使得形成的所述保护层60的厚度可为实际应用时，可根据所述开口51的宽度，确定所述保护层60的厚度，一般的，若所述开口51的宽度越大，相应的，可形成较厚的所述保护层60，从而可根据所述保护层60的目标厚度，对所述C4F8和所述C4F6的流量进行合理选择，故而应当理解，所述C4F8和所述C4F6的具体流量的选取不构成对本申请的限制。
请参考图2C，执行步骤S5：以所述图形化的光刻胶层为掩模，对所述钝化层40进行刻蚀并停止在所述刻蚀停止层30上。
具体的，由于所述钝化层40包括氧化层和氧化层，对不同材质进行刻蚀时需要采取多个刻蚀步骤，通过调整每个刻蚀步骤的工艺参数来对不同材质进行刻蚀。在本实施例中，以所述图形化的光刻胶层为掩模，对所述钝化层40进行多步刻蚀，通过调整每个刻蚀步骤中工艺气体的流量，以对所述钝化层40进行刻蚀并停止在所述刻蚀停止层30上。对所述钝化层40进行刻蚀所采用的工艺气体可包括SF6和O2，但不限于这两种气体，还可包括其它气体，如保护气体N2和/或Ar等。在每个刻蚀步骤中，所述SF6的流量不变，所述O2的流量逐渐增大，直至所述钝化层40刻蚀完全；随着所述O2的流量逐渐增大，所述O2与所述SF6中的氟硫基团发生反应，阻止氟硫基团与氟复合重新形成所述SF6，导致氟原子浓度增加，大大增加所述SF6对所述钝化层40的刻蚀速率，提高刻蚀选择比，加快向下刻蚀。另外，所述O2的流量也不能过大，否则所述O2在所述钝化层40的表面会被吸收成为氧化物，从而阻挡所述SF6的刻蚀，故而。较佳的，所述SF6和所述O2的流量比值范围可为0.2～3，但不限于此流量比值范围。通过调整所述SF6和所述O2的流量配比来控制对所述钝化层40刻蚀后所述刻蚀停止层30的表面形貌，以使所述刻蚀停止层30的表面平坦(图2C中虚框处所示)。在所述钝化层40刻蚀完毕后，剩余的所述刻蚀停止层30的厚度可为 例如可为/>等。
【实施例二】
图2D为本实施例提供的半导体器件的制备方法相应步骤的剖面示意图，请参考图2D，与实施例一的区别在于，在本实施例中，对所述钝化层40进行刻蚀的步骤不同。
具体是，首先对所述钝化层40进行多步刻蚀，在进行多步刻蚀时，通过调整每个刻蚀步骤中工艺气体的流量，以对所述钝化层40进行刻蚀，在所述钝化层40刻蚀完毕后，所述开口51内暴露出的所述钝化层40剩余至少部分厚度，且剩余至少部分厚度的所述钝化层40呈碗状(图2D中虚框中所示)。在本实施例中，对所述钝化层40进行刻蚀所采用的工艺气体可包括CHF3和O2，但不限于这两种气体，还包括其它气体，如保护气体N2和/或Ar等。在每个刻蚀步骤中，所述CHF3的流量逐渐增大，所述O2的流量不变，直至剩余的所述所述钝化层40呈碗状；随着所述CHF3的流量逐渐增大，所述CHF3会慢慢形成较厚的聚合物形成于侧壁和所述开口51的拐角处，减轻对所述钝化层40的刻蚀区域的边缘处刻蚀较快的现象，在多步刻蚀后，使剩余至少部分厚度的所述钝化层40呈碗状。因此所述CHF3和所述O2的流量比值范围可为0.01～0.025，但不限于此流量比值范围。
其次对剩余至少部分厚度的所述钝化层40进行多步刻蚀，在进行多步刻蚀时，通过调整每个刻蚀步骤中工艺气体的流量，加快所述开口51内边缘的刻蚀速率，减缓向下的刻蚀速率，在对剩余至少部分厚度的所述钝化层40刻蚀后，使刻蚀停止在所述刻蚀停止层30上且所述刻蚀停止层30的表面平坦。在本实施例中，对剩余至少部分厚度的所述钝化层40进行刻蚀采用的反应气体可包括CF4，但不限于此气体，还可包括其它气体，如保护气体N2和/或Ar。在刻蚀完毕后，所述刻蚀停止层30的厚度可为例如可为/> 等。
综上，在本发明提供的一种半导体器件的制备方法中，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面，自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层；在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；在刻蚀所述钝化层前，沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层，所述保护层起到钝化作用，减轻后续刻蚀所述钝化层时，对所述钝化层的刻蚀区域的边缘处刻蚀较快的现象；然后以所述图形化的光刻胶层为掩模，对所述钝化层进行刻蚀并停止在所述刻蚀停止层上，能够较好控制所述钝化层的刻蚀形貌，以改善所述钝化层刻蚀后刻蚀停止层表面的平坦度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (4)
1.一种半导体器件的制备方法，其特征在于，包括：
提供基底，在所述基底内形成有顶层金属层，所述基底暴露所述顶层金属层的顶表面；
自下向上依次形成覆盖所述基底的刻蚀停止层及钝化层，所述钝化层包括自下而上依次堆叠的第一氧化层、第二氧化层及氮化层；
在所述钝化层上形成图形化的光刻胶层，所述图形化的光刻胶层具有一暴露出所述钝化层的开口，所述开口与所述顶层金属层对准；
沿着所述开口，在所述图形化的光刻胶层的侧壁和暴露出的所述钝化层上形成保护层，所述开口底部两个拐角处的保护层的厚度大于所述开口底部的保护层的厚度，且形成所述保护层的工艺气体包括CF类气体，形成所述保护层的工艺气体与所述氮化层及所述图形化的光刻胶层产生化学反应形成所述保护层，所述保护层的材质为CF类聚合物；以及，
以所述图形化的光刻胶层为掩模，采用多步刻蚀法对所述钝化层进行刻蚀并停止在所述刻蚀停止层上；
其中，采用所述多步刻蚀法对所述钝化层进行刻蚀的步骤包括：
采用包括CHF3和O2的工艺气体对所述钝化层进行刻蚀，直至剩余的所述钝化层呈碗状；
采用包括CF4的工艺气体对剩余的所述钝化层进行刻蚀并停止在所述刻蚀停止层上。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，采用包括CHF3和O2的工艺气体对所述钝化层进行刻蚀时，控制所述CHF3的流量逐渐增大，所述O2的流量不变，直至剩余的所述钝化层呈碗状。
3.如权利要求1或2所述的半导体器件的制备方法，其特征在于，所述CHF3和所述O2的流量比值范围为0.01～0.025。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述保护层的厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110342807.3A CN113097066B (zh) | 2021-03-30 | 2021-03-30 | 半导体器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110342807.3A CN113097066B (zh) | 2021-03-30 | 2021-03-30 | 半导体器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113097066A CN113097066A (zh) | 2021-07-09 |
| CN113097066B true CN113097066B (zh) | 2024-03-29 |
Family
ID=76671311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110342807.3A Active CN113097066B (zh) | 2021-03-30 | 2021-03-30 | 半导体器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113097066B (zh) |
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| CN108417531A (zh) * | 2018-03-02 | 2018-08-17 | 武汉新芯集成电路制造有限公司 | 一种接触孔的刻蚀方法 |
| CN111223775A (zh) * | 2018-11-26 | 2020-06-02 | 东京毅力科创株式会社 | 蚀刻方法和基板处理装置 |
| CN111933581A (zh) * | 2020-09-25 | 2020-11-13 | 南京晶驱集成电路有限公司 | 一种半导体结构的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102068677B1 (ko) * | 2013-04-10 | 2020-01-22 | 삼성전자 주식회사 | 반도체 소자 제조 방법 |
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2021
- 2021-03-30 CN CN202110342807.3A patent/CN113097066B/zh active Active
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| CN102299097A (zh) * | 2010-06-28 | 2011-12-28 | 中芯国际集成电路制造(上海)有限公司 | 一种金属连线刻蚀方法 |
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| CN111933581A (zh) * | 2020-09-25 | 2020-11-13 | 南京晶驱集成电路有限公司 | 一种半导体结构的制备方法 |
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| Publication number | Publication date |
|---|---|
| CN113097066A (zh) | 2021-07-09 |
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