JP2008529313A - 複数のマスキングステップを用いて微小寸法を低減する方法 - Google Patents
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Abstract
【解決手段】エッチングレイヤ上に第1マスクが形成され、第1マスクは幅を持つ複数のスペースを規定する。第1マスク上に側壁レイヤが形成され、側壁レイヤは、第1マスクによって規定されるスペースの幅を低減する。側壁レイヤを通してエッチングレイヤにフィーチャがエッチングされ、フィーチャは、第1マスクによって規定されるスペースの幅よりも小さい幅を有する。マスクおよび側壁レイヤが除去される。エッチングレイヤ上に追加マスクが形成され、追加マスクは幅を持つ複数のスペースを規定する。追加マスク上に側壁レイヤが形成され、側壁レイヤは、追加マスクによって規定されるスペースの幅を低減する。側壁レイヤを通してエッチングレイヤにフィーチャがエッチングされ、フィーチャは、追加マスクによって規定されるスペースの幅よりも小さい幅を有する。マスクおよび側壁レイヤが除去される。
【選択図】図3
Description
他の例において、ピッチ長、ライン幅、およびフィーチャサイズを67%に減らすために、3マスクプロセスが用いられえる。第1フィーチャステップが実行される(ステップ302)。パターン付けされたフォトレジストマスクが作られる(ステップ304)。図5Aは、本発明の実施形態におけるフォトレジストマスクの断面図である。ウェーハのような基板504上には、バリアレイヤ506が配置されえる。バリアレイヤ506上には、金属レイヤまたはポリシリコンレイヤまたは誘電体レイヤのようなエッチングレイヤ508が形成される。エッチングレイヤ508上には、DARCレイヤのような反射防止レイヤ(ARL)510が形成される。フォトレジストマスク512がARL510上に形成される。この例において、ラインマスク514は、示されるようにライン幅「Lp」として定義される幅を有する。フォトレジストマスク中のスペース522は、示されるように幅「Sp」を有する。フォトレジストマスクのピッチ長「Pp」は、示されるようにライン幅およびスペース幅の和Pp=Lp+Spとして定義される。これらの幅は、フォトレジストマスクを形成するのに用いられるリソグラフィ技術の解像度によって決定される。このピッチ長を減らすことが望ましい。
好ましい実施形態において、相似形の側壁を形成するためにガス変調が用いられる。好ましくは、側壁は、ポリマー材料から形成され、マスクはフォトレジストポリマーであり、それにより側壁レイヤの堆積は、エッチングおよび剥離が行われるのと同じチャンバ内においてin situで実行されえ、剥離はマスクおよび側壁レイヤの両方を除去しえる。
図7は、側壁レイヤを堆積し、エッチングし、および剥離するのに用いられえるプラズマプロセスチャンバ700の概略図である。プラズマプロセスチャンバ700は、閉じ込めリング702、上部電極704、下部電極708、ガス源710、および排気ポンプ720を備える。ガス源710は、堆積ガス源712およびプロファイル整形ガス源716を備える。ガス源710は、エッチングガス源718のような追加ガス源を備えうる。プラズマプロセスチャンバ700内において、基板404は、下部電極708の上に配置される。下部電極708は、基板404を支持するための適切な基板チャッキング機構(例えば静電的、機械的クランピングなど)を有する。リアクタトップ728は、下部電極708に直近に対向して配置された上部電極704を有する。上部電極704、下部電極708、および閉じ込めリング702は、閉じ込めプラズマ容積を規定する。ガスは、ガス源710によって閉じ込めプラズマ容積に供給され、閉じ込めリング702および排気ポートを通して排気ポンプ720によって閉じ込めプラズマ容積から排気される。第1RF源744は、上部または下部電極704に電気的に接続される。第2RF源748は、下部電極708に電気的に接続される。チャンバ壁752は、閉じ込めリング702、上部電極704、および下部電極708を囲む。第1RF源744および第2RF源748は、高周波(27から300MHz)の電力源および低周波(2から14MHz)の電力源を備えうる。RF電力源を電極に接続するための異なる組み合わせが可能である。コントローラ735は、RF源744、748、排気ポンプ720、およびガス源710に制御可能に接続される。
例示的レシピ、および側壁レイヤおよび導電性レイヤに堆積およびエッチングの両方を行うのに用いられえる装置が図10に示される。図10は、堆積レイヤに堆積および整形の両方を行うのに用いられるそのような装置1000の概略図である。プラズマプロセスチャンバ1000は、誘導性アンテナ(またはコイル)1002、ガス分配板(GDP)1004、基板支持1008、ガス源1010、および排気ポンプ1020を備える。ガス源1010は、ガス分配板1004と流体連通し、堆積ガス源1012およびエッチングガス源1016を備える。ガス源1010は、第2エッチングまたは堆積ガス源のような追加のガス源を備えうる。プラズマプロセスチャンバ1000内において、基板404は、基板支持1008の上に配置される。基板支持1008は、基板404を支持するための適切な基板チャッキング機構(例えば静電的、機械的クランピングなど)を有する。リアクタトップ1028は、石英誘電体窓1076を有し、これはアンテナ1002からチャンバ内へのエネルギーの伝達を可能にする。誘電体窓1076、基板支持1008、および陽極処理アルミニウムチャンバ壁1052は、閉じ込めプラズマ容積を規定する。ガスは、ガス源1010によって閉じ込めプラズマ容積に供給され、排気ポートを通して排気ポンプ1020によって閉じ込めプラズマ容積から排気される。第1RF源1044は、アンテナに電気的に接続される。第2RF源1048は、基板支持1008に電気的に接続される。この例では、第1RF源1044は、13.56MHzの周波数の信号を提供し、第2RF源1048は、13.56MHzの周波数の信号を提供する。
Claims (20)
- エッチングレイヤ中にフィーチャを形成する方法であって、
前記エッチングレイヤ上に第1マスクを形成することであって、前記第1マスクは幅を持つ複数のスペースを規定する、第1マスクを形成すること、
前記第1マスク上に側壁レイヤを形成することであって、前記側壁レイヤは、前記第1マスクによって規定される前記スペースの前記幅を低減する、側壁レイヤを形成すること、
前記側壁レイヤを通して前記エッチングレイヤにフィーチャをエッチングすることであって、前記フィーチャは、前記第1マスクによって規定される前記スペースの前記幅よりも小さい幅を有する、エッチングすること、
前記マスクおよび側壁レイヤを除去すること、および
追加フィーチャステップを実行することであって、
前記エッチングレイヤ上に追加マスクを形成することであって、前記追加マスクは幅を持つ複数のスペースを規定する、追加マスクを形成すること、
前記追加マスク上に側壁レイヤを形成することであって、前記側壁レイヤは、前記追加マスクによって規定される前記スペースの前記幅を低減する、側壁レイヤを形成すること、
前記側壁レイヤを通して前記エッチングレイヤにフィーチャをエッチングすることであって、前記フィーチャは、前記追加マスクによって規定される前記スペースの前記幅よりも小さい幅を有する、エッチングすること、および
前記マスクおよび側壁レイヤを除去すること
を含む追加フィーチャステップを実行すること
を含む方法。 - 請求項1に記載の方法であって、前記追加フィーチャステップを少なくとも1回反復することをさらに含む方法。
- 請求項1〜2のいずれかに記載の方法であって、前記第1マスク上に前記側壁レイヤを形成することは、少なくとも1サイクルであり、
第1ガス化学物質で堆積プラズマを形成することによって前記第1マスクの前記側壁上に堆積を形成する堆積フェーズ、および
第2ガス化学物質で前記第1マスクの前記側壁上の前記堆積の前記プロファイルを整形するプロファイル整形フェーズであって、前記第1ガス化学物質は、前記第2ガス化学物質と異なる、プロファイル整形フェーズ
を含み、
前記追加マスク上に前記側壁レイヤを形成することは、少なくとも1サイクルであり、
第3ガス化学物質で堆積プラズマを形成することによって前記追加マスクの前記側壁上に堆積を形成する堆積フェーズ、および
第4ガス化学物質で前記追加マスクの前記側壁上の前記堆積の前記プロファイルを整形するプロファイル整形フェーズであって、前記第3ガス化学物質は、前記第4ガス化学物質と異なる、プロファイル整形フェーズ
を含む方法。 - 請求項3に記載の方法であって、前記第1マスク上に前記側壁レイヤを形成することは、少なくとも2サイクル行われ、前記追加マスク上に前記側壁レイヤを形成することは、少なくとも2サイクル行われる方法。
- 請求項1〜4のいずれかに記載の方法であって、前記側壁レイヤを形成することは、実質的に垂直な側壁を形成する方法。
- 請求項1〜5のいずれかに記載の方法であって、前記エッチングレイヤをプラズマプロセスチャンバ内に置くことをさらに含み、前記側壁レイヤを形成することおよびエッチングすることは、前記プラズマプロセスチャンバ内でなされる方法。
- 請求項1〜5のいずれかに記載の方法であって、前記第1マスクおよび追加マスクは、フォトレジストマスクであり、前記側壁レイヤはポリマー材料から形成される方法。
- 請求項7に記載の方法であって、前記フォトレジストマスクおよび側壁レイヤを単一の剥離ステップで剥離することをさらに含む方法。
- 請求項8に記載の方法であって、前記フォトレジストマスクおよび側壁レイヤを前記剥離することは、前記フォトレジストマスクおよび側壁レイヤをアッシングすることを含む方法。
- 請求項9に記載の方法であって、前記フォトレジストマスクおよび側壁レイヤを前記アッシングすることは、前記側壁レイヤを形成およびエッチングするのと同じプラズマプロセスチャンバ中で行われる方法。
- 請求項1〜10のいずれかに記載の方法であって、前記側壁レイヤを形成することは、側壁厚さおよびフォトレジストフィーチャ底部厚さを有する側壁レイヤを形成し、前記側壁厚さは、フォトレジストフィーチャ底部厚さより大きい方法。
- 請求項3〜11のいずれかに記載の方法であって、前記堆積フェーズは、ブレッドローフィング堆積である方法。
- 請求項1〜12のいずれかに記載の方法であって、前記フィーチャの前記幅は、前記第1マスクによって規定される前記スペースの前記幅より少なくとも50%小さい方法。
- 請求項1〜13のいずれかに記載の方法であって、前記第1マスク中の前記スペースは、ピッチ長を有し、前記エッチングレイヤ中に形成された前記フィーチャは、前記第1マスクによって規定された前記スペースの前記ピッチ長より50%小さいピッチ長を有する方法。
- 請求項1〜14のいずれかに記載の方法によって形成された半導体デバイス。
- エッチングレイヤ中にフィーチャを形成する方法であって、
前記エッチングレイヤ上に第1マスクを形成することであって、前記第1マスクは幅を持つ複数のスペースを規定し、前記複数のスペースは微小寸法およびピッチを有する、第1マスクを形成すること、
前記第1マスク上に側壁レイヤを形成することであって、前記側壁レイヤは、前記第1マスクによって規定される前記スペースの前記幅を低減する、側壁レイヤを形成すること、
前記側壁レイヤを通して前記エッチングレイヤにフィーチャをエッチングすることであって、前記フィーチャは、幅および微小寸法を有し、前記フィーチャの幅は、前記第1マスク中の前記スペースの前記幅より少なくとも50%小さく、前記フィーチャの微小寸法は、前記第1マスク中の前記スペースの前記微小寸法より少なくとも50%小さい、エッチングすること、
前記マスクおよび側壁レイヤを除去すること、および
追加フィーチャステップを実行することであって、
前記エッチングレイヤ上に追加マスクを形成することであって、前記追加マスクは幅を持つ複数のスペースを規定し、前記複数のスペースは微小寸法およびピッチを有する、追加マスクを形成すること、
前記追加マスク上に側壁レイヤを形成することであって、前記側壁レイヤは、前記追加マスクによって規定される前記スペースの前記幅を低減する、側壁レイヤを形成すること、
前記側壁レイヤを通して前記エッチングレイヤに追加フィーチャをエッチングすることであって、前記追加フィーチャは、幅および微小寸法を有し、前記追加フィーチャの前記幅は、前記追加マスク中の前記スペースの前記幅より少なくとも50%小さく、前記追加フィーチャの前記微小寸法は、前記追加マスク中の前記スペースの前記微小寸法より少なくとも50%小さく、前記フィーチャおよび追加フィーチャは、前記第1マスク中の前記スペースの前記ピッチおよび前記追加マスク中の前記スペースの前記ピッチより少なくとも50%小さいピッチを有する、エッチングすること、および
前記マスクおよび側壁レイヤを除去すること
を含む追加フィーチャステップを実行すること
を含む方法。 - 請求項16に記載の方法であって、前記第1マスク上に前記側壁レイヤを形成することは、少なくとも2サイクルを含み、それぞれのサイクルは、
第1ガス化学物質で堆積プラズマを形成することによって前記第1マスクの前記側壁上に堆積を形成する堆積フェーズ、および
第2ガス化学物質で前記第1マスクの前記側壁上の前記堆積の前記プロファイルを整形するプロファイル整形フェーズであって、前記第1ガス化学物質は、前記第2ガス化学物質と異なる、プロファイル整形フェーズ
を含み、
前記追加マスク上に前記側壁レイヤを形成することは、少なくとも2サイクルを含み、それぞれのサイクルは、
第3ガス化学物質で堆積プラズマを形成することによって前記追加マスクの前記側壁上に堆積を形成する堆積フェーズ、および
第4ガス化学物質で前記追加マスクの前記側壁上の前記堆積の前記プロファイルを整形するプロファイル整形フェーズであって、前記第3ガス化学物質は、前記第4ガス化学物質と異なる、プロファイル整形フェーズ
を含む方法。 - 請求項16〜17のいずれかに記載の方法であって、前記エッチングレイヤをプラズマプロセスチャンバ内に置くことをさらに含み、前記側壁レイヤを形成すること、前記マスクおよび側壁レイヤをエッチングおよび除去することは、前記プラズマプロセスチャンバ内でなされる方法。
- 請求項16〜18のいずれかに記載の方法であって、前記第1マスクは、フォトレジストマスクであって、前記側壁レイヤはポリマー材料である方法。
- 請求項19に記載の方法であって、ハードマスクが前記フォトレジストマスクおよび前記エッチングされるべきレイヤの間に置かれる方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/050,985 US7271107B2 (en) | 2005-02-03 | 2005-02-03 | Reduction of feature critical dimensions using multiple masks |
PCT/US2006/002164 WO2006083592A1 (en) | 2005-02-03 | 2006-01-20 | Method for reducing critical dimensions using multiple masking steps |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012063753A Division JP2012124535A (ja) | 2005-02-03 | 2012-03-21 | 複数のマスキングステップを用いて微小寸法を低減する方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008529313A true JP2008529313A (ja) | 2008-07-31 |
Family
ID=36570427
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007554124A Withdrawn JP2008529313A (ja) | 2005-02-03 | 2006-01-20 | 複数のマスキングステップを用いて微小寸法を低減する方法 |
JP2012063753A Pending JP2012124535A (ja) | 2005-02-03 | 2012-03-21 | 複数のマスキングステップを用いて微小寸法を低減する方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012063753A Pending JP2012124535A (ja) | 2005-02-03 | 2012-03-21 | 複数のマスキングステップを用いて微小寸法を低減する方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7271107B2 (ja) |
JP (2) | JP2008529313A (ja) |
KR (1) | KR101184956B1 (ja) |
CN (1) | CN100568458C (ja) |
DE (1) | DE112006000308T5 (ja) |
IL (1) | IL184855A (ja) |
TW (1) | TWI411040B (ja) |
WO (1) | WO2006083592A1 (ja) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110614 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110914 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120321 |
|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120417 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
A761 | Written withdrawal of application |
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