JP2001053062A - 同位置でのポリマー堆積とエッチングによりマスクの等効臨界寸法を減少する方法 - Google Patents
同位置でのポリマー堆積とエッチングによりマスクの等効臨界寸法を減少する方法Info
- Publication number
- JP2001053062A JP2001053062A JP11225215A JP22521599A JP2001053062A JP 2001053062 A JP2001053062 A JP 2001053062A JP 11225215 A JP11225215 A JP 11225215A JP 22521599 A JP22521599 A JP 22521599A JP 2001053062 A JP2001053062 A JP 2001053062A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- photoresist
- critical dimension
- etching
- reducing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229920000642 polymer Polymers 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 86
- 238000005530 etching Methods 0.000 title claims abstract description 49
- 230000008021 deposition Effects 0.000 title claims description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 106
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 26
- 238000011065 in-situ storage Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 6
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 3
- 230000006698 induction Effects 0.000 claims description 3
- 238000009616 inductively coupled plasma Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 239000002904 solvent Substances 0.000 claims description 3
- 239000003504 photosensitizing agent Substances 0.000 claims description 2
- NJCQVAKYBOCUCS-UHFFFAOYSA-N [C].F Chemical compound [C].F NJCQVAKYBOCUCS-UHFFFAOYSA-N 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 13
- 239000011248 coating agent Substances 0.000 abstract description 5
- 238000000576 coating method Methods 0.000 abstract description 5
- -1 hydrocarbon fluoride Chemical class 0.000 abstract description 2
- 239000004215 Carbon black (E152) Substances 0.000 abstract 1
- 238000005137 deposition process Methods 0.000 abstract 1
- 229930195733 hydrocarbon Natural products 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 49
- 238000000151 deposition Methods 0.000 description 40
- 238000001459 lithography Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000008901 benefit Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000003134 recirculating effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- YUCFVHQCAFKDQG-UHFFFAOYSA-N fluoromethane Chemical compound F[CH] YUCFVHQCAFKDQG-UHFFFAOYSA-N 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Chemical Vapour Deposition (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 同位置でのポリマー堆積とエッチングにより
マスクの等効臨界寸法を減少する方法の提供。 【解決手段】 マスクとリソグラフィー工程により基板
上にホトレジストを形成し、マスクパターンを正確にホ
トレジストに転写してマスクの臨界寸法をホトレジスト
の臨界寸法と同じとなすステップ、少なくとも二つの独
立電源を有する一つのプラズマ反応器を使用してホトレ
ジストの上にポリマー層を形成し並びにそれをエッチン
グし、そのうちプラズマのイオン密度とイオンエネルギ
ー量を異なる電源により調整するステップ、全ての電源
の電圧を調整してホトレジスト表面のポリマー層のエッ
チング速度と堆積速度を等しくし、ホトレジストの任意
の構造の底部のポリマー層に対するエッチング速度を堆
積速度より大きくする。ポリマー層をホトレジスト中の
各構造の側壁に形成して有効に構造の幅を縮小し、構造
の臨界寸法をマスクの臨界寸法より小さくし、マスクの
臨界寸法より小さい臨界寸法の半導体素子を形成するの
に使用できるようにする。
マスクの等効臨界寸法を減少する方法の提供。 【解決手段】 マスクとリソグラフィー工程により基板
上にホトレジストを形成し、マスクパターンを正確にホ
トレジストに転写してマスクの臨界寸法をホトレジスト
の臨界寸法と同じとなすステップ、少なくとも二つの独
立電源を有する一つのプラズマ反応器を使用してホトレ
ジストの上にポリマー層を形成し並びにそれをエッチン
グし、そのうちプラズマのイオン密度とイオンエネルギ
ー量を異なる電源により調整するステップ、全ての電源
の電圧を調整してホトレジスト表面のポリマー層のエッ
チング速度と堆積速度を等しくし、ホトレジストの任意
の構造の底部のポリマー層に対するエッチング速度を堆
積速度より大きくする。ポリマー層をホトレジスト中の
各構造の側壁に形成して有効に構造の幅を縮小し、構造
の臨界寸法をマスクの臨界寸法より小さくし、マスクの
臨界寸法より小さい臨界寸法の半導体素子を形成するの
に使用できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造におけ
る臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ；
ＣＤ）を減らす方法に係り、特に、マスクの同位置での
ポリマー堆積とエッチングの進行により、マスクの等効
臨界寸法（ｅｑｕａｌ ｅｆｆｅｃｔ ｃｒｉｔｉｃａ
ｌ ｄｉｍｅｎｓｉｏｎ）を減少する方法に関する。
る臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ；
ＣＤ）を減らす方法に係り、特に、マスクの同位置での
ポリマー堆積とエッチングの進行により、マスクの等効
臨界寸法（ｅｑｕａｌ ｅｆｆｅｃｔ ｃｒｉｔｉｃａ
ｌ ｄｉｍｅｎｓｉｏｎ）を減少する方法に関する。
【０００２】
【従来の技術】臨界寸法は半導体素子製造における相当
重要な鍵となる因子であり、それはリソグラフィー工程
で完成する最少線幅を代表する。明らかに、半導体製品
の寸法の不断の縮小化により、臨界寸法も縮小されてい
る。
重要な鍵となる因子であり、それはリソグラフィー工程
で完成する最少線幅を代表する。明らかに、半導体製品
の寸法の不断の縮小化により、臨界寸法も縮小されてい
る。
【０００３】周知の技術において、臨界寸法を縮小する
方法は、以下の三つに分けられる。即ち、リソグラフィ
ー方法、ホトレジスト熱回流方法及びポリマー堆積方法
である。そのうち、リソグラフィー方法は、直接マスク
のリソグラフィーを縮小することにより半導体製品の臨
界寸法を縮小する方法であり、その他の二つの方法は、
ホトレジストの臨界寸法を縮小することにより半導体製
品の寸法を縮小する方法である。
方法は、以下の三つに分けられる。即ち、リソグラフィ
ー方法、ホトレジスト熱回流方法及びポリマー堆積方法
である。そのうち、リソグラフィー方法は、直接マスク
のリソグラフィーを縮小することにより半導体製品の臨
界寸法を縮小する方法であり、その他の二つの方法は、
ホトレジストの臨界寸法を縮小することにより半導体製
品の寸法を縮小する方法である。
【０００４】リソグラフィー方法は伝統的な方法であ
り、図１に示されるように、第１光源からの光１０１が
マスク１０のパターンを全て基板１２の上のホトレジス
ト１１に転写し、このマスク１０の臨界寸法（Ｗ１）は
ホトレジスト１１の臨界寸法（Ｗ２）に等しい。リソグ
ラフィー方法の精神は、光の波長を低くして回折効果を
抑制し、即ち光の波長を低くすることでその解析度を改
善することにある。例えば、０．３ミクロンの臨界寸法
は波長３６５ｎｍに対応し、０．２ミクロンの臨界寸法
は波長２４８ｎｍに対応し、０．１８ミクロンの臨界寸
法は波長１９３ｎｍに対応する。図２に示されるよう
に、第１光源がより短い波長を形成可能な第２光源に交
換され、第２光源からの光１０２がマスク１０５のパタ
ーンを全て基板１２５の上のホトレジスト１１５に転写
すると、マスク１０５の臨界寸法（Ｗ３）はホトレジス
ト１１５の臨界寸法（Ｗ４）に等しくなる。このとき、
光１０２の波長は光１０１の波長より小さく、ゆえにマ
スク１０５の臨界寸法（Ｗ３）はマスク１０の臨界寸法
（Ｗ１）より小さくなる。
り、図１に示されるように、第１光源からの光１０１が
マスク１０のパターンを全て基板１２の上のホトレジス
ト１１に転写し、このマスク１０の臨界寸法（Ｗ１）は
ホトレジスト１１の臨界寸法（Ｗ２）に等しい。リソグ
ラフィー方法の精神は、光の波長を低くして回折効果を
抑制し、即ち光の波長を低くすることでその解析度を改
善することにある。例えば、０．３ミクロンの臨界寸法
は波長３６５ｎｍに対応し、０．２ミクロンの臨界寸法
は波長２４８ｎｍに対応し、０．１８ミクロンの臨界寸
法は波長１９３ｎｍに対応する。図２に示されるよう
に、第１光源がより短い波長を形成可能な第２光源に交
換され、第２光源からの光１０２がマスク１０５のパタ
ーンを全て基板１２５の上のホトレジスト１１５に転写
すると、マスク１０５の臨界寸法（Ｗ３）はホトレジス
ト１１５の臨界寸法（Ｗ４）に等しくなる。このとき、
光１０２の波長は光１０１の波長より小さく、ゆえにマ
スク１０５の臨界寸法（Ｗ３）はマスク１０の臨界寸法
（Ｗ１）より小さくなる。
【０００５】ところで波長の短縮には二つの避けられな
い欠点があった。その一つは、焦点深さと波長が正比例
をなし、ホトレジストの厚さが非常に厚いと、波長の短
縮によりホトレジスト構造の不均一がもたらされ、且つ
リソグラフィー工程の生産能力に影響が生じる点であ
る。もう一つは、比較的短い波長の光源の製造は難しく
また高価であり時間がかかり、且つ新しい短い波長の光
源のために新たに全体のリソグラフィーシステムを設計
しなおす必要がある点である。
い欠点があった。その一つは、焦点深さと波長が正比例
をなし、ホトレジストの厚さが非常に厚いと、波長の短
縮によりホトレジスト構造の不均一がもたらされ、且つ
リソグラフィー工程の生産能力に影響が生じる点であ
る。もう一つは、比較的短い波長の光源の製造は難しく
また高価であり時間がかかり、且つ新しい短い波長の光
源のために新たに全体のリソグラフィーシステムを設計
しなおす必要がある点である。
【０００６】周知の技術において、前述した避けられな
い欠点に対して以下の２種類の改善されたリソグラフィ
ー方法が提供されている。その一つは、位相転移マスク
法（ｐｈａｓｅ ｓｈｉｆｔ ｍａｓｋ ｍｅｔｈｏ
ｄ）であり、もう一つは偏軸式光源法（ｏｆｆ−ａｘｉ
ｓ ｉｌｌｕｍｉｎａｔｉｏｎ ｍｅｔｈｏｄ）であ
る。これら２種類の方法はいずれもマスクの特性、例え
ば構造と位置を改善することによりホトレジストの臨界
寸法を縮小しており、光の波長を減少する必要がない。
い欠点に対して以下の２種類の改善されたリソグラフィ
ー方法が提供されている。その一つは、位相転移マスク
法（ｐｈａｓｅ ｓｈｉｆｔ ｍａｓｋ ｍｅｔｈｏ
ｄ）であり、もう一つは偏軸式光源法（ｏｆｆ−ａｘｉ
ｓ ｉｌｌｕｍｉｎａｔｉｏｎ ｍｅｔｈｏｄ）であ
る。これら２種類の方法はいずれもマスクの特性、例え
ば構造と位置を改善することによりホトレジストの臨界
寸法を縮小しており、光の波長を減少する必要がない。
【０００７】簡単に言うと、位相転移式マスク法は、ホ
トマスクの上に位相転移層を形成することによりマスク
の解析度を改善して光の建設性干渉を向上し、光の破壊
性干渉を減少している。偏軸式光源法は、光とマスクの
間の角度を改変することでゼロオーダ（ｚｅｒｏ ｏｒ
ｄｅｒ）の回折光のホトレジストへの垂直投射を回避
し、且つ異なる回折光の間の角度を改変している。あき
らかに、位相転移マスク法と偏軸式光源法はいずれも一
つの主要な困難な問題を有しており、それは即ち必要と
するリソグラフィーシステムが相当に複雑で高価なこと
である。
トマスクの上に位相転移層を形成することによりマスク
の解析度を改善して光の建設性干渉を向上し、光の破壊
性干渉を減少している。偏軸式光源法は、光とマスクの
間の角度を改変することでゼロオーダ（ｚｅｒｏ ｏｒ
ｄｅｒ）の回折光のホトレジストへの垂直投射を回避
し、且つ異なる回折光の間の角度を改変している。あき
らかに、位相転移マスク法と偏軸式光源法はいずれも一
つの主要な困難な問題を有しており、それは即ち必要と
するリソグラフィーシステムが相当に複雑で高価なこと
である。
【０００８】ホトレジスト熱回流法は、ツーステップの
方法であり、該方法においては比較的大きな臨界寸法の
マスクにより比較的小さい臨界寸法のホトレジストを形
成する。まず、図３に示されるように、ある特定な光源
より放射される光１３３でマスク１３のパターンを基板
１５の上のホトレジスト１４に転写する。続いて、ホト
レジスト１４に熱処理を進行し、ホトレジスト１４を溶
融させて再分布（ｒｅ−ｄｉｓｔｒｉｂｕｔｅｄ）さ
せ、図４に示される状態となす。図３と図４を較べる
と、明らかに、熱処理工程期間に、再分布されたホトレ
ジスト１４がホトレジスト中１４に位置する各一つの構
造１６中に填入され、ホトレジスト１４の臨界寸法がマ
スク１３の臨界寸法より小さくなる。
方法であり、該方法においては比較的大きな臨界寸法の
マスクにより比較的小さい臨界寸法のホトレジストを形
成する。まず、図３に示されるように、ある特定な光源
より放射される光１３３でマスク１３のパターンを基板
１５の上のホトレジスト１４に転写する。続いて、ホト
レジスト１４に熱処理を進行し、ホトレジスト１４を溶
融させて再分布（ｒｅ−ｄｉｓｔｒｉｂｕｔｅｄ）さ
せ、図４に示される状態となす。図３と図４を較べる
と、明らかに、熱処理工程期間に、再分布されたホトレ
ジスト１４がホトレジスト中１４に位置する各一つの構
造１６中に填入され、ホトレジスト１４の臨界寸法がマ
スク１３の臨界寸法より小さくなる。
【０００９】ポリマー堆積法は、もう１種類の比較的大
きな臨界寸法のマスクにより比較的小さい臨界寸法のホ
トレジストを形成するツーステップ方法である。まず、
特定光源からの光１７５を使用して、マスク１７のパタ
ーンを基板１９の上のホトレジスト１８に転写し、図５
に示される状態となす。次に図６に示されるように、ホ
トレジスト１８の上にポリマー層１９３を形成し、その
うち、ポリマー層１９３はホトレジスト１８の各一つの
構造１９６中にも填入する。これにより、ポリマー層１
９３によりホトレジスト１８の臨界寸法を減少する。こ
のほか、ポリマー層１９３を形成するのに使用可能な方
法はＣＶＤ法である。
きな臨界寸法のマスクにより比較的小さい臨界寸法のホ
トレジストを形成するツーステップ方法である。まず、
特定光源からの光１７５を使用して、マスク１７のパタ
ーンを基板１９の上のホトレジスト１８に転写し、図５
に示される状態となす。次に図６に示されるように、ホ
トレジスト１８の上にポリマー層１９３を形成し、その
うち、ポリマー層１９３はホトレジスト１８の各一つの
構造１９６中にも填入する。これにより、ポリマー層１
９３によりホトレジスト１８の臨界寸法を減少する。こ
のほか、ポリマー層１９３を形成するのに使用可能な方
法はＣＶＤ法である。
【００１０】もちろん、上述の２種類のツーステップ方
法はいずれも未克服の欠点を有していた。
法はいずれも未克服の欠点を有していた。
【００１１】ホトレジスト熱回流法の欠点は、熱処理プ
ロセスの進行と再分布したホトレジストの填入構造の輪
郭を制御が非常に難しいことと、工程ステップ数が増加
することである。
ロセスの進行と再分布したホトレジストの填入構造の輪
郭を制御が非常に難しいことと、工程ステップ数が増加
することである。
【００１２】これに較べ、ポリマー堆積法の欠点は、後
続のエッチング工程の効率が、構造１９６の底部のポリ
マー層１９３により下がること、ポリマー層１８が均一
に分布しにくいこと、及び半導体工程の生産能力がポリ
マー層１９３の製造ステップにより下がることである。
続のエッチング工程の効率が、構造１９６の底部のポリ
マー層１９３により下がること、ポリマー層１８が均一
に分布しにくいこと、及び半導体工程の生産能力がポリ
マー層１９３の製造ステップにより下がることである。
【００１３】あきらかに、光の波長を下げない状況で、
比較的大きな臨界寸法のマスクにより比較的小さい臨界
寸法のホトレジストを形成するツーステップ方法の利点
により、上述の欠点の重みな軽くなるか或いは相殺され
る。
比較的大きな臨界寸法のマスクにより比較的小さい臨界
寸法のホトレジストを形成するツーステップ方法の利点
により、上述の欠点の重みな軽くなるか或いは相殺され
る。
【００１４】以上の説明を根拠とし、臨界寸法の縮減は
半導体素子製造工程における一つの重要な作業であり、
臨界寸法を縮小可能であるだけでなく、さらに周知の技
術の欠点を回避できる方法の開発が、早急な解決を要す
る課題とされている。
半導体素子製造工程における一つの重要な作業であり、
臨界寸法を縮小可能であるだけでなく、さらに周知の技
術の欠点を回避できる方法の開発が、早急な解決を要す
る課題とされている。
【００１５】
【発明が解決しようとする課題】本発明の主要な目的
は、有効に半導体素子の臨界寸法を縮減可能な方法を提
供することにある。
は、有効に半導体素子の臨界寸法を縮減可能な方法を提
供することにある。
【００１６】本発明のもう一つの目的は、比較的大きな
臨界寸法のマスクにより比較的小さい臨界寸法のホトレ
ジストを形成することにある。言い換えると、マスクの
臨界寸法を縮減することなく、ホトレジストの臨界寸法
を縮減することにより等効臨界寸法を縮減することにあ
る。
臨界寸法のマスクにより比較的小さい臨界寸法のホトレ
ジストを形成することにある。言い換えると、マスクの
臨界寸法を縮減することなく、ホトレジストの臨界寸法
を縮減することにより等効臨界寸法を縮減することにあ
る。
【００１７】本発明のさらに一つの目的は、波長の比較
的短い光源及びリソグラフィーシステムの改善の困難さ
を回避することにある。
的短い光源及びリソグラフィーシステムの改善の困難さ
を回避することにある。
【００１８】本発明のさらにまたもう一つの目的は、マ
スクのパターンを全て正確にホトレジストに転写した後
に、有効にホトレジストの臨界寸法を縮小することにあ
る。
スクのパターンを全て正確にホトレジストに転写した後
に、有効にホトレジストの臨界寸法を縮小することにあ
る。
【００１９】本発明のもう一つの目的は、半導体素子の
臨界寸法を縮小できるだけでなく、半導体素子の製造に
おいて高い生産能力を維持できる方法を提供することに
ある。
臨界寸法を縮小できるだけでなく、半導体素子の製造に
おいて高い生産能力を維持できる方法を提供することに
ある。
【００２０】
【課題を解決するための手段】請求項１の発明は、同位
置でのポリマー堆積とエッチングによりマスクの等効臨
界寸法を減少する方法であって、該方法が、少なくとも
以下のステップ、即ち、複数の線条と複数の開口に対応
する一つのパターンを具えた一つのマスクを提供するス
テップ、該マスクの該パターンを基板の上に位置するホ
トレジストに転写した後、該ホトレジスト中に複数の線
条と複数の開口を形成して各一つの線条と各一つの開口
がそれぞれある特定の高さと幅の比に対応させるステッ
プ、該ホトレジストを具えた該基板を複数の独立した電
源を具えた一つのプラズマ反応器中に入れ、プラズマの
イオン密度と該プラズマのイオンエネルギー量をそれぞ
れ調整して該基板と該ホトレジストを、該プラズマ反応
器内のプラズマと反応させるステップ、該プラズマ反応
器により該ホトレジストの上に一つのポリマー層を形成
し、堆積工程とエッチング工程の両方を同じ環境下で同
時に進行することにより、該ポリマー層に良好な階段状
を以てこれら開口と線条を被覆させ且つこれら開口と線
条の底部を被覆させず、これにより各一つの線条と各一
つの開口の高さと幅の比を該ポリマー層により増加させ
ると共に該ホトレジストの臨界寸法を縮小させるステッ
プ、以上を具備することを特徴とする、同位置でのポリ
マー堆積とエッチングによりマスクの等効臨界寸法を減
少する方法としている。請求項２の発明は、前記マスク
のパターンが少なくとも一つの半導体構造に対応し、該
半導体構造がコンタクト、内部配線、ゲート電極を包括
することを特徴とする、請求項１に記載の同位置でのポ
リマー堆積とエッチングによりマスクの等効臨界寸法を
減少する方法としている。請求項３の発明は、前記基板
が少なくとも一つの半導体素子を包括し、この半導体素
子の可能な種類が、ＭＯＳトランジスタ、コンデンサ及
び分離構造を包括することを特徴とする、請求項１に記
載の同位置でのポリマー堆積とエッチングによりマスク
の等効臨界寸法を減少する方法としている。請求項４の
発明は、前記ホトレジストの可能な組成成分が少なくと
も、樹脂、感光剤及び溶剤を包括することを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項５の発明は、前記ホトレジストの厚さが数
オングストロームから数ミクロンとされることを特徴と
する、請求項１に記載の同位置でのポリマー堆積とエッ
チングによりマスクの等効臨界寸法を減少する方法とし
ている。請求項６の発明は、前記プラズマ反応器の可能
な種類が、少なくとも、誘導結合プラズマ反応器とコン
デンサ式結合プラズマ反応器を包括することを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項７の発明は、前記プラズマ反応器の一つの
第１電源が、反応の発生と該プラズマの密度を調整する
のに用いられることを特徴とする、請求項１に記載の同
位置でのポリマー堆積とエッチングによりマスクの等効
臨界寸法を減少する方法としている。請求項８の発明
は、前記プラズマ反応器の一つの第１電源が、誘導コイ
ルのＲＦエネルギーを発生可能な鉄心により提供される
か、或いはコンデンサボードの一対の、ＲＦエネルギー
を発生できる電極板により提供されることを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項９の発明は、前記プラズマ反応器の一つの
第２電源が、基板表面近くの直流バイアス電圧の発生と
調整に用いられることを特徴とする、請求項１に記載の
同位置でのポリマー堆積とエッチングによりマスクの等
効臨界寸法を減少する方法としている。請求項１０の発
明は、前記プラズマ反応器の一つの第２電源が、ＲＦエ
ネルギーを発生できる陽極により提供されることを特徴
とする、請求項１に記載の同位置でのポリマー堆積とエ
ッチングによりマスクの等効臨界寸法を減少する方法と
している。請求項１１の発明は、前記ポリマー層の可能
な材料が、少なくとも、炭素フッ化物、炭素水素フッ化
物及び炭化物を包括することを特徴とする、請求項１に
記載の同位置でのポリマー堆積とエッチングによりマス
クの等効臨界寸法を減少する方法としている。請求項１
２の発明は、前記プラズマ反応器の内部の圧力が低圧と
され、直流バイアス電圧がゼロではないが適度に低く、
これによりポリマーの堆積速度がホトレジスト表面の上
のポリマー層に対するエッチング速度よりはるかに大き
く、しかしポリマーの堆積速度が、開口底部と線条底部
におけるポリマーエッチング速度よりはるかに小さく、
上述の圧力が１００ミリトールより小さいことを特徴と
する、請求項１に記載の同位置でのポリマー堆積とエッ
チングによりマスクの等効臨界寸法を減少する方法とし
ている。
置でのポリマー堆積とエッチングによりマスクの等効臨
界寸法を減少する方法であって、該方法が、少なくとも
以下のステップ、即ち、複数の線条と複数の開口に対応
する一つのパターンを具えた一つのマスクを提供するス
テップ、該マスクの該パターンを基板の上に位置するホ
トレジストに転写した後、該ホトレジスト中に複数の線
条と複数の開口を形成して各一つの線条と各一つの開口
がそれぞれある特定の高さと幅の比に対応させるステッ
プ、該ホトレジストを具えた該基板を複数の独立した電
源を具えた一つのプラズマ反応器中に入れ、プラズマの
イオン密度と該プラズマのイオンエネルギー量をそれぞ
れ調整して該基板と該ホトレジストを、該プラズマ反応
器内のプラズマと反応させるステップ、該プラズマ反応
器により該ホトレジストの上に一つのポリマー層を形成
し、堆積工程とエッチング工程の両方を同じ環境下で同
時に進行することにより、該ポリマー層に良好な階段状
を以てこれら開口と線条を被覆させ且つこれら開口と線
条の底部を被覆させず、これにより各一つの線条と各一
つの開口の高さと幅の比を該ポリマー層により増加させ
ると共に該ホトレジストの臨界寸法を縮小させるステッ
プ、以上を具備することを特徴とする、同位置でのポリ
マー堆積とエッチングによりマスクの等効臨界寸法を減
少する方法としている。請求項２の発明は、前記マスク
のパターンが少なくとも一つの半導体構造に対応し、該
半導体構造がコンタクト、内部配線、ゲート電極を包括
することを特徴とする、請求項１に記載の同位置でのポ
リマー堆積とエッチングによりマスクの等効臨界寸法を
減少する方法としている。請求項３の発明は、前記基板
が少なくとも一つの半導体素子を包括し、この半導体素
子の可能な種類が、ＭＯＳトランジスタ、コンデンサ及
び分離構造を包括することを特徴とする、請求項１に記
載の同位置でのポリマー堆積とエッチングによりマスク
の等効臨界寸法を減少する方法としている。請求項４の
発明は、前記ホトレジストの可能な組成成分が少なくと
も、樹脂、感光剤及び溶剤を包括することを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項５の発明は、前記ホトレジストの厚さが数
オングストロームから数ミクロンとされることを特徴と
する、請求項１に記載の同位置でのポリマー堆積とエッ
チングによりマスクの等効臨界寸法を減少する方法とし
ている。請求項６の発明は、前記プラズマ反応器の可能
な種類が、少なくとも、誘導結合プラズマ反応器とコン
デンサ式結合プラズマ反応器を包括することを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項７の発明は、前記プラズマ反応器の一つの
第１電源が、反応の発生と該プラズマの密度を調整する
のに用いられることを特徴とする、請求項１に記載の同
位置でのポリマー堆積とエッチングによりマスクの等効
臨界寸法を減少する方法としている。請求項８の発明
は、前記プラズマ反応器の一つの第１電源が、誘導コイ
ルのＲＦエネルギーを発生可能な鉄心により提供される
か、或いはコンデンサボードの一対の、ＲＦエネルギー
を発生できる電極板により提供されることを特徴とす
る、請求項１に記載の同位置でのポリマー堆積とエッチ
ングによりマスクの等効臨界寸法を減少する方法として
いる。請求項９の発明は、前記プラズマ反応器の一つの
第２電源が、基板表面近くの直流バイアス電圧の発生と
調整に用いられることを特徴とする、請求項１に記載の
同位置でのポリマー堆積とエッチングによりマスクの等
効臨界寸法を減少する方法としている。請求項１０の発
明は、前記プラズマ反応器の一つの第２電源が、ＲＦエ
ネルギーを発生できる陽極により提供されることを特徴
とする、請求項１に記載の同位置でのポリマー堆積とエ
ッチングによりマスクの等効臨界寸法を減少する方法と
している。請求項１１の発明は、前記ポリマー層の可能
な材料が、少なくとも、炭素フッ化物、炭素水素フッ化
物及び炭化物を包括することを特徴とする、請求項１に
記載の同位置でのポリマー堆積とエッチングによりマス
クの等効臨界寸法を減少する方法としている。請求項１
２の発明は、前記プラズマ反応器の内部の圧力が低圧と
され、直流バイアス電圧がゼロではないが適度に低く、
これによりポリマーの堆積速度がホトレジスト表面の上
のポリマー層に対するエッチング速度よりはるかに大き
く、しかしポリマーの堆積速度が、開口底部と線条底部
におけるポリマーエッチング速度よりはるかに小さく、
上述の圧力が１００ミリトールより小さいことを特徴と
する、請求項１に記載の同位置でのポリマー堆積とエッ
チングによりマスクの等効臨界寸法を減少する方法とし
ている。
【００２１】
【発明の実施の形態】本発明の方法は、少なくとも以下
のステップを包括する方法とし、即ち、マスクとリソグ
ラフィー工程により基板上にホトレジストを形成し、マ
スクのパターンを全て正確にホトレジストに転写するこ
とにより、マスクの臨界寸法をホトレジストの臨界寸法
と同じとなす、第１のステップ、独立電源を有する少な
くとも二つのプラズマ反応器を使用して、ホトレジスト
の上にポリマー層を形成し並びにそれをエッチングし、
そのうちプラズマのイオン密度とイオンエネルギー量を
異なる電源により調整する、第２のステップ、全ての電
源の電圧を調整してホトレジスト表面のポリマー層のエ
ッチング速度と堆積速度を等しくし、ホトレジストの任
意の構造の底部のポリマー層に対するエッチング速度を
堆積速度より大きくし、これにより、均一なポリマー層
を各一つの構造の側壁の上方において該構造中に突出す
るよう形成し、各一つの構造の幅を有効に減少し、結果
としてホトレジストの臨界寸法をマスクの臨界寸法より
小さくし、或いはポリマー層をどの構造の底部にも形成
させないことによりポリマー層により後続工程例えばエ
ッチングの進行を妨害させないようにする、第３のステ
ップ、以上を包括する。
のステップを包括する方法とし、即ち、マスクとリソグ
ラフィー工程により基板上にホトレジストを形成し、マ
スクのパターンを全て正確にホトレジストに転写するこ
とにより、マスクの臨界寸法をホトレジストの臨界寸法
と同じとなす、第１のステップ、独立電源を有する少な
くとも二つのプラズマ反応器を使用して、ホトレジスト
の上にポリマー層を形成し並びにそれをエッチングし、
そのうちプラズマのイオン密度とイオンエネルギー量を
異なる電源により調整する、第２のステップ、全ての電
源の電圧を調整してホトレジスト表面のポリマー層のエ
ッチング速度と堆積速度を等しくし、ホトレジストの任
意の構造の底部のポリマー層に対するエッチング速度を
堆積速度より大きくし、これにより、均一なポリマー層
を各一つの構造の側壁の上方において該構造中に突出す
るよう形成し、各一つの構造の幅を有効に減少し、結果
としてホトレジストの臨界寸法をマスクの臨界寸法より
小さくし、或いはポリマー層をどの構造の底部にも形成
させないことによりポリマー層により後続工程例えばエ
ッチングの進行を妨害させないようにする、第３のステ
ップ、以上を包括する。
【００２２】明らかに、ホトレジストの方法は、同一に
あって、ホトレジストの上にポリマーを堆積し、それを
エッチングすることを以て、マスクの等効臨界寸法を縮
小している。
あって、ホトレジストの上にポリマーを堆積し、それを
エッチングすることを以て、マスクの等効臨界寸法を縮
小している。
【００２３】明らかに、本発明の提供する方法は、改良
したポリマー堆積法であり、その主要な改善点は、
（１）堆積とエッチングによりポリマー層を形成してい
ること、及び、（２）ホトレジスト中のどの構造の底部
にもポリマー層を形成しないこととされる。
したポリマー堆積法であり、その主要な改善点は、
（１）堆積とエッチングによりポリマー層を形成してい
ること、及び、（２）ホトレジスト中のどの構造の底部
にもポリマー層を形成しないこととされる。
【００２４】当然、ホトレジストの臨界寸法縮小時に、
後続の任意の工程、例えばエッチングと堆積により小さ
い臨界寸法の半導体素子を形成できる。
後続の任意の工程、例えばエッチングと堆積により小さ
い臨界寸法の半導体素子を形成できる。
【００２５】
【実施例】まず、一つのマスク２０を提供する。それ
は、複数の線条と複数の開口とに対応するパターンを具
備し、マスク２０のパターンは、少なくとも一つの半導
体構造に対応する。そのうち可能な半導体構造の種類
は、少なくとも、コンタクト、内部配線、及びゲート電
極を含む。なお、マスク２０の臨界寸法はＷ５を以て示
す。
は、複数の線条と複数の開口とに対応するパターンを具
備し、マスク２０のパターンは、少なくとも一つの半導
体構造に対応する。そのうち可能な半導体構造の種類
は、少なくとも、コンタクト、内部配線、及びゲート電
極を含む。なお、マスク２０の臨界寸法はＷ５を以て示
す。
【００２６】次に、図７に示されるように、光源２３か
らの光線２２でリソグラフィー工程を進行し、マスク２
０のパターンの全てをホトレジスト２１に転写する。そ
のうちホトレジスト２１は基板２４の上方を被覆する。
このホトレジスト２１の各一つの構造２５はそれぞれ特
定の高さと幅の比を有し、そのうち構造２５の可能な種
類は、少なくとも、空隙、孔及び線条を含み、ホトレジ
スト２１の臨界寸法はＷ６とされ、Ｗ６とＷ５は同じ大
きさとされる。このほか、基板２４は少なくとも一つの
半導体素子を包括し、これは例えば、ＭＯＳトランジス
タ、コンデンサ及び素子間分離構造とされる。ホトレジ
スト２１の組成は、樹脂、感光剤及び溶剤を包括し、ホ
トレジスト２１の厚さは数オングストロームから数ミク
ロンとされる。
らの光線２２でリソグラフィー工程を進行し、マスク２
０のパターンの全てをホトレジスト２１に転写する。そ
のうちホトレジスト２１は基板２４の上方を被覆する。
このホトレジスト２１の各一つの構造２５はそれぞれ特
定の高さと幅の比を有し、そのうち構造２５の可能な種
類は、少なくとも、空隙、孔及び線条を含み、ホトレジ
スト２１の臨界寸法はＷ６とされ、Ｗ６とＷ５は同じ大
きさとされる。このほか、基板２４は少なくとも一つの
半導体素子を包括し、これは例えば、ＭＯＳトランジス
タ、コンデンサ及び素子間分離構造とされる。ホトレジ
スト２１の組成は、樹脂、感光剤及び溶剤を包括し、ホ
トレジスト２１の厚さは数オングストロームから数ミク
ロンとされる。
【００２７】第３に、ホトレジスト２１を形成後の基板
２４をプラズマ反応器中に入れ、基板２４及びホトレジ
スト２１を、プラズマ反応器の発生するプラズマと反応
させる。このプラズマ反応器は複数の独立した電源を具
え、そのうち、プラズマのイオン密度とプラズマのイオ
ンエネルギー量は異なる電源により制御され、これによ
りプラズマ中のイオン密度とイオンエネルギー量がそれ
ぞれ調整可能とされる。
２４をプラズマ反応器中に入れ、基板２４及びホトレジ
スト２１を、プラズマ反応器の発生するプラズマと反応
させる。このプラズマ反応器は複数の独立した電源を具
え、そのうち、プラズマのイオン密度とプラズマのイオ
ンエネルギー量は異なる電源により制御され、これによ
りプラズマ中のイオン密度とイオンエネルギー量がそれ
ぞれ調整可能とされる。
【００２８】簡単に言うと、使用するプラズマ反応器の
種類は、誘導結合プラズマ反応器（ｉｎｄｕｃｔｉｖｅ
ｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ ｒｅａｃｔｏ
ｒ）とコンデンサ式結合プラズマ反応器（ｃａｐａｃｉ
ｔｉｖｅｌｙ ｃｏｕｐｌｅｄｐｌａｓｍａ ｒｅａｃ
ｔｏｒ）を包括する。このほか、プラズマ反応器の第１
電源により、基板２４表面近くの直流バイアス電圧の発
生と調整を行う。通常、一つの誘導コイルにおけるＲＦ
エネルギー発生可能な鉄心、或いはコンデンサボードの
一対の、ＲＦエネルギー発生可能な電極板が第１電源と
され、ＲＦエネルギーを発生可能な陽極が第２電源とさ
れる。このほか、陽極のＲＦエネルギーがゼロの時、ポ
リマーはホトレジスト２１の表面と各一つの構造２５の
底部に堆積し、その後は、例えば伝統的なポリマー堆積
方法のような、単純なポリマーの堆積モードとされる。
種類は、誘導結合プラズマ反応器（ｉｎｄｕｃｔｉｖｅ
ｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ ｒｅａｃｔｏ
ｒ）とコンデンサ式結合プラズマ反応器（ｃａｐａｃｉ
ｔｉｖｅｌｙ ｃｏｕｐｌｅｄｐｌａｓｍａ ｒｅａｃ
ｔｏｒ）を包括する。このほか、プラズマ反応器の第１
電源により、基板２４表面近くの直流バイアス電圧の発
生と調整を行う。通常、一つの誘導コイルにおけるＲＦ
エネルギー発生可能な鉄心、或いはコンデンサボードの
一対の、ＲＦエネルギー発生可能な電極板が第１電源と
され、ＲＦエネルギーを発生可能な陽極が第２電源とさ
れる。このほか、陽極のＲＦエネルギーがゼロの時、ポ
リマーはホトレジスト２１の表面と各一つの構造２５の
底部に堆積し、その後は、例えば伝統的なポリマー堆積
方法のような、単純なポリマーの堆積モードとされる。
【００２９】このほか、各一つの電源の電圧値とプラズ
マ反応器の作業条件は、少なくとも、マスク２０のパタ
ーンのレイアウトとプラズマ反応器の種類により決定
し、現在、これらの変数と臨界寸法の間に通則なくして
提供可能である。
マ反応器の作業条件は、少なくとも、マスク２０のパタ
ーンのレイアウトとプラズマ反応器の種類により決定
し、現在、これらの変数と臨界寸法の間に通則なくして
提供可能である。
【００３０】第４に、図８のように、プラズマ反応器に
よりホトレジスト２１の上にポリマー層２６を形成す
る。そのうち、ポリマー層２６の材質は以下のグループ
より選択する。即ち、フッ化炭素、フッ化炭素水素及び
炭化物。
よりホトレジスト２１の上にポリマー層２６を形成す
る。そのうち、ポリマー層２６の材質は以下のグループ
より選択する。即ち、フッ化炭素、フッ化炭素水素及び
炭化物。
【００３１】注意すべきことは、堆積工程とエッチング
工程の両者はプラズマ反応器中の同じ環境下で同時に進
行されることである。ホトレジスト２１の表面のポリマ
ー層２６の堆積速度は非常に速く、これに対して各一つ
の構造２５の内部のポリマー層２６の堆積速度は緩慢で
あり、且つホトレジスト２１表面のポリマー層２６のエ
ッチングは各一つの構造２５の内部のポリマー層２６の
エッチング速度にほぼ等しい。これから明らかであるよ
うに、ポリマー層２６は良好な階段状被覆能力を以て各
一つの構造２５中に填入され、且つ各一つの構造２５の
底部を被覆することがない。このため、各一つの構造２
５の高さと幅の比はポリマー層２６の増加により、ホト
レジスト２１の臨界寸法をホトレジスト２１の上を被覆
するポリマー層２６によりＷ６からＷ７に縮小しうる。
工程の両者はプラズマ反応器中の同じ環境下で同時に進
行されることである。ホトレジスト２１の表面のポリマ
ー層２６の堆積速度は非常に速く、これに対して各一つ
の構造２５の内部のポリマー層２６の堆積速度は緩慢で
あり、且つホトレジスト２１表面のポリマー層２６のエ
ッチングは各一つの構造２５の内部のポリマー層２６の
エッチング速度にほぼ等しい。これから明らかであるよ
うに、ポリマー層２６は良好な階段状被覆能力を以て各
一つの構造２５中に填入され、且つ各一つの構造２５の
底部を被覆することがない。このため、各一つの構造２
５の高さと幅の比はポリマー層２６の増加により、ホト
レジスト２１の臨界寸法をホトレジスト２１の上を被覆
するポリマー層２６によりＷ６からＷ７に縮小しうる。
【００３２】注意すべきは、同位置での堆積とエッチン
グ工程を進行する時、プラズマ反応器の内部圧力は低
く、直流バイアス電圧はゼロではないがしかし相当低
く、そのうち典型的な圧力は１００ミリトールであると
いうことである。
グ工程を進行する時、プラズマ反応器の内部圧力は低
く、直流バイアス電圧はゼロではないがしかし相当低
く、そのうち典型的な圧力は１００ミリトールであると
いうことである。
【００３３】以上の説明から分かるように、ホトレジス
トは改良したポリマー堆積方法を提供している。且つ最
も重要な改善は、プラズマ反応器によりポリマー層を形
成し、このプラズマ反応器が少なくとも二つの独立した
電源を有し、そのうち堆積工程とエッチング工程が同時
に進行され、これによりエッチング工程と堆積工程が調
整されて各一つの構造２５の底部がポリマーで被覆され
ず、伝統的なポリマー堆積法の欠点を改善していること
にある。
トは改良したポリマー堆積方法を提供している。且つ最
も重要な改善は、プラズマ反応器によりポリマー層を形
成し、このプラズマ反応器が少なくとも二つの独立した
電源を有し、そのうち堆積工程とエッチング工程が同時
に進行され、これによりエッチング工程と堆積工程が調
整されて各一つの構造２５の底部がポリマーで被覆され
ず、伝統的なポリマー堆積法の欠点を改善していること
にある。
【００３４】明らかに、本発明の方法によりマスク２０
の臨界寸法を縮小することなくホトレジストの臨界寸法
を縮小でき、即ち、ホトレジスト２１の上でポリマー層
２６を堆積及びエッチングすることにより、有効にマス
ク２０の等効臨界寸法を減少している。
の臨界寸法を縮小することなくホトレジストの臨界寸法
を縮小でき、即ち、ホトレジスト２１の上でポリマー層
２６を堆積及びエッチングすることにより、有効にマス
ク２０の等効臨界寸法を減少している。
【００３５】特記すべきこととして、各一つの電源の電
圧とプラズマ反応器の作業条件を調整することにより、
各一つの構造２５の高さと幅の比の拡大百分率の制限を
１００分の５００となすことができ、言い換えると、ポ
リマー層２６を有するホトレジスト２１の等効臨界寸法
を、マスク２０の臨界寸法の５分の１に接近させられる
ことがある。これにより例えば３６５ｎｍ、２４８ｎｍ
のよく見られる光源と、もともと０．３ミクロンから
０．５ミクロンの臨界寸法を有するマスクが、約０．１
ミクロンの臨界寸法の半導体素子の形成に使用可能とな
る。簡単にいうと、本発明により、光源を改良或いは発
展させることなく、有効に伝統的な半導体素子の臨界寸
法を縮小可能である。これにより、半導体工程のコスト
を下げることができる。
圧とプラズマ反応器の作業条件を調整することにより、
各一つの構造２５の高さと幅の比の拡大百分率の制限を
１００分の５００となすことができ、言い換えると、ポ
リマー層２６を有するホトレジスト２１の等効臨界寸法
を、マスク２０の臨界寸法の５分の１に接近させられる
ことがある。これにより例えば３６５ｎｍ、２４８ｎｍ
のよく見られる光源と、もともと０．３ミクロンから
０．５ミクロンの臨界寸法を有するマスクが、約０．１
ミクロンの臨界寸法の半導体素子の形成に使用可能とな
る。簡単にいうと、本発明により、光源を改良或いは発
展させることなく、有効に伝統的な半導体素子の臨界寸
法を縮小可能である。これにより、半導体工程のコスト
を下げることができる。
【００３６】本発明のもう一つの優れた点は、各一つの
構造２５の底部がポリマー層２６に被覆されないことで
ある。これによりポリマー層２６を有するホトレジスト
２１を形成した後に、エッチング等の後続工程を進行し
て半導体素子を形成する時に、後続工程がポリマー層２
６により妨害されることがない。これに較べ、伝統的な
ポリマー堆積法は、ポリマーを各一つの構造の底部に堆
積しており、このため各一つの構造の底部のポリマーを
基板をエッチングする前に除く必要があり、且つエッチ
ング工程によりポリマーの臨界寸法が増加した。明らか
に、本発明の提供するこの優れた点は伝統的なポリマー
堆積法が提供できなかった点である。もちろん、改良後
のホトレジスト２１の臨界寸法は各一つの、ポリマー層
２６が填入された構造２５の最も狭い開口の幅により決
定される。このためその前に構造２５の底部にポリマー
層２６を形成しないという制限により、各一つのポリマ
ー層２６が填入される構造２５の最も狭い開口の真下に
はポリマー層２６が形成されない。即ち、ポリマー層２
６の形成に対する制限が広くされている。
構造２５の底部がポリマー層２６に被覆されないことで
ある。これによりポリマー層２６を有するホトレジスト
２１を形成した後に、エッチング等の後続工程を進行し
て半導体素子を形成する時に、後続工程がポリマー層２
６により妨害されることがない。これに較べ、伝統的な
ポリマー堆積法は、ポリマーを各一つの構造の底部に堆
積しており、このため各一つの構造の底部のポリマーを
基板をエッチングする前に除く必要があり、且つエッチ
ング工程によりポリマーの臨界寸法が増加した。明らか
に、本発明の提供するこの優れた点は伝統的なポリマー
堆積法が提供できなかった点である。もちろん、改良後
のホトレジスト２１の臨界寸法は各一つの、ポリマー層
２６が填入された構造２５の最も狭い開口の幅により決
定される。このためその前に構造２５の底部にポリマー
層２６を形成しないという制限により、各一つのポリマ
ー層２６が填入される構造２５の最も狭い開口の真下に
はポリマー層２６が形成されない。即ち、ポリマー層２
６の形成に対する制限が広くされている。
【００３７】もちろん、本発明の重要な優れた点は、堆
積とエッチングの両方が同じ環境下でプラズマ反応器中
で進行され、臨界寸法が有効に減少される時、その後の
エッチングを同じプラズマ反応器により進行できること
である。言い換えると、工程ステップ数を増加すること
なく、且つ半導体素子の生産能力を高水準に維持でき
る。
積とエッチングの両方が同じ環境下でプラズマ反応器中
で進行され、臨界寸法が有効に減少される時、その後の
エッチングを同じプラズマ反応器により進行できること
である。言い換えると、工程ステップ数を増加すること
なく、且つ半導体素子の生産能力を高水準に維持でき
る。
【００３８】第５に、図９に示されるように、ホトレジ
スト２１の臨界寸法がすでにポリマー層２６により有効
に減少された時、後続の工程、例えばエッチングにより
寸法がマスク２０の臨界寸法より小さい半導体構造２７
を形成する。このほか、可能な半導体構造２７の種類
は、少なくとも、コンタクトの開口、プラグの開口を包
括する。
スト２１の臨界寸法がすでにポリマー層２６により有効
に減少された時、後続の工程、例えばエッチングにより
寸法がマスク２０の臨界寸法より小さい半導体構造２７
を形成する。このほか、可能な半導体構造２７の種類
は、少なくとも、コンタクトの開口、プラグの開口を包
括する。
【００３９】例えば、基板２４を一層の誘電層で被覆
し、且つホトレジスト２１をこの誘電層の上に形成した
場合、その後にホトレジスト２１の臨界寸法をポリマー
層２６により縮小する時、これらの電源の電圧を調整す
ることで直流バイアス電圧を増加してプラズマにより誘
電層をエッチングし、その後、誘電層内にコンタクトの
開口を形成する。このコンタクトの開口の幅はマスク２
０の臨界幅より小さい。そして最後にホトレジスト２１
を除去する。
し、且つホトレジスト２１をこの誘電層の上に形成した
場合、その後にホトレジスト２１の臨界寸法をポリマー
層２６により縮小する時、これらの電源の電圧を調整す
ることで直流バイアス電圧を増加してプラズマにより誘
電層をエッチングし、その後、誘電層内にコンタクトの
開口を形成する。このコンタクトの開口の幅はマスク２
０の臨界幅より小さい。そして最後にホトレジスト２１
を除去する。
【００４０】以上の実施例は本発明を説明するために提
示されたものであり、本発明の請求範囲を限定するもの
ではなく、本発明に基づきなされる細部の修飾或いは改
変であって、本発明の同じ効果を達成しうるものは、い
ずれも本発明の請求範囲に属するものとする。
示されたものであり、本発明の請求範囲を限定するもの
ではなく、本発明に基づきなされる細部の修飾或いは改
変であって、本発明の同じ効果を達成しうるものは、い
ずれも本発明の請求範囲に属するものとする。
【００４１】
【発明の効果】本発明は、有効に半導体素子の臨界寸法
を縮減可能な方法を提供しており、その方法により、比
較的大きな臨界寸法のマスクにより比較的小さい臨界寸
法のホトレジストを形成でき、即ち、マスクの臨界寸法
を縮減することなく、ホトレジストの臨界寸法を縮減す
ることにより等効臨界寸法を縮減できる。また、本発明
の方法により、波長の比較的短い光源及びリソグラフィ
ーシステムの改善の困難さを回避でき、さらに、マスク
のパターンを全て正確にホトレジストに転写した後に、
有効にホトレジストの臨界寸法を縮小できる。さらに本
発明により、半導体素子の臨界寸法を縮小できるだけで
なく、半導体素子の製造において高い生産能力を維持さ
せる効果を提供できる。
を縮減可能な方法を提供しており、その方法により、比
較的大きな臨界寸法のマスクにより比較的小さい臨界寸
法のホトレジストを形成でき、即ち、マスクの臨界寸法
を縮減することなく、ホトレジストの臨界寸法を縮減す
ることにより等効臨界寸法を縮減できる。また、本発明
の方法により、波長の比較的短い光源及びリソグラフィ
ーシステムの改善の困難さを回避でき、さらに、マスク
のパターンを全て正確にホトレジストに転写した後に、
有効にホトレジストの臨界寸法を縮小できる。さらに本
発明により、半導体素子の臨界寸法を縮小できるだけで
なく、半導体素子の製造において高い生産能力を維持さ
せる効果を提供できる。
【図１】周知の、光源の波長を下げることにより臨界寸
法を縮小する方法表示図である。
法を縮小する方法表示図である。
【図２】周知の、光源の波長を下げることにより臨界寸
法を縮小する方法表示図である。
法を縮小する方法表示図である。
【図３】周知の、ホトレジストの再回流により臨界寸法
を縮小する方法表示図である。
を縮小する方法表示図である。
【図４】周知の、ホトレジストの再回流により臨界寸法
を縮小する方法表示図である。
を縮小する方法表示図である。
【図５】周知の、ホトレジスト上を一層のポリマー層で
被覆することにより臨界寸法を縮小する方法表示図であ
る。
被覆することにより臨界寸法を縮小する方法表示図であ
る。
【図６】周知の、ホトレジスト上を一層のポリマー層で
被覆することにより臨界寸法を縮小する方法表示図であ
る。
被覆することにより臨界寸法を縮小する方法表示図であ
る。
【図７】本発明の望ましい実施例の臨界寸法縮小の異な
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
【図８】本発明の望ましい実施例の臨界寸法縮小の異な
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
【図９】本発明の望ましい実施例の臨界寸法縮小の異な
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
るステップ表示図であり、そのなかにはただマスクとホ
トレジストの一部パターンのみ表示されている。
１００ マスク １０１ 第１光源からの光 １０２ 第２光源からの光 １０５ マスク １１ ホトレジスト １２ 基板 １３ マスク １３３ 光 １４ ホトレジスト １５ 基板 １６ 構造 １７ マスク １８ ホトレジスト １９ 基板 １９３ ポリマー層 １９６ 構造 ２０ マスク ２１ ホトレジスト ２２ 光線 ２３ 光源 ２４ 基板 ２５ 構造 ２６ ポリマー層 Ｗ１ マスク１０の臨界幅 Ｗ２ ホトレジスト１１の臨界幅 Ｗ３ マスク１０５の臨界幅 Ｗ４ ホトレジスト１１５の臨界幅 Ｗ５ マスク２０の臨界幅 Ｗ６ ホトレジスト２１の臨界幅 Ｗ７ ポリマー層２６で被覆されたホトレジスト２１の
臨界幅
臨界幅
Claims (12)
- 【請求項１】 同位置でのポリマー堆積とエッチングに
よりマスクの等効臨界寸法を減少する方法であって、該
方法が、少なくとも以下のステップ、即ち、 複数の線条と複数の開口に対応する一つのパターンを具
えた一つのマスクを提供するステップ、 該マスクの該パターンを基板の上に位置するホトレジス
トに転写した後、該ホトレジスト中に複数の線条と複数
の開口を形成して各一つの線条と各一つの開口がそれぞ
れある特定の高さと幅の比に対応させるステップ、 該ホトレジストを具えた該基板を複数の独立した電源を
具えた一つのプラズマ反応器中に入れ、プラズマのイオ
ン密度と該プラズマのイオンエネルギー量をそれぞれ調
整して該基板と該ホトレジストを、該プラズマ反応器内
のプラズマと反応させるステップ、 該プラズマ反応器により該ホトレジストの上に一つのポ
リマー層を形成し、堆積工程とエッチング工程の両方を
同じ環境下で同時に進行することにより、該ポリマー層
に良好な階段状を以てこれら開口と線条を被覆させ且つ
これら開口と線条の底部を被覆させず、これにより各一
つの線条と各一つの開口の高さと幅の比を該ポリマー層
により増加させると共に該ホトレジストの臨界寸法を縮
小させるステップ、 以上を具備することを特徴とする、同位置でのポリマー
堆積とエッチングによりマスクの等効臨界寸法を減少す
る方法。 - 【請求項２】 前記マスクのパターンが少なくとも一つ
の半導体構造に対応し、該半導体構造がコンタクト、内
部配線、ゲート電極を包括することを特徴とする、請求
項１に記載の同位置でのポリマー堆積とエッチングによ
りマスクの等効臨界寸法を減少する方法。 - 【請求項３】 前記基板が少なくとも一つの半導体素子
を包括し、この半導体素子の可能な種類が、ＭＯＳトラ
ンジスタ、コンデンサ及び分離構造を包括することを特
徴とする、請求項１に記載の同位置でのポリマー堆積と
エッチングによりマスクの等効臨界寸法を減少する方
法。 - 【請求項４】 前記ホトレジストの可能な組成成分が少
なくとも、樹脂、感光剤及び溶剤を包括することを特徴
とする、請求項１に記載の同位置でのポリマー堆積とエ
ッチングによりマスクの等効臨界寸法を減少する方法。 - 【請求項５】 前記ホトレジストの厚さが数オングスト
ロームから数ミクロンとされることを特徴とする、請求
項１に記載の同位置でのポリマー堆積とエッチングによ
りマスクの等効臨界寸法を減少する方法。 - 【請求項６】 前記プラズマ反応器の可能な種類が、少
なくとも、誘導結合プラズマ反応器とコンデンサ式結合
プラズマ反応器を包括することを特徴とする、請求項１
に記載の同位置でのポリマー堆積とエッチングによりマ
スクの等効臨界寸法を減少する方法。 - 【請求項７】 前記プラズマ反応器の一つの第１電源
が、反応の発生と該プラズマの密度を調整するのに用い
られることを特徴とする、請求項１に記載の同位置での
ポリマー堆積とエッチングによりマスクの等効臨界寸法
を減少する方法。 - 【請求項８】 前記プラズマ反応器の一つの第１電源
が、誘導コイルのＲＦエネルギーを発生可能な鉄心によ
り提供されるか、或いはコンデンサボードの一対の、Ｒ
Ｆエネルギーを発生できる電極板により提供されること
を特徴とする、請求項１に記載の同位置でのポリマー堆
積とエッチングによりマスクの等効臨界寸法を減少する
方法。 - 【請求項９】 前記プラズマ反応器の一つの第２電源
が、基板表面近くの直流バイアス電圧の発生と調整に用
いられることを特徴とする、請求項１に記載の同位置で
のポリマー堆積とエッチングによりマスクの等効臨界寸
法を減少する方法。 - 【請求項１０】 前記プラズマ反応器の一つの第２電源
が、ＲＦエネルギーを発生できる陽極により提供される
ことを特徴とする、請求項１に記載の同位置でのポリマ
ー堆積とエッチングによりマスクの等効臨界寸法を減少
する方法。 - 【請求項１１】 前記ポリマー層の可能な材料が、少な
くとも、炭素フッ化物、炭素水素フッ化物及び炭化物を
包括することを特徴とする、請求項１に記載の同位置で
のポリマー堆積とエッチングによりマスクの等効臨界寸
法を減少する方法。 - 【請求項１２】 前記プラズマ反応器の内部の圧力が低
圧とされ、直流バイアス電圧がゼロではないが適度に低
く、これによりポリマーの堆積速度がホトレジスト表面
の上のポリマー層に対するエッチング速度よりはるかに
大きく、しかしポリマーの堆積速度が、開口底部と線条
底部におけるポリマーエッチング速度よりはるかに小さ
く、上述の圧力が１００ミリトールより小さいことを特
徴とする、請求項１に記載の同位置でのポリマー堆積と
エッチングによりマスクの等効臨界寸法を減少する方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/365,416 US6368974B1 (en) | 1999-08-02 | 1999-08-02 | Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching |
| JP22521599A JP3485501B2 (ja) | 1999-08-02 | 1999-08-09 | 同位置でのポリマー堆積とエッチングによりマスクの等価臨界寸法を減少する方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/365,416 US6368974B1 (en) | 1999-08-02 | 1999-08-02 | Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching |
| JP22521599A JP3485501B2 (ja) | 1999-08-02 | 1999-08-09 | 同位置でのポリマー堆積とエッチングによりマスクの等価臨界寸法を減少する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053062A true JP2001053062A (ja) | 2001-02-23 |
| JP3485501B2 JP3485501B2 (ja) | 2004-01-13 |
Family
ID=26526504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22521599A Expired - Fee Related JP3485501B2 (ja) | 1999-08-02 | 1999-08-09 | 同位置でのポリマー堆積とエッチングによりマスクの等価臨界寸法を減少する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6368974B1 (ja) |
| JP (1) | JP3485501B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334866A (ja) * | 2001-05-09 | 2002-11-22 | Tokyo Electron Ltd | 被覆剤及びそれを施した耐プラズマ性部品 |
| KR100752176B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 |
| KR100752175B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 |
| JP2008529313A (ja) * | 2005-02-03 | 2008-07-31 | ラム リサーチ コーポレーション | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| US11264248B2 (en) * | 2018-12-06 | 2022-03-01 | Tokyo Electron Limited | Etching method and substrate processing apparatus |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774044B2 (en) * | 2002-01-14 | 2004-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd | Reducing photoresist shrinkage via plasma treatment |
| KR20040061616A (ko) * | 2002-12-31 | 2004-07-07 | 동부전자 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
| US7049035B2 (en) * | 2003-11-17 | 2006-05-23 | International Business Machines Corporation | Method for controlling linewidth in advanced lithography masks using electrochemistry |
| US7371509B2 (en) * | 2004-05-07 | 2008-05-13 | Micron Technology, Inc. | Resist pattern and reflow technology |
| US20060134917A1 (en) * | 2004-12-16 | 2006-06-22 | Lam Research Corporation | Reduction of etch mask feature critical dimensions |
| US7241683B2 (en) * | 2005-03-08 | 2007-07-10 | Lam Research Corporation | Stabilized photoresist structure for etching process |
| US7491647B2 (en) * | 2005-03-08 | 2009-02-17 | Lam Research Corporation | Etch with striation control |
| US7273815B2 (en) * | 2005-08-18 | 2007-09-25 | Lam Research Corporation | Etch features with reduced line edge roughness |
| JP2008078382A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体装置とその製造方法 |
| JP4257357B2 (ja) * | 2006-09-27 | 2009-04-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US7309646B1 (en) | 2006-10-10 | 2007-12-18 | Lam Research Corporation | De-fluoridation process |
| US7547636B2 (en) * | 2007-02-05 | 2009-06-16 | Lam Research Corporation | Pulsed ultra-high aspect ratio dielectric etch |
| US7682986B2 (en) * | 2007-02-05 | 2010-03-23 | Lam Research Corporation | Ultra-high aspect ratio dielectric etch |
| US8124537B2 (en) * | 2008-02-12 | 2012-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for etching integrated circuit structure |
| US8883648B1 (en) * | 2013-09-09 | 2014-11-11 | United Microelectronics Corp. | Manufacturing method of semiconductor structure |
| US11664438B2 (en) | 2019-11-05 | 2023-05-30 | Winbond Electronics Corp. | Semiconductor structure and method for forming the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4793897A (en) * | 1987-03-20 | 1988-12-27 | Applied Materials, Inc. | Selective thin film etch process |
| US6071372A (en) * | 1997-06-05 | 2000-06-06 | Applied Materials, Inc. | RF plasma etch reactor with internal inductive coil antenna and electrically conductive chamber walls |
| US6030881A (en) * | 1998-05-05 | 2000-02-29 | Novellus Systems, Inc. | High throughput chemical vapor deposition process capable of filling high aspect ratio structures |
-
1999
- 1999-08-02 US US09/365,416 patent/US6368974B1/en not_active Expired - Fee Related
- 1999-08-09 JP JP22521599A patent/JP3485501B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334866A (ja) * | 2001-05-09 | 2002-11-22 | Tokyo Electron Ltd | 被覆剤及びそれを施した耐プラズマ性部品 |
| JP2008529313A (ja) * | 2005-02-03 | 2008-07-31 | ラム リサーチ コーポレーション | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| JP2012124535A (ja) * | 2005-02-03 | 2012-06-28 | Lam Research Corporation | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| KR100752176B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 |
| KR100752175B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 |
| US11264248B2 (en) * | 2018-12-06 | 2022-03-01 | Tokyo Electron Limited | Etching method and substrate processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6368974B1 (en) | 2002-04-09 |
| JP3485501B2 (ja) | 2004-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3485501B2 (ja) | 同位置でのポリマー堆積とエッチングによりマスクの等価臨界寸法を減少する方法 | |
| JP2001053145A (ja) | 集積回路製造工程における同深の狭いコンタクトホールと広いトレンチとを同時に形成する方法 | |
| KR102224383B1 (ko) | 안테나 캐비티 및 하이-k 유전체를 갖는 절연성 기판을 구비하는 통합 패치 안테나 | |
| US20100093173A1 (en) | Method of forming patterns of semiconductor device | |
| US8394576B2 (en) | Method for patterning a photosensitive layer | |
| Yasmeen et al. | Atomic layer deposition beyond thin film deposition technology | |
| US20050048410A1 (en) | Method of manufacturing a semiconductor device | |
| KR100493029B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| US6174801B1 (en) | E-beam direct writing to pattern step profiles of dielectric layers applied to fill poly via with poly line, contact with metal line, and metal via with metal line | |
| US20110059622A1 (en) | Semiconductor manufacturing process | |
| JPH10229124A (ja) | 半導体装置の製造方法 | |
| US20070239305A1 (en) | Process control systems and methods | |
| KR20100102422A (ko) | 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법 | |
| US9368444B2 (en) | Self-aligned nano-structures | |
| Muramatsu et al. | Pattern fidelity improvement of DSA hole patterns | |
| KR100953053B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100834832B1 (ko) | 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법 | |
| JP3405662B2 (ja) | パターン描画方法及びパターン描画装置 | |
| KR20010005154A (ko) | 레지스트 플로우 공정을 이용한 미세패턴 형성방법 | |
| TW413845B (en) | Method for decreasing the equal effect critical dimension of mask by depositing and etching polymer at the same position | |
| JPH0786119A (ja) | 半導体装置の製造方法 | |
| CN113126422A (zh) | 改善金属线工艺热点的opc修正方法 | |
| KR101087789B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100506939B1 (ko) | 유기막을 이용한 반도체 장치의 제조방법 | |
| KR101094488B1 (ko) | 반도체 소자의 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011211 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |