KR100752175B1 - 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 - Google Patents

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Abstract

플라즈마 반응 부산물을 이용한 박막의 패터닝 방법이 개시된다. 본 방법은, (a) 기판 위에 식각 대상물인 박막을 형성하는 단계와, (b) 상기 박막 위에 감광막 패턴을 형성하는 단계와, (c) 상기 감광막 패턴을 플라즈마 처리하여 반응 부산물을 상기 감광막 패턴의 외벽에 부착하는 단계와, (d) 상기 반응 부산물이 부착된 상기 감광막 패턴을 식각 마스크로 사용하여 상기 박막을 패터닝하는 단계를 포함한다. 여기서, 플라즈마 반응 부산물을 감광막 패턴에 부착하여 식각 마스크로 사용하는데, 반응 부산물의 두께는 플라즈마 공정 변수를 제어하여 원하는 두께로 형성할 수 있다.
플라즈마, 감광막

Description

플라즈마 반응 부산물을 이용한 박막의 패터닝 방법{METHOD FOR PATTERNING THIN FILM USING BY-PRODUCT OF PLASMA}
도 1a 내지 도 1d는 플래시 메모리 소자의 플로팅 게이트 어레이를 형성하기 위하여 하드 마스크를 이용한 종래의 플로팅 게이트 패터닝 방법을 설명하는 도면들이다.
도 2a 내지 도 2c는 본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법을 설명하는 도면이다.
도 3은 플라즈마 공정에서 공정 변수에 따른 반응 부산물의 두께 변화를 보여주는 그래프이다.
도 4a 및 도 4b는 본 발명에 따른 방법에 의해 형성된 박막 패턴 및 종래의 사진 공정 및 식각 공정에 의해 형성된 박막 패턴을 비교하여 나타낸 주사전자현미경의 이미지들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 보다 자세하게는 반도체 기판 위에 형성된 박막을 패터닝하는 방법에 관한 것이다.
반도체 소자는 박막 공정(예컨대, 화학기상증착, 물리기상증착, 산화 등), 사진 공정, 식각 공정 등을 반복하여 수행함으로써 기판 상에 형성된다. 특히, 사진 공정 기술은 마스크 상에 설계된 패턴을 공정 제어 규격에 따라 웨이퍼 상에 구현하는 기술을 말한다. 이를 위하여, 패턴이 형성되어 있는 마스크를 통해 특정한 파장을 갖고 있는 빛을 광감응제가 도포되어 있는 기판 상에 노광시켜, 광감응제에 광화학 반응이 야기하게 되며, 후속하는 현상 공정에서 화학 반응에 의해 감광막 패턴을 형성한다. 이렇게 형성된 감광제 패턴을 통해 하부막을 식각하여 마스크의 패턴을 하부막에 전사하게 된다.
최근 반도체 소자의 집적도가 크게 증가함에 따라, 집적 회로 소자들의 패턴 규격이 크게 감소하게 되었다. 특히 플래시 메모리 소자의 경우 설계 규격이 130nm 이하로 감소하고 있으며, 그에 따라 보다 미세한 패턴을 위한 공정 기술이 개발되고 있다.
한편, 플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)을 말하는데, EPROM(Erasable PROM)과 EEPROM(Electrically Erasable PROM)의 장점을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이다. 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
또한, 플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병 렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
이 중에서도 플로팅 게이트 소자는 플로팅 게이트의 면적에 따라 소자의 성능이 크게 좌우된다. 특히, 플로팅 게이트 라인들 사이의 간격이 점차 작아지고 있으며, 최근에는 100nm 이하로 형성될 것이 요구된다. 종래의 사진 공정을 이용하여 게이트 라인들 사이의 간격을 100nm이하로 형성하기 위해서는, 파장이 193nm인 ArF 엑사이머 레이저와 같은 파장이 작은 광원을 이용해야 한다. 그러나, ArF 엑사이머 레이저 장비는 대단히 고가이기 때문에 반도체 소자의 제조 비용이 크게 증가한다.
고가의 노광 장비를 사용하는 것 대신에 최근에는 하드 마스크를 이용하여 플로팅 게이트들 사이의 간격을 줄이는 방법이 개발되었다. 도 1a 내지 도 1d에는 하드 마스크를 이용하여 플로팅 게이트 전극을 형성하는 과정을 도시하였다.
먼저, 도 1a에서 보듯이, 터널 산화막(12)이 형성된 반도체 기판(10) 위에 플로팅 게이트를 형성하기 위한 다결정 실리콘층(14)을 형성한다. 그 후, 하드 마스크층(16)을 다결정 실리콘층(14) 위에 형성한 다음, 포토레지스트 패턴(18)을 사 진 공정을 통해 형성한다. 그리고 나서, 포토레지스트 패턴(18)을 식각 마스크로 사용하여 하드 마스크층(16)을 부분적으로 식각함으로써, 도 1b에서와 같은 하드 마스크 패턴(16a)을 형성한다.
이렇게 형성된 하드 마스크 패턴(16a) 상부와, 하드 마스크층(16)의 일부가 제거됨으로써 노출된 다결정 실리콘층(14)의 표면 위에, 스페이서 형성막(17)을 형성한다. 그 후, 스페이서 형성막(17)을 블랭크 식각(Blank Etch)하면, 도 1c에서 보듯이, 하드 마스크 패턴(16a)의 측벽에 스페이서(17a)가 형성된다.
마지막으로, 하드 마스크 패턴(16a) 및 스페이서(17a)를 식각 마스크로 사용하여, 그 하부의 다결정 실리콘층(14)을 패터닝하면, 도 1d에서와 같은 단위 셀을 구성하는 복수의 플로팅 게이트 전극(14a)이 형성된다.
위와 같은 방법은, 플로팅 게이트 전극(14a)들 사이의 간격(D2)이 최초 하드 마스크 패턴을 형성하기 위해 사용한 포토레지스트 패턴(18)들 사이의 간격(D1)보다 작게 형성될 수 있으므로, 임계 치수(Critical Dimension)가 100nm 이하인 소자의 제작에 유리한 방법으로 이용되고 있다. 그러나, 위와 같은 방법은 하드 마스크 및 스페이서를 제조하기 위해서 복잡한 공정을 거치게 되므로 전체적인 제품의 생산성을 저하시킨다.
본 발명은 고가의 노광 장비를 이용하지 않고도 플래시 메모리 소자의 플로팅 게이트들 사이의 라인 간격을 현저히 줄일 수 있는 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 반도체 기판 위에 형성된 박막을 패터닝할 때, 플라즈마 반응 부산물을 이용하여 박막의 임계 치수를 조절할 수 있는 방법을 제공하는 것이다.
본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법은, (a) 기판 위에 식각 대상물인 박막을 형성하는 단계와, (b) 상기 박막 위에 감광막 패턴을 형성하는 단계와, (c) 상기 감광막 패턴을 20 ~ 40mTorr의 쳄버압력, 16 ~ 20sccm의 C5F8, 70 ~ 130sccm의 Ar 및 500 ~ 900W의 RF 전원의 공정 조건으로 플라즈마 처리하여 반응 부산물을 상기 감광막 패턴의 외벽에 부착하는 단계와, (d) 상기 반응 부산물이 부착된 상기 감광막 패턴을 식각 마스크로 사용하여 상기 박막을 패터닝하는 단계를 포함하고, 상기 반응 부산물의 두께는 쳄버 압력, C5F8 가스의 유량, Ar 가스의 유량 및 RF 전원 중 적어도 하나를 변화시켜 조절되는 것을 특징으로 한다.
여기서, 박막 위에 반사 방지막을 더 형성할 수 있으며, 이 경우 감광막 패턴은 반사 방지막 위에 형성되고, 반사 방지막은 박막과 함께 패터닝될 수 있다. 특히, 감광막의 플라즈마 처리에는 CCP(Capacitively Coupled Plasma)를 이용할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법의 바람직한 실시예를 자세히 설명하기로 한다.
먼저, 도 2a에서 보듯이, 기판(100) 위에 식각 대상물인 박막(120)을 형성한 다. 여기서, 박막은 플래시 메모리 소자의 플로팅 게이트를 구성하는 다결정 실리콘층일 수 있다. 이외에도 미세 간격으로 패터닝해야 하는 다양한 종류의 막일 수 있으며, 박막의 재료에는 제한을 두지 않는다. 또한, 박막은 그 재료의 특성에 따라 물리기상증착, 화학기상증착, 원자층증착 등의 방법에 의해 형성될 수 있다.
그 후, 박막(120) 위에 일반적인 사진 공정을 통해 감광막 패턴(140)을 형성한다. 감광막 패턴들(140) 사이의 간격은 최종적으로 형성할 박막 패턴의 라인 간격보다 크게 형성된다. 만약, 최종적인 박막 패턴의 라인 간격을 100nm로 설정한 경우, 감광막 패턴(140) 사이의 간격은 100nm 이상으로 형성될 수 있다. 후술하겠지만, 감광막 패턴들(140) 사이의 간격은 플라즈마 반응 부산물에 의해 목적하는 라인 간격(100nm)으로 좁아질 수 있다.
한편, 박막(120)이 금속 재료로 형성된다면, 감광막을 현상할 때 감광막의 측벽에 기판의 난반사와 고반사에 의해 예측할 수 없는 수평 및 수직 굴곡이 발생하여 후속 공정에 영향을 미칠 수 있다. 이 경우, 감광막 패턴(140)을 형성하기 전에 박막(120) 위에 반사 방지막(Antireflective Coating, 130)을 형성할 수 있다.
다음으로, 도 2b에서 보듯이, 박막(120)의 식각 공정을 진행하기 전에, 감광막 패턴(140)을 플라즈마 처리하여 생성된 반응 부산물을 상기 감광막 패턴의 외벽에 부착한다. 이 플라즈마 처리에는 C5F8 플라즈마를 이용하는 것이 바람직하다. 감광막과 C5F8 플라즈마의 반응으로 인해 CxFy 계열의 반응 부산물이 생성될 수 있 다. 반응 부산물은 일반적으로 높은 에너지를 가지고 있어서 매우 불안정한 상태이다. 이 때문에, 반응 부산물은 자신의 에너지를 잃고 안정한 상태로 돌아가려는 성질을 갖게 되는데, 대부분의 공정에서는 공정 쳄버 밖으로 배출시키게 된다. 그러나, 본 발명에서는 공정 조건을 적절하게 조절하여 생성된 반응 부산물을 감광막 패턴(140)의 외벽에 적절한 두께로 부착시킨다.
도 3에는 플라즈마 처리 공정 조건에 따라 감광막 패턴에 부착되는 반응 부산물의 두께의 변화를 측정한 결과를 그래프로 나타내었다. 여기서, 사용한 플라즈마 처리에는 CCP(Capacitively Coupled Plasma) 타입의 플라즈마 장치(TEL(社)의 DRM(Dipole Ring Magnetron))를 사용하였다. 도 3에서 보듯이, 20 ~ 40mTorr의 공정 쳄버 압력, 16 ~ 20sccm의 C5F8, 70 ~ 130sccm의 Ar 및 500 ~ 900W의 RF 전원을 공정 조건으로 할 때, 감광막 패턴(140)에 부착되는 반응 부산물(150)의 두께는 800 내지 1100Å까지 변하게 된다. 특히, 반응 부산물(150)의 두께는 공정 변수 중에서 압력에 가장 민감한 것을 알 수 있다.
다음으로, 도 2c에서 보듯이, 반응 부산물(150)이 부착된 감광막 패턴(140)을 식각 마스크로 사용하여 박막(120)을 식각함으로써, 소정의 간격으로 이격된 박막 패턴을 형성한다. 이때, 박막(120) 위에 반사 방지막(130)을 형성한 경우에는, 먼저 반사 방지막(130)을 패터닝하고 이어서 박막(120)을 패터닝하게 된다.
상술한 방법에 의해 패터닝한 박막 패턴(120a)과 일반적인 사진 공정을 통해 패터닝한 박막 패턴(120b)을 CD-SEM(Critical Dimension Scanning Electron Microscopy)으로 촬영한 이미지들을 도 4a 및 도 4b에 각각 나타내었다. 도 4a 및 도 4b에서 보듯이, 본 실시예에 의해서 형성된 박막 패턴(120a)의 라인 간격(D2)은 일반적인 사진 공정에 의해 형성된 박막 패턴(120b)의 라인 간격(D1)보다 훨씬 작게 형성되어 있다.
본 발명에 따르면, 반도체 소자 특히 플래시 메모리 소자에서 100nm 이하의 라인 간격으로 플로팅 게이트를 형성할 때, 고가의 노광 장비를 이용하지 않고도 원하는 라인 간격으로 플로팅 게이트를 형성할 수 있다. 특히, 본 발명에서는 플라즈마 반응 부산물을 감광막 패턴에 부착하여 식각 마스크로 사용하는데, 반응 부산물의 두께는 플라즈마 공정 변수를 제어하여 원하는 두께로 형성할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. (a) 기판 위에 식각 대상물인 박막을 형성하는 단계와,
    (b) 상기 박막 위에 감광막 패턴을 형성하는 단계와,
    (c) 상기 감광막 패턴을 20 ~ 40mTorr의 쳄버 압력, 16 ~ 20sccm의 C5F8, 70 ~ 130sccm의 Ar 및 500 ~ 900W의 RF 전원의 공정 조건으로 플라즈마 처리하여 반응 부산물을 상기 감광막 패턴의 외벽에 부착하는 단계와,
    (d) 상기 반응 부산물이 부착된 상기 감광막 패턴을 식각 마스크로 사용하여 상기 박막을 패터닝하는 단계를 포함하고, 상기 반응 부산물의 두께는 쳄버 압력, C5F8 가스의 유량, Ar 가스의 유량 및 RF 전원 중 적어도 하나를 변화시켜 조절되는 것을 특징으로 하는 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법.
  2. 제1항에 있어서,
    상기 (a) 단계 후에 상기 박막 위에 반사 방지막을 형성하는 단계를 더 포함하고,
    상기 (b) 단계에서 상기 감광막 패턴은 상기 반사 방지막 위에 형성되며,
    상기 (d) 단계 이전에 상기 반응 부산물이 부착된 상기 감광막 패턴을 식각 마스크로 사용하여 상기 반사 방지막을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 (c) 단계는 CCP형 플라즈마 장치를 이용하는 것을 특징으로 하는 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법.
  5. 삭제
  6. 삭제
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KR970048928A (ko) * 1995-12-26 1997-07-29 김광호 반도체장치의 미세패턴 형성방법
JP2001053062A (ja) 1999-08-02 2001-02-23 United Microelectronics Corp 同位置でのポリマー堆積とエッチングによりマスクの等効臨界寸法を減少する方法
JP2005007004A (ja) * 2003-06-20 2005-01-13 Asahi Medical Co Ltd 中空糸型の体液処理器、これに用いる中空糸束およびそれらの製造方法

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