KR20020094958A - 플레쉬 메모리의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 콘트롤게이트(control gate)의 프로파일을 적절히 조절하여 이 후의 공정에서 발생되는 보이드(void) 및 유전체층의 손상 등을 방지할 수 있는 플레쉬 메모리(flash memory)의 게이트 형성방법에 관해 개시한다.
개시된 본 발명의 플래쉬 메모리의 게이트 형성방법은 반도체기판 상에 제 1도전층, 절연층, 제 2도전층 및 제 3도전층을 순차적으로 형성하는 공정과, 기판 상에 콘트롤게이트 형성영역이 정의된 제 1마스크패턴을 형성하는 공정과, 제 1마스크패턴을 이용하여 제 3도전층 및 제 2도전층을 각각 식각하여 포지티브하고 버티칼한 프로파일을 가진 콘트롤게이트를 형성하는 공정과, 제 1마스크패턴을 제거하는 공정과, 플로팅게이트 형성영역이 정의된 제 2마스크패턴을 이용하여 절연층 및 제 1도전층을 식각하여 유전체층 및 플로팅게이트를 형성하는 공정을 포함한다.
Description
본 발명은 플래쉬 메모리(flash memory)의 형성방법에 관한 것으로, 보다 상세하게는 콘트롤게이트(control gate)의 프로파일(profile)을 적절히 조절하여 이 후의 공정에서의 보이드(void) 발생 및 유전체층의 손상을 방지할 수 있는 플레쉬 메모리의 게이트 형성방법에 관한 것이다.
일반적으로 알려진 바와 같이, 비휘발성 기억장치로서 자외선 조사에 의해 기억 데이터가 소거될 수 있는 EPROM(Erasable ProgrammableROM)이 알려져 있다.
상기 EPROM은 자외선 조사를 위한 공정과 데이터의 바꿔쓰기 비용을 요하므로, 최근에는 데이터를 전기적으로 바꿔 쓸 수 있는 비휘발성 기억장치로서 EPROM(Erasable Programmable ROM)이 채용되고 있다.
EPROM의 다양한 형태중에서, 단어(word) 또는 칩(chip) 단위로서 데이터를 일괄적으로 서거할 수 있는 플래쉬 메모리가 특히 플로피디스크와 같은 자기기억매체를 대신하는 비휠발성 기억장치로서 고려되고 있다. 상기 플래쉬 메모리에는 두가지 형태가 있다. 하나는 NAND형 플래쉬 메모리이고, 다른 하나는 NOR형 플래쉬메모리이다. 상기 NOR형 플래쉬메모리를 제조하는 전형적인 한 방법으로서는, 하기에서 언급된 바와 같이, 실리콘 웨이퍼 표면위에 형성된 산화막을 패터닝하여 소정의 필드산화막을 형성하고 그 다음에는 플로팅게이트(Floating gate)와 콘트롤게이트 (Control gate)가 구비된 적어도 두 개의 전극과 공통소스전극을 위해 게이트 전극들 사이에 불순물 확산영역을 형성하는 것이다.
도 1a 내지 도 1c는 셀(cell)영역에서 종래기술에 따른 플레쉬 메모리의 게이트 형성을 위한 공정단면도이다. 그리고 도 2는 종래기술의 문제점을 보이기 위한 도면이다.
종래기술에 따른 플레쉬 메모리의 게이트 형성방법은, 소자분리막(미도시)을 형성하여 소자를 격리시킨 구조를 갖는 반도체기판(100) 상에, 도 1a에 도시된 바와 같이, 산화막을 증착하여 게이트절연막(102)을 형성한 다음, 상기 게이트절연막(102) 상에 다결정실리콘 또는 비정질실리콘을 증착하여 제 1도전층(104)을 형성한다.
이어서, 제 1도전층(104) 상에 산화막과 질화막과 다시 산화막을 순차적으로 적층한 ONO(Oxide-Nitrife-Oxide) 구조의 절연층(106)을 형성한 다음, 상기 제 1절연층(106) 상에 다결절실리콘 또는 비정질실리콘을 증착하여 제 2도전층(108)을 형성한다.
그 다음, 상기 제 2도전층(108) 상에 텅스텐(tungsten)을 스퍼터링(sputtering)에 의해 증착하여 제 3도전층(110)을 형성한다.
이 후, 제 3도전층(110) 상에 감광막을 도포한 다음, 노광 및 현상하여 콘트롤게이트 형성영역을 덮는 감광막패턴(120)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제 1감광막패턴(120)을 마스크로 하여 제 3도전층) 및 제 2도전층을 순차적으로 식각하여 포지티브(positive)한 프로파일(profile)을 가진 콘트롤게이트(control gate)(130)를 형성한다. 즉, 콘트롤게이트(130)를 구성하는 잔류된 제 3도전층 및 제 2도전층의 프로파일(profile)은 포지티브한 형상을 갖는다.
그 다음, 도 1c에 도시된 바와 같이, 감광막패턴을 제거한다.
이 후, 주변영역을 덮고 셀영역을 노출시키는 감광막패턴(미도시)을 이용하여 절연층 및 제 1도전층을 식각하여 유전체층(107) 및 플로팅게이트(floating gate)(140)를 형성한다.
그러나, 종래의 방법은 콘트롤게이트가 포지티브한 프로파일을 가짐으로써, CD(Critical Dimention)제어가 어렵고, 이 후의 이온주입 시 ONO 구조의 절연층(A부분)이 손상을 입게되었다. 따라서, 절연층을 보호할 수 있는 버티칼(vertical)한 프로파일을 갖는 콘트롤게이트도 제안되었지만, 이 경우에는 후속의 산화막 증착 공정 시에 보이드(void)가 발생되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 보이드발생 또는 이온주입에 의해 절연층이 손상되지 않는 콘트롤게이트의 프로파일을 얻을 수 있는 플레쉬 메모리의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 플레쉬 메모리의 게이트 형성을 위한 공정단면도.
도 2는 종래기술의 문제점을 보이기 위한 도면.
도 3a 내지 도 3d는 본 발명에 따른 플레쉬 메모리의 게이트 형성을 보이기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 게이트절연막
204. 제 1도전막 206. 절연층
208. 제 2도전층 210. 제 3도전층
120. 감광막패턴 230. 콘트롤게이트
207. 유전체층 240. 플로팅게이트
232, 234. 식각가스
상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리의 게이트 형성방법은 반도체기판 상에 제 1도전층, 절연층, 제 2도전층 및 제 3도전층을 순차적으로 형성하는 공정과, 기판 상에 콘트롤게이트 형성영역이 정의된 제 1마스크패턴을 형성하는 공정과, 제 1마스크패턴을 이용하여 제 3도전층 및 제 2도전층을 각각 식각하여 포지티브하고 버티칼한 프로파일을 가진 콘트롤게이트를 형성하는 공정과, 제 1마스크패턴을 제거하는 공정과, 플로팅게이트 형성영역이 정의된 제 2마스크패턴을 이용하여 절연층 및 제 1도전층을 식각하여 유전체층 및 플로팅게이트를 형성하는공정을 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 셀영역에서 본 발명에 따른 플레쉬 메모리의 게이트 형성을 보이기 위한 공정단면도이다.
본 발명에 따른 플레쉬 메모리의 게이트 형성방법은, 도 3a에 도시된 바와 같이, 소자분리막(미도시)에 의해 소자를 격리시킨 구조를 갖는 반도체기판(200) 상에, 도 3a에 도시된 바와 같이, 산화막을 증착하여 게이트절연막(202)을 형성한 다음, 상기 게이트절연막(202) 상에 다결정실리콘 또는 비정질실리콘을 증착하여 제 1도전층(204)을 형성한다.
이어서, 제 1도전층(204) 상에 산화막,질화막과 산화막 (Oxide-Nitride-Oxide)이 순차 적층된 구조를 갖는 절연층(206)을 형성한 다음, 상기 절연층(206) 상에 다결절실리콘 또는 비정질실리콘을 증착하여 제 2도전층(208)을 형성한다.
그 다음, 상기 제 2도전층(208) 상에 텅스텐(tungsten)을 스퍼터링에 의해 증착하여 제 3도전층(WSix)(210)을 형성한다. 이때, 제 3도전층(210)으로는 WSix외에도 CoSix, TiSix또는 TaSix중 어느 하나를 사용할 수 있다.
이 후, 제 3도전층(210) 상에 감광막을 도포한 다음, 노광 및 현상하여 플로팅게이트 형성영역을 덮는 감광막패턴(220)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 감광막패턴(220)을 마스크로 하여 제 3도전층을 식각하여 포지티브한 프로파일을 갖는 제 3도전층 패턴(210a)를 형성한다.
이때, 상기 제 3도전층(WSix) 식각 공정은 Cl2/O2, HBr/Cl2/O2식각가스(232)를 사용하며, 80∼350W의 바이어스 파워를 가한 상태에서 진행된다.
그 다음, 도 3c에 도시된 바와 같이, 감광막패턴(220)을 마스크로 하여 제 2도전층을 식각하여 버티칼한 프로파일을 가진 제 2도전층 패턴(208a)을 형성한다.
상기 제 3도전층 패턴(210a)과 제 2도전층 패턴(208a)는 본 발명의 콘트롤게이트(230)가 되며, 상기 콘트롤게이트(230)은 포지티브하면서 버티칼한 이중의 프로파일을 갖는다.
이때, 상기 제 2도전층 식각 공정은 식각가스로 Cl2, Cl2/N2가스(234)를 사용하며, 80W 이하의 바이어스 파워를 가한 상태에서 진행된다.
또한, 상기 제 2도전층 및 제 3도전층 식각 공정은 ICP(Inductively Coupled Plasma) 타입 또는 ECR(Electron Cyclotron Resonance)타입의 식각장비에서 진행된다.
따라서, 상기 콘트롤게이트(230)를 구성하는 제 3도전층 패턴(210a)은 포지티브한 프로파일을 가짐으로써, 이 후의 절연막 증착 시 보이드가 발생되는 것이 방지된다. 또한, 상기 콘트롤게이트(230)를 구성하는 제 2도전층 패턴(208a)은 버티칼한 프로파일을 가짐으로써, 이 후의 이온주입 시 유전체층이 손상되는 것이 방지된다.
그 다음, 도 3d에 도시된 바와 같이, 감광막패턴을 제거한다.
이 후, 주변영역을 덮고 셀영역을 노출시키는 감광막패턴(미도시)을 이용하여 절연층 및 제 1도전층을 식각하여 유전체층(207) 및 플로팅게이트(240)를 형성한다.
이상에서와 같이, 본 발명의 플래쉬 메모리의 게이트 형성방법은 콘트롤게이트가 포지티브 및 버티칼한 이중의 프로파일을 가짐으로써, 이 후의 절연막 증착 공정 시 보이드 발생을 방지할 수 있다.
또한, 콘트롤게이트가 포지티브 및 버티칼한 이중의 프로파일을 가짐으로써, 이 후의 이온주입 공정 시에 발생하는 유전체층의 손상을 최소화할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 반도체기판 상에 제 1도전층, 절연층, 제 2도전층 및 제 3도전층을 순차적으로 형성하는 공정과,상기 기판 상에 콘트롤게이트 형성영역이 정의된 제 1마스크패턴을 형성하는 공정과,상기 제 1마스크패턴을 이용하여 상기 제 3도전층 및 제 2도전층을 각각 식각하여 포지티브하고 버티칼한 프로파일을 가진 콘트롤게이트를 형성하는 공정과,상기 제 1마스크패턴을 제거하는 공정과,플로팅게이트 형성영역이 정의된 제 2마스크패턴을 이용하여 상기 절연층 및 제 1도전층을 식각하여 유전체층 및 플로팅게이트를 형성하는 공정을 포함하여 이루어지는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 3도전층 및 상기 제 2도전층은 ICP 타입 또는 ECR타입의 식각장비에서 식각하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 3도전층 식각 공정은 Cl2/O2, HBr/Cl2/O2식각가스를 사용하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 3도전층 식각 공정은 80∼350W의 바이어스 파워를 가한 상태에서 진행하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 3도전층은 WSix, CoSix, TiSix 또는 TaSix 중 어느 하나를 사용하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 2도전층 식각 공정은 Cl2또는 Cl2/N2식각가스를 사용하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
- 제 1항에 있어서, 상기 제 2도전층 식각 공정은 80W 이하의 바이어스 파워를 가한 상태에서 진행하는 것을 특징으로 하는 플래쉬 메모리의 게이트 형성방법.
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