KR100628882B1 - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
높은 커플링 비를 갖는 불휘발성 메모리 장치 및 그 제조에 있어서, 상기 불휘발성 메모리 장치는 트렌치 소자 분리막 패턴에 의해 정의되고, 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판과, 상기 기판의 액티브 영역 상에 형성되는 터널 산화막 패턴과, 상기 터널 산화막 패턴 상에 형성되고, 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극의 외부 표면, 터널 내부 표면 및 필드 영역 상부면에 형성되는 유전막 및 상기 플로팅 게이트 전극의 터널 내부를 채우면서 상기 유전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 콘트롤 게이트 전극을 포함한다. 상기 구조의 불휘발성 메모리 장치는 유전막의 유효 면적이 증가되어 충분히 높은 커플링 비를 갖는다.
Description
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 사시도이다.
도 2 내지 도 13은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 사시도이다.
도 14 내지 도 17은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 평면도이다.
도 18은 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 제1 방향으로 절단한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 패드 산화막 패턴
104 : 제1 하드 마스크 패턴 105 : 소자 분리용 트렌치
106 : 제1 예비 소자 분리막 패턴 107 : 제2 예비 소자 분리막 패턴
107a : 소자 분리막 패턴 108 : 액티브 영역
112 : 개구부 114 : 터널 산화막 패턴
116 : 제1 플로팅 게이트용 도전막 116a : 제1 예비 플로팅 게이트 전극막
116b : 제1 플로팅 게이트 패턴 118 : 희생막
118a : 희생막 패턴 116 : 포토레지스트 패턴
118 : 유전막 120 : 리세스부
122 : 제2 예비 플로팅 게이트 전극막 122a : 제2 플로팅 게이트 패턴
124 : 포토레지스트 패턴 126 : 플로팅 게이트 전극
132 : 유전막 136 : 제1 콘트롤 게이트 전극용 도전막
136a: 제1 콘트롤 게이트 패턴 138 : 제2 콘트롤 게이트 전극막
138a : 제2 콘트롤 게이트 패턴 139 : 콘트롤 게이트 전극
140 : 제2 하드 마스크 패턴
본 발명은 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 커플링 비를 높일 수 있는 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
불휘발성 메모리 장치는 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리 등이 이 있다. 이 중 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치는 일반적으로 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 순차적으로 적층된 스택 구조를 갖는다. 상기 스택 구조를 갖는 플래시 메모리 장치에 대한 예들은 미합중국 특허 6,153,469호(issued to Yun et al), 미합중국 특허 6,455,374호(issued to Lee et al) 등에 개시되어 있다.
상기 플래시 메모리 장치는 콘트롤 게이트에 전압을 인가하여 상기 플로팅 게이트에 전하를 주입하거나 빼냄으로서 프로그래밍을 수행한다. 이 때, 상기 콘트롤 게이트로부터 플로팅 게이트로 전달되는 전압은 커플링 비(coupling ratio)를 향상시킴으로서 전압 손실을 충분하게 줄일 수 있다. 여기서, 상기 커플링 계수(R)는 아래의 수학식 1과 같이 표현된다.
(여기서, 상기 CONO는 유전막의 커패시턴스를 나타내고, CTO는 터널 산화막 패턴의 커패시턴스를 나타낸다)
그리고, 상기 유전막의 커패시턴스(C)는 아래의 수학식 2와 같이 표현된다.
(여기서, 상기 ε은 유전막이 갖는 유전 상수를 나타내고, 상기 A는 유전막의 면적을 나타내고, 상기 T는 유전막의 두께를 나타낸다)
따라서, 상기 커플링 비를 높일 수 있는 방법으로서는 상기 유전막의 면적을 확장시키는 방법, 상기 유전막의 두께를 감소시키는 방법 등이 있다.
상기 플로팅 게이트의 구조를 입체적으로 변형시킴으로서 유전막의 유효 면적을 확장시키는 방법의 일 예는 대한민국 등록 특허 280806호 등에 개시하고 있다. 구체적으로, 상기 특허에서는 터널 산화막을 형성한 기판 상에 원통형의 플로팅 게이트를 형성하고 상기 원통형 플로팅 게이트 내부에 유전막를 형성한 후, 상기 원통 내부에 콘트롤 게이트를 매립시키는 방법을 개시하고 있다.
그러나, 상기와 같이 플로팅 게이트의 구조를 변형시킴에도 불구하고 원하는 수준의 커플링 비를 얻기에는 다소 한계가 있다. 따라서, 원하는 상기 커플링 비를 얻기 위한 다양한 방법이 현재에도 계속 연구 중에 있다.
따라서, 본 발명의 제1 목적은 커플링 비율을 높힐 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일실시예에 따른 불휘발성 메모리 장치는, 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판, 상기 기판의 액티브 영역 상에 형성되는 터널 산화막 패턴과, 상기 터널 산화막 패턴 상에 형성되고, 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면 및 필드 영역 상부면에 형성되는 유전막 및 상기 플로팅 게이트 전극의 터널 내부를 채우면서 상기 유전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 콘트롤 게이트 전극을 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 제조하는 방법으로, 우선 기판으로부터 돌출되고 제1 방향으로 연장되는 트렌치 소자 분리막을 형성함으로서, 상기 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 마련한다. 상기 기판 상에 터널 산화막 패턴을 형성한다. 상기 터널 산화막 패턴 상에 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극을 형성한다. 상기 플로팅 게이트 전극의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면 및 필드 영역 상부면에 유전막을 형성한다. 상기 플로팅 게이트 전극의 터널 내부를 채우면서 상기 유전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 콘트롤 게이트 전극을 형성한다.
상기 방법에 의하면, 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극을 먼저 형성함으로서, 상기 플로팅 게이트 전극의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면 및 필드 영역 상부면에 유전막을 형성할 수 있다. 그러므로, 종래에 비해 유효 유전막의 면적이 확장됨으로서 높은 커플링 비를 수득할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 사시도이다.
도 1을 참조하면, 제1 방향으로 연장되고 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판(100)이 구비된다. 상기 필드 영역에는 트렌치 소자 분리용 트렌치(105)와 상기 소자 분리용 트렌치(105) 내부를 매립하는 소자 분리막 패턴(107a)이 구비된다.
상기 기판(100)의 액티브 영역 상에 형성되는 터널 산화막 패턴(114)이 구비된다.
상기 터널 산화막 패턴(114) 상에 형성되고, 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극(126)이 구비된다. 상기 플로팅 게이트 전극(126)의 터널 부위는 상기 제1 방향으로 연장되어 있다. 상기 플로팅 게이트 전극(126)은 U자형의 고립 패턴 형상을 갖는 제1 플로팅 게이트 패턴(116b)과 상기 제1 플로팅 게이트 패턴(116b)의 상부를 덮는 제2 플로팅 게이트 패턴(122a)으로 구성된다.
상기 플로팅 게이트 전극(126)의 외부 표면, 터널 내부 표면 및 필드 영역 상부면에 유전막(132)이 구비된다. 즉, 상기 유전막(132)은 상기 플로팅 게이트 전극(126)의 저면을 제외한 전체의 내부 및 외부 표면에 형성된다.
상기 플로팅 게이트 전극(126)의 터널 내부를 매립하면서 상기 유전막(132) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 콘트롤 게이트 전극(139)이 구비된다.
상기 콘트롤 게이트 전극(139)은 상기 플로팅 게이트 전극(126)의 터널 내부 및 외부에 위치한 유전막(132) 상에 형성되는 제1 콘트롤 게이트 패턴(136a)과 상 기 제1 콘트롤 게이트 패턴(136a) 상에서 콘트롤 게이트 전극(139)의 전체 저항을 감소시키기 위해 제공되는 제2 콘트롤 게이트 패턴(138a)으로 구성된다.
상기 제1 콘트롤 게이트 패턴(136a)은 도핑된 폴리실리콘 패턴으로 형성되고, 상기 제2 콘트롤 게이트 패턴(138a)은 상기 도핑된 폴리실리콘 패턴에 비해 저저항을 갖는 금속 또는 금속 실리사이드로 형성된다.
상기 콘트롤 게이트 전극(139)의 선폭은 상기 플로팅 게이트 전극(126)의 제2 방향의 폭보다 넓게 형성된다. 그리고, 상기 콘트롤 게이트 전극(139)은 상기 플로팅 게이트 전극(126)을 완전히 감싸는 형상을 갖는다.
상기 콘트롤 게이트 전극(126) 상에는 제2 하드 마스크 패턴(140)이 구비된다.
설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 장치는 플로팅 게이트 전극과 접촉하는 유전막의 증착 면적이 매우 증가된다. 그러므로, 종래의 불휘발성 메모리 장치에 비해 높은 커플링 비를 갖는다.
도 2 내지 도 13은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 사시도이다. 도 14 내지 도 17은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 평면도이다. 도 18은 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 제1 방향으로 절단한 단면도이다.
도 2를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막은 상기 기판의 표면을 산화 시켜 형성하거나 또는 화학 기상 증착 공정을 통해 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 패드 산화막은 10 내지 100Å의 두께로 형성한다. 상기 패드 산화막은 이 후에 형성되는 하드 마스크막과 기판이 직접적으로 접촉하는 것을 방지하기 위해 제공된다.
상기 패드 산화막 상에 실리콘 질화물을 증착시켜 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 후속 공정을 통해 소자 분리용 트렌치를 형성하기 위한 마스크 패턴으로 제공될 뿐 아니라, 플로팅 게이트 전극 형성을 위한 개구 부위를 생성시킨다. 따라서, 상기 하드 마스크막은 목표한 플로팅 게이트 전극의 두께보다 더 두껍게 형성하여야 한다. 후속의 세정 및 연마 공정 등을 진행하면서 상기 하드 마스크막이 일부 소모될 수 있으므로, 상기 하드 마스크막은 상기 목표한 플로팅 게이트 전극의 두께에 상기 공정 중에 소모되는 막의 두께만큼 더 두껍게 형성하여야 한다. 보다 구체적으로, 상기 목표한 플로팅 게이트 전극의 두께보다 100 내지 3000Å 더 두껍게 상기 하드 마스크막을 형성한다.
다음에, 사진 공정을 통해 소자 분리 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하고 이를 식각 마스크로 사용하여 하드 마스크막 및 패드 산화막을 식각함으로서 패드 산화막 패턴(102) 및 제1 하드 마스크 패턴(104)을 형성한다. 상기 제1 하드 마스크 패턴(104)은 기판을 가로지르는 제1 방향으로 연장되는 라인 형태를 갖는다. 또한, 상기 제1 하드 마스크 패턴(104)의 선폭 및 상기 제1 하드 마스크 패턴(104)들 사이의 간격은 실질적으로 동일하다.
상기 제1 하드 마스크 패턴(104)을 식각 마스크로 사용하여 상기 기판(100) 을 식각함으로서 소자 분리용 트렌치(105)를 형성한다. 본 실시예에서, 상기 소자 분리용 트렌치(105)는 90nm이하의 미세한 선폭을 갖는다.
이후, 상기 소자 분리용 트렌치(105) 형성을 위한 식각 공정 시에 발생한 기판의 손상을 치유하고 누설 전류 발생을 방지하기 위해 트렌치 내벽 산화막(도시안함)을 형성한다. 상기 트렌치 내벽 산화막을 형성하는 공정은 공정의 단순화를 위해 생략할 수도 있다.
상기 소자 분리용 트렌치(105) 내부를 완전히 채우도록 소자 분리용 절연막(도시안됨)을 형성한다. 상기 소자 분리용 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 소자 분리용 절연막은 화학 기상 증착 공정, 고밀도 화학 기상 증착 공정, 스핀온 글래스 공정 등을 통해 형성될 수 있다.
다음에, 상기 제1 하드 마스크 패턴(104)이 노출되도록 상기 소자 분리용 절연막을 연마함으로서 제1 예비 소자 분리막 패턴(106)을 형성한다. 상기 제1 예비 소자 분리막 패턴(106)에 의해 기판의 액티브 영역(108) 및 필드 영역이 마련된다.
도 3을 참조하면, 상기 노출된 제1 하드 마스크 패턴(104)을 습식 식각 공정을 통해 제거한다. 구체적으로, 우선 불산(HF) 희석액을 사용하여 상기 제1 하드 마스크 패턴(104)상에 형성되어 있는 산화물이나 파티클들을 세정한다. 다음에, 인산(H3PO4)을 포함하는 식각액을 사용하여 상기 제1 하드 마스크 패턴(104)을 식각한다.
이 후, 상기 패드 산화막 패턴(102)을 습식 식각 공정을 통해 제거함으로서 플로팅 게이트를 성형(mold)하기 위한 개구부(112)를 형성한다. 상기 패드 산화막 패턴(102)은 NH4OH, H2O2 및 H2O의 혼합액(통상적으로, SC1 또는 SC2)을 사용하여 제거할 수 있다.
상기 패드 산화막 패턴(102)을 식각할 시에 제1 예비 소자 분리막 패턴(106)의 측벽이 일부 식각되면서 상부 선폭이 감소된 제2 예비 소자 분리막 패턴(107)이 형성된다. 때문에, 상기 제2 예비 소자 분리막 패턴(107) 사이에 생성되는 상기 개구부(112)는 액티브 영역(108)의 선폭보다 더 넓은 폭을 갖는다.
상기 공정에 의해 액티브 영역(108)의 기판 표면이 외부에 노출된다. 이 때, 상기 액티브 영역(108)과 필드 영역은 제1 방향으로 연장되고 서로 반복적으로 배치된다.
도 4를 참조하면, 상기 개구부(112)의 저면에 노출된 기판 상에 터널 산화막패턴(114)을 형성한다. 상기 터널 산화막 패턴(114)은 기판에 열 산화 공정을 수행하여 형성된 실리콘 산화물로 이루어질 수 있다.
다음에, 상기 개구부(112)의 측벽, 터널 산화막 패턴(114)의 표면 및 상기 제2 예비 소자 분리막 패턴(107)의 표면 상에 연속적으로 제1 플로팅 게이트용 도전막(116)을 형성한다. 상기 제1 플로팅 게이트용 도전막(116)은 상기 개구부(112) 내부를 완전히 채우지 않을 정도의 두께 즉, 상기 개구부(112) 내부 폭의 1/2보다 얇은 두께로 형성한다. 상기 제1 플로팅 게이트용 도전막(116)은 후속 공정을 통해 플로팅 게이트 전극으로 제공된다. 상기 제1 플로팅 게이트용 도전막(116)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)공정을 통해 불순물이 도핑된 폴리실리콘 물질을 증착시켜 형성할 수 있다. 상기 불순물 도핑은 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 수행할 수 있다.
다음에, 상기 개구부(112) 내부를 완전히 채우는 희생막(118)을 형성한다. 상기 희생막(118)은 상기 제1 플로팅 게이트용 도전막 및 제2 예비 소자 분리막 패턴과 서로 다른 식각 특성을 갖는 물질을 증착시켜 형성한다. 즉, 상기 희생막을 제거할 시에 상기 제1 플로팅 게이트용 도전막 및 제2 예비 소자 분리막 패턴이 거의 소모되지 않는 물질을 사용하여 상기 희생막을 형성한다. 구체적으로, 상기 희생막은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 5 및 14를 참조하면, 상기 제2 예비 소자 분리막 패턴(107)의 상부면이 노출되도록 상기 제1 플로팅 게이트용 도전막(도 4, 116)과 희생막(도 4, 118)의 일부를 제거함으로서 U자 형태의 라인 형상을 갖는 제1 예비 플로팅 게이트 전극막(116a) 및 상기 U자의 라인 내의 갭 부위를 매립하는 희생막 패턴(118a)을 각각 형성한다. 상기 제거는 화학 기계적 연마에 의해 달성될 수 있다. 상기 제1 예비 플로팅 게이트 전극막(116a)은 단면이 U자 형상을 가지면서 상기 제1 방향으로 연장된다.
도 6을 참조하면, 상기 제1 예비 플로팅 게이트 전극막(116a) 및 희생막 패턴(118a)의 상부를 부분적으로 식각하여 리세스부(120)를 형성한다. 상기 공정에 의해, 상기 제1 예비 플로팅 게이트 전극막(116a) 및 희생막 패턴(118a)의 두께가 다소 낮아지게 된다.
상기 제1 예비 플로팅 게이트 전극막(116a) 및 희생막 패턴(118a)은 서로 다 른 식각 공정을 통해 제거될 수 있다. 구체적으로, 상기 제1 예비 플로팅 게이트 전극막의 일부분을 습식 또는 건식 식각 공정을 통해 제거한 이 후에, 상기 희생막 패턴의 일부분을 습식 식각 공정을 통해 제거한다. 이 때, 상기 식각 순서는 서로 달라져도 상관없다.
도 7을 참조하면, 상기 리세스부(120) 내부를 채우도록 제2 플로팅 게이트용 도전막(도시안됨)을 형성한다. 다음에, 상기 제2 예비 소자 분리막 패턴(107)의 상부면이 노출되도록 상기 제2 플로팅 게이트용 도전막을 화학 기계적 연마 공정을 통해 연마함으로서 제2 예비 플로팅 게이트 전극막(122)을 형성한다.
도 8 및 도 15를 참조하면, 상기 희생막 패턴(118a) 및 제2 예비 플로팅 게이트 전극막(122) 상에 포토레지스트막(도시안됨)을 코팅한다. 다음에, 노광 및 현상 공정을 수행함으로서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 포토레지스트 패턴(124)을 형성한다. 상기 포토레지스트 패턴(124)은 플로팅 게이트 전극이 형성될 영역을 덮도록 형성한다.
도 9 및 16을 참조하면, 상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 제2 예비 플로팅 게이트 전극막(도 8, 122), 희생막 패턴(도 8, 118a) 및 제1 예비 플로팅 게이트 전극막(도 8, 116a)을 순차적으로 식각한다. 상기 공정에 의해 제1 방향으로 관통하는 터널 형태를 갖고 고립 패턴 형상을 갖는 플로팅 게이트 전극(126)이 형성된다. 상기 플로팅 게이트 전극은 U자형의 고립 패턴 형상을 갖는 제1 플로팅 게이트 전극 패턴과, 상기 제1 플로팅 게이트 전극 패턴을 덮는 제2 플로팅 게이트 전극 패턴으로 구성된다. 상기 플로팅 게이트 전극(126)이 고립된 형태를 가짐으로서, 상기 플로팅 게이트 전극(126)의 전면 및 후면이 외부에 노출된다.
다음에, 상기 포토레지스트 패턴(124)을 에싱 및 스트립 공정을 수행함으로서 제거한다.
도 10을 참조하면, 상기 희생막 패턴(118a)을 선택적으로 제거한다. 상기 희생막 패턴(118a)을 제거함으로서 상기 플로팅 게이트 전극(126)의 터널(130) 내부가 외부에 노출된다. 상기 희생막 패턴(118a)을 제거할 시에 상기 플로팅 게이트 전극 (126) 및 상기 제2 예비 소자 분리막 패턴(117)이 거의 소모되지 않는 것이 바람직하다.
도 11을 참조하면, 상기 플로팅 게이트 전극(126)의 측벽과 접하는 제2 예비 소자 분리막 패턴(107)의 일부분을 제거한다. 상기 공정에 의해, 제2 예비 소자 분리막 패턴(107)에 비해 낮은 높이를 갖는 소자 분리막 패턴(107a)이 완성된다. 이 때, 상기 소자 분리막 패턴(107a)이 상기 터널 산화막 또는 액티브 영역의 기판과 접하지 않도록, 상기 제2 예비 소자 분리막 패턴(107)의 상부 일부분만이 제거되는 것이 바람직하다.
상기 제거 공정에 의해, 상기 플로팅 게이트 전극(126)의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면이 외부에 노출된다.
다음에, 상기 플로팅 게이트 전극(126)의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면 및 필드 영역 상부면에 연속적으로 유전막(132)을 형성한다. 상기 유전막(132)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층 된 형상을 갖도록 형성할 수 있다. 또는, 상기 유전막(132)은 상기 실리콘 산화물에 비해 높은 유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다.
그런데, 설명한 것과 같이, 상기 플로팅 게이트 전극(126)이 고립된 패턴 형상을 갖게 되어, 종래와는 달리 상기 유전막(132)을 형성하기 이 전 공정에서 플로팅 게이트 전극(126)의 전면 및 후면이 외부에 노출되어 있다. 또한, 상기 터널 내부의 측벽 및 상부면이 외부에 노출되어 있다. 그러므로, 종래에 비해 상기 유전막(132)의 증착 면적이 증가되어, 불휘발성 메모리 장치의 단위 셀에서 커플링비를 충분히 증가시킬 수 있다.
도 12를 참조하면, 상기 플로팅 게이트 전극(126)의 터널 내부를 매립하면서 상기 플로팅 게이트 전극(126)의 외부 표면에 형성된 유전막(132) 상에 제1 콘트롤 게이트 전극용 도전막(136)을 형성한다.
상기 제1 콘트롤 게이트 전극용 도전막(136) 상에 상기 제1 콘트롤 게이트 전극용 도전막(136)에 비해 낮은 저항을 갖는 도전물질을 사용하여 제2 콘트롤 게이트 전극용 도전막(138)을 증착한다.
구체적으로, 상기 제1 콘트롤 게이트 전극용 도전막(136)은 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 상기 폴리실리콘을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)공정을 통해 증착시키는 경우 갭 매립 특성이 매우 우수하여 상기 플로팅 게이트 전극(126)의 터널 내부를 보이드 없이 채울 수 있는 장점이 있다.
또한, 상기 제2 콘트롤 게이트 전극용 도전막(138)은 상기 폴리실리콘에 비 해 낮은 저항을 갖는 금속 또는 금속 실리사이드를 증착함으로서 형성할 수 있다. 구체적으로, 텅스텐 또는 텅스텐 실리사이드 물질을 사용하여 형성할 수 있다.
상기 제2 콘트롤 게이트 전극용 도전막(138) 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 제2 하드 마스크막 상에 포토레지스트막(도시안됨)을 코팅하고 이를 노광 및 현상함으로서 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크막을 식각함으로서 제2 하드 마스크 패턴(140)을 형성한다. 다음에, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
이 때, 상기 제2 하드 마스크 패턴(140)의 선폭이 상기 플로팅 게이트 전극(126)의 제2 방향의 폭보다 넓게 되도록 한다.
도 13, 17 및 18을 참조하면, 상기 제2 하드 마스크 패턴(140)에 의해 노출된 상기 제2 콘트롤 게이트 전극막(도 12, 138) 및 제1 콘트롤 게이트 전극막(도 12, 136)을 식각함으로서 콘트롤 게이트 전극(139)을 형성한다. 상기 콘트롤 게이트 전극(139)은 상기 플로팅 게이트 전극(126)의 터널 내부 및 외부에 위치한 유전막(132) 상에 형성되는 제1 콘트롤 게이트 패턴(136a)과 상기 제1 콘트롤 게이트 패턴(136a) 상에서 콘트롤 게이트 전극(139)의 전체 저항을 감소시키기 위해 제공되는 제2 콘트롤 게이트 패턴(138a)으로 구성된다.
이 때, 상기 플로팅 게이트 전극(126)이 이미 고립 패턴 형상을 갖고 있으므 로, 상기 제2 콘트롤 게이트 전극막(138) 및 제1 콘트롤 게이트 전극막(136)을 식각하는 공정만으로 터널 산화막 패턴(114), 플로팅 게이트 전극(126), 유전막(132) 및 콘트롤 게이트 전극(139)을 포함하는 게이트 구조물을 완성할 수 있다. 상기 공정을 통해 형성되는 콘트롤 게이트 전극(139)은, 도 18 및 19에 도시된 것과 같이, 상기 플로팅 게이트 전극(126)의 제2 방향의 폭보다 넓은 선폭을 가지면서 상기 플로팅 게이트 전극(126)을 감싸도록 형성된다.
설명한 것과 같이, 종래와는 달리 상기 콘트롤 게이트 전극을 형성한 이 후에 유전막 및 플로팅 게이트 전극을 최종적으로 패터닝하는 공정이 수행되지 않는다. 그러므로, 상기 유전막 및 플로팅 게이트 전극을 최종적으로 패터닝하는 공정에서 빈번하게 발생되었던 액티브 피팅 현상을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 플로팅 게이트 전극과 접촉하는 유전막의 면적이 증가됨으로서 높은 커플링 비율을 갖는 불휘발성 메모리 장치를 제공할 수 있다. 또한, 불휘발성 메모리 장치를 제조할 시에 액티브 피팅과 같은 공정 불량을 감소시킬 수 있다. 이로 인해, 불휘발성 메모리 장치의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- 트렌치 소자 분리막 패턴에 의해 정의되고, 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판;상기 기판의 액티브 영역 상에 형성되는 터널 산화막 패턴;상기 터널 산화막 패턴 상에 형성되고, 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극;상기 플로팅 게이트 전극의 외부 표면, 터널 내부 표면 및 필드 영역 상부면에 형성되는 유전막; 및상기 플로팅 게이트 전극의 터널 내부를 채우면서 상기 유전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 콘트롤 게이트 전극의 선폭은 상기 플로팅 게이트 전극의 제2 방향의 폭보다 넓은 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 콘트롤 게이트 전극은 상기 플로팅 게이트 전극을 감싸는 형상을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
- 기판으로부터 돌출되고 제1 방향으로 연장되는 트렌치 소자 분리막 패턴을 형성함으로서, 상기 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 마련하는 단계;상기 기판 상에 터널 산화막 패턴을 형성하는 단계;상기 터널 산화막 패턴 상에 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극을 형성하는 단계;상기 플로팅 게이트 전극의 외부 측벽, 전면, 후면, 상부면과, 터널 내부의 측면, 상부면 및 필드 영역 상부면에 형성되는 유전막을 형성하는 단계; 및상기 플로팅 게이트 전극의 터널 내부를 채우면서 상기 유전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는,상기 터널 산화막 상에 U자의 라인 형태의 제1 예비 플로팅 게이트 전극막을 형성하는 단계;상기 제1 예비 플로팅 게이트 전극막 상에 U자의 라인의 갭 부위를 매립하도록 희생막을 형성하는 단계;상기 제1 예비 플로팅 게이트 전극막 및 희생막 패턴 상에 제2 예비 플로팅 게이트 전극막을 형성하는 단계;상기 제1, 제2 예비 플로팅 게이트 전극막 및 희생막을 상기 제2 방향으로 절단하는 단계; 및상기 희생막을 선택적으로 제거함으로서 터널 형태의 고립 패턴 형상을 갖는 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제5항에 있어서, 상기 제1 예비 플로팅 게이트 전극막을 형성하는 단계는,상기 트렌치 소자 분리막 패턴 및 기판 표면 상에 연속적으로 제1 플로팅 게이트용 도전막을 형성하는 단계;상기 트렌치 소자 분리막 패턴의 상부면이 노출되도록 상기 제1 플로팅 게이트용 도전막을 연마하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제5항에 있어서, 상기 제2 예비 플로팅 게이트 전극막을 형성하는 단계는,상기 제1 예비 플로팅 게이트 전극막 및 희생막 패턴의 상부를 부분적으로 식각하여 리세스부를 형성하는 단계;상기 리세스부 내부에 제2 플로팅 게이트용 도전막을 증착하는 단계; 및상기 트렌치 소자 분리막 패턴의 상부면이 노출되도록 상기 제2 플로팅 게이트용 도전막을 연마하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 플로팅 게이트 전극을 형성한 이 후에 상기 플로팅 게 이트 전극의 상부 측면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 콘트롤 게이트 전극을 형성하는 단계는,상기 유전막 상에 콘트롤 게이트 전극용 도전막을 형성하는 단계; 및상기 플로팅 게이트 전극의 제2 방향의 폭보다 넓은 선폭을 가지면서 상기 플로팅 게이트 전극을 감싸도록 상기 콘트롤 게이트 전극용 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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| KR1020050061048A KR100628882B1 (ko) | 2005-07-07 | 2005-07-07 | 불휘발성 메모리 장치 및 그 제조 방법 |
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|---|---|---|---|---|
| US9721797B2 (en) | 2015-09-22 | 2017-08-01 | SK Hynix Inc. | Semiconductor device |
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