KR20080111380A - 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법. - Google Patents

패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법. Download PDF

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Abstract

패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 상기 전하 저장막 패턴을 형성하기 위하여, 먼저 기판에 소자 분리용 트렌치를 생성시킨다. 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 예비 전하 저장막 패턴을 형성한다. 다음에, 상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성한다. 상기 공정에 의하면, 기판 전 영역에서 균일하고 얇은 두께를 갖는 전하 저장막 패턴을 형성할 수 있다.

Description

패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법.{Method for forming a pattern, method for forming a charge storage pattern using the same method, Non-volatile memory device and method for manufacturing the same}
본 발명은 패턴 형성 방법, 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 얇고 균일한 두께를 갖는 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 그리고 상기 전하 저장막 패턴이 포함된 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 소자와 시간이 지나도 그 데이터를 계속하여 유지할 수 있는 비휘발성(non-volatile) 메모리 소자로 크게 구분할 수 있다. 이러한 비휘발성 메모리 소자로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 소자가 개발되어 있다. 상기 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
상기 플래시 메모리 소자는 크게 NAND형 플래시 메모리 소자와 NOR형 플래시 메모리 소자로 구분할 수 있다. 상기 NOR형 플래시 메모리 소자는 고속 동작에 유리한 반면, 상기 NAND형 플래시 메모리 소자는 고집적화에 유리하다.
상기 NAND형 플래시 메모리 소자는 단시간 내에 프로그래밍 및 소거가 이루어져야 하며, 낮은 전압 하에서 프로그래밍 및 소거 동작이 수행될 수 있어야 한다. 이를 위하여, 상기 NAND형 플래시 메모리 소자의 각 단위 셀들은 높은 커플링율을 가져야 한다.
상기 커플링율을 상승시키기 위해서는 셀 내에 포함되는 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이에는 높은 커패시턴스를 갖도록 하고, 상기 플로팅 게이트 패턴과 기판 사이에는 낮은 커패시턴스를 갖도록 하여야 한다.
또한, 상기 NAND형 플래시 메모리 소자는 고도로 집적화되어야 하며, 이를 위해 각 셀 내에 포함되는 게이트들의 선폭 및 상기 게이트들 사이의 간격이 감소되어야 한다.
통상적으로, 상기 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이에 개재되는 유전막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 구조를 갖는다. 또한, 상기 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이의 커패시턴스를 증가시키기 위하여, 상기 유전막이 증착되는 상기 플로팅 게이트 패턴의 표면적이 충분하게 증가되도록 하여야 한다. 때문에, 상기 플로팅 게이트 패턴을 충분히 두껍게 형성하고, 상기 플로팅 게이트 패턴의 측벽 부위에도 유전막이 증착되도록 하고 있다.
그런데, 상기 플로팅 게이트 패턴의 두께가 두껍고, 상기 플로팅 게이트 패턴 사이의 간격이 좁은 경우에는, 상기 플로팅 게이트 패턴간의 기생 커패시턴스가 크게 증가하게 되어 셀 간의 간섭 현상이 발생하기 쉽다. 즉, 이웃하는 플로팅 게이트 패턴 간의 커플링이 증가하게 됨으로써, 선택된 셀을 프로그래밍할 때 이와 이웃하는 셀에서도 원하지 않게 프로그래밍되어 이웃하는 셀의 문턱 전압 역시 크게 증가하기 때문이다. 상기와 같은 간섭 현상을 최소화하기 위하여 상기 각 셀들 사이의 간격이 충분하게 확보되어야 한다. 그러나, 각 셀들 사이의 간격을 증가시키는 경우, 각 셀들이 차지하는 수평면적이 증가하게 되어 상기 비휘발성 메모리 소자를 집적화시키기가 어려워진다.
이를 개선하기 위하여, 최근에는 고유전율을 갖는 금속 산화물을 유전막으로써 사용하고 있다. 즉, 상기 유전막이 고유전율을 갖는 경우, 상기 유전막을 증착시키기 위한 플로팅 게이트 패턴의 표면적이 상대적으로 감소되더라도 충분한 커패시턴스를 확보할 수 있다. 때문에, 상기 플로팅 게이트 패턴의 높이 및 선폭을 종래에 비해 감소시킬 수 있어 비휘발성 메모리 소자를 더욱 집적화시킬 수 있다. 또한, 상기 플로팅 게이트 패턴의 높이가 감소됨에 따라, 이웃하는 플로팅 게이트 패턴들 사이의 기생 커패시턴스가 감소된다.
이와 같이, 상기 플로팅 게이트 패턴의 높이가 감소됨으로써 NAND형 비휘발 성 메모리 소자의 동작 특성을 향상시킬 수 있지만, 상기와 같이 얇은 두께를 갖는 플로팅 게이트 패턴을 형성하는 것은 용이하지 않다.
한편, 상기 플로팅 게이트 패턴의 두께의 차이가 발생하는 경우, 셀들 간의 커플링이 서로 불균일하여 동작 불량이 발생하므로 균일한 높이를 갖는 플로팅 게이트 패턴을 형성하여야 한다. 그러나, 기판 전 영역에서 균일하면서 얇은 두께를 갖는 플로팅 게이트 패턴을 형성하는 것은 매우 어렵다.
또한, 상기 플로팅 게이트 패턴의 두께가 얇아지더라도 셀 트랜지스터 가장자리 부위에 구비되는 선택 트랜지스터 및 페리 회로 영역에 위치하는 트랜지스터들의 게이트 패턴은 충분히 두껍게 형성되는 것이 바람직하다. 그러나, 상기와 같이, 플로팅 게이트 패턴의 두께만을 선택적으로 얇게 형성하는 것이 용이하지 않다.
본 발명의 목적은 본 발명의 목적은 기판 전 영역에서 균일하면서 얇은 두께를 갖는 패턴을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 기판 전 영역에서 균일하면서 얇은 두께를 갖는 전하 저장막 패턴의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 얇은 두께를 갖는 전하 저장막 패턴이 포함된 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전하 저장막 패턴이 선택적으로 얇은 두께를 갖는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 전하 저장막 패턴이 선택적으로 얇은 두께를 갖는 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 패턴 형성 방법으로, 먼저 기판 상에 몰드막 패턴을 형성한다. 상기 몰드막 패턴의 상부면 및 상기 몰드막 패턴 사이의 기판 표면에 선택적으로 예비 박막 패턴을 형성한다. 다음에, 상기 몰드막 패턴 상부면에 형성된 예비 박막 패턴을 선택적으로 제거하여 상기 기판 상에 박막 패턴을 형성한다.
여기서, 상기 예비 박막 패턴은 물리기상 증착 공정 또는 화학기상 증착 공정을 통해 형성될 수 있다.
상기 예비 박막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성될 수 있다.
상기 예비 박막 패턴은 상기 몰드막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 전하 저장막 패턴을 형성하는 방법으로, 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 생성시킨다. 상기 기판의 상부 표면을 노출시키는 개구부가 생성되도록, 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 예비 전하 저장막 패턴을 형성한다. 다음에, 상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성한다.
상기 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 화학기상증착 공정을 통해 형성될 수 있다.
상기 예비 전하 저장막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성될 수 있다.
상기 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 금속 및 금속실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다. 이와는 달리, 상기 예비 전하 저장막 패턴은 실리콘 질화물 또는 금속 산화물을 포함할 수 있다.
상기 예비 전하 저장막 패턴은 상기 소자 분리막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성될 수 있다.
상기 전하 저장막 패턴은 20Å 에서 500Å의 범위 내의 두께로 형성될 수 있다.
상기 예비 전하 저장막 패턴을 형성한 이 후에, 상기 예비 전하 저장막 패턴의 상부 표면 및 상기 소자 분리막 패턴의 측벽의 프로파일을 따라 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 소자 분리막 패턴에 의해 생성되는 개구부는 상기 기판 표면이 노출되고 하부폭에 비해 상부폭이 좁고 측벽이 네거티브 경사를 가질 수 있다.
상기 네거티브 경사를 갖는 개구부를 형성한 이 후에, 상기 개구부 측벽이 수직 경사를 갖도록 상기 소자 분리막 패턴의 측벽 일부를 제거하는 공정을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴 사이의 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 제1 예비 전하 저장막 패턴을 형성한다. 상기 소자 분리막 패턴 상부면에 형성된 제1 예비 전하 저장막 패턴을 선택적으로 제거하여 제2 예비 전하 저장막 패턴을 형성한다. 상기 제2 예비 전하 저장막 패턴 및 소자 분리 막 패턴 상에 유전막 및 콘트롤 게이트막을 형성한다. 다음에, 상기 콘트롤 게이트막, 유전막 및 제2 예비 전하 저장막 패턴의 일부를 순차적으로 식각하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성한다.
상기 제1 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 고밀도 플라즈마 화학기상 증착공정을 통해 형성될 수 있다.
상기 제1 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 실리콘 질화물 및 금속 산화물로 이루어지는 군에서 선택된 어느 하나의 물질을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 셀 영역 및 페리 회로 영역으로 구분되는 기판, 상기 기판에 서 액티브 영역 및 소자 분리 영역을 구분하고, 기판 표면 상으로 돌출되는 소자 분리막 패턴들, 상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 위치하고, 터널 산화막 패턴, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들 및 상기 페리 영역의 기판에 형성된 소자 분리막 패턴 사이에 위치하고, 게이트 절연막 패턴 및 상기 전하 저장막 패턴보다 두꺼운 게이트 전극이 적층된 페리 트랜지스터들을 포함한다.
상기 페리 트랜지스터의 게이트 전극은 상부에는 상기 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 도전성 패턴이 전기적으로 연결된 버팅 구조를 가질 수 있다.
상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되 고, 제2 게이트 절연막 패턴, 상기 전하 저장막 패턴보다 두꺼운 제2 게이트 전극, 상기 제2 게이트 전극과 전기적으로 연결되는 콘트롤 게이트 패턴이 적층되어 있는 버팅 게이트 구조의 선택 트랜지스터를 더 포함할 수 있다.
이와는 달리, 상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되고, 상기 셀 트랜지스터와 동일한 물질 및 동일한 구조를 갖는 선택 트랜지스터를 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 셀 영역 및 페리 회로 영역으로 구분되는 기판에, 상기 기판 표면으로 돌출되는 소자 분리막 패턴들을 형성한다. 상기 페리 회로 영역의 소자 분리막 패턴들 사이에 게이트 절연막 패턴 및 게이트 전극이 적층된 페리 트랜지스터들을 형성한다. 상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 터널 산화막 패턴, 상기 게이트 전극보다 낮은 높이를 갖는 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들을 형성한다.
상기 셀 영역 및 페리 회로 영역의 기판에 상기 소자 분리막 패턴을 형성하기 위한 마스크 패턴을 형성할 수 있다.
상기 페리 트랜지스터를 형성하기 전에, 상기 페리 회로 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거할 수 있다. 또한, 상기 페리 트랜지스터는 상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 내에 게이트 절연막 및 게이트 전극을 적층시켜 형성할 수 있다.
상기 셀 트랜지스터를 형성하기 전에, 상기 셀 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거할 수 있다.
상기 셀 트랜지스터를 형성하기 위하여, 상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 저면의 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 전하 저장막을 형성한다. 상기 소자 분리막 패턴 상부면에 형성된 전하 저장막을 선택적으로 제거하여 예비 전하 저장막 패턴을 형성한다. 상기 예비 전하 저장막 패턴 상에 유전막 및 콘트롤 게이트막을 형성한다. 상기 콘트롤 게이트막, 유전막 및 예비 전하 저장막 패턴을 패터닝하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성한다.
상기 전하 저장막은 물리기상증착 공정 또는 화학기상증착 공정을 통해 형성될 수 있다. 상기 전하 저장막은 고밀도 플라즈마 화학기상증착 공정을 통해 형성될 수 있다.
상기 전하 저장막은 플로팅 게이트 전극용 도전막 또는 전하 트랩막일 수 있다.
상기 전하 저장막은 10 내지 500Å의 두께로 형성할 수 있다.
상기 페리 트랜지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 더 포함할 수 있다.
상기 페리 트랜지스터를 형성하는 단계에서, 상기 셀 영역에 상기 페리 트랜지스터와 동일한 구조의 선택 트랜지스터를 함께 형성할 수 있다. 상기 선택 트랜 지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 수행할 수 있다.
본 발명의 방법에 의하면, 얇은 두께를 갖는 패턴을 기판 전 영역에 균일하게 형성할 수 있다. 특히, 본 발명의 방법에 의해 전하 저장막 패턴을 형성하는 경우, 상기 전하 저장막 패턴의 두께 차이에 의한 특성 산포가 거의 발생되지 않는다. 따라서, 상기 전하 저장막 패턴을 포함하는 비휘발성 메모리 소자의 신뢰성이 높아지게 된다.
또한, 상기 전하 저장막 패턴과 페리 회로 영역의 게이트 전극 및 선택 트랜지스터의 게이트의 두께 및 구조를 다르게 형성함으로써 동작 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 4는 본 발명의 실시예 1에 따른 패턴 형성 방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(10) 상에 몰드막 패턴(12)들을 형성한다. 상기 몰드막 패턴(12)들 사이에는 상기 기판(10) 표면 일부를 노출시키는 개구부(14)가 생성되어 있다. 구체적으로, 상기 몰드막 패턴(12)은 상부면이 기판 표면보다 높게 돌출되는 형태의 소자 분리막 패턴일 수 있다. 또는, 상기 몰드막 패턴(12)은 실리콘 산화물 및 실리콘 질화물과 같은 물질로 이루어지는 절연막 패턴일 수도 있다.
도 2를 참조하면, 상기 몰드막 패턴(12)의 상부면 및 상기 몰드막 패턴(12) 사이에 노출되어 있는 기판(10) 표면에 선택적으로 막을 증착시킴으로써 예비 박막 패턴(16)들을 형성한다.
이 때, 상기 예비 박막 패턴(16)들은 상기 기판(10) 상부 표면으로부터 돌출된 부위의 몰드막 패턴(12)의 두께보다 얇은 두께를 갖도록 형성된다. 때문에, 상기 예비 박막 패턴(16)들은 상기 개구부(14) 내부를 부분적으로 채우는 형상을 갖게된다. 구체적으로, 상기 예비 박막 패턴(16)들은 10 내지 500Å의 두께를 갖도록 형성된다. 특히, 상기 예비 박막 패턴(16)들이 10 내지 50Å의 얇은 두께를 갖는 것이 더 바람직하다. 이는, 본 실시예의 방법은 10 내지 50Å의 얇은 두께를 갖는 패턴을 형성하는 것으로 더욱 적절하기 때문이다.
통상적으로는, 상기 몰드막 패턴(12)들 및 기판의 표면 프로파일을 따라 박막을 형성한 이 후에, 상기 몰드막 패턴(12)들의 측벽(즉, 상기 개구부의 측벽)에 형성되는 박막을 제거함으로써 원하는 패턴이 형성될 수 있다. 그러나, 본 실시예에서는 상기 개구부(14)의 측벽에 막이 증착되지 않는다. 그러므로, 종래와 같이 별도의 제거 공정을 수행하지 않고, 단지 막을 증착하는 공정만 수행함으로써 상기 예비 박막 패턴(16)들을 형성할 수 있다. 이와 같이, 상기 개구부(14) 측벽에 형성된 막을 제거하는 공정이 별도로 수행되지 않기 때문에, 상기 개구부(14) 측벽에 형성된 박막이 불균일하게 제거됨으로써 예비 박막 패턴(16)들의 두께가 불균일하게 되는 등의 문제를 미연에 방지할 수 있다.
상기와 같이 몰드막 패턴(12)들의 상부면 및 상기 몰드막 패턴(12)들 사이에 노출되어 있는 기판 표면에만 선택적으로 박막을 증착하여 상기 예비 박막 패턴(16)을 형성하기 위해서는, 측벽 스텝커버러지가 양호하지 않은 증착 공정을 수행하여야 한다. 구체적으로, 상기 예비 박막 패턴(16)들은 물리기상증착 공정을 통해 형성될 수 있다. 다른 예로, 상기 예비 박막 패턴(16)들은 측벽 스텝커버러지가 양호하지 않는 조건의 화학기상증착 공정을 통해 형성될 수도 있다. 상기 화학기상증착 공정은 고밀도 플라즈마 화학기상증착 공정(HDP-CVD)을 포함한다. 상기 고밀도 플라즈마 화학기상증착 공정을 수행하여 상기 예비 박막 패턴을 형성하면, 몰드막 패턴의 상부면 및 몰드막 패턴 사이의 기판 표면에만 박막이 형성될 수 있다.
도 3을 참조하면, 상기 몰드막 패턴(12)들 및 예비 박막 패턴(16)들의 표면 프로파일을 따라 보호막(18)을 형성한다. 상기 보호막(18)은 이 후에 수행되는 연마 공정에서 연마 저지막의 역할을 한다. 또한, 이 후에 수행되는 식각 공정에서 상기 기판 상에 형성되어 있는 예비 박막 패턴(16)들을 보호하는 역할을 한다. 따라서, 상기 보호막(18)은 상기 예비 박막 패턴(16)들과의 식각 선택비가 높은 물질로 형성되는 것이 바람직하다. 도시되지는 않았지만, 공정의 단순화를 위하여 상기 보호막(18)은 형성되지 않을 수도 있다.
상기 보호막(18) 상에 상기 몰드막 패턴(12)들 사이의 개구부를 완전히 채우는 희생막(20)을 형성한다.
도 4를 참조하면, 상기 몰드막 패턴(12)들 상에 형성되어 있는 보호막(18)이 노출되도록 상기 희생막(20)을 연마한다. 상기 연마는 화학 기계적 연마 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(18)은 연마 저지막으로 기능한다.
이 후, 연마 공정에 의해 부분적으로 노출된 보호막(18)을 제거한다. 상기 보호막(18)의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다.
다음에, 상기 몰드막 패턴(12) 상에 형성되어 있는 예비 박막 패턴(16)들을 제거한다. 상기 예비 박막 패턴(16)들의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. 이 때, 상기 기판(10) 상에 형성되어 있는 예비 박막 패턴(16)은 보호막(18) 및 희생막(20)에 의해 덮혀 있으므로 전혀 제거되지 않는다. 따라서, 상기 제거 공정을 수행한 이 후 에는 상기 기판(10) 상에만 예비 박막 패턴(16)들이 남아있게 된다.
다음에, 상기 희생막(20)을 제거한다. 그 결과, 상기 예비 박막 패턴(16)들 상에 형성되어 있는 보호막(18)이 노출된다. 상기 희생막(20)이 제거되는 동안에 상기 몰드막 패턴(12)들도 일부 제거되어 상기 몰드막 패턴(12)의 두께가 다소 낮아질 수 있다. 그러나, 상기 희생막(20)을 제거한 이 후에도 상기 몰드막 패턴(12)이 완전하게 제거되지 않고 일정 두께로 남아있도록 하는 것이 바람직하다. 상기 희생막(20)의 제거는 화학 기계적 연마 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(18)은 연마 공정 또는 식각 공정 시에 상기 기판(10) 표면 상에 위치한 예비 박막 패턴(16)들을 보호한다. 즉, 상기 보호막(18)은 이 전에 수행되는 공정에 따라 연마 저지막 또는 식각 저지막으로 기능한다.
다음에, 상기 예비 박막 패턴(16)들의 상부면이 노출되도록 상기 보호막(18)을 제거한다. 상기 예비 박막 패턴(16)들의 상부면이 손상되는 것을 감소시키기 위하여, 상기 보호막(18)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다.
상기 공정을 수행하면, 상기 기판(10) 상에는 상부 표면이 노출되어 있는 박막 패턴(22)들이 형성된다. 또한, 상기 박막 패턴(22)들의 양측에는 몰드막 패턴(12)이 남아있게 된다.
상기 박막 패턴(22)들은 기판(10) 상에 위치한 예비 박막 패턴(16)들로부터 형성된다. 그런데, 상기 예비 박막 패턴(16)들을 형성하기 위한 증착 공정을 수행한 후, 상기 기판 상에 형성되어 있는 예비 박막 패턴(16)들에 대해서 식각, 연마 등과 같은 제거 공정이 전혀 수행되지 않는다. 때문에, 상기 예비 박막 패턴(16)들의 증착 두께와 완성된 상기 박막 패턴(22)들은 거의 동일한 두께를 갖게 된다. 즉, 상기 박막 패턴(22)들은 예비 박막 패턴(16)들이 증착되었을 때의 두께를 그대로 유지하게 되므로, 기판(10) 전 영역에서 균일한 두께를 갖게 된다.
설명한 것과 같이, 본 실시예에 의하면, 몰드막 패턴들 사이의 기판상에 약 50Å 정도의 얇은 두께를 갖는 박막 패턴들을 형성할 수 있다.
실시예 2
도 5 내지 도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다.
도 5를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막은 상기 기판의 표면을 산화시켜 형성할 수 있다. 상기 패드 산화막은 10 내지 100Å의 두께로 형성한다. 상기 패드 산화막은 이 후에 형성되는 실리콘 질화막이 기판과 직접적으로 접촉하는 것을 방지하기 위해 제공된다.
상기 패드 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 상기 실리콘 질화막은 후속 공정에서 소자 분리용 트렌치를 형성하기 위한 하드 마스크 패턴으로 사용된다. 그러므로, 상기 실리콘 질화막은 상기 소자 분리용 트렌치를 형성하기 위한 식각 공정을 수행하는 동안 완전히 소모되지 않도록 충분한 두께로 형성되어야 한다. 예를들어, 상기 실리콘 질화막은 3000Å 내지 5000Å 정도의 두께로 형 성할 수 있다.
상기 실리콘 질화막 상에, 사진 공정을 통해 소자 분리 영역을 선택적으로 노출하는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막 및 패드 산화막을 식각한다. 상기 사진 및 식각 공정을 수행함으로써, 패드 산화막 패턴(102) 및 실리콘 질화막 패턴(104)이 적층된 마스크 패턴 구조물(106)들을 형성한다. 이 후, 상기 포토레지스트 패턴은 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
이 때, 상기 실리콘 질화막 패턴(104)은 상부에 비해 하부가 넓은 선폭을 가질 수 있도록 측벽 경사를 갖는다. 상기 마스크 패턴 구조물(106)들은 제1 방향으로 연장되는 라인 형상을 가지며, 서로 평행하게 반복하여 배치되어 있다. 본 실시예에서, 상기 마스크 패턴 구조물(106)의 선폭 및 상기 마스크 패턴 구조물(106)들 사이의 간격은 90nm이하로 매우 좁다.
도 6을 참조하면, 상기 마스크 패턴 구조물(106)들을 식각 마스크로 사용하여 상기 마스크 패턴 구조물(106)들 사이의 기판을 식각함으로써 소자 분리용 트렌치(108)들을 형성한다. 상기 소자 분리용 트렌치(108)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.
다음에, 상기 소자 분리용 트렌치(108)들을 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 소자 분리용 트렌치(108)들의 내벽을 열산화시킬 수 있다. 상기 열산화 공정에 의해 상기 트렌치의 내벽에는 약 50Å 내지 250Å 정 도의 두께의 내벽 산화막(도시안됨)이 형성된다.
상기 소자분리용 트렌치(108)들의 내부를 완전하게 채우도록 절연막을 증착한다. 상기 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등을 들 수 있다.
이어서, 상기 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴 구조물(106)들의 상부면이 노출되도록 제거한다. 상기 공정을 수행하면, 상기 소자 분리용 트렌치(108) 내부에만 상기 절연막이 남게됨으로써 소자 분리막 패턴(110)이 형성된다. 상기 공정을 통해 완성된 소자 분리막 패턴(110)의 상부면은 기판(100) 상부 표면보다 높게 위치한다.
도 7을 참조하면, 상기 노출된 실리콘 질화막 패턴(104)들을 습식 식각 공정을 통해 제거함으로써 예비 개구부(111)를 생성시킨다. 상기 예비 개구부는 하부의 폭이 상부의 폭보다 넓은 네거티브 경사를 가지게된다.
구체적으로, 상기 노출된 실리콘 질화막 패턴(104)들을 제거하기 위하여, 우선 불산(HF) 희석액을 사용하여 실리콘 질화막 패턴(104)들 상에 형성되어 있는 산화물이나 파티클들을 세정한다. 다음에, 인산(H3PO4)을 포함하는 식각액을 사용하여 상기 실리콘 질화막 패턴(104)들을 식각한다.
도시하지는 않았지만, 상기 예비 개구부(111)를 형성하는 공정 중에 상기 소자 분리막 패턴(110)의 상부 측벽 일부를 제거하여 상기 예비 개구부(111)의 측벽 경사를 조절할 수도 있다. 구체적으로, 상기 실리콘 질화막 패턴(104)을 일부 식각한 후, 상기 소자 분리막 패턴(110)의 측벽을 일부 제거하여 개구된 부위의 경사가 수직하게 되도록 한다. 다음에, 남아있는 상기 실리콘 질화막 패턴(104)을 완전하게 제거한다.
도 8을 참조하면, 상기 예비 개구부(111)에 의해 노출된 패드 산화막 패턴(102)을 제거함으로써, 저면에 기판이 노출되는 개구부(112)를 형성한다. 상기 패드 산화막 패턴(102)을 제거하는 공정에서 기판(100)이 손상되지 않도록 하기 위하여, 상기 패드 산화막 패턴(102)은 습식 식각 공정에 의해 제거된다. 예를들어, NH4OH, H2O2 및 H2O의 혼합액(통상적으로, SC1 또는 SC2)을 사용하여 상기 패드 산화막 패턴(102)들을 제거할 수 있다.
그런데, 상기 패드 산화막 패턴(102)들을 제거하는 동안 상기 패드 산화막 패턴(102)과 동일한 실리콘 산화물로 이루어지는 소자 분리막 패턴(110)들의 측벽도 일부 제거될 수 있다.
통상적으로, 상기 패드 산화막 패턴(102)은 열산화 공정에 의해 형성된 산화물로 이루어지고, 상기 소자 분리막 패턴(110)은 화학기상증착 공정에 의해 형성된 산화물로 이루어지므로, 상기 패드 산화막 패턴을 이루는 산화물의 막질이 더욱 치밀하다. 그러므로, 동일한 습식 식각 공정을 수행하여 상기 패드 산화막 패턴 및 소자 분리막 패턴을 식각하면, 상기 패드 산화막 패턴(102)에 비해 상기 소자 분리막 패턴(110)이 더 빠르게 식각된다. 또한, 상기 소자 분리막 패턴(110)의 상부의 가장자리는 상부면 및 측면에서 동시에 식각이 이루어지므로 다른 부위에 비해 더 빠르게 식각된다.
이와같이, 상기 패드 산화막 패턴(102)이 제거될 때 소자 분리막 패턴(110)의 노출된 표면이 함께 제거됨으로써, 상기 개구부(112)의 측벽의 형상이 변화하게 된다. 따라서, 상기 패드 산화막 패턴(102)을 식각하는 공정을 조절함으로써 상기 소자 분리막 패턴(110)의 측벽 형상을 변화시킬 수 있다. 또한, 상기 소자 분리막 패턴(110)의 측벽 형상을 변화시킴에 따라 상기 소자 분리막 패턴(110) 사이에 생성되는 개구부(112)의 형상을 변화시킬 수 있다. 본 실시예에서는, 상기 패드 산화막 패턴(102)을 식각하는 조건을 조절하여 상기 개구부(112)의 측벽이 수직하게 되도록 한다.
도 9를 참조하면, 상기 소자 분리막 패턴(110)들 사이에 노출되어 있는 기판 (100)표면을 열산화시켜 터널 산화막(114)을 형성한다. 다른 예로, 상기 터널 산화막(114)은 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막으로 형성될 수 있다.
상기 소자 분리막 패턴(110)들의 상부면 및 상기 터널 산화막(114) 상에 선택적으로 도전 물질을 증착시킴으로써, 제1 예비 플로팅 게이트 패턴(116)들을 형성한다. 상기 제1 예비 플로팅 게이트 패턴(116)으로 사용될 수 있는 도전 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속 물질, 도전성 세라믹 물질 등을 들 수 있다. 본 실시예에서, 상기 제1 예비 플로팅 게이트 패턴(116)은 불순물이 도핑된 폴리실리콘으로 이루어진다.
상기 제1 예비 플로팅 게이트 패턴(116)은 상기 소자 분리막 패턴(110)이 기판 상부면으로부터 돌출된 두께보다 얇은 두께로 형성된다. 그러므로, 상기 제1 예비 플로팅 게이트 패턴(116)은 상기 개구부(112)를 부분적으로 채우는 형상을 갖게된다. 구체적으로, 상기 제1 예비 플로팅 게이트 패턴(116)의 증착 두께는 형성하고자 하는 플로팅 게이트 패턴의 두께와 동일한 것이 바람직하다. 상기 제1 예비 플로팅 게이트 패턴(116)이 10Å 보다 얇으면 플로팅 게이트 패턴에 전하를 보유하기가 어려우며, 상기 제1 예비 플로팅 게이트 패턴(116)이 500Å 보다 두꺼우면 이웃하는 셀 간의 간섭이 증가되어 바람직하지 않다. 따라서, 상기 제1 예비 플로팅 게이트 패턴(116)은 10 내지 500Å의 두께를 갖는다. 바람직하게, 상기 제1 예비 플로팅 게이트 패턴(116)은 10 내지 50Å의 두께를 갖는다.
또한, 상기 증착 공정을 수행하면, 상기 개구부(112)의 측벽에는 박막이 거의 증착되지 않는다. 그러므로, 증착 공정을 수행한 이 후에 별도의 패터닝 공정이 수행되지 않더라도 제1 예비 플로팅 게이트 패턴(116)이 형성되는 것이다. 또한, 상기 개구부(112) 측벽에 형성된 박막을 제거하는 공정이 별도로 수행되지 않으므로, 상기 개구부(112) 측벽에 형성된 박막이 불균일하게 제거됨으로써 제1 예비 플로팅 게이트 패턴(116)의 두께가 불균일하게 되는 등의 문제를 미연에 방지할 수 있다.
상기 소자 분리막 패턴(110)들의 상부면 및 상기 소자 분리막 패턴(110)들 사이에 노출되어 있는 기판(100) 표면에 선택적으로 도전 물질을 증착하기 위해서는, 측벽 스텝커버러지가 양호하지 않은 증착 공정을 통해 막을 형성하여야 한다. 구체적으로, 상기 제1 예비 플로팅 게이트 패턴(116)은 물리기상증착 공정을 통해 형성될 수 있다. 상기 물리기상증착 공정은 통상적으로 스퍼터링(sputtering)법 또는 증발(evaporation)법을 통해 수행될 수 있다. 다른 예로, 상기 제1 예비 플로팅 게이트 패턴(116)은 측벽 스텝커버러지가 양호하지 않는 조건의 화학기상증착 공정을 통해 형성될 수도 있다. 상기 화학기상증착공정은 고밀도 플라즈마 화학기상증착 공정을 포함한다.
도 10을 참조하면, 상기 소자 분리막 패턴(110)들 및 상기 제1 예비 플로팅 게이트 패턴(116)들의 표면 프로파일을 따라 보호막(118)을 형성한다. 상기 보호막(118)은 이 후에 수행되는 연마 공정에서 연마 저지막의 역할을 한다. 또한, 이 후에 수행되는 막의 제거 공정에서 상기 터널 산화막(114) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)을 보호하는 역할을 한다. 상기 보호막(118)은 상기 제1 예비 플로팅 게이트 패턴(116)과의 식각 선택비가 높은 물질을 증착시켜 형성할 수 있다. 구체적으로, 상기 보호막(118)은 실리콘 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다.
상기 보호막(118)이 10Å 보다 얇게 형성되면 하부막을 보호하기가 어렵고, 상기 보호막(118)이 100Å 보다 두껍게 형성되면 이를 제거하는 것이 용이하지 않다. 그러므로, 상기 보호막(118)은 10 내지 100Å의 두께로 형성하며, 바람직하게는 약 20Å의 두께로 형성한다.
다른 실시예로, 상기 보호막을 형성하는 공정을 생략할 수도 있다. 상기 보호막이 형성되지 않으면, 상기 제1 예비 플로팅 게이트 패턴(116)이 연마 저지막으 로써 기능하게 된다. 상기 보호막이 형성되지 않으면, 공정이 보다 단순해진다.
상기 보호막(118) 상에 상기 소자 분리막 패턴(110)들 사이의 개구부(112)를 완전히 채우는 희생막(120)을 형성한다. 상기 희생막(120)은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 희생막(120)은 중온 산화물로 형성될 수 있다.
본 실시예에서는 상기 소자 분리막 패턴(110) 사이에 생성되는 개구부(112)의 측벽이 수직 프로파일을 갖기 때문에, 상기 개구부(112) 내에 희생막(120)을 보이드 없이 형성할 수 있다. 이로인해, 후속의 상기 희생막(120)을 제거하는 공정에서 공정의 재현성을 더욱 확보할 수 있다.
도 11을 참조하면, 상기 소자 분리막 패턴(110) 상에 형성되어 있는 보호막(118)이 노출되도록 상기 희생막(120)을 연마한다. 상기 연마는 화학 기계적 연마 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(118)은 연마 저지막으로 기능한다.
도 12를 참조하면, 연마 공정에 의해 부분적으로 노출된 보호막(118)을 제거한다. 상기 보호막(118)의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다.
다음에, 상기 소자 분리막 패턴(110) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)들을 제거한다. 상기 제1 예비 플로팅 게이트 패턴(116)들의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. 이 때, 상기 터널 산화막(114) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)들은 보호막 및 희생막에 의해 덮혀 있으므로 전혀 제거되지 않는다. 따라서, 상기 제거 공정을 수행한 이 후에는 상기 터널 산화막(114) 상에만 제1 예비 플로팅 게이트 패턴(116)들이 남아있게 된다. 이하에서는, 상기 남아있는 제1 예비 플로팅 게이트 패턴(116)을 제2 예비 플로팅 게이트 패턴(122)이라 하면서 설명한다.
이 후, 상기 희생막(120)을 제거한다. 상기 희생막(120)의 제거는 화학 기계적 연마 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 상기 희생막(120)을 제거하는 동안 상기 소자 분리막 패턴(110)도 함께 제거됨으로써 상기 소자 분리막 패턴(110)의 두께가 다소 낮아지게 된다. 상기 희생막(120)을 제거하는 공정에서 상기 보호막(118)은 식각 저지막 또는 연마 저지막으로써 기능한다.
상기에서 설명한 것과 같이, 상기 제2 예비 플로팅 게이트 패턴(122) 상에만 보호막(118)이 남아있도록 상기 희생막(120), 보호막의 일부(118), 소자 분리막 패턴(110) 상에 형성된 제1 예비 플로팅 게이트 패턴(116) 및 소자 분리막 패턴(110)의 일부를 제거하는 공정을 화학기계적 연마 공정만으로 수행할 수도 있다.
도 13을 참조하면, 상기 제2 예비 플로팅 게이트 패턴(122) 상에 남아있는 보호막(118)을 제거한다. 이 때, 상기 제2 예비 플로팅 게이트 패턴(122)이 손상되는 것을 감소시키기 위하여, 상기 보호막(118)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다.
상기 공정을 수행하면, 상기 터널 산화막(114) 상에는 상부면이 노출되어 있는 제2 예비 플로팅 게이트 패턴(122)이 형성된다. 그런데, 상기 제2 예비 플로팅 게이트 패턴(122)을 형성하기 위한 별도의 패터닝 공정이 수행되지 않기 때문에, 상기 제1 예비 플로팅 게이트 패턴(116)의 증착 두께와 상기 제2 예비 플로팅 게이트 패턴(122)이 거의 동일한 두께를 갖게 된다. 그러므로, 상기 제2 예비 플로팅 게이트 패턴(122)의 두께 균일성이 더욱 양호해진다.
또한, 본 실시예에서는 상기 개구부(112)의 측벽이 수직 형상을 가지므로, 상기 개구부 내에 형성되는 제2 예비 플로팅 게이트 패턴(122)의 측벽도 수직 형상을 갖게된다. 따라서, 상기 개구부(112)의 측벽 경사가 네거티브 형상을 갖는 경우에 비하여 상기 제2 예비 플로팅 게이트 패턴(122)의 상부면이 더 넓게 형성된다. 그러므로, 상기 제2 예비 플로팅 게이트 패턴(122)과 유전막이 접촉하는 면적이 넓어지게 된다.
도 14를 참조하면, 상기 제2 예비 플로팅 게이트 패턴(122) 및 소자 분리막 패턴(110) 상에 유전막(124)을 형성한다. 상기 유전막(124)은 고유전율을 갖는 금속 산화막을 사용하거나 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 복합막을 사용하여 형성할 수 있다.
그러나, 본 실시예에서와 같이 플로팅 게이트 패턴의 두께가 얇은 경우에, 커플링율을 증가시키기 위하여 상기 유전막(124)으로써 고유전율을 갖는 금속 산화막을 사용하는 것이 더 바람직하다. 상기 금속 산화막의 예로는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 금속 유기 화학기상증착공정에 의해 형성될 수 있다.
다음에, 상기 유전막(124) 상에 콘트롤 게이트용 도전막(126)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등으로 형성될 수 있다. 구체적으로, 상기 도전막은 텅스텐, 텅스텐 실리사이드, 티타늄, 티타늄 질화물, 티타늄 실리사이드 등과 같은 물질로 형성될 수 있다. 또한, 상기 물질들은 단독으로 형성되거나 또는 2 이상이 적층될 수도 있다.
다음에, 상기 콘트롤 게이트용 도전막(126)을 패터닝하여 콘트롤 게이트 패턴을 형성한다. 상기 콘트롤 게이트 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 콘트롤 게이트 패턴 사이에 노출되어 있는 유전막(124), 제2 예비 플로팅 게이트 패턴(122) 및 터널 산화막(114)을 순차적으로 패터닝하여 터널 산화막 패턴, 유전막 패턴, 플로팅 게이트 패턴을 형성한다.
도시되지는 않았으나, 플로팅 게이트 패턴의 양측의 기판 표면 아래에 불순물을 도핑함으로써 소스/드레인 영역들을 형성한다.
상기 공정을 수행함으로써, NAND형 플래시 메모리 소자를 완성할 수 있다.
실시예 3
도 15 및 16은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다.
본 실시예는, 기판 표면 상으로 형성되는 소자 분리막 패턴의 형상을 제외하고는 도 5 내지 도 14를 참조로 설명한 실시예와 동일하다. 이하에서는 본 실시예 에 따른 비휘발성 메모리 소자의 형성 방법에 대해 간단하게 설명하고자 한다.
먼저, 도 5 및 도 6에서 설명한 것과 동일한 공정을 수행한다.
이 후, 도 15에 도시된 것과 같이, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 습식 식각 공정을 통해 제거함으로써 개구부(112)를 형성한다. 본 실시예에서는, 상기 패드 산화막 패턴을 식각하는 동안 상기 소자 분리막 패턴의 측벽 형상이 거의 변화하지 않도록 한다. 이를 위하여, 상기 패드 산화막 패턴을 식각하는 시간이 단축되어야 하므로, 상기 패드 산화막 패턴은 매우 얇게 형성되는 것이 바람직하다.
이 후, 도 8을 참조로 설명한 것과 동일한 공정을 수행하여, 도 16에 도시된 것과 같이, 터널 산화막(114) 및 제1 예비 플로팅 게이트 패턴(116)을 형성한다. 본 실시예에 의하면, 상기 개구부(112)가 네거티브 측벽 경사를 갖기 때문에 상기 증착 공정 시에 상기 개구부(112) 측벽에 박막이 증착되는 것이 구조적으로 매우 어렵다. 때문에, 상기 개구부(112) 측벽에 원하지 않는 제1 예비 플로팅 게이트 패턴(116)이 형성됨으로써 발생되는 문제를 더욱 감소시킬 수 있다.
계속하여, 도 9 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 비휘발성 메모리 소자를 완성한다.
실시예 4
도 17 및 18은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다.
본 실시예는, 플로팅 게이트 패턴 대신에 전하 트랩막 패턴이 형성되는 것과 보호막이 형성되지 않는 것을 제외하고는 실시예 1과 동일하다. 이하에서는 본 실시예에 따른 비휘발성 메모리 소자의 형성 방법에 대해 간단하게 설명하고자 한다.
먼저, 도 5 및 도 8에서 설명한 것과 동일한 공정을 수행한다.
도 17을 참조하면, 상기 소자 분리막 패턴(110) 사이에 노출된 기판 표면을 열산화시켜 터널 산화막(114)을 형성한다. 상기 소자 분리막 패턴(110)의 상부면 및 터널 산화막(114) 상에 전하 트랩막(130)을 형성한다.
상기 전하 트랩막(130)은 실리콘 질화물 또는 고유전율을 갖는 금속 산화물 등을 포함한다.
상기 전하 트랩막(130)은 상기 개구부(112)의 측벽에 증착되지 않는다. 그러므로, 상기 전하 트랩막(130)을 증착한 후에 별도의 패터닝 공정이 수행되지 않아도 된다. 상기 전하 트랩막(130)의 증착은 물리기상 증착공정 또는 화학기상 증착공정을 통해 수행된다. 상기 화학기상증착공정은 고밀도 플라즈마 화학기상증착 공정을 포함한다.
도 18을 참조하면, 상기 소자 분리막 패턴(110) 사이의 개구부(112) 내부를 채우도록 희생막(120)을 형성한다. 상기 희생막(120)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 전하 트랩막(130)이 실리콘 질화물로 이루어지는 경우, 실시예 1에서 설명한 것과 같은 보호막 형성 공정이 필요하지 않다. 이와는 달리, 상기 전하 트랩막(130)이 금속 산화물로 이루어지더라도 실시예 1에서 설명한 것과 같은 보호막 형성 공정을 수행하지 않아도 된다.
이 후, 도시되지는 않았지만, 상기 희생막(120)을 화학기계적 연마 공정을 통해 연마함으로써 상기 소자 분리막 패턴(110) 상에 형성된 전하 트랩막(130)을 노출시킨다. 이 후, 상기 노출된 전하 트랩막(130)을 제거한다. 상기 전하 트랩막(130)을 제거하는 공정은 습식 식각, 건식 식각 또는 화학기계적 연마 공정에 의해 수행될 수 있다.
상기 기판 상에 형성되어 있는 전하 트랩막(130)의 상부면이 노출되도록 상기 희생막 및 소자 분리막 패턴을 연마한다. 이로써, 상기 기판 상에 예비 전하 트랩막 패턴을 형성한다.
상기 예비 전하 트랩막 패턴 상에 유전막 및 콘트롤 게이트용 도전막을 형성하고, 이를 패터닝함으로써 콘트롤 게이트 패턴, 유전막 패턴, 전하 트랩막 패턴 및 터널 산화막 패턴을 형성한다. 상기 공정은 도 14를 참조로 설명한 것과 동일하다.
다른 실시예로써, 실시예 3의 비휘발성 메모리 소자의 형성 방법에서, 플로팅 게이트 패턴 대신에 전하 트랩막 패턴이 형성함으로써 비휘발성 메모리 소자를 형성할 수도 있다.
실시예 5
도 19는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 19를 참조하면, 셀 영역 및 페리 영역이 구분된 기판(200)이 마련된다. 상기 셀 영역 및 페리 영역의 기판(200)에 각각 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리막 패턴(210a, 210b)이 구비된다.
상기 셀 영역의 기판(200) 상에는 터널 산화막 패턴(224), 전하 저장막 패턴(226b), 유전막(230) 및 콘트롤 게이트 패턴(232)이 적층된 셀 트랜지스터(240)가 구비된다.
상기 터널 산화막 패턴(224)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다.
상기 전하 저장막 패턴(226b)은 플로팅 게이트로써 폴리실리콘과 같은 도전 물질로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(226b)은 전하 트랩 패턴으로써 실리콘 질화물 또는 금속 산화물과 같은 물질로 이루어질 수 있다.
상기 전하 저장막 패턴(226b)은 20 내지 500Å정도의 얇은 두께를 갖는다. 바람직하게, 상기 전하 저장막 패턴(226b)은 100 내지 300Å정도의 얇은 두께를 갖는다. 상기 유전막(230)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 구조를 가질 수 있다. 또는, 상기 유전막(230)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(232)은 도전성 물질로 이루어질 수 있다.
또한, 상기 셀 영역의 기판(200)에서 셀 트랜지스터들 양측에 상기 셀 트랜지스터와 직렬 연결되는 선택 트랜지스터(도시안됨)가 구비된다. 상기 선택 트랜지스터는 상기 셀 트랜지스터(240)와 동일한 적층 구조를 갖는다. 즉, 상기 선택 트 랜지스터는 게이트가 버팅 구조를 갖지 않는다. 다만, 상기 선택 트랜지스터의 게이트 구조물은 상기 셀 트랜지스터의 게이트 구조물에 비해 다소 넓은 선폭을 갖는다.
상기 페리 영역의 기판(200) 상에는 게이트 절연막(216), 게이트 패턴(218) 및 소오스/드레인 영역을 포함하는 페리 트랜지스터가 구비된다. 상기 게이트 패턴(218)은 폴리실리콘, 금속 물질, 금속실리사이드 물질과 같은 도전성 물질로 이루어진다. 상기 게이트 패턴(218)은 상기 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 도전물질로 이루어질 수도 있다. 이와는 달리, 상기 게이트 패턴(218)은 상기 셀 트랜지스터의 콘트롤 게이트 패턴과는 다른 도전물질로 이루어질 수도 있다.
상기 페리 영역의 게이트 패턴(218)은 저저항이 요구된다. 때문에, 상기 게이트 패턴(218)은 상기 전하 저장막 패턴(226b)보다 더 두껍다. 상기 게이트 패턴(218)은 상기 전하 저장막 패턴(226b)에 비해 100Å이상 더 두꺼운 것이 바람직하다.
상기 페리 트랜지스터의 게이트 전극(218)은 상부에는 상기 셀 트랜지스터의 콘트롤 게이트 패턴(232)과 동일한 물질로 이루어진 도전성 패턴(234)이 전기적으로 연결되어 있는 버팅 구조로 되어 있다. 즉, 상기 게이트 전극 상부에는 셀 트랜지스터의 유전막과 동일한 물질과 상기 유전막을 관통하는 도전성 패턴(234)이 구비된다.
도시하지는 않았지만, 다른 실시예로, 상기 페리 트랜지스터의 게이트가 버팅 구조를 갖지 않을 수도 있다. 이 경우에는, 상기 페리 트랜지스터의 게이트 전 극 상부에 상기 도전성 패턴이 구비되지 않는다.
도 20 내지 도 28은 도 19에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 도 29는 도 28에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단하였을 때 보여지는 단면도이다.
도 20을 참조하면, 기판 표면을 셀 영역 및 페리 회로 영역으로 구분한다. 상기 기판은 실리콘과 같은 반도체 물질로 이루어질 수 있다.
상기 기판(200) 상에 패드 산화막 패턴(202) 및 실리콘 질화막 패턴(204)으로 이루어지는 제1 및 제2 마스크 패턴 구조물(206a, 206b)을 형성한다. 상기 셀 영역에 형성된 제1 마스크 패턴 구조물(206a)들은 패턴의 폭 및 패턴 간격이 매우 조밀하며 규칙적으로 형성된다. 또한, 상기 제1 마스크 패턴 구조물(206a)은 라인 형상을 갖는다. 이에 비해, 상기 페리 회로 영역에 형성된 제2 마스크 패턴 구조물(206b)들은 패턴의 폭 및 패턴 간격이 상대적으로 넓다.
상기 제1 및 제2 마스크 패턴 구조물들(206a, 206b)을 식각 마스크로 사용하여 상기 제1 및 제2 마스크 패턴 구조물들(206a, 206b) 사이의 기판을 식각함으로써 소자 분리용 트렌치(208)들을 형성한다. 이 후, 상기 소자 분리용 트렌치(208) 표면에 내벽 산화막(도시안됨)을 형성할 수 있다.
상기 소자 분리용 트렌치(208)들의 내부를 완전하게 채우도록 절연막을 증착한다. 이어서, 상기 제1 및 제2 마스크 패턴 구조물(206a, 206b)의 상부면이 노출되도록 상기 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 소자 분리 용 트렌치(208) 내부에만 상기 절연막이 남게됨으로써 상기 셀 영역 및 페리 회로 영역의 기판에 각각 제1 및 제2 소자 분리막 패턴(210a, 210b)이 형성된다. 도시된 것과 같이, 상기 제1 소자 분리막 패턴(210a)은 좁은 선폭을 갖게 되고, 상기 제2 소자 분리막 패턴(210b)은 상대적으로 넓은 선폭을 갖게 된다.
도 21을 참조하면, 상기 실리콘 질화막 패턴(204), 제1 소자 분리막 패턴(210a) 및 제2 소자 분리막 패턴(210b) 상에 제1 마스크막(도시안됨)을 증착한다. 상기 제1 마스크막은 상기 제1 및 제2 소자 분리막 패턴(210a, 210b)과 같이 실리콘 산화물로 형성되는 것이 바람직하다. 상기 제1 마스크막은 화학기상증착법에 의해 형성할 수 있다. 예를들어, 상기 제1 마스크막은 플라즈마 강화 화학기상증착법에 의해 형성된 실리콘 산화물일 수 있다.
이 후, 상기 제1 마스크막 상에 포토레지스트를 코팅하고 패터닝함으로써 상기 셀 영역에 위치하는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)을 덮는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크막을 식각함으로써 제1 마스크 패턴(212)을 형성한다. 상기 제1 마스크 패턴(212)은 상기 셀 영역 전체를 덮도록 형성된다.
상기 제1 마스크 패턴(212)을 형성한 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 페리 회로 영역에 위치하는 실리콘 질화막 패턴(204) 및 제2 소자 분리막 패턴(210b)이 노출된다.
본 실시예에서는, 상기 제1 마스크 패턴(212)을 실리콘 산화물로 형성하였지 만, 별도로 제1 마스크 패턴(212)을 형성하지 않고 포토레지스트 패턴을 식각 마스크로 사용함으로써 후속의 식각 공정이 진행될 수도 있다.
도 22를 참조하면, 상기 제1 마스크 패턴(212)을 사용하여 상기 페리 회로 영역에 노출된 실리콘 질화막 패턴(204)을 선택적으로 식각한다. 상기 실리콘 질화막 패턴(204)을 제거할 때 기판 손상을 감소시키기 위하여, 상기 실리콘 질화막 패턴(204)은 습식 식각 공정을 통해 제거되는 것이 바람직하다.
계속하여, 상기 실리콘 질화막 패턴(204) 아래에 위치하는 패드 산화막 패턴(202)을 제거한다. 상기와 같이, 패드 산화막 패턴(202) 및 실리콘 질화막 패턴(204)이 제거된 부위에는 제1 개구부(214)가 생성된다. 상기 제1 개구부(214)는 상기 페리 회로 영역에 형성되는 트랜지스터의 게이트 형성 부위가 된다.
여기서, 상기 제1 개구부의 깊이는 페리 트랜지스터의 게이트 두께를 정의한다. 즉, 상기 실리콘 질화막 패턴의 증착 두께에 따라 상기 제1 개구부의 깊이를 조절함으로써 상기 페리 트랜지스터의 게이트 두께를 조절할 수 있다.
도 23을 참조하면, 상기 제1 개구부(214) 저면에 노출된 기판을 열산화시켜 게이트 절연막(216)을 형성한다.
다음에, 상기 제1 개구부(214) 내부를 채우도록 도전막을 증착한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 사용할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다.
상기 도전막을 증착한 후, 상기 제2 소자 분리막 패턴(210b)의 상부면이 노출되도록 상기 도전막을 연마함으로써 페리 회로 영역에 게이트 패턴(218)을 형성 한다.
상기 연마 공정을 통해, 상기 셀 영역에 남아있는 제1 마스크 패턴(212)도 함께 제거된다. 따라서, 도시된 것과 같이, 상기 셀 영역에는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)이 노출되고, 상기 페리 회로 영역에는 게이트 패턴(218) 및 제2 소자 분리막 패턴(210b)이 노출된다.
도 24를 참조하면, 상기 실리콘 질화막 패턴(204), 게이트 패턴(218), 제1 소자 분리막 패턴(210a) 및 제2 소자 분리막 패턴(210b) 상에 제2 마스크막(도시안됨)을 증착한다. 상기 제2 마스크막은 상기 제1 및 제2 소자 분리막과 같이 실리콘 산화물로 형성되는 것이 바람직하다. 이 후, 상기 제2 마스크막 상에 포토레지스트를 코팅하고 패터닝함으로써 상기 페리 영역에 위치하는 게이트 패턴(218) 및 제2 소자 분리막 패턴(210b)을 덮는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막을 식각함으로써 페리 회로 영역을 덮는 제2 마스크 패턴(220)을 형성한다.
상기 제2 마스크 패턴(220)을 형성한 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 셀 영역에 위치하는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)이 노출된다.
본 실시예에서는, 상기 제2 마스크 패턴(220)을 실리콘 산화물로 형성하였지만, 별도로 제2 마스크 패턴(220)을 형성하지 않고 포토레지스트 패턴을 식각 마스크로 사용함으로써 후속의 식각 공정이 진행될 수도 있다.
도 25를 참조하면, 노출된 상기 실리콘 질화막 패턴(204)을 식각한다. 상기 식각은 습식 식각 공정을 통해 수행되는 것이 바람직하다. 이 후, 노출된 패드 산화막 패턴(202)을 제거함으로써 상기 셀 영역에 제2 개구부들(222)을 형성한다. 상기 제2 개구부(222) 저면에는 기판(200) 표면이 노출된다.
도 26을 참조하면, 상기 제1 소자 분리막 패턴(210a) 사이의 기판(200) 표면에 터널 산화막(224)을 형성한다. 상기 터널 산화막(224), 제1 및 제2 소자 분리막 패턴(210a, 210b) 및 게이트 패턴(218) 상에 전하 저장막(226)을 형성한다.
상기 전하 저장막(226)은 상기 제2 개구부(222) 내부를 완전히 채우지 않고, 상기 제2 개구부(222) 저면부에만 선택적으로 형성되도록 한다. 즉, 상기 전하 저장막(226)은 측벽 스탭커버러지가 우수하지 않아서 측벽에는 막이 거의 증착되지 않고 평탄면에 막이 주로 증착되는 증착 공정을 통해 형성될 수 있다. 예를들어, 상기 전하 저장막(226)은 물리기상증착공정 또는 고밀도 플라즈마 화학기상증착 공정 등을 통해 형성될 수 있다.
상기 전하 저장막(226)은 20 내지 500Å정도의 얇은 두께를 갖도록 형성하는 것이 바람직하다. 보다 바람직하게, 상기 전하 저장막(226)은 50 내지 300 Å정도의 얇은 두께로 형성된다.
또한, 상기 전하 저장막(226)은 상기 게이트 패턴(218)에 비하여 100Å이상 얇은 두께로 형성된다. 때문에, 상기 게이트 패턴은 후속 공정에서 형성되는 전하 저장막보다 100Å이상 두껍게 형성된다.
상기 전하 저장막(226)은 폴리실리콘, 금속 및 금속 실리사이드와 같은 도전 물질로 이루어질 수 있다. 이와는 달리, 상기 전하 저장막(226)은 실리콘 질화막 또는 금속 산화막과 같은 절연 물질로 이루어질 수 있다. 상기 전하 저장막(226)이 실리콘 질화막 또는 금속 산화막으로 이루어지는 경우, 완성되는 비휘발성 메모리 소자는 전하 트랩형 트랜지스터를 갖는 메모리 소자가 된다.
도 27을 참조하면, 상기 제2 개구부(222) 내부를 채우도록 희생막(228)을 형성한다. 상기 희생막(228)은 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 상기 희생막(228)을 화학기계적 연마 공정을 통해 연마한다. 상기 희생막(228)을 연마하면, 상기 제1 및 제2 소자 분리막 패턴(210a, 210b)과 상기 게이트 패턴(218) 상에 위치하는 전하 저장막(226)이 노출된다. 이 후, 상기 노출된 전하 저장막(226)을 제거한다. 상기 제거는 화학기계적 연마 또는 전면 식각 공정을 통해 수행될 수 있다. 상기 제거 공정을 수행하면, 상기 터널 산화막(224) 상에만 예비 전하 저장막 패턴(226a)이 남아있게 된다.
도 28 및 도 29를 참조하면, 상기 희생막(228) 및 제1 소자 분리막 패턴(210a)을 화학기계적 연마 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 터널 산화막(224) 상의 예비 전하 저장막 패턴(226a)이 노출된다. 이 때, 상기 페리 회로 영역에 노출되어 있는 게이트 패턴(218)은 거의 제거되지 않도록 한다.
구체적으로, 상기 공정을 통해 셀 영역에는 20 내지 500Å의 두께의 얇은 예비 전하 저장막 패턴(226a)이 형성된다. 즉, 상기 예비 전하 저장막 패턴(226a)은 상기 페리 회로 영역의 게이트 패턴(218)에 비해 더 얇은 두께를 갖는다.
이 후, 상기 노출된 예비 전하 저장막 패턴(226a), 소자 분리막 패턴(210a, 210b) 및 게이트 패턴(218) 상에 유전막을 형성한다. 이 후, 상기 유전막의 일부분 을 식각함으로써 상기 페리 트랜지스터의 게이트 패턴(218) 상부면을 노출시킨다.
다음에, 상기 유전막 상에 콘트롤 게이트 전극막을 형성하고, 상기 콘트롤 게이트 전극막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 패터닝한다.
상기 공정을 수행하면, 상기 셀 영역에는 터널 산화막 패턴(224), 전하 저장막 패턴(226b), 블록킹 유전막 패턴(230) 및 콘트롤 게이트 패턴(232)이 적층된 셀 트랜지스터(240)들이 완성된다. 다른 방향을 절단된 단면도인 도 29를 참조하면, 상기 패터닝 공정을 통해 상기 셀 트랜지스터(240) 가장자리에 상기 셀 트랜지스터(240)와 동일한 적층 구조를 갖는 선택 트랜지스터(242)가 형성된다. 또한, 상기 페리 회로 영역에는 상기 게이트 패턴(218) 상에 상기 게이트 패턴(218)과 전기적으로 연결되는 도전성 패턴(234)이 형성된다. 이로써, 상기 페리 회로 영역에는 버팅 구조를 갖는 게이트가 완성된다.
상기와 같이, 페리 트랜지스터의 게이트가 버팅 구조를 가짐으로써 게이트의 저항을 감소시킬 수 있다.
한편, 상기 페리 트랜지스터의 게이트 패턴(218)이 상기 셀 트랜지스터의 전하 저장막 패턴(226b)과 같이 얇은 두께를 갖는 경우에는 식각 마진이 확보되지 않기 때문에 버팅 구조를 형성시키기가 어렵다. 즉, 상기 페리 트랜지스터의 게이트 패턴이 전하 저장막 패턴과 같이 30 내지 500Å 정도의 얇은 두께를 갖는 경우에는, 상기 버팅 공정을 수행하기 위하여 상기 유전막(230)의 일부를 제거하는 공정에서 과도하게 하부의 게이트 패턴(218)이 제거될 수 있다. 이 경우, 하부의 게이트 패턴(218)이 거의 남아있지 않게되어 불량이 발생하게 된다. 때문에, 상기 게이 트 패턴(218)의 두께가 얇을 경우에는 버팅 구조의 게이트를 형성하기가 어려운 것이다.
그러나, 본 실시예에서는 상기 페리 트랜지스터의 게이트 패턴(218)이 상기 전하 저장막 패턴(226b)보다 더 두껍게 형성되어 있다. 또한, 상기 소자 분리막 패턴 사이의 개구부 깊이에 따라, 상기 전하 저장막 패턴과 상관없이 게이트 패턴의 두께를 용이하게 조절할 수 있다. 때문에, 상기 버팅 공정 시에 충분한 식각 마진을 가질 수 있다.
다른 실시예로, 상기 패터닝 공정에서 상기 페리 회로 영역에 형성되어 있는 유전막 및 콘트롤 게이트 전극막을 제거할 수 있다. 이 경우에는, 상기 페리 트랜지스터는 게이트 절연막 및 게이트 패턴만이 적층됨으로써 게이트가 버팅 구조를 갖지 않게 된다.
또는, 상기 페리 회로 영역에서 상기 게이트 패턴과 콘트롤 게이트 전극막이 연결되지 않은 상태로 적층시킬 수도 있다.
실시예 7
도 30은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 31은 도 30에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단한 단면도이다.
도 30 및 31을 참조하면, 셀 영역 및 페리 영역이 구분된 기판(200)이 마련된다. 상기 셀 영역 및 페리 영역의 기판(200)에 각각 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리막 패턴(210a, 210b)이 구비된다.
상기 셀 영역의 기판(200) 상에 터널 산화막 패턴(260), 전하 저장막 패턴(262a), 유전막(264) 및 콘트롤 게이트 패턴(266)이 적층된 셀 트랜지스터들이 구비된다. 또한, 상기 셀 영역의 기판(200) 상에는 게이트 절연막 패턴(254) 및 제1 게이트 전극(258)이 적층된다. 상기 셀 트랜지스터들이 직렬로 연결되며, 직렬로 연결되어 있는 셀 트랜지스터의 가장자리에 선택 트랜지스터가 구비된다.
상기 셀 트랜지스터에 포함되는 터널 산화막 패턴(260)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다. 상기 전하 저장막 패턴(262a)은 플로팅 게이트로써 폴리실리콘과 같은 도전 물질로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(262a)은 전하 트랩 패턴으로써 실리콘 질화물 또는 금속 산화물과 같은 물질로 이루어질 수 있다. 상기 전하 저장막 패턴(262a)은 20 내지 500Å정도의 얇은 두께를 갖는다. 바람직하게, 상기 전하 저장막 패턴(262a)은 100 내지 300Å정도의 얇은 두께를 갖는다.
상기 유전막(264)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 구조를 가질 수 있다. 또는, 상기 유전막(264)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(266)은 도전성 물질로 이루어질 수 있다.
상기 선택 트랜지스터에 포함되는 게이트 절연막(254)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다. 상기 제1 게이트 패턴(258)은 폴리실리콘, 금속, 금속 실리사이드와 같은 도전 물질로 이루어질 수 있다. 이들은 단독 또는 적층된 형상을 가질 수 있다. 상기 제1 게이트 패턴(258)은 상기 셀 트랜지스터의 전하 저장막 패턴(262a)의 선폭보다 넓은 선폭을 가지며, 상기 전하 저장막 패턴(262a)보다 두껍다. 바람직하게는, 상기 제1 게이트 패턴(258)은 상기 전하 저장막 패턴(262a)에 비해 100Å이상 더 두껍다.
또한, 상기 제1 게이트 패턴(258) 상에는 상기 유전막 및 콘트롤 게이트 패턴과 동일한 물질로써 유전막 패턴(264) 및 도전성 패턴(266)이 적층되며, 상기 도전성 패턴(266)과 제1 게이트 패턴(258)이 서로 연결된 형상을 갖는다. 즉, 상기 선택 트랜지스터의 게이트는 버팅 구조를 갖는다.
상기 페리 영역의 기판 상에는 게이트 절연막(254), 제2 게이트 패턴(256) 및 소오스/드레인 영역을 포함하는 페리 회로용 트랜지스터가 구비된다. 상기 제2 게이트 패턴(256)은 폴리실리콘과 같은 도전성 물질로 이루어진다. 상기 제2 게이트 패턴(256)은 상기 전하 저장막 패턴(262a)보다 더 두껍다. 바람직하게는, 상기 제2 게이트 패턴(256)은 상기 전하 저장막 패턴(262a)에 비해 100Å이상 더 두껍다. 또한, 상기 제1 및 제2 게이트 패턴(258.256)은 동일한 도전 물질로 이루어질 수 있다.
상기 제2 게이트 패턴(256) 상에는 상기 콘트롤 게이트 패턴과 동일한 물질로 이루어진 도전성 패턴(234)이 전기적으로 연결된다. 상기 제2 게이트 패턴 및 도전성 패턴 사이에는 유전막이 개재된다. 즉, 상기 패리 트랜지스터의 게이트는 버팅 구조를 갖는다.
그러나, 도시되지는 않았지만, 상기 제2 게이트 패턴(256) 상에는 상기 유전 막 및 콘트롤 게이트 패턴과 동일한 물질로써 유전막 패턴 및 도전성 패턴(234)이 적층되며, 상기 도전성 패턴(234)과 제2 게이트 패턴(256)이 서로 연결되지 않는 형상을 가질 수도 있다. 즉, 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖지 않을 수도 있다.
도 32 내지 도 34는 도 30 및 31에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다.
도 32를 참조하면, 기판(200) 표면을 셀 영역 및 페리 회로 영역으로 구분한다. 상기 기판(200)은 실리콘과 같은 반도체 물질로 이루어질 수 있다.
상기 실시예 5에서 설명한 것과 동일한 방법으로, 상기 셀 영역 및 페리 회로 영역의 기판(200)에 제1 및 제2 마스크 패턴 구조물을 형성하고, 상기 제1 및 제2 마스크 패턴 구조물들을 식각 마스크로 사용하여 기판을 식각함으로써 트렌치(208)들을 형성한다. 이 후, 상기 트렌치(208)들 내에 절연막을 증착하고 연마함으로써 상기 셀 영역에 제1 소자 분리막 패턴(210a)을 형성하고, 상기 페리 회로 영역에 제2 소자 분리막 패턴(210b)을 형성한다.
다음에, 상기 셀 영역에서 선택 트랜지스터의 게이트 전극이 형성될 부위와 상기 페리 회로 영역을 선택적으로 노출시키는 제1 마스크 패턴(250)을 형성한다. 상기 제1 마스크 패턴(250)은 실리콘 산화물로 이루어진 하드 마스크일 수 있다. 또는, 상기 제1 마스크 패턴(250)은 포토레지스트 패턴일 수도 있다.
이 후, 상기 제1 마스크 패턴(250)을 이용하여 상기 선택 트랜지스터의 게이 트 전극이 형성될 부위의 제1 마스크 패턴 구조물(206a) 일부와, 상기 페리 회로 영역의 제2 마스크 패턴 구조물을 제거한다. 상기 식각 공정을 수행함으로써 제1 개구부(252)를 형성한다.
도 33을 참조하면, 상기 제1 개구부(252) 저면에 노출된 기판(200)을 열산화시켜 게이트 절연막(254)을 형성한다. 이 후, 상기 제1 개구부(252) 내부를 채우도록 도전막을 증착한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 사용할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다.
상기 도전막을 증착한 후, 상기 제2 소자 분리막 패턴(210b)의 상부면이 노출되도록 상기 도전막을 연마함으로써 상기 셀 영역에 선택 트랜지스터의 제1 게이트 패턴(258)과 상기 페리 회로 영역에 제2 게이트 패턴(256)을 각각 형성한다. 상기 연마 공정을 수행하면서 상기 제1 마스크 패턴(250)도 함께 제거된다.
도 34를 참조하면, 상기 페리 회로 영역 전체와 셀 영역의 선택 트랜지스터 형성 부위를 덮는 제2 마스크 패턴(도시안됨)을 형성한다. 상기 공정에 의해, 상기 셀 영역에 위치하는 제1 마스크 패턴 구조물(206a) 및 제1 소자 분리막 패턴(210a)이 노출된다.
노출된 상기 제1 마스크 패턴 구조물(206a)을 선택적으로 식각함으로써 셀 영역에 제2 개구부(도시안됨)들을 형성한다. 상기 식각은 습식 식각 공정을 통해 수행되는 것이 바람직하다.
이 후, 상기 제2 개구부 내부에 상기 터널 산화막(260) 및 예비 전하 저장막 패턴(262)을 형성한다. 상기 터널 산화막(260) 및 예비 전하 저장막 패턴(262)을 형성하는 공정은 도 25 및 도 26을 참조로 설명한 것과 동일하다.
이후, 상기 예비 전하 저장막 패턴(262)의 상부면이 노출되도록 계속하여 희생막 및 제1 소자 분리막 패턴(210a)을 연마한다.
따라서, 셀 영역에는 20 내지 500Å의 두께의 얇은 예비 전하 저장막 패턴(262)이 형성되고, 상기 셀 영역에서 선택 트랜지스터가 형성될 부위와 페리 회로 영역에는 상기 예비 전하 저장막 패턴(262)보다 두꺼운 제1 및 제2 게이트 패턴(258, 256)이 형성된다. 이 때, 상기 예비 전하 저장막 패턴(262)은 폴리실리콘과 같은 도전성 물질일 수 있다. 또는, 상기 예비 전하 저장막 패턴(262)은 실리콘 질화물 또는 금속 산화물일 수도 있다.
다음에, 도 30 및 31에 도시된 것과 같이, 상기 예비 전하 저장막 패턴(262), 소자 분리막 패턴, 제1 및 제2 게이트 패턴 상에 유전막을 형성한다. 그리고, 사진 식각 공정을 통해 상기 페리 회로 영역에 형성된 유전막 및 상기 제1 게이트 패턴 상에 형성된 유전막을 선택적으로 제거한다.
이 후, 상기 유전막 상에 콘트롤 게이트 전극막을 형성하고, 상기 콘트롤 게이트 전극막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 패터닝함으로써, 터널 산화막 패턴(260), 전하 저장막 패턴(262a), 유전막 패턴(264) 및 콘트롤 게이트 패턴(266)을 갖는 셀 트랜지스터를 완성한다. 그리고, 상기 패터닝 공정을 통해 제1 게이트 패턴(258) 및 콘트롤 게이트 패턴(266)이 서로 연결된 버팅 구조의 게이트를 갖는 선택 트랜지스터가 형성된다.
또한, 상기 패터닝 공정에서, 상기 제2 게이트 패턴(256) 상에 형성되어 있 는 게이트 전극막 및 유전막을 패터닝함으로써 상기 제2 게이트 패턴(256) 상에 상기 콘트롤 게이트 패턴과 동일한 물질로 이루어지는 도전성 패턴(234)을 형성한다. 즉, 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖게된다.
다른 실시예로, 상기 페리 회로 영역의 제2 게이트 패턴 상에 형성된 유전막 및 게이트 전극막을 완전히 제거할 수도 있다. 이와는 달리, 상기 유전막 및 게이트 전극막을 제거하지 않고 남겨둘 수도 있다. 이 경우에 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖지 않는다.
상술한 바와 같이 본 발명에 따르면, 얇은 두께를 갖는 박막 패턴을 기판 전 영역에 균일하게 형성할 수 있다. 따라서, 상기 박막 패턴은 비휘발성 메모리 소자의 전하 저장막 패턴을 형성하는데 이용될 수 있다. 특히, 플로팅 게이트 또는 전하 트랩형 게이트를 포함하는 비휘발성 메모리 소자의 제조에 이용하는 경우, 동작 특성의 산포가 거의 발생되지 않고 높은 신뢰성을 갖는 비휘발성 메모리 소자를 제조할 수 있다. 또한, 고집적도를 갖는 비휘발성 메모리 소자의 제조에 이용될 수 있다.
도 1 내지 도 4는 본 발명의 실시예 1에 따른 패턴 형성 방법을 나타내는 단면도들이다.
도 5 내지 도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다.
도 15 및 16은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다.
도 17 및 18은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다.
도 19는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 20 내지 도 28은 도 19에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다.
도 29는 도 28에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단하였을 때 보여지는 단면도이다.
도 30은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 31은 도 30에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단한 단면도이다.
도 32 내지 도 34는 본 발명의 도 30 및 31에 도시된 비휘발성 메모리 소자 의 형성 방법을 나타내는 단면도들이다.

Claims (37)

  1. 기판 상에 몰드막 패턴을 형성하는 단계;
    상기 몰드막 패턴의 상부면 및 상기 몰드막 패턴 사이의 기판 표면에 선택적으로 예비 박막 패턴을 형성하는 단계; 및
    상기 몰드막 패턴 상부면에 형성된 예비 박막 패턴을 선택적으로 제거하여 상기 기판 상에 박막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  2. 제1항에 있어서, 상기 예비 박막 패턴은 물리기상 증착 공정 또는 화학기상 증착 공정을 통해 형성되는 것을 특징으로 하는 패턴 형성 방법.
  3. 제2항에 있어서, 상기 예비 박막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성되는 것을 특징으로 하는 패턴 형성 방법.
  4. 제1항에 있어서, 상기 예비 박막 패턴은 상기 몰드막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성되는 것을 특징으로 하는 패턴 형성 방법.
  5. 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 생성시키는 단계;
    상기 기판의 상부 표면을 노출시키는 개구부가 생성되도록, 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성하는 단계;
    상기 기판 표면 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 예비 전하 저장막 패턴을 형성하는 단계; 및
    상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  6. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 화학기상증착 공정을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  7. 제6항에 있어서, 상기 예비 전하 저장막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성되는 것을 특징으로 하는 전하 저장막 패턴 형성 방법.
  8. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 금속 및 금속실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  9. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 실리콘 질화물 또는 금속 산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  10. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 상기 소자 분리막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  11. 제5항에 있어서, 상기 전하 저장막 패턴은 20Å 에서 500Å의 범위 내의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  12. 제5항에 있어서, 상기 예비 전하 저장막 패턴을 형성한 이 후에,
    상기 예비 전하 저장막 패턴의 상부 표면 및 상기 소자 분리막 패턴의 측벽의 프로파일을 따라 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  13. 제12항에 있어서, 상기 전하 저장막 패턴을 형성하는 단계는,
    상기 보호막 상에 상기 소자 분리막 패턴 사이의 개구된 부위를 매립하는 희 생막을 형성하는 단계;
    상기 소자 분리막 패턴 상부 표면에 위치하는 보호막이 노출되도록 상기 희생막을 연마하는 단계;
    상기 소자 분리막 패턴 상에 위치하는 보호막 및 상기 보호막 하부의 예비 전하 저장막 패턴을 제거하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 기판 상에 위치한 예비 전하 저장막 패턴의 상부 표면이 노출되도록, 남아있는 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  14. 제13항에 있어서, 상기 희생막의 제거는 건식 식각 공정 또는 화학기계적 연마 공정을 통해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  15. 제13항에 있어서, 상기 보호막의 제거는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  16. 제5항에 있어서, 상기 소자 분리막 패턴에 의해 생성되는 개구부는 상기 기판 표면이 노출되고 하부폭에 비해 상부폭이 좁고 측벽이 네거티브 경사를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  17. 제16항에 있어서, 상기 네거티브 경사를 갖는 개구부를 형성한 이 후에, 상기 소자 분리막 패턴의 측벽 일부를 제거하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  18. 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴 사이의 기판 표면 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 제1 예비 전하 저장막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴 상부면에 형성된 제1 예비 전하 저장막 패턴을 선택적으로 제거하여 제2 예비 전하 저장막 패턴을 형성하는 단계;
    상기 제2 예비 전하 저장막 패턴 및 소자 분리막 패턴 상에 유전막 및 콘트롤 게이트막을 형성하는 단계; 및
    상기 콘트롤 게이트막, 유전막 및 제2 예비 전하 저장막 패턴의 일부를 순차적으로 식각하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제18항에 있어서, 상기 제1 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 고밀도 플라즈마 화학기상 증착공정을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제18항에 있어서, 상기 제1 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 실리콘 질화물 및 금속 산화물로 이루어지는 군에서 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.
  21. 셀 영역 및 페리 회로 영역으로 구분되는 기판;
    상기 기판에서 액티브 영역 및 소자 분리 영역을 구분하고, 기판 표면 상으로 돌출되는 소자 분리막 패턴들;
    상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 위치하고, 터널 산화막 패턴, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들; 및
    상기 페리 영역의 기판에 형성된 소자 분리막 패턴 사이에 위치하고, 게이트 절연막 패턴 및 상기 전하 저장막 패턴보다 두꺼운 게이트 전극이 적층된 페리 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제21항에 있어서, 상기 페리 트랜지스터의 게이트 전극은 상부에 상기 셀 트 랜지스터의 콘트롤 게이트 패턴과 동일한 도전성 패턴이 전기적으로 연결되어 있는 버팅 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  23. 제21항에 있어서, 상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되고, 제2 게이트 절연막 패턴, 상기 전하 저장막 패턴보다 두꺼운 제2 게이트 전극, 상기 제2 게이트 전극과 전기적으로 연결되는 콘트롤 게이트 패턴이 적층되어 있는 버팅 게이트 구조의 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제21항에 있어서, 상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되고, 상기 셀 트랜지스터와 동일한 물질 및 동일한 구조를 갖는 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 셀 영역 및 페리 회로 영역으로 구분되는 기판에, 상기 기판 표면으로 돌출되는 소자 분리막 패턴들을 형성하는 단계;
    상기 페리 회로 영역의 소자 분리막 패턴들 사이에 게이트 절연막 패턴 및 게이트 전극이 적층된 페리 트랜지스터들을 형성하는 단계; 및
    상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 터널 산화막 패턴, 상기 게이트 전극보다 낮은 높이를 갖는 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들을 형성하는 단계를 포함하는 것을 특 징으로 하는 비휘발성 메모리 소자의 제조 방법.
  26. 제25항에 있어서, 상기 셀 영역 및 페리 회로 영역의 기판에 상기 소자 분리막 패턴을 형성하기 위한 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  27. 제26항에 있어서, 상기 페리 트랜지스터를 형성하기 전에, 상기 페리 회로 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제27항에 있어서, 상기 페리 트랜지스터는 상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 내에 게이트 절연막 및 게이트 전극을 적층시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 제26항에 있어서, 상기 셀 트랜지스터를 형성하기 전에, 상기 셀 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 제29항에 있어서, 상기 셀 트랜지스터는,
    상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 저면의 기판 표 면 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 전하 저장막을 형성하는 단계;
    상기 소자 분리막 패턴 상부면에 형성된 전하 저장막을 선택적으로 제거하여 예비 전하 저장막 패턴을 형성하는 단계;
    상기 예비 전하 저장막 패턴 상에 유전막 및 콘트롤 게이트막을 형성하는 단계; 및
    상기 콘트롤 게이트막, 유전막 및 예비 전하 저장막 패턴을 패터닝하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  31. 제30항에 있어서, 상기 전하 저장막은 물리기상증착 공정 또는 화학기상증착 공정을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  32. 제30항에 있어서, 상기 전하 저장막은 고밀도 플라즈마 화학기상증착 공정을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  33. 제30항에 있어서, 상기 전하 저장막은 플로팅 게이트 전극용 도전막 또는 전하 트랩막인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  34. 제30항에 있어서, 상기 전하 저장막은 10 내지 500Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  35. 제25항에 있어서, 상기 페리 트랜지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  36. 제25항에 있어서, 상기 페리 트랜지스터를 형성하는 단계에서, 상기 셀 영역에 상기 페리 트랜지스터와 동일한 구조의 선택 트랜지스터를 함께 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  37. 제36항에 있어서, 상기 선택 트랜지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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