CN114078954B - 存储器结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种存储器结构及其形成方法，所述存储器结构包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；介质层，位于所述衬底层的第二表面上；焊垫，位于所述焊垫区域上的介质层表面；隔离结构，贯穿所述衬底层，且位于所述焊垫下方的衬底层被所述隔离结构包围，以用于隔离所述焊垫下方的衬底层与所述隔离结构外围的衬底层。本发明的存储器结构中焊垫与衬底层之间的寄生电容被减小，有利于提高存储器性能。

Description

存储器结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储整列结构上方，将CMOS电路和存储阵列电路连接在一起；然后再将存储阵列结构所在晶圆的背面减薄，通过贯穿背面的接触部和焊垫将整个电路接出。焊垫与晶圆背面之间具有绝缘层，当焊垫和晶圆同时有电流通过时，焊垫与晶圆之间会产生强烈的寄生电容，减慢运算存储的速度。
现有技术中，一般通过提高焊垫与晶圆之间的绝缘层厚度来减少寄生电容，通常要求绝缘层的厚度大于1.4μm，才能有效降低焊垫与晶圆之间的绝缘层。但是由于电路接出需要同时打通绝缘层和晶圆形成贯穿晶圆通孔，绝缘层厚度增加，会导致贯穿晶圆通孔的深宽比增加，并且还需要严格控制贯穿晶圆通孔的特征尺寸和形貌，工艺的偏差可能导致电路断路或者漏电，这样就大大增加工艺的难度，需要更先进的半导体处理机台，工艺成本增加。
如何有效降低存储器结构的寄生电容，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种存储器结构及其形成方法，有效降低存储器结构的寄生电容，提高存储器性能。
本发明的技术方案提供一种存储器结构，包括：
第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；
介质层，位于所述衬底层的第二表面上；
焊垫，位于所述焊垫区域上方的介质层表面；
隔离结构，贯穿所述衬底层，且位于所述焊垫下方的衬底层被所述隔离结构包围，以用于隔离所述焊垫下方的衬底层与所述隔离结构外围的衬底层。
可选的，所述隔离结构位于所述焊垫区域。
可选的，所述第一基底还包括所述焊垫区域外的器件区域。
可选的，所述隔离结构位于所述器件区域。
可选的，所述隔离结构位于所述焊垫区域与所述器件区域的交界处。
可选的，所述隔离结构还贯穿所述介质层。
可选的，还包括：第一接触部，所述第一接触部贯穿所述介质层和焊垫区域的衬底层；所述焊垫连接至所述第一接触部。
可选的，所述第一接触部包括金属柱以及位于所述金属柱侧壁表面的绝缘侧墙。
可选的，所述隔离结构的特征尺寸小于所述第一接触部的特征尺寸。
可选的，所述焊垫在衬底层上的投影与所述隔离结构之间的最小距离为0.5μm。
可选的，所述隔离结构包括两个以上套嵌设置的隔离环。
可选的，相邻隔离环之间的距离为0.8μm～1.2μm。
可选的，所述存储层内形成有第二接触部，所述第一接触部连接至所述第二接触部。
可选的，还包括：第二基底，所述第二基底内形成有外围电路；所述第二基底键合于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
本发明还提供一种存储器结构的形成方法，其包括：
提供第一基底，包括衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；
在所述衬底层的第二表面形成介质层；
形成贯穿所述衬底层的隔离结构；
在所述焊垫区域上方的介质层表面形成焊垫，位于所述焊垫下方的衬底层被所述隔离结构包围，以用于隔离所述焊垫下方的衬底层与所述隔离结构外围的衬底层。
可选的，所述方法进一步包括：在所述衬底层的第二表面形成所述介质层之前，形成贯穿所述衬底层的隔离结构，形成贯穿所述衬底层的隔离结构的方法包括：形成贯穿所述衬底层的隔离沟槽，所述隔离沟槽包围待形成的焊垫下方的衬底层；形成填充满所述隔离沟槽的隔离材料。
可选的，还包括：形成贯穿所述介质层和焊垫区域的衬底层的第一接触部；所述焊垫连接至所述第一接触部。
可选的，所述第一接触部和隔离结构的形成方法包括：刻蚀所述介质层至所述衬底层，在所述介质层内形成第一开口和第二开口；沿所述第一开口和所述第二开口同时刻蚀所述衬底层，分别形成贯穿所述衬底层的隔离沟槽和接触孔；形成填充满所述隔离沟槽、第一开口以及覆盖所述接触孔和第二开口内壁表面的绝缘材料层；去除位于所述接触孔底部的绝缘材料层；形成填充满所述接触孔和第二开口的金属材料层，并以所述介质层为停止层进行平坦化处理。
可选的，所述存储层内形成有贯穿所述存储层的第二接触部，所述第一接触部连接至所述第二接触部。
可选的，所述隔离结构的特征尺寸小于所述第一接触部的特征尺寸。
可选的，所述焊垫在衬底层上的投影与所述隔离结构之间的最小距离为0.5μm。
可选的，所述隔离结构包括两个以上套嵌设置的隔离环。
可选的，相邻隔离环之间的距离为0.8μm～1.2μm。
可选的，所述第一基底的存储层表面还键合有第二基底；所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
本发明的存储器结构的形成方法，在所述衬底层内形成有隔离结构作为焊垫下方的衬底层与器件区域的衬底层之间的物理隔离结构，降低焊垫与衬底层之间形成的寄生电容，从而能够提高存储器结构的性能。进一步的，所述隔离结构可以在形成贯穿衬底层的第一接触部的过程中同时形成，无需增加工艺步骤。
附图说明
图1至图7为本发明一具体实施方式的存储器结构的形成过程的结构示意图；
图8～图10为本发明具体实施方式的存储结构中隔离环与焊垫的俯视示意图。
具体实施方式
下面结合附图对本发明提供的存储器结构及其形成方法的具体实施方式做详细说明。
请参考图1至图7，为本发明一具体实施方式的存储器结构的形成过程的结构示意图。
请参考图1，提供第一基底100，包括：衬底层101和存储层102，所述衬底层101具有相对的第一表面11和第二表面12，所述存储层102位于所述衬底层101的第一表面11上，所述第一基底100包括焊垫区域I；在所述衬底层101的第二表面12上形成介质层103。
图1中，所述第一基底100处于倒置状态，此时，所述衬底层101的第一表面11为衬底层101的下表面，而第二表面12为衬底层101的上表面。所述存储层102覆盖所述衬底层101的第一表面11，在倒置状态下，相应的所述存储层102也位于所述衬底层101的下方。在本发明的具体实施方式的描述过程中，各材料层之间的实际相对位置，请结合具体实施方式中的文字描述以及附图中的实际相对位置进行理解。
所述衬底层101为半导体材料层，可以为单晶硅晶圆、包括单晶硅晶圆以及晶圆表面的半导体外延层、或者绝缘体上硅衬底等。本具体实施方式中，所述衬底层101包括单晶硅晶圆以及位于所述单晶硅衬底表面的单晶硅外延层，所述单晶硅外延层表面为第一表面11，所述单晶硅晶圆另一侧表面为第二表面12。
所述存储层102包括绝缘层以及形成于所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层102内形成有3D NAND存储单元。所述存储层102内还形成有第二接触部121。所述第二接触部121可以为用于连接存储单元的互连结构，也可以为用于连接衬底层101和第二基底200内电路的互连结构。图1中，示出存储层102内的部分第二接触部121，仅作为示意。
所述第一基底100的焊垫区域I内用于形成连接各层电路的电路连接结构以及后续在焊垫区域I上形成用于连接外部电路与内部电路的焊垫，因此，焊垫区域I内的衬底层101内通常不会形成掺杂阱等功能区域，且所述焊垫区域I内的存储层102内形成有第二接触部121，用于通过后续形成的贯穿焊垫区域I内的衬底层101的第一接触部将存储层102内的电路连出。
所述第一基底100还包括焊垫区域I以外的器件区域II。所述第一基底100的器件区域II内用于形成半导体器件，所述焊垫区域I通常位于所述器件区域II的外围。在一个具体实施方式中，所述器件区域II内的衬底层101内形成有掺杂阱，所述器件区域II内的存储层102内形成有存储单元，在存储器结构工作的过程中，所述器件区域II的衬底层101内需要通过电流。
可以采用沉积工艺在所述衬底层101的第二表面12上形成所述介质层103。所述介质层103作为覆盖所述衬底层101第二表面12的钝化层，用于保护所述衬底层101的第二表面12。所述介质层103的材料可以为TEOS、氮化硅、氮氧化硅、氧化硅等绝缘介质材料。所述介质层103可以为单层结构可以为多层堆叠结构。可以通过化学气相沉积工艺、旋涂工艺、原子层沉积工艺等各种沉积工艺形成所述介质层103。
该具体实施方式中，所述存储层102与所述衬底层101相对的另一侧表面还与一第二基底200键合连接。所述第二基底200内形成有外围电路，所述第二基底200位于所述存储层102表面，所述第二基底200内的外围电路与所述存储层102内的存储电路之间形成电连接。具体的，所述第二基底200朝向所述存储层102的表面暴露出外围电路的连接部的表面，而所述存储层102的表面暴露出存储电路的连接部表面，两者键合，形成电连接。
请参考图2，刻蚀所述介质层103至所述衬底层101的第二表面12，在所述介质层103内形成第一开口131和第二开口132。
具体的，所述第一开口131和第二开口132的形成方法包括：在所述介质层103表面形成光刻胶层，采用一光罩对所述光刻胶层进行曝光显影，形成图形化的光刻胶层；以所述图形化光刻胶层为掩膜层，刻蚀所述介质层103，形成所述第一开口131和第二开口132。所述第一开口131用来定义后续待形成的隔离结构的位置和尺寸，所述第二开口132用于定义后续待形成的贯穿所述衬底层101的第一接触部的位置和尺寸。采用同一光罩进行光刻工艺在介质层103上形成图形化光刻胶层，再刻蚀介质层103，同时形成所述第二开口132和第一开口131，无需针对隔离结构额外增加工艺步骤。
所述第一开口131为环形沟槽状；所述第二开口132为孔状，横截面可以为圆形、矩形或多边形等。
该具体实施方式中，不仅在焊垫区域I上方的介质层内形成所述第二开口132，还在所述器件区域II上方的介质层内也形成所述第二开口132，以便后续同时在所述焊垫区域I和器件区域II内同时形成连接存储层102的第一接触部。
请参考图3，沿所述第一开口131和所述第二开口132同时刻蚀所述衬底层101，分别形成贯穿所述衬底层101的隔离沟槽113和接触孔114。
所述接触孔114底部暴露出所述存储层102内的第二接触部121，后续在所述接触孔114内形成贯穿衬底层101的第一接触部，与所述存储层102内的第二接触部121连接。
所述隔离沟槽113位于所述焊垫区域I边缘，围绕所述焊垫区域I设置。该具体实施方式中，所述隔离沟槽113位于所述焊垫区域I与器件区域II的界面处，所述隔离沟槽113的一侧侧壁暴露出所述焊垫区域I内的衬底层101，另一侧侧壁暴露出器件区域II内的衬底层101。在另一具体实施方式中，所述隔离沟槽113完全位于所述焊垫区域I内；在另一具体实施方式中，所述隔离沟槽113还可以完全位于所述器件区域II内，靠近所述焊垫区域I。在另一具体实施方式中，不仅在所述焊垫区域I边缘形成隔离沟槽113，还可以同时在所述焊垫区域I内部的接触孔114之间形成所述隔离沟槽。
所述隔离沟槽113的特征尺寸小于所述接触孔114的特征尺寸。该具体实施方式中，所述隔离沟槽113的特征尺寸为隔离沟槽113的宽度，所述接触孔114的横截面为圆形，所述接触孔114的特征尺寸为接触孔114的横截面直径。在本发明的具体实施方式中，所述隔离沟槽113的宽度为小于接触孔114的孔径宽度的一半，大于20nm，所述接触孔114的孔径最大宽度为1500nm。
请参考图4，形成填充满所述隔离沟槽113(请参考图3)、第一开口131(请参考图3)以及覆盖所述接触孔114和第二开口132内壁表面的绝缘材料层400。
所述绝缘材料层400的材料可以为氧化硅、氮氧化硅或氮化硅等绝缘介质材料。可以采用化学气相沉积工艺、原子层沉积工艺、等离子体增强化学气相沉积工艺等形成所述绝缘材料层400。由于所述隔离沟槽113的特征尺寸小于所述接触孔114的特征尺寸，所述绝缘材料层400填充满所述隔离沟槽113和第一开口131时，所述绝缘材料层400仅覆盖所述接触孔114和第二开口132的内壁表面。
所述绝缘材料层400还覆盖所述介质层103的表面。
请参考图5，去除位于所述接触孔114底部的绝缘材料层400，形成覆盖所述接触孔114和第二开口132侧壁的绝缘侧墙402，填充于所述隔离沟槽113和第一开口131内的绝缘材料层作为隔离结构401。
采用各向异性刻蚀工艺去除位于所述接触孔114底部的绝缘材料层400。在去除所述接触孔114底部的绝缘材料层400的同时，还将位于所述介质层103表面的绝缘材料层400去除。在其他具体实施方式中，去除位于所述接触孔114底部的绝缘材料层400之后，所述介质层103表面还剩余部分厚度的绝缘材料层400。
所述隔离结构401包围所述焊垫区域I的衬底层101，在所述焊垫区域I内的衬底层101与所述隔离结构401外围的衬底层101之间构成物理隔离。当存储器结构在工作过程过程中，器件区域II的衬底层101有电流通过时，由于隔离结构401的隔离作用，所述焊垫区域I的衬底层101内不会有电流通过，因此可以降低后续在焊垫区域I上方形成的焊垫之间形成寄生电容。因此，无需通过提高介质层103的厚度来降低寄生电容，可以使所述介质层103保持较低的厚度。在一个具体实施方式中，所述介质层103的厚度大于100nm，例如可以为100nm～500nm。在一个具体实施方式中，所述介质层103的厚度为400nm。
该具体实施方式中，在形成所述绝缘侧墙402的过程中，同步形成所述隔离结构401，无需增加额外的工艺步骤。
请参考图6，形成填充满所述接触孔114和第二开口132的金属材料层，并以所述介质层103为停止层进行平坦化，形成位于所述接触孔114(请参考图5)和第二开口132(请参考图5)内的金属柱403。所述绝缘侧墙402和金属柱403构成第一接触部。
所述金属材料层的材料可以为W、Cu、Al、Au等金属材料。可以采用物理气相沉积工艺，例如溅射工艺，形成所述金属材料层。
对所述金属材料层进行平坦化，去除位于介质层103表面的金属材料层，形成金属柱403，所述金属柱403连接至所述存储层102内的第二接触部121，实现与所述存储层102内的存储电路的连接。
请参考图7，在所述焊垫区域I上的介质层103表面形成焊垫701以及覆盖所述介质层103和焊垫701的保护层703，所述保护层703具有开口暴露出所述焊垫701表面。
在形成所述焊垫701的同时，还包括在所述器件区域II上的介质层103表面形成互连线702，所述互连线702连接所述器件区域II内的金属柱403。
所述焊垫701在衬底层101上的投影与所述隔离结构401之间的最小距离为0.5μm，以使得所述焊垫701与隔离结构401均具有足够的工艺窗口，确保位于焊垫701下方的衬底层101均被所述隔离结构401包围。所述焊垫701通常为一矩形，边长为70μm～80μm，面积较大，容易引起较大的寄生电容。而本发明的具体实施方式，通过隔离结构401的隔离，使得焊垫701下方的衬底层101没有电流通过，从而降低所述焊垫701与衬底层101之间形成寄生电容。
所述互连线702与所述焊垫701同时形成，具体的，形成覆盖介质层103和第一接触部的金属层，对所述金属层进行图形化刻蚀，形成焊垫701和互连线702，然后再形成覆盖所述介质层103、互连线702以及焊垫701的保护层703，并刻蚀所述保护层703，暴露出所述焊垫701的表面，以便后续将焊垫701连接至外部电路。所述互连线702和焊垫701的材料可以为Al、Cu、Au或Ag等金属。
所述互连线702的尺寸较小，该具体实施方式中，互连线702的宽度为600nm，不会产生较大的寄生电容，对存储器的性能影响较小。在其他具体实施方式中，互连线702的宽度也可以为500nm～700nm。
由于该具体实施方式中，所述衬底层101内形成有隔离结构401作为焊垫701下方的衬底层101与器件区域II的衬底层102之间的物理隔离结构，所述焊垫701下方的衬底层101内部会有电流形成，因此，所述焊垫701与衬底层101之间的寄生电容被降低，从而提高存储器结构的性能。因此，所述介质层103的厚度较低也能够保持焊垫701与衬底层101之间的寄生电容较小。该具体实施方式中，所述介质层103的厚度可以为400nm。在其他具体实施方式中，所述介质层103的厚度可以为300nm～500nm。所述介质层103的厚度较低，使得接触孔114和隔离沟槽113的深宽比较低，可以降低工艺难度。
在另一具体实施方式中，还可以在形成所述介质层103之前，先刻蚀所述衬底层101形成隔离沟槽，在所述隔离沟槽内填充满隔离材料，作为隔离结构；然后再在所述衬底层101第二表面12上形成介质层103，刻蚀所述介质层103和衬底层101，形成贯穿所述介质层103和衬底层101的接触孔，在所述接触孔内壁表面形成绝缘侧墙402以及填充满所述接触孔的金属柱403。
上述具体实施方式中，所述隔离结构401为单个隔离环。
请参考图8，为所述隔离结构401与焊垫701的俯视示意图。所述焊垫701为一矩形，所述隔离结构401包围区域的形状与所述焊垫701的形状一致，所述隔离结构401与所述焊垫701各位置处之间的距离相等。在其他具体实施方式中，所述隔离结构401还可以为圆环形等其他形状。
在其他具体实施方式中，所述隔离结构可以包括两个以上套嵌设置的隔离环。
请参考图9，在另一具体实施方式中，所述隔离结构两个隔离环，分别为隔离环401a和隔离环401b，所述隔离环401a和隔离环401b套嵌设置。该具体实施方式中，所述隔离环401a和隔离环401b之间的距离各处相等，使得各处的隔离效果一致。所述隔离环401a可以位于所述焊垫区域I内，所述隔离环401b位于所述器件区域II内；或者所述隔离环401a和隔离环401b均位于所述器件区域II内或均位于所述焊垫区域I内。通过两个隔离环包围区域内的衬底层101进行隔离，可以提高隔离效果。所述隔离环401a和隔离环401b之间的间距可以为0.8μm～1.2μm。在其他具体实施方式中，所述隔离环401a和隔离环401b各位置处的间距也可以随位置不同而不同。
请参考图10，在另一具体实施方式中，所述隔离结构包括三个隔离环，分别为隔离环401a、隔离环401b和隔离环401c。所述隔离环401a与隔离环401b之间具有间距d1，隔离环401b与隔离环401c之间具有间距d2，该具体实施方式中，d1＝d2；在其他具体实施方式中，d1和d2也可以不相等。
具有多个隔离环的隔离结构能够进一步的提高隔离效果，最大程度降低焊垫701与衬底层101之间的寄生电容。
本发明的具体实施方式还提供一种上述方法形成的存储结构。
请参考图7，为本发明一具体实施方式的存储结构的结构示意图。
所述存储结构包括：第一基底100，所述第一基底100包括：衬底层101和存储层102，所述衬底层101具有相对的第一表面11和第二表面12，所述存储层102位于所述衬底层101的第一表面11上，所述第一基底100包括焊垫区域I；介质层103，位于所述衬底层101的第二表面12上；焊垫701，位于所述焊垫区域I上的介质层103表面；隔离结构401，贯穿所述衬底层101，且位于所述焊垫区域I边缘，包围所述焊垫区域I内的衬底层101，用于隔离所述焊垫区域I内的衬底层101与所述隔离结构401外围的衬底层101。
所述衬底层101为半导体材料层，可以为单晶硅晶圆、包括单晶硅晶圆以及晶圆表面的半导体外延层、或者绝缘体上硅衬底等。本具体实施方式中，所述衬底层101包括单晶硅晶圆以及位于所述单晶硅衬底表面的单晶硅外延层，所述单晶硅外延层表面为第一表面11，所述单晶硅晶圆另一侧表面为第二表面12。
图7中，所述第一基底100处于倒置状态，此时，所述衬底层101的第一表面11为衬底层101的下表面，而第二表面12为衬底层101的上表面。所述存储层102覆盖所述衬底层101的第一表面11，在倒置状态下，相应的所述存储层102也位于所述衬底层101的下方。
所述存储层102包括绝缘层以及形成于所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层102内形成有3D NAND存储单元。所述存储层102内还形成有第二接触部121。所述第二接触部121可以为用于连接存储单元的互连结构，也可以为用于连接衬底层101和第二基底200内电路的互连结构。
该具体实施方式中，所述存储层102与所述衬底层101相对的另一侧表面还与一第二基底200键合连接，所述第二基底200内形成有外围电路；所述第二基底200位于所述存储层102表面，所述第二基底200内的外围电路与所述存储层102内的存储电路之间形成电连接。具体的，所述第二基底200朝向所述存储层102的表面暴露出外围电路的连接部的表面，而所述存储层102的表面暴露出存储电路的连接部表面，两者键合，形成电连接。
所述第一基底100还包括器件区域II，所述器件区域II用于形成半导体器件，所述焊垫区域I通常位于所述器件区域II的外围。在一个具体实施方式中，所述器件区域II内的衬底层101内形成有掺杂阱，所述器件区域II内的存储层102内形成有存储单元，在存储器结构工作的过程中，所述器件区域II的衬底层101内需要通过电流。所述第一基底100的焊垫区域I内用于形成连接各层电路的电路连接结构以及后续在焊垫区域I上形成用于连接外部电路与内部电路的焊垫，因此，焊垫区域I内的衬底层101内通常不会形成掺杂阱等功能区域，且所述焊垫区域I内的存储层102内形成有第二接触部121，用于通过后续形成的贯穿焊垫区域I内的衬底层101的第一接触部将存储层102内的电路连出。图1中，示出存储层102内的部分第二接触部121，仅作为示意。
所述介质层103作为所述衬底层101第二表面12上的钝化层，用于保护所述衬底层101的第二表面12。所述介质层103的材料可以为TEOS、氮化硅、氮氧化硅、氧化硅等绝缘介质材料。所述介质层103可以为单层结构可以为多层堆叠结构。可以通过化学气相沉积工艺、旋涂工艺、原子层沉积工艺等各种沉积工艺形成所述介质层103。该具体实施方式中，所述介质层103的厚度大于100nm，例如可以为100nm～500nm。在一个具体实施方式中，所述介质层103的厚度为400nm。
所述隔离结构401包括贯穿所述衬底层101的隔离沟槽和填充满所述隔离沟槽的隔离材料。所述隔离材料可以为氧化硅、氮氧化硅或氮化硅等绝缘介质材料。该具体实施方式中，所述隔离结构401还贯穿所述介质层103。在另一具体实施方式中，所述隔离结构401还可以仅位于所述衬底层101内。
所述隔离结构401位于所述焊垫区域I边缘，围绕所述焊垫区域I设置。该具体实施方式中，所述隔离结构401位于所述焊垫区域I与器件区域II的界面处，所述隔离结构401的一侧侧壁与所述焊垫区域I内的衬底层101接触，另一侧侧壁与器件区域II内的衬底层101接触。在另一具体实施方式中，所述隔离结构401完全位于所述焊垫区域I内；在另一具体实施方式中，所述隔离结构401还可以完全位于所述器件区域II内，靠近所述焊垫区域I。在另一具体实施方式中，不仅在所述焊垫区域I边缘形成隔离结构401，还可以同时在所述焊垫区域I内部的第一接触部的金属柱403之间形成所述隔离结构。
所述隔离结构401包围所述焊垫区域I的衬底层101，在所述焊垫区域I内的衬底层101与所述隔离结构401外围的衬底层101之间构成物理隔离。当存储器结构在工作过程过程中，器件区域II的衬底层101有电流通过，由于隔离结构401的隔离作用，所述焊垫区域I的衬底层101内不会有电流通过，因此能够降低衬底层101与焊垫区域I上方的焊垫701之间形成的寄生电容，也无需通过提高介质层103的厚度来降低寄生电容。
所述焊垫701在衬底层101上的投影与所述隔离结构401之间的最小距离为0.5μm，以使得所述焊垫701与隔离结构401均具有足够的工艺窗口，确保位于焊垫701下方的衬底层101均被所述隔离结构401包围。所述焊垫701通常为一矩形，边长在70μm～80μm之间，面积较大，容易引起较大的寄生电容，而本发明的具体实施方式，通过隔离结构401的隔离，使得焊垫701下方的衬底层101没有电流通过，从而降低所述焊垫701与衬底层101之间形成的寄生电容。
所述存储结构还包括：贯穿所述介质层103和衬底层101的第一接触部，所述第一接触部包括金属柱403以及位于所述金属柱403侧壁表面的绝缘侧墙402。所述金属柱403的材料可以为W、Cu、Al、Au等金属材料。所述金属柱403连接至所述第二接触部121，实现与所述存储层102内的存储电路的连接。所述器件区域II和焊垫区域I内均形成有所述第一接触部。
所述隔离结构401的特征尺寸小于所述第一接触部的特征尺寸。该具体实施方式中，所述隔离结构401的特征尺寸为隔离结构401的宽度，所述第一接触部的横截面为圆形，所述第一接触部的特征尺寸为第一接触部的横截面直径。在一个具体实施方式中，所述隔离结构401的宽度为小于第一接触部的横截面直径的一半，大于20nm，所述第一接触部的横截面的最大直径为1500nm。
由于所述隔离结构401和第一接触部均贯穿所述介质层103和衬底层101，因此，通过刻蚀介质层103和衬底层101，同时形成隔离沟槽和接触孔，然后在形成所述绝缘侧墙402的同时，形成填充所述隔离沟槽的隔离结构401，无需增加额外工艺步骤。
所述器件区域II上的介质层103表面还形成有互连线702，连接至器件区域II内的第一接触部。所述互连线702和焊垫701的材料可以为Al、Cu、Au或Ag等金属。所述互连线702的特征尺寸较小，本发明的具体实施方式中，互连线702的宽度为600nm，不会引起较大的寄生电容，对存储器的性能影响较小。在其他具体实施方式中，互连线702的宽度也可以为500nm～700nm。
所述介质层103表面还具有覆盖所述介质层103、互连线702以及焊垫701的保护层703，所述保护层703具有开口暴露出所述焊垫701的表面，以便后续将焊垫701连接至外部电路。
上述具体实施方式中，所述衬底层101内形成有隔离结构401作为焊垫701下方的衬底层101与器件区域II的衬底层101之间的物理隔离结构，所述焊垫701下方的衬底层101与周围隔离，不会有电流形成。因此，所述焊垫701与所述衬底层101之间的寄生电容被减小，从而提高存储器结构的性能。进一步的，由于焊垫701与衬底层101之间的寄生电容通过隔离结构401被减小，因此可以采用较低厚度的介质层103进而使得贯穿所述介质层103和衬底层101的第一接触部和隔离结构401的深宽比较低，可以降低工艺难度。
上述具体实施方式中，所述隔离结构401为单个隔离环。
请参考图8，为所述隔离结构401与焊垫701的俯视示意图。所述焊垫701为一矩形，所述隔离结构401包围区域的形状与所述焊垫701的形状一致，所述隔离结构401与所述焊垫701各位置处之间的距离相等。在其他具体实施方式中，所述隔离结构401还可以为圆环形等其他形状。
在其他具体实施方式中，所述隔离结构可以包括两个以上套嵌设置的隔离环。
请参考图9，在另一具体实施方式中，所述隔离结构两个隔离环，分别为隔离环401a和隔离环401b，所述隔离环401a和隔离环401b套嵌设置。该具体实施方式中，所述隔离环401a和隔离环401b之间的距离各处相等，使得各处的隔离效果一致。所述隔离环401a可以位于所述焊垫区域I内，所述隔离环401b位于所述器件区域II内；或者所述隔离环401a和隔离环401b均位于所述器件区域II内或均位于所述焊垫区域I内。通过两个隔离环包围区域内的衬底层101进行隔离，可以提高隔离效果。所述隔离环401a和隔离环401b之间的间距可以为0.8μm～1.2μm。在其他具体实施方式中，所述隔离环401a和隔离环401b各位置处的间距也可以随位置不同而相应改变。
该具体实施方式在形成所述隔离结构的过程中，可以刻蚀衬底层101同时形成两个套嵌的环状隔离沟槽，在所述环状隔离沟槽内填充绝缘材料，形成所述隔离环401a和隔离环401b。
请参考图10，在另一具体实施方式中，所述隔离结构包括三个隔离环，分别为隔离环401a、隔离环401b和隔离环401c。所述隔离环401a与隔离环401b之间具有间距d1，隔离环401b与隔离环401c之间具有间距d2，该具体实施方式中，d1＝d2；在其他具体实施方式中，d1和d2也可以不相等。
具有多个隔离环的隔离结构能够进一步的提高隔离效果，最大程度降低焊垫701与衬底层101之间的寄生电容。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (24)

1.一种存储器结构，其特征在于，包括：
第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；
介质层，位于所述衬底层的第二表面上；
焊垫，位于所述焊垫区域上方的介质层表面；
隔离结构，贯穿所述衬底层，且位于所述焊垫下方的衬底层被所述隔离结构包围，以用于隔离所述焊垫下方的衬底层与所述隔离结构外围的衬底层。
2.根据权利要求1所述的存储器结构，其特征在于，所述隔离结构位于所述焊垫区域。
3.根据权利要求1所述的存储器结构，其特征在于，所述第一基底还包括所述焊垫区域外的器件区域。
4.根据权利要求3所述的存储器结构，其特征在于，所述隔离结构位于所述器件区域。
5.根据权利要求3所述的存储器结构，其特征在于，所述隔离结构位于所述焊垫区域与所述器件区域的交界处。
6.根据权利要求1所述的存储器结构，其特征在于，所述隔离结构还贯穿所述介质层。
7.根据权利要求1所述的存储器结构，其特征在于，还包括：第一接触部，所述第一接触部贯穿所述介质层和焊垫区域的衬底层；所述焊垫连接至所述第一接触部。
8.根据权利要求7所述的存储器结构，其特征在于，所述第一接触部包括金属柱以及位于所述金属柱侧壁表面的绝缘侧墙。
9.根据权利要求7所述的存储器结构，其特征在于，所述隔离结构的特征尺寸小于所述第一接触部的特征尺寸。
10.根据权利要求1所述的存储器结构，其特征在于，所述焊垫在衬底层上的投影与所述隔离结构之间的最小距离为0.5μm。
11.根据权利要求1所述的存储器结构，其特征在于，所述隔离结构包括两个以上套嵌设置的隔离环。
12.根据权利要求11所述的存储器结构，其特征在于，相邻隔离环之间的距离为0.8μm～1.2μm。
13.根据权利要求7所述的存储器结构，其特征在于，所述存储层内形成有第二接触部，所述第一接触部连接至所述第二接触部。
14.根据权利要求1所述的存储器结构，其特征在于，还包括：第二基底，所述第二基底内形成有外围电路；所述第二基底键合于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
15.一种存储器结构的形成方法，其特征在于，包括：
提供第一基底，包括衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；
在所述衬底层的第二表面形成介质层；
形成贯穿所述衬底层的隔离结构；
在所述焊垫区域上方的介质层表面形成焊垫，位于所述焊垫下方的衬底层被所述隔离结构包围，以用于隔离所述焊垫下方的衬底层与所述隔离结构外围的衬底层。
16.根据权利要求15所述的存储器结构的形成方法，其特征在于，所述方法进一步包括：在所述衬底层的第二表面形成所述介质层之前，形成贯穿所述衬底层的隔离结构，形成贯穿所述衬底层的隔离结构的方法包括：形成贯穿所述衬底层的隔离沟槽，所述隔离沟槽包围待形成的焊垫下方的衬底层；形成填充满所述隔离沟槽的隔离材料。
17.根据权利要求15所述的存储器结构的形成方法，其特征在于，还包括：形成贯穿所述介质层和焊垫区域的衬底层的第一接触部；所述焊垫连接至所述第一接触部。
18.根据权利要求17所述的存储器结构的形成方法，其特征在于，所述第一接触部和隔离结构的形成方法包括：刻蚀所述介质层至所述衬底层，在所述介质层内形成第一开口和第二开口；沿所述第一开口和所述第二开口同时刻蚀所述衬底层，分别形成贯穿所述衬底层的隔离沟槽和接触孔；形成填充满所述隔离沟槽、第一开口以及覆盖所述接触孔和第二开口内壁表面的绝缘材料层；去除位于所述接触孔底部的绝缘材料层；形成填充满所述接触孔和第二开口的金属材料层，并以所述介质层为停止层进行平坦化处理。
19.根据权利要求17所述的存储器结构的形成方法，其特征在于，所述存储层内形成有贯穿所述存储层的第二接触部，所述第一接触部连接至所述第二接触部。
20.根据权利要求17所述的存储器结构的形成方法，其特征在于，所述隔离结构的特征尺寸小于所述第一接触部的特征尺寸。
21.根据权利要求15所述的存储器结构的形成方法，其特征在于，所述焊垫在衬底层上的投影与所述隔离结构之间的最小距离为0.5μm。
22.根据权利要求15所述的存储器结构的形成方法，其特征在于，所述隔离结构包括两个以上套嵌设置的隔离环。
23.根据权利要求22所述的存储器结构的形成方法，其特征在于，相邻隔离环之间的距离为0.8μm～1.2μm。
24.根据权利要求15所述的存储器结构的形成方法，其特征在于，所述第一基底的存储层表面还键合有第二基底；所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
CN111326511A (zh) * 2020-03-09 2020-06-23 长江存储科技有限责任公司 存储器件及其制造方法
CN113594163B (zh) * 2021-07-05 2023-12-19 长鑫存储技术有限公司 存储器及其制造方法
CN113725226B (zh) * 2021-08-30 2024-04-16 长江存储科技有限责任公司 三维存储器及其制造方法
CN117649869A (zh) * 2022-08-17 2024-03-05 长鑫存储技术有限公司 一种存储系统及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5637513A (en) * 1994-07-08 1997-06-10 Nec Corporation Fabrication method of semiconductor device with SOI structure
KR20000010390A (ko) * 1998-07-31 2000-02-15 윤종용 반도체 장치의 콘택 패드 및 그의 형성 방법
KR20080111380A (ko) * 2007-06-18 2008-12-23 삼성전자주식회사 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법.
CN102301465A (zh) * 2009-04-29 2011-12-28 国际商业机器公司 贯穿衬底的通路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
WO2006005062A2 (en) * 2004-06-30 2006-01-12 Cree, Inc. Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
JP4577687B2 (ja) * 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
US7882628B2 (en) * 2007-05-30 2011-02-08 Intel Corporation Multi-chip packaging using an interposer such as a silicon based interposer with through-silicon-vias
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
JP5218497B2 (ja) * 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102076305B1 (ko) * 2013-05-13 2020-04-02 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US9236326B2 (en) * 2014-04-25 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9324632B2 (en) * 2014-05-28 2016-04-26 Globalfoundries Inc. Semiconductor structures with isolated ohmic trenches and stand-alone isolation trenches and related method
US9728545B2 (en) * 2015-04-16 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing floating gate variation
CN105788632B (zh) * 2016-02-26 2019-04-02 江苏时代全芯存储科技有限公司 记忆体电路
US20170317166A1 (en) * 2016-04-29 2017-11-02 Globalfoundries Inc. Isolation structures for circuits sharing a substrate
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5637513A (en) * 1994-07-08 1997-06-10 Nec Corporation Fabrication method of semiconductor device with SOI structure
KR20000010390A (ko) * 1998-07-31 2000-02-15 윤종용 반도체 장치의 콘택 패드 및 그의 형성 방법
KR20080111380A (ko) * 2007-06-18 2008-12-23 삼성전자주식회사 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법.
CN102301465A (zh) * 2009-04-29 2011-12-28 国际商业机器公司 贯穿衬底的通路

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