JP4577687B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特に、貫通電極を備えた半導体チップを複数積層した３次元半導体装置に関する。
近年、複数の半導体チップを積層した３次元半導体装置が提案されている。これらの３次元半導体装置は、半導体基板を貫通する貫通電極によって各半導体チップ間の電気的導通をはかっている。
従来の３次元半導体装置を図９、図１０に示す。図９の３次元半導体装置は３つの半導体チップ３，４，５を支持基板１に搭載している。各半導体チップは半導体基板を貫通する貫通電極７を備え、各半導体チップ間は貫通電極に接続されたバンプ６によりそれぞれ接続され、さらに支持基板１の配線パターン２に接続される。貫通電極７の断面図を図１０に示す。貫通電極７は半導体基板１１を貫通した貫通導電膜７ａと、貫通電極絶縁膜７ｂから構成される。さらに半導体チップは貫通電極を接続するための接続配線１６と、保護絶縁膜１７を備え、接続配線１６においてバンプ（不図示）により接続される。
これらの貫通電極は、半導体基板に数十μｍ径の孔を形成し、側壁と半導体基板との絶縁性を確保する貫通電極絶縁膜７ｂを数百ｎｍから数μｍ程度の膜厚形成した後、貫通導電膜７ａにより孔を埋め込む。その後半導体基板と同一の高さとなるよう平坦化を行い通常の半導体装置と同様な製造工程にて半導体装置を製造する。貫通導電膜７ａを囲む貫通電極絶縁膜７ｂの膜厚は、絶縁性確保のほか、基板と貫通電極間の容量値にも影響を与える。そのために貫通電極絶縁膜７ｂの膜厚は、絶縁性と容量値を満足させる膜厚が必要となる。
貫通電極は百μｍ程度の厚さの半導体基板を貫通させるために半導体基板と貫通電極間の容量値が大きくなり、高周波のデータ転送時に波形が乱れ、高速のデータ転送ができないという問題がある。また、この容量を小さくするために絶縁膜として数十μｍ程度もの膜厚を堆積しなければならないことがある。従来技術においては半導体基板１１と貫通電極間７との間の容量は、貫通電極絶縁膜の膜厚と誘電率に依存している。そのため容量を下げるには、膜厚を厚くするしか方法がなかった。
また、数十μｍ径の貫通電極を導電膜で埋め込むためには、孔径の半分以上の導電膜を成膜させる必要がある。そのために導電膜の埋め込み時間が長時間になり、製造工程での負荷が大きいという問題がある。さらに数十μｍの導電膜厚を成膜した場合には、膜厚が厚くなるにしたがって成膜されるグレーンが不均一となり、その特性がばらつき、均一な膜質の導電膜を成膜することが難しいという導電膜の問題もある。
貫通電極に関する特許文献として下記特許がある。特許文献１には、半導体基板に数十μｍ径の孔を形成した後に、孔に塗布絶縁膜を充填し、再度エッチングして形成された孔に導電膜を成膜することで、導電膜中に空洞のない貫通電極を形成している。特許文献２には、貫通電極の外側に第２の絶縁領域を設けることで、貫通電極と半導体基板の短絡を防止している。しかし、これらの特許文献においては、半導体基板との容量が小さく、均一の膜質を有する導電膜を備えた貫通電極を得られず、依然として上記した問題は解決されていない。
特開２００３−０１７５５８号公報 特開２００２−２８９６２３号公報
上記したように、３次元の半導体装置に用いられる貫通電極は、貫通電極と半導体基板間の容量が大きく、高速データ転送ができないという問題と、埋め込み導電膜の膜厚が厚いことから埋め込み導電膜の成膜時間が長く、また導電膜の膜質が不均一であるという問題がある。
本願の目的は、上記した問題に鑑み、貫通電極と半導体基板間の容量が小さく、かつ導電膜の埋め込み時間が短く、均一な膜質の導電膜により形成された貫通電極と、該貫通電極を備えた高速データ転送可能な半導体装置を提供することである。
本発明の半導体装置は、貫通電極を有し、前記貫通電極が、リング状半導体と、このリング状半導体の内部に形成された複数の柱状半導体と、これら柱状半導体の間および前記リング状半導体と各柱状半導体との間を埋める導電膜と、この導電膜と前記リング状半導体および各柱状半導体との間に介在する絶縁膜と、前記リング状半導体の外周に形成された外周貫通膜と、で構成され、前記リング状半導体および前記外周貫通膜は共に電気的にフローティング状態となっていることを特徴とする。
本発明の貫通電極は内部貫通電極と、その外周にリング状半導体と外周貫通電極を備えた外周層から構成される。内部貫通電極はその内部に等間隔で配置された柱状半導体を有することで、薄い膜厚の導電膜により内部貫通電極を形成できる。外周層をフローティングとすることで、半導体基板と内部貫通電極間の容量を飛躍的に小さくできる。これらの構成とすることで容量値が小さく、また導電膜の埋め込み時間が短い生産しやすい貫通電極が得られ、この貫通電極を備えた高速データ転送できる３次元半導体装置が得られる効果がある。
本発明について、図面を参照して以下詳細に説明する。
実施例１として、図１〜図６を用いて説明する。図１に本発明の３次元半導体装置の断面図を示す。図２には本発明の外周層を備えた第１の貫通電極の平面図、図３には本発明の外周層を２層備えた貫通電極の平面図、図４には本発明の外周層を２層備えた他の貫通電極の平面図を示す。図５に貫通電極容量の外周層数依存性を示すデータ、図６に本発明の貫通電極容量の外周層有無による酸化膜厚依存性のデータを示す。
図１には半導体チップ１０と半導体チップ２０とを接続部３０で接続した貫通電極接続部の断面図を示す。半導体チップ１０は半導体基板１１、内部貫通導電膜１２ａ、内部貫通電極絶縁膜１３、柱状半導体１１ｄ、リング状半導体１１ａ、外周貫通導電膜１４ａ、外周貫通電極絶縁膜１５、接続配線１６、絶縁膜１７、バンプ３１から構成される。同様に半導体チップ２０は半導体基板２１、内部貫通導電膜２２ａ、内部貫通電極絶縁膜２３、柱状半導体２１ｄ、リング状半導体２１ａ、外周貫通導電膜２４ａ、外周貫通電極絶縁膜２５、接続配線２６、絶縁膜２７、バンプ３２から構成される。
上段の半導体チップ１０は、半導体基板１１を貫通した内部貫通電極１２、半導体基板の裏面側に形成されたバンプ３１を備えている。下段の半導体チップ２０は、半導体基板２１を貫通した内部貫通電極２２、半導体基板の表面側に形成されたバンプ３２を備えている。バンプ３１と３２とを接続することで２つの半導体チップを接続する。さらに、保持のための樹脂からなる接着剤３４により半導体チップ間の空隙を充填する。このとき、外周貫通電極１４、リング状半導体１１ａ、外周貫通電極２４、リング状半導体２１ａはどの素子及び配線にも接続されずに、フローティング状態である。半導体チップ１０，２０の表面には図示されていないトランジスタ等の半導体素子及び配線層が形成され、これらの配線層は接続配線１６、あるいは接続配線２６と配線されてもよい。
さらに、図２をも参照して貫通電極の構成を説明する。本発明の貫通電極は内部貫通電極１２と、外周貫通電極１４とを備えている。内部貫通電極１２はさらに内部に複数の柱状半導体１１ｄを有し、リング状半導体１１ａと柱状半導体との間のスペースを充填した内部貫通導電膜１２ａ、内部貫通電極絶縁膜１３により形成される。これらの柱状半導体１１ｄは内部貫通電極絶縁膜１３により内部貫通導電膜１２ａと絶縁される。これらの柱状半導体１１ｄはリング状半導体１１ａ及び隣接する柱状半導体１１ｄとの間隔が等しくなるように配置する。内部貫通導電膜１２ａの上面には半導体チップを保護する絶縁膜を形成し、さらに内部貫通導電膜１２ａ上の一部の絶縁膜を開口する。開口部にはバンプ３１を形成し、外部に接続する。図２には絶縁膜が開口されバンプ３１が構成される領域を、バンプ３１として示している。
柱状半導体１１ｄを等間隔に配置し、外周貫通電極となる領域はこの間隔と等しいか小さくする。これらの間隔を等間隔とすることで貫通電極の導電膜を成膜する際に、薄い膜厚で柱状半導体間を均等に充填できる利点がある。数十μｍの大きな内部貫通電極内部を導電膜で充填する場合はその孔径の半分以上の膜厚を成膜する必要がある。しかし、内部貫通電極の内部を等間隔の柱状半導体で分割することで、例えば図２において、３０μｍ角の正方形の中に、１辺２μｍの正方形の柱状半導体を４行４列配置し、絶縁膜厚を０．１μｍとすれば約２μｍ程度以上の導電膜厚で内部貫通電極を充填できる。柱状半導体で分割しない場合の１５μｍ以上膜厚と比較すれば、その１／７の薄さとなる。
このように薄い膜厚で充填できるために製造工程での導電膜の埋め込み時間が短くなり、生産ラインの負荷が軽くなる。さらに膜厚が薄いことで均一な膜質が得られる利点がある。また柱状半導体はその間隔を等間隔に配置することから、その形状は正方形、または長方形とすることが好ましい。さらに柱状半導体の個数は１個でもよく、複数配置することもできる。また柱状半導体のサイズを小さくすることで柱状半導体が形成される面積が小さくなり、導電膜を形成する領域の比率が大きくなり、より低抵抗の内部貫通電極が得られる。
外周貫通電極１４は外周貫通導電膜１４ａと外周貫通電極絶縁膜１５とで構成され、内部貫通電極１２の外側を囲うリング状半導体１１ａの外側に配置する。したがって内部貫通電極１２を中心として、リング状半導体１１ａ、さらにその外周に外周貫通電極１４とを構成する。外周貫通電極絶縁膜１５によりリング状半導体１１ａは半導体基板１１から分離される。外周貫通導電膜１４ａは外周貫通電極絶縁膜１５により、リング状半導体１１ａ及び半導体基板１１から絶縁される。外周貫通電極１４とリング状半導体はどの配線にも接続せず、フローティング状態とする。外周貫通電極１４はフローティング状態であり電極としては、機能しないので、外周貫通導電膜１４ａを形成しないで、全て外周貫通電極絶縁膜１５として構成することもできる。
このように構成することで、内部貫通電極絶縁膜１３、リング状半導体１１ａ、外周貫通電極絶縁膜１５、外周貫通電極１４は、半導体基板１１と内部貫通電極１２の間でガードリングとして機能する。このため、内部貫通電極１２と半導体基板１１の間に生じる容量は飛躍的に減少させることができる。また、内部貫通電極１２と半導体基板１１の間に生じる容量が小さくなることで、内部貫通電極絶縁膜１３及び外周貫通電極絶縁膜１５の膜厚は絶縁耐圧を考慮すればよく、従来の絶縁膜厚の１／３以下に薄くすることができる。
図２の貫通電極は半導体基板１１の内部に形成された内部貫通電極１２、リング状半導体１１ａ、外周貫通電極１４とで構成される。さらに内部貫通電極１２の内部には、等間隔のスペースで柱状半導体１１ｄを設ける。柱状半導体１１ｄ間のスペースを等間隔とすることで、薄い膜厚の内部貫通導電膜１２ａにより内部貫通電極１２となるスペースを充填することができる。導電膜の膜厚が薄いことで、製造工程での導電膜の埋め込み時間が短くなり、さらに成膜される膜質は均一となる。さらに半導体基板１１と内部貫通電極１２との間にはフローティング状態のリング状半導体１１ａと外周貫通電極１４とを設ける。リング状半導体１１ａと外周貫通電極１４とをフローティング状態とすることで、内部貫通電極１２と半導体基板１１の間に生じる容量が飛躍的に小さくなる。容量が小さくなることで、高速データが転送でき、生産しやすい構造を有する貫通電極が得られる。
図３に図２に示した貫通電極をさらに発展させた構造の貫通電極を示す。図３における貫通電極はリング状半導体１１ａと外周貫通電極１４の外側に、さらにリング状半導体１１ｂと外周貫通電極１４ｂを設け外周層を２重にした例である。
内部貫通電極１２、リング状半導体１１ａ、外周貫通電極１４、外部接続用のバンプ３１の構成は図２と同様である。これらの構成は図２と同じ符号としその説明は省略する。図３においては図２の構成の外側に、さらに第２のリング状半導体１１ｂと第２の外周貫通電極１４ｂが形成されている。第２の外周貫通電極１４ｂは外周貫通導電膜１４ｃと外周貫通電極絶縁膜１５ｃから構成され、外周貫通電極絶縁膜１５ｃにより半導体基板１１、外周貫通導電膜１４ｃ及びリング状半導体１１ｂから絶縁分離される。第２の外周貫通電極１４ｂとリング状半導体１１ｂはどの配線にも接続せず、フローティング状態とする。
ここで、リング状半導体、外周貫通電極を１つの単位とし、リング状半導体１１ａ、外周貫通電極１４で構成される領域を第１層の外周層とし、リング状半導体１１ｂ、外周貫通電極１４ｂで構成される領域を第２層の外周層とする。このように構成することで、リング状半導体１１ａ、外周貫通電極１４、リング状半導体１１ｂ、外周貫通電極１４ｂは、半導体基板１１と内部貫通電極１２の間でガードリングとして機能する。図２に対してさらにガードリングとして、リング状半導体１１ｂ、外周貫通電極１４ｂが付加された構成である。したがって、内部貫通電極１２と半導体基板１１の間に生じる容量はさらに減少させることができる。
図４には図３の貫通電極をさらにモデファイした構造の貫通電極を示す。図３における内部貫通電極１２が形成される領域は正方形であり、その内部に柱状半導体１１ｄを設けている。図４の内部貫通電極１２が形成される領域は長方形とし、その内部に柱状半導体１１ｄを設け、内部貫通導電膜１２ａで充填した例である。
内部貫通電極１２、リング状半導体１１ａ、外周貫通電極１４、第２のリング状半導体１１ｂ、第２の外周貫通電極１４ｂ、外部接続用のバンプ３１の構成は図３と同様である。これらの構成は図３と同じ符号としその説明は省略する。図４に示すように内部貫通電極１２の形状は長方形とし、柱状半導体１１ｄの配列を変更し、構成した例である。この場合にも内部に設けられた柱状半導体１１ｄ間のスペースは等間隔とする。柱状半導体１１ｄ間のスペースを等間隔とすることで、これらのスペースを内部貫通導電膜１２ａにより均一に充填することができる。内部貫通電極１２の形状を長方形としたことにより、その外周を囲むリング状半導体１１ａ、外周貫通電極１４、第２のリング状半導体１１ｂ、第２の外周貫通電極１４ｂもその形状が変更される。
また、図４においては、柱状半導体１１ｄの形状は正方形としているが長方形とすることも可能である。柱状半導体１１ｄとしては、柱状半導体間のスペースが導電膜により均一に充填されるように、スペースをほぼ等間隔として形成される形状であればよい。これらの内部貫通電極１２及び柱状半導体１１ｄの形状によって抵抗値は変化することから、必要な抵抗値や容量値によってその形状を変更することが可能である。このように、抵抗値や容量値により内部貫通電極１２の領域、柱状半導体１１ｄの形状は決定される。貫通電極をより低インピダンスにすることで、より高速な半導体チップ間転送が可能になる。
図５、図６は上記した実施例の効果を示す本願発明者のデータである。図５には外周層数による貫通電極容量、図６には外周層の有無による絶縁膜（酸化膜）厚依存性を示す。図５の外周層数による貫通電極容量は外周層がない場合を１とすると、外周層１層で約１／３、外周層２層で約１／５、外周層５層で約１／６．５と小さくなる。概略の貫通電極容量目標（図の点線）は外周層１層でほぼ達成できる結果が得られた。図６には絶縁膜として酸化膜を使用した時の酸化膜厚依存性である。実線Ａは外周なしの場合、実線Ｂは外周層１層の場合である。フローティングにされた外周層により膜厚依存性が小さくなり、絶縁膜厚の選択は容量値を重視することなく、絶縁耐圧のみで自由に選択できる。
本実施例の貫通電極は内部貫通電極とその外周にフローティング状態の外周層から構成される。内部貫通電極はその内部に等間隔で配置された柱状半導体を有することで、薄い膜厚の導電膜により内部貫通電極を形成できる。外周層を設けることで、半導体基板と内部貫通電極間の容量を飛躍的に小さくできる。この構成とすることで容量値が小さく、また生産しやすい貫通電極が得られ、この貫通電極を備えた高速データ転送できる３次元半導体装置が得られる。
実施例２として、本発明の３次元半導体装置の製造工程について説明する。図７〜図８の断面図には３次元半導体装置のうち１つの貫通電極を示し、これらの構成部品については実施例１と同じ符号とする。
図７（Ａ）に示すように、半導体基板１１にリソグラフィー及びエッチング等を用いて内部貫通電極１２用のトレンチ１８、外周貫通電極１４用のトレンチ１９を形成する。トレンチ１８及び１９によりシリコン基板１１にはリング状半導体１１ａと、柱状半導体１１ｄとが形成される。トレンチ１８は同じ幅を有するように、トレンチ１９はトレンチ１８と同等又は小さく形成する。トレンチ１８の幅を等しくすることでトレンチ１８内は同じ膜厚の導電膜で均一に埋め尽くすことができ、このときトレンチ１９も同時に埋め尽くすことになる。
続いて図７（Ｂ）に示すように半導体基板１１の全面に絶縁膜を成膜する。絶縁膜はシリコン基板全体に形成されるが内部貫通電極１２用のトレンチ１８に形成された絶縁膜を内部貫通電極絶縁膜１３、外周貫通電極１４用のトレンチ１９に形成された絶縁膜を外周貫通電極絶縁膜１５と呼称する。
図７（Ｃ）に示すように、ＣＶＤ法を用いて半導体基板１１の全面に導電膜を形成することで、導電膜を内部貫通電極１２用のトレンチ１８、外周貫通電極１４用のトレンチ１９内を埋め込む。このとき柱状半導体１１ｄによりトレンチ１８は複数に等間隔で分割されているために薄い膜厚の導電膜で埋め込むことが出来る。薄い膜厚の導電膜を形成することで均一な膜質の導電膜が得られる。導電膜はシリコン基板全体に形成されるが内部貫通電極１２用のトレンチ１８に形成された導電膜を内部貫通導電膜１２ａ、外周貫通電極１４用のトレンチ１９に形成された導電膜を外周貫通導電膜１４ａと呼称する。
その後平坦化を行いトレンチ内に内部貫通電極１２、外周貫通電極１４を形成する。導電膜としてはポリシリコン、タングステン、銅等を用い、ＣＶＤ法以外でもスパッターやメッキ等を用いてもよい。なお外周貫通電極１４は電位が供給されないでフローティング状態で使用されることから、外周貫通電極１４用のトレンチ１９の大きさを小さくし、外周貫通電極１４用のトレンチ１９は絶縁膜によって完全に埋め込み、導電膜を形成しない構成としてもよい。
次に図８（Ｄ）に示すように内部貫通電極１２からの接続配線１６、チップ保護のための絶縁膜１７が形成される。またこのとき図示されてないトランジスタ素子、容量素子、抵抗素子も形成される。半導体基板１１の裏面側を内部貫通電極１２及び外周貫通電極１４が露出するまで研削し、半導体基板１１を薄くする。なお半導体基板１１の裏面研削は、研削を途中まで実施し、その後ウェットポリッシュやドライポリッシュ等の２段階の研磨を行ってもよい。
裏面研削された半導体基板１１の裏面には絶縁膜３３が形成され、内部貫通電極１２と接続するためのビアが開口されバンプ３１が形成される。その後チップに分割され貫通電極を備えた半導体チップ１０となる（図８（Ｅ））。ここでは裏面側のみにバンプを形成したが表面側に同様に内部貫通電極１２または接続配線１６上にバンプを形成してもよい。さらに、表面と裏面の両方にバンプを形成してもよい。裏面側にバンプ３１を設けた半導体チップ１０と，表面側にバンプ３２を設けた半導体チップ２０を接続した断面図を図１に示す。半導体チップ１０のバンプ３１と、半導体チップ２０のバンプ３２により接続する。このとき半導体チップ１０と半導体チップ２０の信頼性や電気的特性を確保するため、樹脂からなる接着層３４によって封止することが望ましい。
なお、上述した実施例ではトランジスタ素子、容量素子や抵抗素子が形成された半導体チップに貫通電極を形成したが、トランジスタ素子が形成されていないインタポーザー等の貫通電極としても使用できる。
本実施例の工程により貫通電極及び半導体装置が形成できる。本発明の構成とすることで容量値が小さく、また生産しやすい貫通電極が得られ、この貫通電極を備えた高速データ転送できる３次元半導体装置が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記実施例には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明における３次元半導体装置の断面図である。 本発明における外周層を備えた貫通電極の平面図である。 本発明における外周層を二重に備えた貫通電極の平面図である。 本発明における外周層を二重に備えた貫通電極の第２の平面図である。 本発明における貫通電極容量の外周層数依存性を示すデータである。 本発明における貫通電極容量の外周層有無による酸化膜厚依存性を示すデータである。 本発明における外周層を備えた貫通電極の製造工程（Ａ）〜（Ｃ）における断面図である。 本発明における外周層を備えた貫通電極の製造工程（Ｄ），（Ｅ）における断面図である。 従来例における３次元半導体装置の断面図である。 従来例における貫通電極の断面図である。
符号の説明
１ 支持基板
２ 配線パターン
３，４，５ 半導体チップ
６ バンプ
７ 貫通電極
７ａ 貫通導電膜
７ｂ 貫通電極絶縁膜
１０、２０ 半導体チップ
１１、２１ 半導体基板
１１ａ、１１ｂ、２１ａ リング状半導体
１１ｄ 柱状半導体
１２、２２ 内部貫通電極
１２ａ，２２ａ 内部貫通導電膜
１３、２３ 内部貫通電極絶縁膜
１４、１４ｂ、２４ 外周貫通電極
１４ａ、１４ｃ、２４ａ 外周貫通導電膜
１５、１５ｃ、２５ 外周貫通電極絶縁膜
１６、２６ 接続配線
１７、２７，３３ 絶縁膜
１８，１９ トレンチ
３０ 接続部
３１、３２ バンプ
３４ 接着剤

Claims (7)

  1. 貫通電極を有する半導体装置であって、前記貫通電極が、リング状半導体と、このリング状半導体の内部に形成された複数の柱状半導体と、これら柱状半導体の間および前記リング状半導体と各柱状半導体との間を埋める導電膜と、この導電膜と前記リング状半導体および各柱状半導体との間に介在する絶縁膜と、前記リング状半導体の外周に形成された外周貫通膜と、で構成され、前記リング状半導体および前記外周貫通膜は共に電気的にフローティング状態となっていることを特徴とする半導体装置。
  2. 前記外周貫通膜は、外周貫通絶縁膜として形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記外周貫通膜は、外周貫通導電膜と、この外周貫通導電膜と前記リング状半導体および半導体基板との間に介在する外周貫通絶縁膜とで構成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記柱状半導体のそれぞれは、正方形又は長方形の形状を有し、前記リング状半導体との間隔が等しくなるように配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記柱状半導体のそれぞれは、正方形又は長方形の形状を有し、前記リング状半導体との間隔および前記複数の柱状半導体のうちの隣接するもの同士の間隔が等しくなるように配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  6. 前記外周貫通膜の外側に、さらに、リング状半導体と外周貫通膜とを備えた外周層を設けたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記貫通電極は、直接又は接続配線を介してバンプに接続されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
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