JP4961185B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、３次元半導体装置に供し得る半導体装置並びにその製造方法に係り、特に、貫通電極を備えた半導体装置に関するものである。

近年、複数の半導体チップを積層した３次元半導体装置が提案されている。この３次元半導体装置では、半導体基板を貫通する電極によって各半導体チップ間の電気的な導通をはかっている。その代表的な構成は、例えば特開２００２−２８９６２３号公報に見られる（特許文献１）。これまでの３次元半導体装置では、支持基板上に３つの半導体チップを重ねて搭載する。この場合、各半導体チップに半導体基板を貫通するスループラグを設け、このスループラグに接続するバンプを介して電気的に接続を行う。この例では、スループラグは導体層とこれを囲む絶縁膜から構成される。スループラグ用導電膜に関して特許文献１は、導電膜としてはタングステン膜或いはポリシリコン膜を用いることも出来るとしている。尚、本願明細書において、３次元半導体装置とは、基板に複数の半導体チップを３次元に積層し搭載した形態の半導体装置のことを指す。

特開２００２−２８９６２３号公報（図１、段落＜００２６＞）

前述した貫通電極は、例えば数十μｍ径の孔に導電膜が埋まった構造となっている。こうした貫通電極に対して、例えば５００℃以上の熱処理を行った場合、導電膜の膜応力が数百ＭＰａ程度変動することは十分に起こりうる。例えば、非晶質シリコンに熱処理を施した場合、６００℃付近で多結晶シリコンに変化し、結晶化に起因する大きな引張応力が発生する。その応力変化は、引張応力側に１０００ＭＰａ程度にも達する。このように熱処理に伴い膜応力が変化した場合、導電膜は貫通孔に囲まれて自由度が限定されるため、直接に半導体基板に大きな応力が負荷されて、半導体基板にき裂を発生させるおそれがある。

本発明の目的は、高信頼性の半導体装置並びにその製造方法を提供することである。これら半導体装置を用いて高信頼性の３次元半導体装置を提供することが出来る。技術的には、前述した貫通孔を埋め込む導電膜として、膜応力の大きい材料を選択した場合でも、半導体基板に発生する応力を緩和することである。具体的に、３次元半導体装置に供する半導体チップ（以下、単に半導体装置と称する）の貫通電極として次のような形態を提供する。

本発明の基本形態は、貫通電極が、少なくとも複数層の貫通電極用導電膜を有して構成され、且つ貫通電極用導電膜の材料は、その膜応力が、当該半導体装置の製造中の、諸熱処理温度より低い温度に最大値を有する形態である。更に、第２の形態は、前記貫通電極用導電膜の材料の膜応力が、当該半導体装置の製造中の、諸熱処理温度より低い温度に極大値を有する材料となす形態である。これら第１及び第２の形態では、貫通電極は複数層の貫通電極用導電膜の内、少なくとも半導体基板に近い側の導電膜の膜応力が、緩和されてないることが肝要である。勿論、複数層の貫通電極用導電膜が、全て応力緩和がなされていることが好ましい。貫通電極用導電膜として用いる材料の代表例は、非晶質シリコンである。尚、貫通電極用導電膜に対する諸要請は、本発明に係る以下の諸形態においても同様である。貫通電極用導電層の代表的な例は、シリコンである。

本発明の代表的な半導体装置の製造方法は、半導体基板に凹部を形成する工程、少なくとも前記凹部を覆って絶縁物層を形成する工程、前記絶縁物層上に少なくとも２層の貫通電極用導電体層を形成し、前記凹部を埋め込む工程、前記貫通電極用導電体層の少なくとも１層に対して応力緩和が可能な熱処理がなされる工程、を少なくとも有し、且つ前記貫通電極用導電膜として用いる材料は、その膜応力が、当該半導体装置の製造中の、熱処理温度より低い温度に最大値或いは極大値を有するものである。

本発明の別な形態は、直接多結晶層を用いる形態である。即ち、半導体基板に凹部を形成する工程、少なくとも前記凹部を覆って絶縁物層を形成する工程、前記絶縁物層上に貫通電極用導電体層として多結晶層を直接形成して前記凹部を埋め込む工程、を少なくとも経て半導体装置が形成される。貫通電極用の導電層の代表的な例は、シリコンである。

本発明に係る更なる諸形態は、発明を実施するための最良の形態の欄に詳述される。

本願発明の諸形態によれば、貫通電極を有する半導体基板に発生する応力が緩和され、半導体基板へのき裂発生を抑制することができる

発明諸形態が多岐にわたるので、本発明の具体的な実施の形態を説明するに先立って、発明の諸形態を整理し、更に変形形態などの説明を行う。

本発明の半導体装置は基本的に次のような構成を有する。即ち、半導体基板を貫通し、半導体基板とは絶縁分離された貫通電極を備えた半導体装置（即ち、半導体チップ）を準備する。この貫通電極は貫通導電膜によって貫通孔が埋め込まれており、直接又は接続配線を介して接続部材（通例、バンプ）に接続される。所望基板に、こうした半導体装置を複数個積層して、３次元半導体装置が完成する。本発明は、こうした半導体装置及び３次元半導体装置の基本構成を前提に、前記目的を達成する為、前記貫通電極の各種の構成を提供するものである。以下の説明では、主に、この貫通電極の構成について言及する。

前述したように、本発明の第１の基本形態及び第２の形態は、貫通電極用の、貫通孔内の導電膜の成膜を少なくとも２回に分け、少なくとも第一層目の成膜の後に、応力緩和熱処理がなされることにより、半導体基板に発生する応力の緩和を行うものである。このことによって、半導体基板へのき裂発生を抑制するものである。この例のように、前記貫通導電膜の１層目の成膜後には、必ず前記貫通導電膜の膜応力の熱処理温度依存性においてピークをもつ温度以上の温度で熱処理を施すことが肝要である。尚、この熱処理は、貫通導電膜の１層目の成膜の直後になされるのが好ましい。このような半導体装置の貫通電極の構造は、貫通電極内が複数層の導電膜によって構成され、前記熱処理によって、そのうち少なくとも最外層の導電膜は非晶質でなく多結晶となっている。

このような半導体装置によれば、貫通孔内へ一部の導電膜を成膜するごとに膜応力を緩和することが可能であり、貫通孔内を完全に埋め込んだ際に半導体基板に発生する応力は、１度に導電膜を埋め込んだ場合より２割ほど応力緩和できる。その結果、半導体基板へのき裂発生を抑制することができる。

尚、導電膜の具体的例としては、例えば非晶質シリコン、タングステン、銅、アルミ等を、貫通電極用絶縁膜としては、例えばシリコン酸化膜或いはシリコン窒化膜或いはシリコン酸化膜とシリコン窒化膜の積層膜等をあげることができる。

本発明の第３の形態は、貫通電極用の貫通孔が、貫通電極用導電膜及び緩衝絶縁膜によって埋め込まれる形態である。この形態は、貫通電極用の貫通孔内を、導電膜と、緩衝絶縁膜の積層膜によって埋め込むことにより、緩衝絶縁膜より後に成膜する導電膜の応力が半導体基板に影響しにくくなり半導体基板の応力増大を抑制できるため、半導体基板へのき裂発生を抑制することができる。前記緩衝絶縁膜として用いる材料のヤング率が、前記貫通電極用導電膜として用いる材料のヤング率より小さいことが有用であり、実用的である。

本形態においても、前記貫通導電膜として用いる材料は、他の例と同様の選択が肝要である。本例においても、貫通電極内が導電膜と絶縁膜の積層膜によって構成され、そのうち少なくとも最外層の導電膜は非晶質でなく多結晶となっている。

本願発明の第４の形態は、貫通電極の内部に柱状半導体と貫通導電膜を設けた形態である。前記柱状半導体は、当然、貫通電極絶縁膜により前記内部貫通導電膜と絶縁分離される。即ち、貫通電極が、半導体基板を貫通する柱状半導体と、少なくとも前記柱状半導体の側壁に形成された絶縁膜と、少なくとも２回の成膜によって形成された複数層の貫通電極用導電膜とを有する形態である。又、この形態の変形形態として、この柱状半導体を複数本に分割して形成し、この複数の柱状半導体部材の間に貫通電極用導電膜を充填する形態も可能である。

更に、前記複数個の柱状半導体部材は、前記半導体基板表面に平行な断面形状が、正方形、長方形及び円形のいずれかの形状を有し、且つ当該柱状半導体部材の外壁に形成された絶縁膜と、前記半導体基板に設けられた貫通孔の内壁に形成された絶縁膜との空間の間隔を等しくするように配置することが出来る。この形態は、貫通電極用の貫通孔内に柱状半導体を配置することにより、埋め込む導電膜の膜厚を薄くできるため半導体基板の応力が緩和され、半導体基板へのき裂発生を抑制することができる。

このような３次元半導体装置によれば、柱状半導体を貫通孔内部に配置することにより貫通導電膜の膜厚を減らすことができる。このため同じ回数、例えば３回に分けて貫通孔を埋め込む場合、一度に成膜する導電膜の膜厚を減らすことができる。一度の成膜量を減らせるため、半導体基板に発生する応力を低減することが可能であり、半導体基板へのき裂の発生を抑制できる。

更に、次のような変形形態をも取り得る。即ち、この形態は、前記柱状半導体は所望形状の複数個の柱状半導体部材を有し、且つ複数個の柱状半導体部材の各々が、当該柱状半導体部材の外壁に形成された絶縁膜と、前記半導体基板に設けられた貫通孔の内壁に形成された絶縁膜との空間に前記貫通電極用導電膜が充填されているということが出来る。こうした例では、貫通電極内に柱状半導体が配置され、さらに柱状半導体と、隣接する柱状半導体と、貫通孔外壁との３者の距離が等間隔で配置されており、その間の空間は複数層の導電膜で埋め込まれている。そのうち半導体基板および柱状半導体に最も近い導電膜は非晶質でなく多結晶となっている。柱状半導体部材は、任意の形態を取りうるが、前記半導体基板表面に平行な断面形状が、正方形、長方形及び円形のいずれかの形状が実用的である。

本発明の更に別な形態は、貫通電極用の貫通孔内の導電膜を非晶質層でなく多結晶層、例えば多結晶シリコンとして成膜することにより、熱処理に伴う結晶化応力の発生を抑制して半導体基板に発生する応力増大を抑制することにより、半導体基板へのき裂発生を抑制することができる。この場合、成膜時に多結晶層となるように高温となす必要がある。
この例では、前記貫通電極を構成する貫通導電膜として用いる材料は、前記半導体基板に堆積される時点において非晶質でなく、すでに多結晶であることを特徴とする半導体装置である。このような半導体装置によれば、貫通導電膜の膜応力が熱処理による結晶化に伴って応力変動することが抑制され、半導体基板に発生する応力は低応力のまま保持される。その結果、半導体基板へのき裂発生を抑制することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。尚、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

＜実施例１＞
本例は、貫通電極として、多層に非晶質シリコン層を成膜する例であり、貫通電極の導電膜を３回に分けて成膜した例である。本発明の実施例１を図１から図３及び図１２を用いて説明する。図１は、本発明の実施例１の、貫通電極の断面図である。図２は、実施例１の貫通電極部の平面図である。図２の（ａ）及び（ｂ）は貫通孔の形状を２形態示したものである。図３（ａ）から図３（ｆ）は実施例１の製造工程を工程順に追った断面図である。又、図１２は導電膜材料の膜応力の熱処理温度依存性を説明する図である。

図１の断面図に見られるように、半導体基板１１内に柱状の貫通電極部１５が設けられる。この貫通電極部は、導電膜で構成される貫通電極１２およびこの柱状の貫通電極用導電膜１２の周囲を取り巻いて設けられる貫通電極用の絶縁膜１３で構成される。更に、貫通電極１２は第一層目の貫通電極用導電膜１２ａと第二層目の貫通電極用貫通導電膜１２ｂと第三層目の貫通電極用貫通導電膜１２ｃとで構成される。貫通電極１２は、前記貫通電極用の絶縁膜１３により半導体基板と絶縁されている。貫通電極１２には接続配線１６が接続され、半導体基板１１表面上にトランジスタや容量や抵抗体が形成されている。尚、半導体基板１１表面上の諸部材は図示されていない。半導体基板１１、貫通電極１２及び接続配線１６は絶縁膜１７により覆われている。

貫通電極１２を構成する第一層目の貫通電極用導電膜１２ａと第二層目の貫通電極用導電膜１２ｂと第三層目の貫電極用導電膜１２ｃとは互いに導通する。一方、貫通電極１２は貫通電極用絶縁膜１３により半導体基板１１と絶縁される。又、貫通電極１２は接続配線１６と導通している。

図２で示す平面図は、図１における線Ａ−Ａに沿った断面図である。貫通孔の形状は図２（ａ）のように正方形２０であっても、図２（ｂ）のように円形２１であっても構わない。更には、その他の形状をも用い得る。図２の各部は図１において示された符号の部分と同一である。

次に、実施例１の製造工程について説明する。図３の実施例１の貫通電極の製造方法を工程順に示した断面図である。そして、図１が工程の完結した状態を示している。

図３（ａ）に示すように、半導体基板１１にリソグラフィおよびエッチング等を用いて、貫通電極用の溝１８を形成する。溝１８の形状は平面的には、図２で示したように正方形或いは円形などであっても構わない。

次いで、図３（ｂ）に示すように、半導体基板１１全体に絶縁膜１３を形成する。絶縁膜１３は、工程上、半導体基板１１全体に形成されるが、以下、溝１８内に形成された絶縁膜を貫通電極用絶縁膜１３と呼ぶ。貫通電極用絶縁膜１３としては、例えばシリコン酸化膜或いはシリコン窒化膜或いはシリコン酸化膜とシリコン窒化膜の積層膜などを用いることができる。

図３（ｃ）に示すように、ＣＶＤ法を用いて、半導体基板１１上に形成した絶縁膜１３上の全体に第一層目の貫通電極用導電膜１２ａを成膜し、溝１８の溝幅の３分の１を埋め込む。そして、導電膜の応力が緩和するのに十分な温度、例えば半導体装置製造工程での最高温度、まで熱処理を行う。但し、導電膜として非晶質シリコンを用いた場合、熱処理によりアウトディフュージョンが懸念される場合は、炉でのＯ_２リーク層を当該導電膜の最上層に形成したのちに、熱処理を行ってもよい。

次に、図３（ｄ）に示すように、熱処理により応力緩和した第一層目の貫通電極用導電膜１２ａ上に第二層目の貫通電極用導電膜１２ｂを成膜する。成膜量は溝１８の溝幅の３分の１とする。第二層目の貫通電極用導電膜１２ｂの成膜後には応力緩和熱処理を行う。

そして、図３（ｅ）に示すように、第二層目の貫通電極用導電膜１２ｂ上に第三層目の貫通電極用導電膜１２ｃを成膜して溝１８を完全に埋め込む。この後に、応力緩和熱処理を行う。

図１２は、導電膜の膜応力の温度依存性を例示する図である。図１２（ａ）は熱処理温度に従って、引っ張り応力が極大値を有する例、図１２（ｂ）は熱処理温度に従って引っ張り応力が減少する、即ち、膜形成時に最大値を有する例である。導電膜が、どの特性を有するかは、膜の材料、形成方法などによって選択される。導電膜としては、図１２（ａ）に示すように熱処理によって、膜応力の引張応力がピーク（極大値）を持ち、更に高温熱処理において、膜応力が緩和する材料、又は図１２（ｂ）に示すように成膜状態で最大の引張応力を持ち熱処理によって応力緩和する材料を用いる。導電膜の具体的例としては、例えば非晶質シリコン、タングステン、銅、アルミ等をあげることが出来る。成膜方法はＣＶＤ法以外でもスパッタやメッキを用いてもよい。導電膜として非晶質シリコンを用いれば、例えばＤＲＡＭ製造工程で用いられる１０００℃を越える高温の熱処理にも耐えられる。

導電膜の成膜回数は３回でなくてもよい。２回でも、或いは３回より多くてもよい。成膜ごとの膜厚も各回で変更することが可能である。好ましくは、第一層目の貫通電極用導電膜の膜厚は、全層を等膜厚で分割した場合よりも薄くした方がよい。又、本実施例では導電膜の成膜ごとに熱処理を行ったが、少なくとも第一層の成膜時に行えばよく、毎回行う必要はない。又、導電膜の各成膜は、導電膜の材料をそのたびごとに変えてもよい。

次に、図３（ｆ）に示すように、半導体基板表面の導電膜１２（１２ａ、１２ｂ、１２ｃ）を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、ウェットエッチング、ドライエッチングによって除去する。但し、半導体基板表面の導電膜除去の工程は、導電膜の各成膜ごとに行ってもよい。

次に、図１に示すように、貫通電極１２からの導通をとる接続配線１６およびチップ保護のための絶縁膜１７を形成する。この工程の間に、トランジスタ素子、容量素子、抵抗素子など必要な諸部品も形成する。尚、図１では、これらの諸部品は図示が省略されている。半導体基板１１の裏面を貫通電極用導電膜１２が露出するまで研削し、半導体基板１１を薄くする。尚、ここで裏面とは、半導体基板１１における前記接続配線１６が設けられる面と反対側の面を指す。裏面の用語は、以下の実施例でも同様である。半導体基板１１の裏面研削の結果、裏面に貫通電極用導電膜１２ｂ又は貫通電極用導電膜１２ｃが露出する状態にしても構わない。尚、図示されていないが、通例の貫通電極を有する従来の半導体装置と同様に、裏面研削された半導体基板１１の裏面には絶縁膜を形成し、貫通導電膜１２と接続するためのビアを開口してバンプを形成する。その後、チップに分割され貫通電極を備えた半導体チップとなる。

次に、本発明の作用効果は次の通りである。半導体基板に設けた貫通孔内に、多層に形成した導電膜の少なくとも最も半導体基板に近い一層を、その成膜後膜応力を緩和することによって、半導体基板に発生する応力を緩和することが出来る。この為、貫通孔を、諸部材を完全に埋め込んだ際に半導体基板に発生する応力を、緩和することが可能となる。こうして、半導体基板への、き裂の発生が抑制される。更に、本実施例によれば、貫通孔内へ、一部の導電膜を成膜するごとに導電膜の膜応力を緩和することができる。当然、最終的に完全に埋め込んだ際に半導体基板に発生する応力を緩和することが可能であり、半導体基板へのき裂の発生を抑制できる。本願発明者の応力解析結果によると、貫通導電膜の成膜を３回等膜厚にて形成し、第一層の貫通導電膜のみに応力緩和熱処理を施しても、単純に１回で貫通孔を埋め込んだ場合と比べて半導体基板に発生する応力を約２割減らすことができる。

本発明との構成上の相違を比較し明らかにする為、これまでの３次元半導体装置用の半導体チップの例を例示する。図４は、代表的な３次元半導体装置を示す断面図である。３つの半導体チップ３、４、５が支持基板１に搭載されている。各半導体チップ３、４、５は、それぞれの半導体チップの半導体基板１１を貫通する貫通電極７を備え、各半導体チップ間は貫通電極７に接続されたバンプ６によりそれぞれ接続される。そして、最下層の半導体チップ５のバンプ６が、支持基板１の配線パターン２に接続される。これまでの例の貫通電極７の断面構成の例を図５に示す。貫通電極部７は半導体基板１１を貫通した貫通導電膜(この例では、貫通電極)７ａと、貫通電極絶縁膜７ｂから構成される。この半導体装置は、貫通電極７ａを接続するための接続配線１６と、保護絶縁膜１７を備え、接続配線１６においてバンプ（図示されていない）により接続されている。このように、これまでの例では、導電膜を単純に１回で貫通孔を埋め込んでいる。本発明はこうした例が持つ問題点を解消したものである。

＜実施例２＞
本実施例は、貫通電極として多結晶シリコン層を用いる例である。図６は、本発明の第二の実施例である３次元半導体装置に供する半導体装置の一例を示した断面図である。本実施例の貫通電極部１５は、貫通電極用導電膜１２ａの構成および製造方法を実施例１と相違させるのみであり、その他の部材の構成および製造方法は同様である。従って、その相違する部分についてのみ説明し、その他の説明は省略する。

実施例１では、貫通導電膜１２は少なくとも２回以上に分けて成膜を行い、少なくとも最初の貫通導電膜の成膜後に応力緩和熱処理を行った。しかし、実施例２では貫通導電膜の成膜を１回とすることができる。図６に示した断面図は導電膜の成膜を１回としたものである。つまり、半導体基板１１内に、貫通電極用の絶縁膜１３を介して第一層目の貫通電極用導電膜１２ａ（この例では、貫通電極）が形成されている。

次に、製造方法を説明する。半導体基板１１に設けた溝１８に貫通電極用絶縁膜１３を形成後、第一層目の貫通電極用導電膜１２ａをＣＶＤ法により多結晶の状態で成膜し、溝１８を埋め込む。第一層目の貫通電極用の導電膜１２ａとしては多結晶シリコンを用いる。その後の半導体基板１１表面の導電膜除去および半導体基板１１の裏面研削等は実施例１と同様であるため、説明は省略する。尚、図６の形態とこれまでの例として示した図５の形態とは、図の上では、類似形態に見えるが、貫通する導電層７ａと１２ａの材質を異にする。即ち、本例においては、多結晶シリコンを用い、且つ貫通孔内壁に設けた絶縁膜に接して、当該貫通孔全体を埋め込むことが肝要である。

本実施例によれば、多結晶シリコンで貫通孔全体を埋め込むことにより、その後熱処理を行った際に結晶化に起因する応力の発生を抑制できる。従って、本例によれば、貫通電極に基づく半導体基板へのき裂発生を抑制することができる。

＜実施例３＞
本例は、貫通電極を構成する導電膜を複数層とし、それらの導電膜層の間に絶縁膜を挟んで、貫通電極を形成する例である。図７は本発明の第三の実施例である半導体装置の一例を示した断面図である。本実施の貫通電極は、貫通導電膜１２の構成および製造方法において実施例１および実施例２と相違するのみであり、その他の部材の構成および製造方法は同様である。従って、その相違する部分についてのみ説明し、その他の説明は省略する。

本実施例の貫通電極用導電膜１２は、半導体基板１１に形成した貫通電極用の絶縁膜１３に挟まれた領域に形成される点は実施例１と同様である。但し、貫通電極用導電膜１２が、導電膜１２ａ、１２ｂと、これらに挟まれた絶縁膜１４の積層構造で構成される。そして、この緩衝用の絶縁膜１４は、前記導電膜１２ａ、１２ｂよりヤング率が小さい。

図７に例示した断面図は、貫通導電膜１２ａ、１２ｂの成膜を２回、緩衝絶縁膜１４の成膜を１回としたものである。第一層目の貫通電極用導電膜１２ａと第二層目の貫通電極用導電膜１２ｂとの間に緩衝用の絶縁膜１４が形成されている。第一層目の導電膜１２ａと第二層目の導電膜１２ｂが接続配線１６やバンプを介して導通することはこれまでの例と同様である。

次に製造方法を説明する。図８は実施例３の製造工程を工程順に示した断面図である。図７は工程終了後の断面図である。

図８（ａ）に示すように、半導体基板１１に溝１８を形成し、次いで、この上部に図８（ｂ）に示すように貫通電極の絶縁の為の絶縁膜１３を形成する。更に、第一層目の貫通電極用の導電膜１２ａを形成し、応力緩和熱処理を施す（図８（ｃ））。これまでの工程は実施例１と同様である。次に、熱処理により応力緩和した第一層目の導電膜１２ａ上にＣＶＤ法により緩衝絶縁膜１４を形成する（図８（ｄ））。続いて、第二層目の貫通電極用導電膜１２ｂを成膜し、溝１８を完全に埋め込む（図８（ｅ））。次いで、半導体基板１１上の導電膜および絶縁膜をウェットエッチングまたはドライエッチングまたはＣＭＰで除去する（図８（ｆ））。

そして、図７のように、貫通電極１５からの導通をとる接続配線１６及びチップ保護のための絶縁膜１７を形成する。この工程の間に、トランジスタ素子、容量素子、抵抗素子など諸部材も形成する。尚、トランジスタ素子などこれらの諸部材は図示されていない。半導体基板１１の裏面を第二層目の導電膜１２ｂが露出するまで研削し、半導体基板１１を薄くする。その後の工程は実施例１と同様である。

貫通導電膜として用いる材料、製造方法は実施例１と同様である。緩衝用絶縁膜１４としては、シリコン酸化膜を用いる。好ましくは、シリコン酸化膜でもヤング率が小さいLow-k材料である方がよい。成膜方法はＣＶＤ法以外でもスパッタでもよく、更に、貫通導電膜材料がシリコンである場合は、表面酸化であってもよい。

本実施例の半導体装置の一例の貫通電極１２は、貫通導電膜２層及び緩衝絶縁膜１層から構成されたが、こうした貫通導電膜は２層以上であっても構わない。更に、緩衝絶縁膜は１層以上であっても構わない。又、最後の工程において、緩衝絶縁膜で溝を埋め込む構成を取っても構わない。尚、３層以上の導電膜を成膜する場合は、基板から最も遠い導電膜が表面に露出するまで研削する。導電膜の応力緩和熱処理は、少なくとも第一層目の貫通電極用導電膜１２ａの成膜後に行えばよく、あとはどの膜の成膜後に行っても構わない。又、貫通導電膜１２の材料は実施例１と同様であるが、実施例２のように半導体基板に成膜時から多結晶状態である導電膜、例えば多結晶シリコンを用いても構成することが出来る。この場合、熱処理による結晶化起因の応力変動の効果は小さいので、応力緩和を目的とした熱処理を行う必要はない。

本実施例によれば、貫通電極用の導電膜よりヤング率の小さい緩衝用絶縁膜を貫通導電膜の間に挟むことにより、緩衝用絶縁膜より内部にある導電膜の応力が、半導体基板に及ぶことを抑制できる。こうして、本例によれば、貫通電極に基づく半導体基板へのき裂発生を抑制することができる。

＜実施例４＞
本例は、貫通電極用の導電膜の中に柱状半導体を含む例である。更には、この柱状半導体を、小さな複数の柱状半導体に分割して構成することも有用である。
第四の実施例を図９及び図１０を用いて説明する。図９は本実施例の一例を示した平面図である。又、図１０は本実施例の製造工程を工程順に示した断面図である。

先ず、図９を用いて本実施例の貫通電極部１５の平面構成を説明する。本実施例の貫通電極１５の断面図は、実施例１の断面図である図１との間で、貫通電極１５中に柱状半導体１１ｄが存在する点、更に貫通電極を複数の柱状半導体１１ｄをもって構成するという相違点を除くと同様である。貫通電極部１５は内部に柱状半導体１１ｄを有し、半導体基板１１との間の領域は貫通電極用導電膜１２（１２ａ、１２ｂ、１２ｃ）および貫通電極用の絶縁膜１３で充填されている。本例の柱状半導体１１ｄは、半導体基板１１の表面に平行な面での形状が正方形である。又、半導体基板１１および隣接する柱状半導体１１ｄとの間隔が等間隔になるように配置する。貫通電極用の導電膜１２は貫通電極用の絶縁膜１３により、柱状半導体１１ｄ及び半導体基板１１と絶縁されている。

柱状半導体１１ｄを等間隔に配置することで、貫通電極用導電膜１２ａ、１２ｂ、１２ｃを成膜する際に、薄い膜厚で柱状半導体１１ｄ間を成膜できる利点がある。例えば図９において、３０μｍ角の正方形２２の中に、１辺２μｍの正方形の柱状半導体１１ｄを２行２列配置し、絶縁膜厚を０．１μｍとすれば、約４μｍ程度以上の導電膜厚で貫通電極を充填できる。柱状半導体で分割しない場合の１５μｍ以上の膜厚と比較すると、その１／３．５の薄さとなる。尚、図９には貫通孔内に柱状半導体を２行２列配置した例を示したが、４行４列でも３行５列でも構わない。

本実施例では柱状半導体の形状が正方形である半導体装置の一例を示したが、柱状半導体と、隣接する柱状半導体と、半導体基板の３者が互いに等間隔である構造ならば、他の形状であっても、本実施例のように導電膜の膜厚を薄くすることが可能である。柱状半導体は上記の条件を満たせば長方形であっても円形或いはその他の形状であっても構わない。例えば、図１１に例示するように、断面が円形の貫通電極部２３の内部に、同心円の柱状半導体１１ｄがある構造であっても構わない。又、上記の条件を満たせば、柱状半導体は１個であっても複数個であってもよい。尚、図での符号はこれまでと同様である。

貫通電極用導電膜１２の内部構造は、第一層目の導電膜１２ａ、第二層目の導電膜１２ｂ、第三層目の導電膜１２ｃから成り、実施例１と同様である。

次に製造方法を、図１０を用いて説明する。先ず、図１０（ａ）に示すように、リソグラフィおよびエッチング等を用いて、半導体基板１１に、貫通電極部１５用の溝１８を形成する。本例では、溝１８は同じ幅を持つように形成する。溝１８と隣接する溝１８との間に挟まれた領域は柱状半導体１１ｄとなる形状とする。

次に、図１０（ｂ）に示すように、半導体基板１１全体に絶縁膜１３を形成する。溝１８内に形成された絶縁膜は貫通電極用絶縁膜１３である。

それに続く工程である、導電膜１２ａ、１２ｂ、１２ｃの３回に分けての成膜（図１０（ｃ）、図１０（ｄ）、図１０（ｅ）、それ以降半導体チップになるまでの工程（図１０（ｆ））の製造方法は実施例１と同様であるので、詳細説明は省略する。

実施例４の貫通電極を構成する貫通電極用導電膜は、実施例２で用いた成膜時から多結晶の導電膜であっても構わない。その場合、熱処理によっても応力変動が抑制されるので、導電膜１２は貫通孔を１回で完全に埋め込むのであっても構わない。その製造方法は実施例２と同様である。

又、実施例４の貫通電極を構成する貫通電極用導電膜は、実施例１の導電膜と実施例２のポリシリコン膜の積層構造であっても構わない。好ましくは熱処理に対して応力変動が小さいポリシリコン膜が半導体基板に最も近い導電膜であるとよい。

又、実施例４の貫通電極を構成する貫通電極用導電膜は、実施例３で述べた導電膜と絶縁膜の積層体であっても構わない。その製造方法は実施例３と同様である。

本例によれば、柱状半導体を貫通電極内部に配置することにより導電膜の成膜の膜厚を数分の１に減らすことができる。例えば、導電膜を３回で貫通電極を埋め込む場合も同様に、柱状半導体がない場合（例えば、図２）と柱状半導体を２行２列に等間隔に配置した場合（例えば、図９）とでは、１度に成膜する膜厚を数分の１に薄くできる。このため、貫通電極の周囲の半導体基板に発生する応力をさらに低減できる。その結果、半導体基板へのき裂発生を抑制できる。

以下、本発明の主な形態を列挙する。これらの半導体装置は、３次元半導体装置の供して極めて有用である。
（１）半導体基板を貫通し、前記半導体基板とは絶縁分離された貫通電極を備えた半導体装置であって、又、前記貫通電極は、貫通導電膜によって貫通孔が埋め込まれている半導体装置であって、又、前記貫通電極は、直接又は接続配線を介してバンプに接続される半導体装置であって、前記貫通電極を構成する貫通導電膜は、少なくとも２回以上の成膜によって形成されることを特徴とする半導体装置。
（２）前項（１）において、前記貫通導電膜として用いる材料の膜応力は、温度特性の最大値もしくは極大値（ピーク）を有し、前記ピークを持つ温度以上の熱処理によって膜応力を緩和させたことを特徴とする半導体装置。
（３）前項（２）において、前記貫通電極用の、導電膜の１層目の成膜後には必ず前記導電膜の膜応力の熱処理温度依存性において極大値をもつ温度以上の温度で熱処理を施すことを特徴とする半導体装置。
（４）半導体基板を貫通し、前記半導体基板とは絶縁分離された貫通電極を備えた半導体装置であって、又、前記貫通電極は、直接又は接続配線を介してバンプに接続されている半導体装置であって、前記貫通電極を構成する貫通導電膜として用いる材料は、前記半導体基板に堆積される時点において非晶質でなく、すでに多結晶であることを特徴とする半導体装置。
（５）半導体基板を貫通し、前記半導体基板とは絶縁分離された貫通電極を備えた半導体装置であって、又、前記貫通電極は、直接又は接続配線を介してバンプに接続されている半導体装置であって、前記貫通電極の貫通孔は貫通導電膜及び緩衝用絶縁膜によって埋め込まれていることを特徴とする半導体装置。
（６）前項（５）において、前記貫通電極用の導電膜として用いる材料は、前記材料の膜応力が、温度特性の最大値もしくは極大値（ピーク）を有し、前記ピークを持つ温度以上の熱処理によって膜応力が緩和していることを特徴とする半導体装置。
（７）前項（６）において、前記貫通電極用の、導電膜の１層目の成膜後には必ず前記貫通導電膜の膜応力の熱処理温度依存性において極大値を持つ温度以上の温度で熱処理を施してあることを特徴とする半導体装置。
（８）前項（７）において、前記緩衝用絶縁膜として用いる材料のヤング率が、前記貫通電極用導電膜として用いる材料のヤング率より小さいことを特徴とする半導体装置。
（９）半導体基板を貫通し、前記半導体基板とは絶縁分離された貫通電極を備えた半導体装置であって、又、前記貫通電極は、直接又は接続配線を介してバンプに接続されている半導体装置であって、前記貫通電極の内部に柱状半導体と貫通導電膜を有することを特徴とする半導体装置。
（１０）前項（９）において、前記柱状半導体は、貫通電極用絶縁膜により前記内部貫通電極用導電膜と絶縁分離されることを特徴とする半導体装置。
（１１）前項（１０）において、前記柱状半導体は正方形又は長方形又は円形の形状を有し、前記貫通電極の貫通孔外壁との間隔を等しくするように配置され、前記貫通孔外壁との空間は貫通電極用導電膜によって充填されることを特徴とする半導体装置。
（１２）前項（１１）において、前記貫通電極を構成する貫通導電膜は、少なくとも２回以上の成膜によって形成されることを特徴とする半導体装置。
（１３）前項（１２）において、前記貫通電極用導電膜として用いる材料の膜応力は、前記材料の膜応力が、温度特性の最大値もしくは極大値（ピーク）を有し、前記ピークを持つ温度以上の熱処理によって膜応力が緩和していることを特徴とする半導体装置。
（１４）前項（１３）において、前記貫通電極用の導電膜の１層目の成膜後には必ず前記貫通電極用の導電膜の膜応力の熱処理温度依存性においてピークをもつ温度以上の温度で熱処理を施してあることを特徴とする半導体装置。

本発明の実施例１に係る半導体装置の断面図である。 図１の半導体装置における線Ａ−Ａに沿った断面図である。 本発明の実施例１に係る半導体装置の製造方法の一例を工程順に示した断面図である。 ３次元半導体装置の例の断面図である。 これまでの３次元半導体装置用の半導体装置の貫通電極部を例示する断面図である。 本発明の実施例２に係る半導体装置の断面図である。 本発明の実施例３に係る半導体装置の断面図である。 本発明の実施例３に係る半導体装置の製造方法の一例を工程順に示した断面図である。 本発明の実施例４に係る半導体装置の半導体基板面から見た平面図である。 本発明の実施例４に係る半導体装置の製造方法の一例を工程順に示した断面図である。 本発明の実施例４に係る半導体装置の半導体基板面から見た平面図である。 本発明の貫通導電膜材料の、膜応力の熱処理温度依存性を説明する図である。

符号の説明

１：支持基板、２：配線パターン、３、４、５：半導体チップ、６：バンプ、７：貫通電極、７ａ：貫通電極用導電膜、７ｂ：貫通電極用絶縁膜、１１：半導体基板、１１ｄ：柱状半導体、１２：貫通電極用導電膜、１２ａ：第一層目貫通電極用導電膜、１２ｂ：第二層目貫通電極用導電膜、１２ｃ：第三層目貫通電極用導電膜、１３：貫通電極用絶縁膜、１４：緩衝用絶縁膜、１５：貫通電極部、１６：接続配線、１７：絶縁膜、１８：溝。

Claims (6)

1. 半導体基板に凹部を形成する工程と、
   前記凹部内に貫通電極用導電体層を形成する貫通電極用導電体層形成工程と、を有し、
   前記貫通電極用導電体層は、複数層の導電体層の積層体を含み、前記貫通電極用導電体層形成工程は、第一層目導電膜を成膜する工程と、前記第一層目導電膜を熱処理する工程と、前記第一層目導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第二層目導電膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
2. 前記複数層の導電体層のうち最も前記半導体基板に近い導電体層の厚さは他の導電体層の厚さよりも薄いことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記複数層の導電体層のうち最も前記半導体基板に近い導電体層は少なくとも成膜時に多結晶体であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記熱処理をする導電体層の材料は、その膜応力の熱処理依存性において最大値または極大値を有し、前記最大値または極大値を示す温度以上の温度で熱処理を行なうことを特徴とする請求項１乃至３の何れかに記載の半導体装置の製造方法。
5. 前記半導体基板への凹部の形成は、前記凹部内に、当該凹部を貫通する複数の柱状半導体部材を残存させ、前記柱状半導体部材相互、並びに前記柱状半導体部材と前記半導体基板側面との間に間隔を確保してなることを特徴とする請求項１乃至４の何れかに記載の半導体装置の製造方法。
6. 前記柱状半導体部材相互の間隔と、前記柱状半導体部材と前記半導体基板側面との間隔とが実質的に同じ間隔であることを特徴とする請求項５記載の半導体装置の製造方法。

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