CN112017967A - 背面金属化半导体结构及制备方法 - Google Patents
背面金属化半导体结构及制备方法 Download PDFInfo
- Publication number
- CN112017967A CN112017967A CN201910451979.7A CN201910451979A CN112017967A CN 112017967 A CN112017967 A CN 112017967A CN 201910451979 A CN201910451979 A CN 201910451979A CN 112017967 A CN112017967 A CN 112017967A
- Authority
- CN
- China
- Prior art keywords
- substrate
- layer
- trench
- semiconductor device
- hard mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 64
- 239000002184 metal Substances 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 54
- 230000008569 process Effects 0.000 claims abstract description 33
- 238000001465 metallisation Methods 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 19
- 239000012634 fragment Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 116
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 241001391944 Commicarpus scandens Species 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种背面金属化半导体结构及制备方法，所述背面金属化半导体结构的制备方法，包括如下步骤：提供具有相对设置的第一表面和第二表面的衬底，所述衬底上靠近所述第一表面的一侧形成有半导体器件；在所述衬底中形成连通所述第二表面与所述半导体器件的沟槽；在所述第二表面及所述沟槽的表面形成背面金属层。本发明通过在晶圆背面形成沟槽及背面金属层，取代了原有的背面减薄及金属化工艺，避免了因背面减薄而引发的破片风险，进而提升了产品良率，降低了产品生产成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种背面金属化半导体结构及制备方法。
背景技术
功率MOSFET的应用前景十分广泛，主要用在汽车电子、低压电机、变频器、逆变器及变压器中。在绝缘栅双极型晶体管(IGBT)等功率MOSFET的器件结构中，一般将器件的漏极设置于晶圆背面，通过对漂移区结构的设计，满足功率器件的大功率需求。因此，在功率器件的制备工艺中，晶圆的背面减薄工艺已成为了一道关键制程。
目前，在现有的功率器件制程中，由于减薄厚度不断减小及制程中累积的应力等问题，晶圆在减薄时非常容易发生破片；此外，减薄后的晶圆厚度最薄可降至100μm以下，晶圆存放在晶圆盒中时就会因为自身重力而发生不同程度的弯曲下垂，极易因晶圆盒振动等外力作用而出现破片。减薄后的晶圆在存放、搬运及后续进行离子注入、背面金属化等工艺时也将面临巨大的破片风险。因晶圆减薄而引发的破片问题已成为影响功率器件产品良率及生产成本的重要因素。
因此，有必要提出一种新的背面金属化半导体结构及制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种背面金属化半导体结构及制备方法，用于解决现有技术中因晶圆减薄而引发的破片问题。
为实现上述目的及其它相关目的，本发明提供了一种背面金属化半导体结构的制备方法，包括如下步骤：
提供具有相对设置的第一表面和第二表面的衬底，所述衬底上靠近所述第一表面的一侧形成有半导体器件；
在所述衬底中形成连通所述第二表面与所述半导体器件的沟槽；
在所述第二表面及所述沟槽的表面形成背面金属层。
作为本发明的一种优选方案，所述半导体器件包含功率MOS器件。
作为本发明的一种优选方案，形成所述沟槽的过程包括如下步骤：
在所述第二表面形成硬掩膜层；
通过对所述硬掩膜层进行光刻和刻蚀，并形成图形化的硬掩膜层；
以所述硬掩膜层作为刻蚀掩膜，对所述衬底进行刻蚀，刻蚀停止于所述半导体器件，形成所述沟槽，并去除所述硬掩膜层。
作为本发明的一种优选方案，在对所述硬掩膜层进行光刻和刻蚀前，还包括在所述硬掩膜层表面沉积用于隔离光刻胶的隔离层的步骤；在对所述硬掩膜层进行光刻和刻蚀后，还包括去除所述光刻胶和所述隔离层的步骤。
作为本发明的一种优选方案，所述沟槽在深度方向上的各截面的形状大小相同。
作为本发明的一种优选方案，所述衬底中形成有多个所述半导体器件及多个所述沟槽，多个所述沟槽与多个所述半导体器件一一对应。
作为本发明的一种优选方案，所述沟槽的底面与所述半导体器件的形状大小相同。
作为本发明的一种优选方案，形成所述背面金属层的过程包括如下步骤：
在所述第二表面及所述沟槽的表面依次沉积阻挡层和金属种子层；
在所述金属种子层表面形成所述背面金属层。
作为本发明的一种优选方案，在形成所述沟槽前，还包括对所述第二表面进行研磨减薄的步骤。
本发明还提供了一种背面金属化半导体结构，包括：
具有相对设置的第一表面和第二表面的衬底；
半导体器件，所述半导体器件形成于所述衬底上靠近所述第一表面的一侧；
沟槽，所述沟槽形成于所述衬底中，并连通所述第二表面与所述半导体器件；
背面金属层，所述背面金属层位于所述第二表面及所述沟槽的表面。
作为本发明的一种优选方案，所述半导体器件包含功率MOS器件。
作为本发明的一种优选方案，所述沟槽在深度方向上的各截面的形状大小相同。
作为本发明的一种优选方案，所述衬底中形成有多个所述半导体器件及多个所述沟槽，多个所述沟槽与多个所述半导体器件一一对应。
作为本发明的一种优选方案，所述沟槽的底面与所述半导体器件的形状大小相同。
作为本发明的一种优选方案，所述第二表面与所述背面金属层之间还包括形成于所述第二表面上的阻挡层。
如上所述，本发明提供一种背面金属化半导体结构及制备方法，通过在晶圆背面形成沟槽及背面金属层，取代了原有的背面减薄及金属化工艺，避免了因背面减薄而引发的破片风险，进而提升了产品良率，降低了产品生产成本。
附图说明
图1显示为本发明实施例一中提供的一种背面金属化半导体结构的制备方法的流程图。
图2显示为本发明实施例一中提供的衬底的截面示意图。
图3显示为本发明实施例一中在衬底上形成硬掩膜层和隔离层后的截面示意图。
图4显示为本发明实施例一中刻蚀形成图形化的硬掩膜层和隔离层后的截面示意图。
图5显示为本发明实施例一中去除光刻胶和隔离层后的截面示意图。
图6显示为本发明实施例一中对衬底进行刻蚀以形成沟槽后的截面示意图。
图7显示为本发明实施例一中沉积形成阻挡层和金属种子层后的截面示意图。
图8显示为本发明实施例一中沉积形成背面金属层后的截面示意图。
元件标号说明
101 衬底
102 半导体器件
102a 沟槽型栅极
102b 注入掺杂区
102c 底层介质层
102d 接触孔插塞
102e 金属布线层
102f 顶层介质层
103 沟槽
103a 硬掩膜层
103b 隔离层
103c 光刻胶
104 背面金属层
104a 阻挡层
104b 金属种子层
S1～S3 步骤1)～3)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图8，本发明提供了一种背面金属化半导体结构的制备方法，包括如下步骤：
1)提供具有相对设置的第一表面和第二表面的衬底101，所述衬底101上靠近所述第一表面的一侧形成有半导体器件102；
2)在所述衬底101中形成连通所述第二表面与所述半导体器件的沟槽103；
3)在所述第二表面及所述沟槽103的表面形成背面金属层104；
在步骤1)中，请参阅图1的S1步骤及图2，提供具有相对设置的第一表面和第二表面的衬底101，所述衬底101上靠近所述第一表面的一侧形成有半导体器件102。在图2中，所述衬底101的下表面为所述第一表面，所述衬底101的上表面为所述第二表面。在所述第一表面的一侧形成有半导体器件102。所述半导体器件102可以通过现有的集成电路制造工艺在所述衬底101上形成。可选地，所述衬底101包括硅衬底。
作为示例，如图2所示，所述半导体器件102包含功率MOS器件，如IGBT等。具体地，典型的功率MOS器件结构包括：沟槽型栅极102a、注入掺杂区102b、底层介质层102c、接触孔插塞102d、金属布线层102e和顶层介质层102f。所述半导体器件102还包含所述衬底101中靠近所述第一表面一侧的部分区域，如图2中虚线框所框选的范围所示。在虚线框顶部位置设置漏极可以与所述注入掺杂区102b所形成的源区之间保持合适的漂移区长度，以获得高电压、大电流的功率MOS器件。在现有的功率MOS器件工艺中，通过将所述衬底101从所述第二表面减薄至该位置，并形成背面金属层，作为所述功率MOS器件的漏极。在上述方案中，通过控制减薄厚度，可以获得合适的漂移区长度。但减薄工艺也带来了较大的破片风险，采用减薄工艺的产线的破片率甚至可能高达2％以上，而在无需减薄工艺的产线上晶圆破片率一般不高于0.01％。频繁的破片将大幅降低产品良率，也变相增加了生产成本。因此，在本实施例中，为了避免晶圆减薄所带来的破片风险，将在不对所述衬底101进行减薄的前提下，在同样位置设置漏极。
需要指出的是，在图2中仅示例性地展示了所述功率MOS器件的一种结构，本发明还可以采用具有其他结构的功率MOS器件。例如，如图2所示，是所述功率MOS器件具有一层金属布线层102e的情况。在本发明的其他实施方案中，所述金属布线层还可以是依次叠置的多层结构，多层所述金属布线层之间由层间介质层隔离，并通过通孔插塞互连。此外，所述半导体器件也不限定于所述功率MOS器件，还可以是其他任何需要进行背面减薄及背面金属化工艺的器件结构。
在步骤2)中，请参阅图1的S2步骤及图3至图6，在所述衬底101中形成连通所述第二表面与所述半导体器件的沟槽103。如图6所示，所述沟槽103形成于所述衬底101中，并开口于所述第二表面，其底部连接至虚线框顶部，即上文所述的需要设置漏极的位置。在所述沟槽103的底部形成金属层，即可形成所述功率MOS器件的漏极。
作为示例，如图3至图6所示，形成所述沟槽103的过程包括如下步骤：
在所述第二表面形成硬掩膜层103a；
通过对所述硬掩膜层103a进行光刻和刻蚀，并形成图形化的硬掩膜层103a；
以所述硬掩膜层103a作为刻蚀掩膜，对所述衬底101进行刻蚀，刻蚀停止于所述半导体器件102，形成所述沟槽103，并去除所述硬掩膜层103a。
如图3所示，在对所述硬掩膜层103a进行光刻和刻蚀前，还包括在所述硬掩膜层103a表面沉积用于隔离光刻胶103c的隔离层103b的步骤。具体地，所述硬掩膜层103a包括氮化钛层，其厚度需要能够确保在沟槽刻蚀过程中保护其下的部分衬底不被刻蚀。所述隔离层103b包括二氧化硅层，其作用是在光刻过程中隔离光刻胶，并保护下层的氮化钛层。所述二氧化硅层的厚度一般大于
所述硬掩膜层103a和所述隔离层103b都可以通过物理气相沉积(PVD)或化学气相沉积(CVD)获得。
如图4所示，在所述隔离层103b的表面通过光刻显影形成图形化的光刻胶103c后，以所述光刻胶103c作为刻蚀掩膜，对下层的所述硬掩膜层103a和所述隔离层103b进行干法刻蚀，并形成图形化的所述硬掩膜层103a和所述隔离层103b。
如图5所示，在对所述硬掩膜层103a进行光刻和刻蚀后，还包括去除所述光刻胶103c和所述隔离层103b的步骤。具体地，去除所述光刻胶103c和所述隔离层103b包括灰化去胶及湿法刻蚀工艺。最终在所述第二表面上形成图形化的所述硬掩膜层103a。
如图5至图6所示，以所述硬掩膜层103a作为刻蚀掩膜，对所述衬底101进行刻蚀，刻蚀停止于所述半导体器件102，并形成所述沟槽103。具体地，所述沟槽103可以通过硅通孔(TSV,Through Silicon Via)工艺形成。对所述衬底101的刻蚀包括bosch刻蚀工艺，即由多个聚合物钝化过程与刻蚀过程反复循环组成的深硅刻蚀工艺。通过bosch刻蚀工艺，在所述沟槽103的口径尺寸设置为50～200μm的条件下，沟槽深度可达700μm以上，能够轻易刻蚀到达所述衬底101中要设置漏极的区域，即图6中虚线框顶部区域。在形成所述沟槽103后，还包括湿法刻蚀去除所述硬掩膜层103a的步骤，以及通过湿法清洗去除所述沟槽103中沉积的聚合物的步骤。
作为示例，如图6所示，所述沟槽103在深度方向上的各截面的形状大小相同。bosch刻蚀工艺由于采用了聚合物钝化与刻蚀循环的工艺，刻蚀时对于沟槽侧壁的保护更为可控，能够得到侧壁角度为90°的沟槽形貌。在所述沟槽103在深度方向上的各截面相同的情况下，可以确保所述沟槽103在同等面积上获得较大的排布密度。当然，在本发明的其他实施案例中，所述沟槽103也可以是侧壁角度小于90°的斜孔。所述沟槽103也可以采用其他刻蚀方法得到。
在步骤3)中，请参阅图1的S3步骤及图7至图8，在所述第二表面及所述沟槽103的表面形成背面金属层104。由于在图6中，所述沟槽103的底部已经达到所述衬底101中要设置漏极的区域，即虚线框顶部区域。通过在衬底及沟槽表面形成所述背面金属层104，就可以经由所述背面金属层104实现与所述功率MOS器件漏极的电性连接。
作为示例，如图7至图8所示，形成所述背面金属层104的过程包括如下步骤：
在所述第二表面及所述沟槽103的表面依次沉积阻挡层104a和金属种子层104b；
在所述金属种子层104b表面形成所述背面金属层104。
在图7中，在在所述第二表面及所述沟槽103的表面依次沉积阻挡层104a和金属种子层104b。可选地，所述阻挡层104a包括氮化钽/钽的复合层，其作用是防止所述背面金属层104中的铜等金属发生扩散，厚度一般在
左右，可以通过化学气相沉积形成。所述金属种子层104b包括铜金属层，作为后续电镀形成所述背面金属层104时的种子层，可以通过化学气相沉积形成。
在图8中，在所述金属种子层104b表面通过电镀工艺形成所述背面金属层104。所述背面金属层104的材质与所述金属种子层104b相同，包括铜金属层。虽然在图8中，所述背面金属层104与所述金属种子层104b图示为分层结构，但由于两者都是铜金属层，因此在所述背面金属层104形成后可以看成是单层的铜金属层结构。
需要指出的是，在本实施例中，所述背面金属层104并不需要填满所述沟槽103，其厚度只需达到满足晶圆背面电性连接的作用即可，其厚度一般可大于0.18μm。这不但节省了金属填充的电镀工艺成本，沟槽结构也增加了晶圆背面的散热面积，从而提升了器件的散热性能。
实施例二
如图8所示，本发明还提供了一种背面金属化半导体结构，包括：
具有相对设置的第一表面和第二表面的衬底101；
半导体器件102，所述半导体器件102形成于所述衬底101上靠近所述第一表面的一侧；
沟槽103，所述沟槽103形成于所述衬底101中，并连通所述第二表面与所述半导体器件102；
背面金属层104，所述背面金属层104位于所述第二表面及所述沟槽103的表面。
作为示例，所述半导体器件102包含功率MOS器件。所述半导体器件102可以通过现有的集成电路制造工艺在所述衬底101上形成。如图8所示，所述功率MOS器件结构包括：沟槽型栅极102a、注入掺杂区102b、底层介质层102c、接触孔插塞102d、金属布线层102e和顶层介质层102f，以及所述衬底101中靠近所述第一表面一侧的部分区域，如图8中虚线框所框选的范围所示。所述沟槽103的底部达到所述衬底101中要设置漏极的区域，即虚线框顶部区域。通过在衬底及沟槽表面形成的所述背面金属层104，可以实现与所述功率MOS器件漏极的电性连接。
作为示例，所述沟槽103在深度方向上的各截面的形状大小相同。在所述沟槽103在深度方向上的各截面相同的情况下，可以确保所述沟槽103在同等面积上获得较大的排布密度。即所述沟槽的侧壁角度为90°。在本发明的其他实施案例中，所述沟槽103也可以是侧壁角度小于90°的斜孔。所述沟槽103的口径尺寸范围介于50～200μm，沟槽深度可达700μm以上。通过控制所述沟槽103的深度，可以在功率MOS器件中得到合适的漂移区长度。
作为示例，所述第二表面与所述背面金属层104之间还包括形成于所述第二表面上的阻挡层104a。所述阻挡层104a包括氮化钽/钽的复合层，其作用是防止所述背面金属层104中的铜等金属发生扩散，厚度一般在
左右。
实施例三
本实施例提供了一种背面金属化半导体结构，与实施例二相比，本实施例的区别在于，所述衬底中形成有多个所述半导体器件及多个所述沟槽，多个所述沟槽与多个所述半导体器件一一对应。
在实施例一中，如图8所示，所述衬底101中形成的是一个所述半导体器件102及三个所述沟槽103。而在本实施例中，所述衬底中的多个所述沟槽与多个所述半导体器件一一对应，即对于晶圆上的单个所述半导体器件仅由一个所述沟槽通过所述衬底达到其背面。具体地，所述沟槽的底面与所述半导体器件的形状大小相同，即通过设置所述沟槽，使所述沟槽的底面完全贴合于现有技术中通过晶圆减薄所要达到所述半导体器件漏极的位置，且沟槽底面与所述半导体器件的形状大小相同。通过上述设置，可以确保所述半导体器件背面的电性及散热等情况接近于现有技术中通过晶圆减薄所得到的器件结构，这使得本发明所提出的具有沟槽的背面金属化工艺对于现有的采用减薄工艺的产品具有良好的兼容性。在对现有的采用减薄工艺的产品施行本发明的背面金属化工艺时，产品的器件参数等指标不会较基准线出现较大漂移，同时，也避免了晶圆减薄所带来的破片风险。
本实施例所提供背面金属化半导体结构的其他结构与实施例二相同，此处不再赘述。
实施例四
本实施例提供了一种背面金属化半导体结构的制备方法，与实施例一相比，本实施例的区别在于，在形成所述沟槽前，还包括对所述第二表面进行研磨减薄的步骤。
一般功率MOS器件所普遍采用的8英寸晶圆，其厚度一般在725μm，而深硅刻蚀的深宽比一般可达50:1。当所述沟槽的开口尺寸过小时，所述沟槽的设计深度可能就无法通过一次深硅刻蚀达到。例如，所述沟槽的设计深度为600μm，其设计的开口尺寸仅为5～10μm，这对于深硅刻蚀而言难度较大，极易在刻蚀后期出现刻蚀停止(etch stop)或侧壁形貌控制不佳等缺陷。针对上述情况，本实施例中，在形成所述沟槽前，还可以对所述第二表面进行研磨减薄。例如，对于厚度为725μm的8英寸晶圆，通过研磨减薄工艺预先去除300μm的厚度，则原先需要刻蚀600μm深度的沟槽仅需刻蚀300μm，这将大幅减少沟槽刻蚀难度，增加刻蚀的工艺窗口。而减薄后的晶圆厚度仍至少有400μm，在安全可控的范围内，不易出现破片。以上仅举例说明本实施例所述方案的技术效果，本领域技术人员还可以根据实际情况灵活选择研磨减薄厚度与沟槽刻蚀深度之比，以在沟槽刻蚀难度与晶圆破片率之间取得良好的平衡。
本实施例所提供背面金属化半导体结构的制备方法的其他步骤与实施例一相同，此处不再赘述。
综上所述，本发明提供了一种背面金属化半导体结构及制备方法，所述背面金属化半导体结构的制备方法，包括如下步骤：提供具有相对设置的第一表面和第二表面的衬底，所述衬底上靠近所述第一表面的一侧形成有半导体器件；在所述衬底中形成连通所述第二表面与所述半导体器件的沟槽；在所述第二表面及所述沟槽的表面形成背面金属层。所述背面金属化半导体结构包括：具有相对设置的第一表面和第二表面的衬底；半导体器件，所述半导体器件形成于所述衬底上靠近所述第一表面的一侧；沟槽，所述沟槽形成于所述衬底中，并连通所述第二表面与所述半导体器件；背面金属层，所述背面金属层位于所述第二表面及所述沟槽的表面。本发明通过在晶圆背面形成沟槽及背面金属层，取代了原有的背面减薄及金属化工艺，避免了因背面减薄而引发的破片风险，进而提升了产品良率，降低了产品生产成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种背面金属化半导体结构的制备方法，其特征在于，包括如下步骤：
提供具有相对设置的第一表面和第二表面的衬底，所述衬底上靠近所述第一表面的一侧形成有半导体器件；
在所述衬底中形成连通所述第二表面与所述半导体器件的沟槽；
在所述第二表面及所述沟槽的表面形成背面金属层。
2.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：所述半导体器件包含功率MOS器件。
3.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：形成所述沟槽的过程包括如下步骤：
在所述第二表面形成硬掩膜层；
通过对所述硬掩膜层进行光刻和刻蚀，并形成图形化的硬掩膜层；
以所述硬掩膜层作为刻蚀掩膜，对所述衬底进行刻蚀，刻蚀停止于所述半导体器件，形成所述沟槽，并去除所述硬掩膜层。
4.根据权利要求3所述的背面金属化半导体结构的制备方法，其特征在于：在对所述硬掩膜层进行光刻和刻蚀前，还包括在所述硬掩膜层表面沉积用于隔离光刻胶的隔离层的步骤；在对所述硬掩膜层进行光刻和刻蚀后，还包括去除所述光刻胶和所述隔离层的步骤。
5.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：所述沟槽在深度方向上的各截面的形状大小相同。
6.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：所述衬底中形成有多个所述半导体器件及多个所述沟槽，多个所述沟槽与多个所述半导体器件一一对应。
7.根据权利要求6所述的背面金属化半导体结构的制备方法，其特征在于：所述沟槽的底面与所述半导体器件的形状大小相同。
8.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：形成所述背面金属层的过程包括如下步骤：
在所述第二表面及所述沟槽的表面依次沉积阻挡层和金属种子层；
在所述金属种子层表面形成所述背面金属层。
9.根据权利要求1所述的背面金属化半导体结构的制备方法，其特征在于：在形成所述沟槽前，还包括对所述第二表面进行研磨减薄的步骤。
10.一种背面金属化半导体结构，其特征在于，包括：
具有相对设置的第一表面和第二表面的衬底；
半导体器件，所述半导体器件形成于所述衬底上靠近所述第一表面的一侧；
沟槽，所述沟槽形成于所述衬底中，并连通所述第二表面与所述半导体器件；
背面金属层，所述背面金属层位于所述第二表面及所述沟槽的表面。
11.根据权利要求10所述的背面金属化半导体结构，其特征在于：所述半导体器件包含功率MOS器件。
12.根据权利要求10所述的背面金属化半导体结构，其特征在于：所述沟槽在深度方向上的各截面的形状大小相同。
13.根据权利要求10所述的背面金属化半导体结构，其特征在于：所述衬底中形成有多个所述半导体器件及多个所述沟槽，多个所述沟槽与多个所述半导体器件一一对应。
14.根据权利要求13所述的背面金属化半导体结构，其特征在于：所述沟槽的底面与所述半导体器件的形状大小相同。
15.根据权利要求10所述的背面金属化半导体结构，其特征在于：所述第二表面与所述背面金属层之间还包括形成于所述第二表面上的阻挡层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910451979.7A CN112017967B (zh) | 2019-05-28 | 2019-05-28 | 背面金属化半导体结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910451979.7A CN112017967B (zh) | 2019-05-28 | 2019-05-28 | 背面金属化半导体结构及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112017967A true CN112017967A (zh) | 2020-12-01 |
| CN112017967B CN112017967B (zh) | 2022-12-20 |
Family
ID=73500758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910451979.7A Active CN112017967B (zh) | 2019-05-28 | 2019-05-28 | 背面金属化半导体结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112017967B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117727794A (zh) * | 2024-02-08 | 2024-03-19 | 芯联集成电路制造股份有限公司 | 一种半导体器件及其制备方法、电子装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070155157A1 (en) * | 2006-01-04 | 2007-07-05 | Pei-Yu Chou | Structure of Metal Interconnect and Fabrication Method Thereof |
| US20090117724A1 (en) * | 2007-11-01 | 2009-05-07 | Fuji Electric Device Technology Co., Ltd. | Manufacturing method of a semiconductor device |
| JP2010192491A (ja) * | 2009-02-16 | 2010-09-02 | Mitsubishi Electric Corp | ＳｉＣ半導体装置及びその製造方法 |
| CN102376642A (zh) * | 2011-11-24 | 2012-03-14 | 上海华力微电子有限公司 | 一种硅通孔工艺 |
| CN103787264A (zh) * | 2014-01-21 | 2014-05-14 | 华进半导体封装先导技术研发中心有限公司 | 一种应用于高速宽带光互连的硅通孔器件的制造方法及其器件 |
| CN106653835A (zh) * | 2015-11-04 | 2017-05-10 | 苏州同冠微电子有限公司 | 一种igbt结构及其背面制造方法 |
-
2019
- 2019-05-28 CN CN201910451979.7A patent/CN112017967B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070155157A1 (en) * | 2006-01-04 | 2007-07-05 | Pei-Yu Chou | Structure of Metal Interconnect and Fabrication Method Thereof |
| US20090117724A1 (en) * | 2007-11-01 | 2009-05-07 | Fuji Electric Device Technology Co., Ltd. | Manufacturing method of a semiconductor device |
| JP2010192491A (ja) * | 2009-02-16 | 2010-09-02 | Mitsubishi Electric Corp | ＳｉＣ半導体装置及びその製造方法 |
| CN102376642A (zh) * | 2011-11-24 | 2012-03-14 | 上海华力微电子有限公司 | 一种硅通孔工艺 |
| CN103787264A (zh) * | 2014-01-21 | 2014-05-14 | 华进半导体封装先导技术研发中心有限公司 | 一种应用于高速宽带光互连的硅通孔器件的制造方法及其器件 |
| CN106653835A (zh) * | 2015-11-04 | 2017-05-10 | 苏州同冠微电子有限公司 | 一种igbt结构及其背面制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117727794A (zh) * | 2024-02-08 | 2024-03-19 | 芯联集成电路制造股份有限公司 | 一种半导体器件及其制备方法、电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112017967B (zh) | 2022-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8169059B2 (en) | On-chip RF shields with through substrate conductors | |
| KR100505658B1 (ko) | ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 | |
| KR100847649B1 (ko) | 반도체 장치 | |
| CN101814475B (zh) | 用于衬底通孔的阻挡结构和方法 | |
| US10515892B2 (en) | TSV interconnect structure and manufacturing method thereof | |
| KR20190087843A (ko) | 반도체 장치 | |
| US8048736B2 (en) | Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor | |
| KR20120041642A (ko) | 반도체 소자 | |
| US11903192B2 (en) | Semiconductor device and method of manufacturing | |
| US10388592B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11063157B1 (en) | Trench capacitor profile to decrease substrate warpage | |
| US10720491B2 (en) | Method of fabricating semiconductor devices | |
| CN110858562A (zh) | 半导体元件制造方法及其制得的半导体元件 | |
| CN112017967B (zh) | 背面金属化半导体结构及制备方法 | |
| US6974770B2 (en) | Self-aligned mask to reduce cell layout area | |
| CN116779530A (zh) | 半导体结构及其制作方法 | |
| CN113130746A (zh) | 半导体结构及其形成方法 | |
| US11991882B2 (en) | Method for fabricating memory device | |
| US11901187B2 (en) | Semiconductor device including hard mask structure with repeating spin-on hard mask layers | |
| TWI757074B (zh) | 半導體元件及其製備方法 | |
| JP2022075547A (ja) | 集積回路構造体および集積回路構造体を製造する方法（ｍｉｍキャパシタ構造体） | |
| TWI681507B (zh) | 通孔接觸結構、記憶體裝置及形成半導體結構的方法 | |
| EP3591696B1 (en) | A method for producing a through semiconductor via connection | |
| US6855617B1 (en) | Method of filling intervals and fabricating shallow trench isolation structures | |
| TWI817383B (zh) | 三維積體晶片元件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |