CN101814475B - 用于衬底通孔的阻挡结构和方法 - Google Patents

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Abstract

本发明公开了一种用于衬底通孔的阻挡结构和方法。在一个实施例中，半导体器件包括第一衬底，第一衬底包括设置在隔离区域内的有源器件区域。衬底通孔设置为与有源器件区域相邻并且在第一衬底内。在衬底通孔的至少一部分周围设置缓冲层，其中，缓冲层被设置在隔离区域和衬底通孔之间。

Description

用于衬底通孔的阻挡结构和方法
本申请要求于2009年2月4日提交的、标题为“Barrier Structure andMethods for Through Substrate Vias”的美国临时专利申请序列第61/149,906号的优先权，其申请结合与此作为参考。
技术领域
本发明总的来说涉及衬底通孔结构和方法，更具体地，涉及用于衬底通孔的阻挡结构和方法。
背景技术
制造电子部件的一个目标是使各部件的尺寸最小。例如，期望诸如蜂窝电话和个人数字助理(PDA)的手持设备尽可能的小。为了达到该目标，包括在设备中的半导体电路应该尽可能的小。使这些电路更小的一种方式是堆叠承载电路的芯片。
已知互连堆叠内芯片的多种方式。例如，形成在每个芯片表面上的接合焊盘可以被引线结合至公共衬底或堆叠中的其他芯片。另一实例为所谓的微突起3D封装，其中每个芯片都包括例如沿着芯片的外边缘路由至电路板的多个微突起。
互连堆叠内芯片的又一种方式是使用通孔。通孔延伸穿过衬底，从而电互连堆叠在一起的各芯片的电路。通孔互连与其他技术相比可以在互连密度方面提供优点。然而，这种互连的引入可能引起其他挑战。
芯片的3D集成带来应该解决的新挑战。一种挑战是由衬底通孔可在有源器件上产生的有害效应所引起。一种这样的效应是由可能源自衬底通孔的形成的应变所引起的。来自这些衬底通孔的应变会引起有源电路内器件的显著变化以及系统劣化。该问题随着衬底通孔的数量的增加而被放大，从而增加了堆叠芯片的劣化。因此，技术中需要的是生产衬底通孔的改进结构和方法，而不会显著影响芯片上制造的器件或部件。
发明内容
通过本发明的优选实施例，这些和其他问题通常被解决或阻止，并且通常实现了技术优点。
本发明的实施例包括用于衬底通孔的阻挡结构。根据本发明的一个实施例，半导体器件包括设置在第一衬底中的隔离区域内的有源器件区域。衬底通孔被设置为与有源器件区域相邻。至少在衬底通孔的一部分周围设置阻挡层，其中，在隔离区域和衬底通孔之间设置阻挡层。
前面已经概述了本发明实施例的特征，从而下文可以更好地理解本发明的详细描述。下文将描述本发明实施例的附加特征和优点，其形成本发明权利要求的主题。本领域的技术人员应该理解，所公开的概念和具体实施例可以被用作用于修改或设计执行本发明相同目的的其他结构或处理的基础。本领域的技术人员还应该理解，这种等同构造并没有背离所附权利要求阐明的本发明的精神和范围。
附图说明
为了更好地理解本发明及其优点，结合附图进行以下描述，其中：
图1(包括图1a和图1b)示出了根据本发明实施例的衬底通孔的实施例，其中，图1a示出了截面图，以及图1b示出了俯视图；
图2(包括图2a和图2b)示出了根据本发明实施例的来自衬底通孔扩散应变能；
图3(包括图3a至图3d)示出了根据本发明实施例的衬底通孔的实施例，其中，图3a和图3c示出了截面图，以及图3b和图3d示出了对应的俯视图；
图4(包括图4a和图4b)示出了根据本发明实施例的衬底通孔的实施例，其中，图4a示出了截面图，以及图4b示出了俯视图；
图5(包括图5a和图5b)示出了根据本发明实施例的衬底通孔的实施例，其中，图5a示出了截面图，以及图5b示出了俯视图；
图6(包括图6a至图6h)示出了根据本发明实施例的处于制造各个阶段的半导体器件；
图7(包括图7a至图7e)示出了根据本发明实施例的处于制造各个阶段的半导体器件；以及
图8示出了描述具有衬底通孔的堆叠芯片的实施例。
除非另外指定，不同附图中对应的标号和符号一般是指对应的部件。画出附图是为了清晰地示出实施例的相关方面，并且不需要按比例绘制。
具体实施方式
下面详细描述本优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在具体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，并不限制本发明的范围。
将针对处于特定环境(即，衬底通孔)的优选实施例来描述本发明。然而，还可以应用本发明以防止来自集成电路内其他类型的结构的应力的传输。
衬底通孔通常在处理期间以及处理之后引入大量的应力。衬底通孔周围的大应力场在制造这些通孔的单位处理期间(例如，蚀刻或沉积)产生。在形成衬底通孔之后的芯片制造期间会产生进一步的应力。例如，上部金属层的形成期间的热循环会导致由于热膨胀效应而产生的增强应力。来自这些衬底通孔的应力场会在影响芯片中晶体管的较长距离上衰落。
证明应力对晶体管性能的第一重影响。例如，众所周知对于设置在具有沿<110>方向的沟道定向的(100)硅衬底上的晶体管，横向张应力提高了电子迁移率(或改善了n沟道晶体管)，但劣化了空穴迁移率(或p沟道晶体管)。类似地，垂直压力提高了电子迁移率，同时劣化了空穴迁移率。增强或劣化的特性取决于沟道定向和衬底材料的晶体表面。从而，在应力效应可作为杠杆以改善器件性能的同时，应力的变化可以导致晶体管性能的显著变化。例如，沟道中应力的降低会劣化器件性能，而沟道中应力的增加会抵消(nucleate)沟道中的缺陷。
本发明的各个实施例总的来说通过形成减少转移到芯片的有源区域的应力的应力缓冲结构而避免了由来自衬底通孔的应力所引起的晶体管性能的劣化或变化。
将使用图1来描述本发明的结构实例。将使用图2描述使用本发明各个实施例的应力缓冲结构的操作。此外，将使用图3至图5来描述结构实施例。随后，将使用图6和图7描述制造用于衬底通孔的缓冲结构的方法。图8示出了使用本发明的实施例来形成堆叠芯片。
图1(包括图1a和图1b)示出了根据本发明实施例的衬底通孔以及应力缓冲结构。图1a示出了截面图，以及图1b示出了衬底通孔的俯视图。
参照图1a和图1b，在衬底100中设置衬底通孔50。衬底100包括半导体材料区域(在一个实施例中为切割的晶片)。在各个实施例中，衬底100掺杂有n型传导材料或p型传导材料。衬底100的一些实例是块状单晶硅衬底(或其上生长或形成在其中的层)以及绝缘体上硅(SOI，或绝缘层上覆硅)晶片的层。在其他实施例中，化合物半导体可使用晶片。
衬底通孔50包括导电材料40，并加衬有衬底通孔衬垫30。导电材料40包括导电或重掺杂半导体材料。在一个实施例中，导电材料40包括金属材料，例如铜、铝、硅化物。在其他实施例中，导电材料40包括掺杂多晶硅。
衬底通孔衬垫30包括诸如TaN或TiN的扩散阻挡材料。在一些实施例中，衬底通孔衬垫30还包括绝缘衬垫。绝缘衬垫的实例包括氧化硅、氮化硅、氮氧化硅或其他低k或高k介电材料。
在一个实施例中，衬底通孔50至少部分地被缓冲结构20所包围。在各个实施例中，缓冲结构20包括硅或者与衬底100的材料相同的材料。在一个实施例中，缓冲结构20的厚度t20被调整为补偿由导电材料40所引起的应变。在各个实施例中，缓冲结构20的厚度t20至少大于衬底通孔50的直径或宽度的1％。在该实施例中，缓冲结构20被设置在衬底通孔50上，尽管在其他实施例中，可以在衬底通孔50与缓冲结构20之间设置中间层。
应力阻挡结构10被设置在缓冲结构20的周围。在各个实施例中，应力阻挡结构10包括绝缘材料层。在一个实施例中，应力阻挡结构10包括氧化物或氮化物材料层。在各个实施例中，应力阻挡结构10包括约200nm至约800nm的深度d10。在一个实施例中，应力阻挡结构10的深度d10约为300nm。在各个实施例中，应力阻挡结构10包括具有小于缓冲结构20的材料的弹性模量(例如，杨氏模量)的材料。在一个实施例中，应力阻挡结构10的弹性模量小于缓冲结构20的弹性模量的75％。
在一些实施例中，第一绝缘层110被设置在衬底100的上方。在一个实施例中，第一绝缘层110包括层间介电层。在各个实施例中，第一绝缘层110包括氧化物、氮化物或适当的低k材料层，诸如氟化硅玻璃、碳掺杂玻璃、有机硅玻璃、氢掺杂玻璃、多孔碳掺杂玻璃、多孔二氧化硅。
衬底通孔50从衬底100的底面延伸到衬底100的顶面，并且延伸到形成在第一绝缘层110上的焊盘。在各个实施例中，在第一绝缘层110的上方还进一步形成金属层。在一些实施例中，衬底通孔50延伸到上部金属化层，并且在衬底通孔50的上方形成最后金属层。
图2(包括图2a和图2b)示出了根据本发明实施例的衬底通孔周围的应力释放。
参照图2a的上部，衬底通孔50被示出为被缓冲结构20和更远的应力阻挡结构10(例如，如图1所示)所围绕。如果衬底通孔50在压缩应变之下，则衬底通孔50对周围的结构施加压缩应变。在不存在缓冲结构20的情况下，压缩应变在较长距离上衰落，并且会负面地影响相邻晶体管的性能。然而，如果应变被强制收纳在缓冲结构内，则相邻晶体管的沟道中的应变会显著减小。在各个实施例中，缓冲结构20和应力阻挡结构10的组合使得来自衬底通孔的应力基本释放在缓冲结构20中。在一个实施例中，来自衬底通孔50的至少50％的应力被释放在缓冲结构20上。例如，衬底通孔50形成在具有约5um直径的开口中。假设在形成衬底通孔50之前没有应变，并且如果衬底通孔膨胀0.1％，则处于1％压缩应变的500nm的缓冲结构20通常会完全释放来自衬底通孔50的所有应变。因此，对于给定直径(因此，对于给定应力)的衬底通孔50，可以调整缓冲结构20和应力阻挡结构10的厚度。
在各个实施例中，选择缓冲结构20和压力阻挡结构10的材料以使该应变释放效应最大化。例如，应力阻挡结构10包括弹性模量小于缓冲结构20材料的材料。此外，缺陷的形成会接纳来自衬底通孔50的更高级的应变。因此，在一些实施例中，可引起缓冲结构20内晶体缺陷的形成。
图2b示出了可选实施例，其中，来自衬底通孔50的应变部分穿过缓冲结构20贯穿，然后穿过应力阻挡结构10。
图3(包括图3a至图3d)示出了根据本发明实施例的被缓冲结构20围绕并设置为与晶体管相邻的衬底通孔50。图3a示出了截面图，图3b示出第一实施例的俯视图，以及其中，图3c示出截面图，图3d示出第二实施例的俯视图。
参照图3a和图3b，衬底通孔50被设置为与晶体管150相邻。作为优选实施例，衬底通孔50被缓冲结构20和应力阻挡结构10所包围。在各个实施例中，缓冲结构20被设置在衬底通孔50与晶体管150之间。
第一绝缘层110设置在衬底100的上方。在一个实施例中，第一绝缘层110包括层间介电层。在各个实施例中，第一绝缘层110包括氧化物、氮化物或适当的低k材料，诸如氟化硅玻璃、碳掺杂玻璃、有机硅玻璃、氢掺杂玻璃、多孔碳掺杂玻璃、多孔二氧化硅。
晶体管150设置在衬底100内，与衬底通孔50相邻。隔离区域140使晶体管150与相邻的晶体管或器件电隔离。晶体管150包括设置在源级/漏极区域132之间的沟道135。栅电极130设置在沟道135的上方。源级/漏极区域132与栅电极130通过接触插塞120连接到上部金属层(未示出)。接触插塞120形成在第一绝缘层110内并连接至诸如晶体管150的有源器件。
作为优选实施例，缓冲结构20被设置在衬底通孔50周围，并且在缓冲结构20上设置应力阻挡结构10。选择应力阻挡结构10和缓冲结构20的厚度，以使晶体管150的沟道135中的应力最小。在各个实施例中，来自衬底通孔50的压力基本接纳或释放在缓冲结构20中。通过使用设置在衬底100内的各个压力阻挡结构10，可在一些实施例中独立改变力阻挡结构10的材料特性。例如，在一个实施例中，压力阻挡结构10可包括具有小于隔离区域140的弹性模量的弹性模量的材料。由此可以在缓冲结构20中接纳由衬底通孔50产生的更大应力。
参照图3c和图3d，衬底通孔50被设置为与晶体管150相邻。作为优选实施例，衬底通孔50被缓冲结构20和压力阻挡结构10所包围。作为优选实例，缓冲结构20被设置在衬底通孔50与晶体管150之间。不同于图3a和图3b所示的优选实施例，在该实施例中，缓冲结构20被设置在环绕衬底通孔50的应力阻挡结构10上。
选择缓冲结构20的厚度，以使晶体管150的沟道135中的压力最小。在各个实施例中，来自衬底通孔50的压力基本接纳或释放在缓冲结构20中。
图4(包括图4a和图4b)示出了晶体管150被设置为与衬底通孔50相邻的可选实施例，其中，图4a示出了截面图，以及图4b示出了俯视图。
参照图4a和图4b，晶体管150的有源区域被形成在隔离区域140内。通过缓冲结构20将隔离区域140与衬底通孔50分离。缓冲结构20设置在衬底通孔50周围，并帮助释放来自衬底通孔50的压力。在各个实施例中，选择缓冲结构20的厚度，使得缓冲结构20接纳来自衬底通孔50的大部分应力。
图5(包括图5a和图5b)示出了压力阻挡结构包括多材料层的实施例。图5a示出了截面图，以及图5b示出了俯视图。
作为优选实施例，缓冲结构20被设置在衬底通孔50周围，并且在缓冲结构20周围形成应力阻挡结构10。参照图5a，应力阻挡结构10包括第一材料11和第二材料12。在一个实施例中，第一材料11被形成为衬垫，以及第二材料12被形成为填充材料。在一个实施例中，第一材料11包括氮化物，第二材料12包括氧化物，例如使用高密度等离子体处理所沉积的氧化物。
图6(包括图6a至图6h)示出了根据本发明实施例的制造被压力释放层环绕的衬底通孔的制造方法。
首先执行衬底100的前端处理。前端处理包括形成器件区域200以及隔离区域140。在该处理阶段中，衬底100典型为半导体晶片。
参照图6a，在衬底100内形成隔离区域140和压力阻挡结构10。隔离区域140限定其中形成集成电路部件的有源区。传统技术可用于形成隔离区域140和压力阻挡结构10。例如，可以在衬底100上方形成诸如氮化硅的硬掩模层(未示出)，并对其进行图样化以露出隔离区域和形成压力阻挡结构10的区域。然后，将衬底100露出的部分蚀刻至适当深度(例如，约200nm和约400nm之间)，由此形成沟槽。
通过用隔离材料填充沟槽来形成隔离区域140和压力阻挡结构10。例如，露出的硅表面可以被热氧化以形成薄氧化层。在一些实施例中，沟槽衬有诸如氮化物层(例如，Si3N4)的材料。然后，用诸如氧化物的材料填充沟槽。例如，在一些实施例中，执行高密度等离子体(HDP)用HDP氧化物填充沟槽。在其他实施例中，可以使用其他沟槽填充处理。
在各个实施例中，压力阻挡结构10和隔离区域140共享公共掩模、蚀刻和填充处理，由此有利地使增加压力阻挡层10的成本最小。
参照图6b，在前端处理期间，在衬底100接近顶面的侧面形成器件区域200。器件区域200包括用于形成有源器件的晶体管、电阻器、电容器、电感器或其他部件。器件区域200的形成包括栅极堆叠(包括栅极介电层、栅电极)的形成以及源级/漏极、源级/漏极延伸部和硅化物区域的形成。
如图6b所示，晶体管150形成在器件区域200内。包括栅电极130和栅极介电层(未示出)的栅极堆叠形成在衬底100的上方。在各个实施例中，栅极介电层沉积在衬底100的上方。在各个实施例中，栅极介电层包括氧化物(例如，SiO2)、氮化物(例如，Si3N4)、氧化物和氮化物的化合物(例如，SiON或氧化物-氮化物-氧化物序列)或高k材料。栅电极130形成在栅极介电层的上方。优选地，栅电极130包括诸如多晶硅的半导体材料或诸如金属氮化物的金属材料。源级/漏极区域132形成为与栅电极130相邻，源级/漏极区域132被适当的隔离物(未示出)分离。在各个实施例中，通过注入和退火形成源级/漏极区域132。
由此在栅电极130的下方形成沟道135。沟道135包括与源级/漏极区域132相反的导电性。因此，晶体管150包括栅电极130、沟道135、源级/漏极区域132，并通过隔离区域140隔离。在源级/漏极区域132的顶面上形成硅化物层，以使器件区域200与互连金属之间的接触阻抗最小。
参照图6c，在器件区域200的上方沉积第一绝缘层110。作为实例，第一绝缘层110包括诸如掺杂玻璃(BPSG、PSG、BSG)、有机硅玻璃(OSG)、氟化硅玻璃(FSG)、旋涂玻璃(SOG)、氮化硅和等离子体增强正硅酸乙酯(tetraethyloxysilane，TEOS，四乙氧基硅烷)的材料。第一绝缘层110可包括多层。例如，在一个实施例中，第一绝缘层110包括氮化层，在氮化层上方设置氧化层。
接触插塞120形成在第一绝缘层110内，接触插塞120将器件区域200连接至上部金属层。在制造接触插塞120的区域中，绝缘层110被蚀刻到衬底100(例如，硅化物区域)，由此形成接触插塞孔。在一个实施例中，光刻胶(未示出)被沉积并图样化，以在后续蚀刻步骤中遮蔽未露出的区域。然后，使用标准蚀刻技术将第一绝缘层110蚀刻到衬底100。一旦完成蚀刻，就可以去除光刻胶。蚀刻掉任何露出的第一绝缘层110来露出衬底100。
接触插塞120通过沉积第一导电材料来形成。可以在用第一导电材料填充接触插塞孔之前沉积导电衬垫。优选地，导电衬垫是保形的，并且作为实例，可以包括Ta、TaN、WN、WSi、TiN、Ru的单层和它们的组合。导电衬垫通常被用作用于防止金属扩散进下层的衬底100和第一绝缘层110的阻挡层。例如，使用化学汽相沉积(CVD)、等离子体汽相沉积(PVD)或原子层沉积(ALD)处理来沉积这些衬垫。
然后，类似地使用例如CVD、PVD或ALD处理在第一绝缘层110的上方沉积导电材料40以填充接触插塞孔。例如使用化学机械抛光(CMP)处理从第一绝缘层110的顶面去除导电材料40的多余部分，由此形成接触插塞120。优选地，导电材料包括W，尽管还可以使用铜、铝、Al-Cu-Si、其他金属和它们的组合。如果导电材料40包括W，则优选使用包括CVD氮化钛和硅掺杂钨的双层种层。在一些实施例中，接触插塞120填充有铜，放弃在深度伸缩技术中会产生问题的氮化钛衬垫。
参照图6d，在衬底100的内部形成用于形成衬底通孔并衬有扩散阻挡材料层的开口52。RF等离子体室中的高密度等离子体处理被用于从衬底100的顶面开始形成开口52。在其他实施例中，可以使用其他类型的反应性离子蚀刻处理，包括使用同步底部蚀刻和侧壁钝化的处理。
在开口的侧壁上形成绝缘侧壁衬垫(未示出)。绝缘侧壁衬垫使衬底100的有源区域与衬底通孔50电绝缘。各个实施例中的绝缘侧壁衬垫包括多层。绝缘侧壁衬垫可包括氧化硅、氮化硅、氮氧化硅、SiC、SiCN、密集或多孔低k或超低k介电材料、有机材料或聚合物(如聚对二甲苯、BCB、SiLK等)。在一些实施例中，绝缘侧壁衬垫被各向异性地蚀刻形成侧壁隔离物。可选地，在露出开口的底面的研磨和减薄处理之后，蚀刻外部介电衬垫。
在绝缘侧壁衬垫上沉积导电衬底通孔衬垫30。导电衬底通孔衬垫30为理想保形或至少连续，并且作为实例，可包括Ta、TaN、W、WN、WCN、WSi、Ti、TiN、Ru的单层或层组合。例如，导电衬底通孔衬垫30被用作用于防止金属扩散进下层衬底100的阻挡层。导电衬底通孔衬垫30还可在随后的电镀处理期间用于电流传导。
使用化学汽相沉积处理或等离子体增强CVD处理或它们的组合形成导电衬底通孔衬垫30，尽管在其他实施例中，还可以使用其他处理。在一个实施例中，导电衬底通孔衬垫30包括Ta/TaN层。沉积5至30钛层，接下来沉积约20至100nm的TaN层。可以在导电衬底通孔衬垫30的上方沉积可选种层。
参照图6e和6f，通过用导电材料40填充开口52(图6d)，在压力阻挡结构10之间形成衬底通孔50。在开口52中沉积导电材料40以形成衬底通孔50。在一个实施例中，电镀导电材料40。导电材料40包括诸如铜的导电材料，或者可选地，包括铝、钨、银、金或掺杂多晶硅。在各个实施例中，导电材料40包括铜。
虽然在该实施例中，在形成第一绝缘层110之后形成衬底通孔50，但在其他实施例中，在制造处理的任何适当步骤中形成衬底通孔50。例如，在一些实施例中，在完成衬垫的前端和衬垫处理的后端之后形成衬底通孔50。
晶片的顶面被平面化，以露出第一绝缘层110(如图6e所示)。在各个实施例中，平面化处理包括化学机械抛光(CMP)。在各个实施例中，在第一绝缘层110上停止抛光处理。接下来执行后CMP清洗以去除任何浆残留。
随后处理如传统处理一样继续。如图6g所示，在第一绝缘层110的上方制造金属层(ML)。金属层互连各个有源部件，以及将衬底通孔50连接至有源部件(例如，晶体管150)。金属层互连包括通过通孔互连的金属线。金属层ML内的金属线和通孔将衬底通孔50连接至器件区域200。在形成最后的金属层之后，形成顶部接合焊盘160以将衬底通孔50连接至外部电位。
参照图6h，例如，通过蚀刻和研磨技术的组合从背侧减薄衬底100。减薄处理露出衬底通孔50的导电衬底通孔衬垫30。随后制造适当的背侧接触170。在一些实施例中，可以在连接至背侧接触170的背面上制造再分布线。切割衬底100以形成各个芯片。
在各个实施例中，有利地，压力阻挡结构10不要求附加硅区域。这是因为尽管引入应力阻挡结构10和缓冲结构20，然而从衬底通孔50到相邻晶体管(例如，晶体管150)的距离都不被影响。
图7(包括图7a至图7e)示出了根据本发明实施例的制造由压力释放层环绕的衬底通孔的方法。
如图7a所示，使用传统处理在衬底100中形成用于隔离区域的沟槽139。沟槽139包括用于形成贯穿衬底导体的区域。参照图7b，沟槽139填充有绝缘材料以形成隔离区域140(如参照图6a所描述的)，限定有源区域和缓冲结构20。
参照图7c，在图6b和图6c中描述的前端处理期间，包括晶体管150的器件区域200形成在衬底100接近衬底100顶面的侧面。晶体管150包括设置在源级/漏极区域132之间的沟道135以及包括设置在沟道135上方的栅电极130的栅极堆叠。晶体管150通过第一绝缘层110连接通过接触插塞120。
衬底通孔50包括导电材料40，并且还相对于图6d至6h所描述的，衬底通孔衬垫30穿过衬底100而形成(图7d)。在图7e中示出了处于该制造阶段的结构的俯视图。随后的处理如图6的实施例中所示继续。
图8示出了描述具有衬底通孔的堆叠芯片的实施例。
如图8所示，第一芯片1堆叠在第二芯片2的上方以形成堆叠集成电路芯片。第一芯片1和/或第二芯片包括如各个实施例所描述的衬底通孔以及压力阻挡结构。在图8中，堆叠第一芯片1和第二芯片，使得第一芯片1的背面附接至第二芯片的顶面。然而，在可选实施例中，第一芯片1的背面可附接至第二芯片2的背面。
尽管详细描述了本发明及其优点，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变、替换和变化。例如，本领域的技术人员容易理解，可以改变本文所描述的许多特征、功能、处理和材料，同时在本发明的范围之内。
此外，本发明的范围不用于限制在说明书中描述的处理、机器、制造、物质组成、装置、方法和步骤的具体实施例。本领域的技术人员根据本发明的公开内容可容易理解，可以根据本公开利用现有或后来发展执行基本上与本文中所描述的对应实施例相同的功能或者基本实现与本文所描述的对应实施例相同的结果的处理、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求包括在其范围内，诸如处理、机器、制造、物质组成、装置、方法或步骤。

Claims (15)

1.一种半导体器件，包括：
有源器件区域，设置在第一衬底的隔离区域中；
衬底通孔，设置在所述第一衬底内，所述衬底通孔被设置为与所述有源器件区域相邻；以及
缓冲层，设置在所述衬底通孔的至少一部分周围，其中，所述缓冲层设置在所述隔离区域与所述衬底通孔之间。
2.根据权利要求1所述的器件，还包括：
应力阻挡层，设置在所述缓冲层上，并且通过所述缓冲层与所述衬底通孔分离。
3.根据权利要求1所述的器件，还包括：
应力阻挡层，设置在所述衬底通孔的至少一部分周围，所述缓冲层通过所述应力阻挡层与所述衬底通孔分离。
4.根据权利要求2或3所述的器件，其中，所述应力阻挡层包括氧化物或氮化物。
5.根据权利要求1所述的器件，其中，所述第一衬底包括硅衬底，其中，所述缓冲层和所述第一衬底包括相同的材料，以及其中，所述衬底通孔包括导电填充材料，所述导电填充材料衬有导电衬垫，其中，所述导电衬垫包括从由钛、钽、钨、碳化钨、钌、其氮化物或它们的化合物的组中选择的材料，以及其中，导电填充物包括从由铜、铝、多晶硅和金属硅化物组成的组中选择的材料。
6.根据权利要求1所述的器件，其中，所述缓冲层包括以所述衬底通孔的中心为中心的基本同心的环状。
7.根据权利要求1所述的器件，其中，所述隔离区域的弹性模量小于所述缓冲层的弹性模量。
8.根据权利要求1所述的器件，其中，所述隔离区域的弹性模量小于所述缓冲层的弹性模量的75％，所述缓冲层的厚度至少大于所述衬底通孔的直径或宽度的1％。
9.根据权利要求1所述的器件，还包括：
第二衬底，设置在所述第一衬底的底面下方，并包括设置在另一个隔离区域内的有源器件；
另一个衬底通孔，设置在所述第二衬底内；以及
另一个缓冲层，设置在所述另一个衬底通孔的至少一部分的周围，所述另一个隔离区域通过所述另一个缓冲层与所述衬底通孔分离，其中，所述衬底通孔和所述另一个衬底通孔连接在一起，
所述第二衬底内的所述另一个缓冲层和所述第二衬底包括相同的材料，以及其中，所述另一个缓冲层包括以所述另一个衬底通孔的中心为中心的基本同心的环状。
10.一种半导体器件，包括：
有源区域，设置在衬底内设置的隔离区域之间；
晶体管，设置在所述有源区域中；
衬底通孔，设置在所述衬底内，所述晶体管被设置为与所述衬底通孔相邻；以及
缓冲层，设置在所述有源区域和所述衬底通孔之间。
11.根据权利要求10所述的器件，其中，所述缓冲层设置在所述衬底通孔上设置的绝缘层上，以及其中，所述缓冲层包括以所述衬底通孔的中心为中心的基本同心的环状。
12.根据权利要求10所述的器件，其中，所述缓冲层和所述衬底包括相同的材料，以及其中，所述缓冲层设置在与所述晶体管相邻的所述隔离区域与所述衬底通孔之间。
13.一种形成半导体器件的方法，包括：
在衬底中形成阻挡结构沟槽和隔离沟槽，所述阻挡结构沟槽包括第一表面区域；
通过填充所述阻挡结构沟槽和所述隔离沟槽形成缓冲层；以及
在所述阻挡结构沟槽上的第一区域内的第二区域中形成衬底通孔，其中，所述第一区域大于所述第二区域。
14.根据权利要求13所述的方法，其中，所述缓冲层设置在所述阻挡结构沟槽和所述隔离沟槽之间，在与形成用于分离所述衬底中的有源区域的所述隔离沟槽相同的蚀刻步骤中形成所述阻挡结构沟槽，以及其中，使用公共处理步骤填充所述阻挡沟槽和所述隔离沟槽，填充使用高密度等离子体氧化物沉积的所述阻挡结构沟槽和所述隔离沟槽。
15.根据权利要求13所述的方法，其中，形成所述衬底通孔包括：在所述第二区域中形成贯穿衬底开口，以及用导电材料填充所述贯穿衬底开口。
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