CN116017984A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供一种三维存储器及制备方法。制备方法包括：在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖第一区域；在初始衬底的、除第一区域之外的部分形成凹槽，并在凹槽内形成第一叠层结构；在第一叠层结构和外围电路上形成第二叠层结构；以及形成贯穿第一叠层结构和第二叠层结构的沟道结构。通过本申请提供的制备方法，将外围电路与三维存储阵列形成在同一衬底的不同水平面上，在有效缩小外围电路晶圆的尺寸的同时，可减小随后形成的外围电路的接触孔的纵横比，进而有利于降低三维存储器的连线制程难度。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

在常规的三维存储器中，用于控制信号进出存储阵列的外围电路可包括高压电路、低压电路以及超低压电路等。

在一些传统的三维存储器制备工艺中，外围电路通常单独集成在一片晶圆上，然而，随着三维存储器的结构不断向着高层数高密度发展，外围电路晶圆的面积越来越成为一个决定三维存储器整体尺寸的关键性因素。

因而，如何在不影响三维存储器结构性能及产品良率的前提下，有效缩小三维存储器的整体尺寸是目前亟待解决的问题。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域；在所述初始衬底的、除所述第一区域之外的部分形成凹槽，并在所述凹槽内形成第一叠层结构；在所述第一叠层结构和所述外围电路上形成第二叠层结构；以及形成贯穿所述第一叠层结构和所述第二叠层结构的沟道结构。

在本申请一个实施方式中，其中所述第一填充层包括第一初始填充层和第二初始填充层，在所述第一区域内形成外围电路，并采用所述第一填充层覆盖所述第一区域包括：在所述第一区域内形成外围电路；采用所述第一初始填充层覆盖所述第一区域；分别形成与所述外围电路的源区、漏区和栅极结构电连通的第一接触、第二接触和第三接触；以及采用所述第二初始填充层覆盖所述第一初始填充层。

在本申请一个实施方式中，其中所述存储器包括沟道结构、栅极间隙结构和台阶结构，通过形成所述沟道结构、所述栅极间隙结构和所述台阶结构过程中所产生的热量对位于所述源区和所述漏区的导电杂质进行退火。

在本申请一个实施方式中，其中所述第一叠层结构和所述第二叠层结构共同构成所述存储器的叠层结构，所述叠层结构包括存储阵列区和台阶区，所述存储阵列区用于形成所述沟道结构，所述台阶区位于所述存储阵列区的周缘；以及所述台阶区包括第一台阶区和第二台阶区，至少部分所述第一台阶区位于所述外围电路的上方。

在本申请一个实施方式中，在形成所述沟道结构之后，所述方法还包括形成虚拟沟道结构和形成所述外围电路的导电接触，形成所述虚拟沟道结构和所述导电接触的方法包括：在所述外围电路的上方形成与所述第一接触、所述第二接触和所述第三接触中的任一个正对的第一虚拟沟道结构；以及在所述第一虚拟沟道结构内形成贯穿其中的所述导电接触的第一部分，所述第一部分与所述第一接触、所述第二接触和所述第三接触中的任一个电连通。

在本申请一个实施方式中，所述第一虚拟沟道结构包括第一虚拟沟道孔；所述第一填充层还包括阻隔层，所述阻隔层位于所述第一初始填充层与所述第二初始填充层之间，并覆盖所述第一接触的顶面、所述第二接触的顶面和所述第三接触的顶面；以及形成所述第一虚拟沟道孔的处理停止于所述阻隔层。

在本申请一个实施方式中，在所述凹槽内形成第一叠层结构包括：

采用介质叠层共形覆盖所述凹槽的内壁和所述第一填充层的表面；以及在所述凹槽内的剩余部分中形成所述第一叠层结构。

在本申请一个实施方式中，所述介质叠层包括依次形成的第一阻隔介质层、第一半导体层、第二阻隔介质层以及第二半导体层，以及所述沟道结构贯穿所述叠层结构并延伸至所述介质叠层中，所述沟道结构包括沟道孔和依次设置于所述沟道孔内壁的功能层和沟道层，在形成所述沟道结构之后，所述方法还包括：去除部分所述初始衬底以及部分所述介质叠层，以暴露所述功能层延伸至所述介质叠层中的部分，并至少保留所述第一半导体层位于所述第一填充层的表面的部分以及所述第二半导体层；去除暴露的所述功能层以暴露与其对应的所述沟道层；以及在所述第二半导体层的表面以及剩余的所述第一半导体层的表面形成与暴露的所述沟道层连接的导电层。

在本申请一个实施方式中，在所述第一叠层结构和所述外围电路上形成第二叠层结构包括：对所述第一叠层结构的顶面进行平坦化处理，以使所述第一叠层结构的顶面与所述介质叠层位于所述第一填充层上的部分的顶面齐平，从而形成共面。

在本申请一个实施方式中，在形成所述沟道结构之后，所述方法还包括：在所述叠层结构远离所述初始衬底的一侧连接外围电路芯片，其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

在本申请一个实施方式中，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

本申请另一方面提供了一种三维存储器，所述存储器包括：衬底；外围电路，形成于所述衬底上，并覆盖有第一填充层；介质叠层，覆盖所述第一填充层的表面；叠层结构，包括第一叠层结构和第二叠层结构，其中所述第一叠层结构形成于所述衬底的表面和所述介质叠层的侧面，所述第一叠层结构的顶面与所述介质叠层的顶面齐平共面，所述第二叠层结构设置于所述共面上；以及沟道结构，贯穿所述叠层结构。

在本申请一个实施方式中，所述叠层结构包括存储阵列区和台阶区，所述存储阵列区用于形成所述沟道结构，所述台阶区位于所述存储阵列区的周缘，其中，所述台阶区包括第一台阶区和第二台阶区，至少部分所述第一台阶区位于所述外围电路的上方。

在本申请一个实施方式中，所述外围电路包括形成在所述衬底上的栅极结构以及分别形成在所述衬底的、并位于所述栅极结构的两侧的部分中的源区和漏区，所述存储器还包括：形成在所述台阶区的虚拟沟道结构，所述虚拟沟道结构包括位于所述外围电路上方，且与第一接触、第二接触和第三接触中的任一个正对的第一虚拟沟道结构，其中，所述第一接触、所述第二接触和所述第三接触分别与所述源区、所述漏区和所述栅极结构正对且形成电连接。

在本申请一个实施方式中，所述外围电路还包括：导电接触，所述导电接触包括贯穿所述第一虚拟沟道结构，并与所述第一接触、所述第二接触和所述第三接触中的任一个电连通的第一部分。

在本申请一个实施方式中，所述介质叠层包括：依次形成在所述第一填充层上的第一阻隔介质层、第一半导体层、第二阻隔介质层以及第二半导体层。

在本申请一个实施方式中，所述衬底包括材质不同的第一部分和第二部分，所述外围电路形成于所述第一部分，所述第二部分包括导电层，所述导电层与所述介质叠层接触，并与所述沟道结构电连接。

在本申请一个实施方式中，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

在本申请一个实施方式中，所述存储器还包括：位于所述叠层结构远离所述衬底的一侧的外围电路芯片，其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路的任意一种或组合。

根据本申请一个实施方式提供的三维存储器及其制备方法，通过将外围电路与三维存储阵列形成在同一衬底的不同水平面上，在有效缩小外围电路晶圆的尺寸的同时，可减小外围电路的接触孔的纵横比，进而有利于降低三维存储器的连线制程难度。进一步地，通过将外围电路与三维存储阵列形成在同一衬底上，并将外围低压电路和外围超低压电路设置在另一芯片上，可相对减小外围芯片的整体尺寸，提高三维存储器的存储密度和可集成性。

进一步地，根据本申请的至少一个实施方式，本申请提供的三维存储器及其制备方法，通过形成三维存储阵列的沟道结构、栅极间隙结构和台阶结构过程中所产生的热量对位于同一衬底的外围电路中的源区、漏区和偏置区内的导电杂质进行退火，可提高存储器件制备过程中热处理以及热加工的热利用率。

另外，根据本申请的至少一个实施方式，在本申请提供的三维存储器及其制备方法中，三维存储器的台阶区包括两部分，第一台阶区和第二台阶区，其中至少部分第一台阶区形成于外围电路的上方，因而可相对缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

此外，根据本申请的至少一个实施方式，在本申请提供的三维存储器及其制备方法中，外围电路的接触可在三维存储器的部分虚拟沟道结构(第一虚拟沟道结构)中形成。不但可在形成栅极层的过程中，为正对外围电路的部分叠层结构提供结构支撑，而且可缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的制备方法流程图；

图2至图12分别是根据本申请一个实施方式的制备方法的工艺示意图；以及

图13是根据本申请一个实施方式的三维存储器的剖面结构图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一叠层结构也可被称作第二叠层结构，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖第一区域。

S2，在初始衬底的、除第一区域之外的部分形成凹槽，并在凹槽内形成第一叠层结构。

S3，在第一叠层结构和外围电路上形成第二叠层结构。

S4，形成贯穿第一叠层结构和第二叠层结构的沟道结构。

下面将结合图2至图12详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图2根据本申请一个实施方式制备方法的、形成初始衬底100以及初始外围电路700’后所形成的结构的剖面示意图。图3根据本申请一个实施方式制备方法的、形成第一填充层710后所形成的结构的剖面示意图。

如图2至图3所示，步骤S1在复合衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖第一区域可例如包括：制备初始衬底100；在初始衬底100上限定的第一区域01内形成外围电路700；以及采用第一填充层710覆盖第一区域01。

具体地，如图2所示，在本申请的一个实施方式中，初始衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。

在本申请的一个实施方式中，用于支撑在其上的器件结构的初始衬底100可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，依次设置多个由不同材料制备的层而形成。

在本申请的一个实施方式中，初始衬底100可以使复合衬底，例如包括依次形成的基底、衬底半导体层以及衬底阻隔层等。

衬底半导体层可以例如是多晶硅层。进一步地，在衬底半导体层中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

此外，衬底阻隔层可设置在初始衬底100的最外侧，并可包括单层、多层或合适的复合层。作为一种选择，在衬底阻隔层为复合层时，可包括电介质材料、半导体材料和导电材料中的任意一个或多个。

三维存储器可包括存储阵列和外围电路。三维存储器的阵列结构与外围电路的结构不同，必须分开制造。外围电路可包括高压电路、低压电路以及超低压电路等。

再次参考图2，初始衬底100可包括用于形成外围电路的第一区域01，以及用于形成三维存储阵列的第二区域02。第二区域02具体可包括存储阵列区和部分台阶区，第一区域01具体可包括外围电路区和部分台阶区，其中该部分台阶区可与外围电路的区重叠。在后续工艺中，可在叠层结构位于存储阵列区的部分中形成三维存储器的沟道结构、栅极间隙结构等，在叠层结构位于台阶区(可理解为本申请提供的三维存储器的台阶区可包括形成在第一区域的部分以及第二区域的部分)的部分中形成虚拟沟道、字线接触等。台阶区位于存储阵列区的周缘，换言之，存储阵列区和台阶区可在第一方向(X方向)相邻，并且第一区域01和第二区域02可在第一方向相邻。

此外，上述外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此，本申请在此不作赘述。

在本申请的一个实施方式中，初始衬底100具有相对的第一侧和第二侧。在形成初始衬底100之后，可在初始衬底100的第一区域01内形成外围电路700。

作为一种选择，设置在初始衬底100上的外围电路700可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合，其中，由于外围高压电路所需衬底较厚，且耐受高温，因而，外围高压电路的制备工艺易于与三维存储阵列的制备工艺兼容。在本申请的一个实施方式中，可将外围高压电路和三维存储阵列形成在同一衬底上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上，从而有效缩小三维存储器的整体尺寸，提高三维存储器的存储密度。

具体地，如图2所示，外围电路的制备工艺可采用现有的常规工艺，根据实际需要进行制备。可在第一区域01中形成外围电路700的浅沟槽隔离结构701，浅沟槽隔离结构701可对外围电路700中邻近的器件之间进行有效隔离。之后，可在浅沟槽隔离结构701之间的区域中形成外围电路700的栅极结构702，栅极结构702包括形成在初始衬底100上的栅介质层；在第一区域01的、位于栅极结构702的两侧的部分中分别形成源区703和漏区704，从而形成初始外围电路700’。

如图3所示，在形成初始外围电路700’(如图2所示)后，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺制备第一填充层710以覆盖第一区域01，具体地，可通过上述工艺先形成覆盖初始衬底100的表面的初始第一填充层，再通过去除初始第一填充层中除第一区域01之外的部分形成第一填充层710。第一填充层710全面覆盖第一区域01可避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性。

进一步地，结合图2和图3，在本申请的一个实施方式中，第一填充层710可包括第一初始填充层708和第二初始填充层709。在第一区域01内形成初始外围电路700’后，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在第一区域01形成覆盖初始外围电路700’的第一初始填充层708。第一初始填充层708可为绝缘介质填充层，例如可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于第一初始填充层708的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高介电常数介质材料等，本申请对此不作限定。

在形成第一初始填充层708之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，形成贯穿第一初始填充层708并分别暴露部分源区703、部分漏区704和部分栅极结构702的第一接触孔(未示出)、第二接触孔(未示出)和第三接触孔(未示出)。

之后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第一接触孔、第二接触孔和第三接触孔内填充导电材料，以对应形成第一接触706、第二接触707和第三接触705。导电材料可例如为钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

在形成第一接触706、第二接触707和第三接触705之后，可采用第二初始填充层709覆盖第一初始填充层708。第二初始填充层709可为绝缘介质填充层，例如可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于第二初始填充层709的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高介电常数介质材料等，本申请对此不作限定。作为一种选择，第一初始填充层708可与第二初始填充层709由相同材料制备。

进一步地，在本申请的一个实施方式中，第一填充层710还包括阻隔层711。阻隔层711可位于第一初始填充层708与第二初始填充层709之间，并覆盖第一接触706的顶面、第二接触707的顶面和第三接触705的顶面。形成阻隔层711的工艺可包括CVD、PVD、ALD或其任何组合等薄膜沉积工艺。阻隔层711可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻隔层711的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高介电常数介质材料等。此外，在制备三维存储器的方法中，后续形成的第一虚拟沟道孔的处理可停止于阻隔层711，其中该第一虚拟沟道孔用于形成设置在外围电路700的上方、并与第一接触706、第二接触707和第三接触705中的任一个正对的第一虚拟沟道结构。

进一步地，在本申请的一个实施方式中，可对第一填充层710的顶面(远离初始衬底100的表面)进行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)等，以实现平坦化处理。

第一填充层710将外围电路与后续形成的三维存储阵列隔离。进而可避免三维存储阵列制备过程中产生或使用到的、诸如氢或其他等离子体等扩散到外围电路中，进而提高了三维存储器的整体可靠性。

步骤S2

图4根据本申请一个实施方式制备方法的、形成叠层结构200后所形成的结构的剖面示意图。

如图4所示，步骤S2在初始衬底的、除第一区域之外的部分形成凹槽，并在凹槽内形成第一叠层结构可例如包括：在初始衬底100的第二区域02形成凹槽(未示出)；采用介质叠层201共形覆盖凹槽的内壁和第一填充层710的表面；采用第一叠层结构202填充凹槽内的剩余部分。

具体地，在本申请的一个实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，在初始衬底100的第二区域02形成凹槽，以使外围电路与后续形成的三维存储阵列形成在同一衬底的不同水平面上，进而减小随后形成的外围电路的接触孔的纵横比，有利于降低三维存储器的连线制程难度。

在形成凹槽后，可采用介质叠层201共形覆盖凹槽的内壁和第一填充层710的表面，其中710的表面可理解为顶面和侧面，顶面远离初始衬底100，并与初始衬底100相对，凹槽的内壁包括凹槽的内侧壁和底面。可采用多个薄膜沉积工艺在上述表面依次形成介质叠层201的各层，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

在本申请的一个实施方式中，介质叠层201可包括依次形成的第一阻隔介质层11、第一半导体层12、第二阻隔介质层13以及第二半导体层14。作为一种选择，第一半导体层12和第二半导体层14可为半导体材料制备，例如多晶硅。在第一半导体层12和第二半导体层14中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。第一阻隔介质层11和第二阻隔介质层13可包括电介质材料、半导体材料和导电材料中的任意一个或多个，例如可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，第一阻隔介质层11和第二阻隔介质层13还可包括高介电常数介质层。

一方面，介质叠层201可与已形成的第一填充层710共同形成隔离结构，将外围电路与后续形成的三维存储阵列隔离，以进一步避免三维存储阵列制备过程中产生或使用到的、诸如氢或其他等离子体等扩散到外围电路中，提高三维存储器的可靠性。另一方面，介质叠层201可作为部分衬底结构，用于后续在其中形成例如沟道结构、栅极间隙结构等存储阵列结构。进一步地，在上述结构的形成过程中，第一阻隔介质层11和第二阻隔介质层13可作为刻蚀处理的停止层，以增加刻蚀工艺窗口，避免刻蚀处理对存储阵列结构的损伤，提高了三维存储器的性能。

进一步地，还可执行例如诸如研磨速率较低的化学机械抛光工艺等，以对介质叠层201远离初始衬底100的表面进行平坦化处理。

在形成介质叠层201后，可采用第一叠层结构202填充凹槽内的剩余部分。可采用一个或多个薄膜沉积工艺，在介质叠层201上交替沉积绝缘层210和栅极牺牲层220，直至区域02的顶面不低于第一填充层710的顶面712，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。然后采用CMP工艺，打磨至第二半导体层14，且使第一区域01和第二区域02的顶面平齐，形成第一叠层结构202。

第一叠层结构202可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

步骤S3

再次参考图4，步骤S3在第一叠层结构和外围电路上形成第二叠层结构可例如包括：对第一叠层结构201的顶面18，以及第一填充层710的顶面712进行平坦化处理形成共面；并在共面上形成第二叠层结构203。

具体地，可对介质叠层201的顶面17中位于第一填充层710上的部分，以及第一叠层结构201的顶面18进行诸如研磨速率较低的化学机械抛光工艺等，以得到平坦的共面，便于在后续步骤中，在平坦的共面上形成第二叠层结构203，提高三维存储器的可靠性。

可采用一个或多个薄膜沉积工艺，在上述共面上形成第二叠层结构203，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

第二叠层结构203可包括多对彼此交替地堆叠的绝缘层210’和栅极牺牲层220’。在一些实施方式中，绝缘层210’和栅极牺牲层220’可分别包括第三电介质材料和与第三电介质材料不同的第四电介质材料。作为一种选择，第二叠层结构203的绝缘层210’和栅极牺牲层220’可分别与第一叠层结构202的绝缘层210和栅极牺牲层220相同。用于形成绝缘层210’和栅极牺牲层220’的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

第一叠层结构202和第二叠层结构203共同构成三维存储器的叠层结构200，后续形成的沟道结构、栅极间隙结构以及台阶结构等均形成于叠层结构200中。

随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构200的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构200，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的双叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或双叠层结构的基础上进行后续制备工艺。

步骤S4

图5根据本申请一个实施方式制备方法的、形成沟道结构300后所形成的结构的剖面示意图。

如图5所示，步骤S4形成贯穿第一叠层结构和第二叠层结构的沟道结构可例如包括：形成贯穿叠层结构200的沟道孔310；以及在沟道孔的内壁上依次形成功能层320和沟道层330。

具体地，三维存储器的叠层结构200可包括存储阵列区和台阶区，其中存储阵列区用于形成沟道结构300，台阶区可形成台阶结构、字线接触、虚拟沟道结构等，台阶区可位于存储阵列区的周缘。在本申请的一个实施方式中，台阶区包括第一台阶区500-1和第二台阶区500-2，作为一种选择，第一台阶区500-1和第二台阶区500-2沿X方向分别位于沟道结构300的两侧，例如，至少一部分第一台阶区500-1位于第一区域01的外围电路700的上方；至少另一部分第一台阶区500-1位于第二区域02，并邻近第一区域01；以及第二台阶区500-2位于第二区域02，并远离第一区域01。

因而，作为一种选择，在本申请提供的三维存储器结构中，三维存储器的台阶结构也可包括两部分，其中第一台阶结构可设置于第一台阶区500-1，并形成在与第一填充层710正对的部分叠层结构200中，第二台阶结构可设置于第二台阶区500-2，并形成在叠层结构200远离外围电路700的一侧。因而，本申请提供的三维存储器结构可相对缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

第一台阶结构和第二台阶结构可同时形成，也可分次形成，本申请对此不作限定。通过对叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近初始衬底100)介电层对(如图4所示的绝缘层210和栅极牺牲层220，或绝缘层210’和栅极牺牲层220’)要短的顶部(远离初始衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层以覆盖阶梯。

在本申请的一些实施方式中，可在形成第一台阶结构和第二台阶结构之后，形成沟道结构300。在一些其他实施方式中，也可在形成第一台阶结构和第二台阶结构之前，形成沟道结构300。本申请对此不作限定。

形成沟道结构300的步骤可具体为：首先在第二区域02存储阵列区形成沟道孔310，沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿第叠层结构200并延伸至介质叠层201的圆柱形或柱形形状。

进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括N个子叠层结构，相应地，沟道孔也可包括N×M个子沟道孔，其中每个子叠层结构可包括M个子沟道孔，其中M≥1，且N≥2。采用双堆叠技术或多堆叠技术在叠层结构中形成沟道孔可包括：在初始衬底的一侧形成第一子叠层结构并形成M个贯穿第一子叠层结构以及延伸至初始衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构和位于第N子叠层结构中的M个子沟道孔，之后在除第N子叠层结构之外的N-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第N子叠层结构的M个子沟道孔去除N-1个子叠层结构中的填孔牺牲层，使得N个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到M个沟道孔。

在沟道孔310形成后，可在沟道孔310中形成沟道结构300的功能层320和沟道层330，其中功能层320包括依次设置在沟道孔310中的阻挡层、电荷捕获层及隧穿层；以及在沟道孔310中形成沟道插塞和填充介质层。

在本申请的一个实施方式中，可在沟道孔310的内壁上依次形成阻挡层、电荷捕获层及隧穿层，以及在隧穿层的表面形成沟道层330。

可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310中形成功能层320和沟道层330。

具体地，功能层320可包括阻挡电荷流出的阻挡层、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层、以及在电荷捕获层的表面上的隧穿层。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。

在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于P型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入介质叠层201中。

图6根据本申请一个实施方式制备方法的、形成第一虚拟沟道结构600-1后所形成的结构的剖面示意图。图7根据本申请一个实施方式制备方法的、形成字线结构171、外围接触172以及外围电路700的导电接触173后所形成的结构的剖面示意图。

如图6和图7所示，在形成沟道结构300和台阶结构500后，本申请提供的三维存储器的制备方法1000还包括：形成栅极间隙结构400；形成栅极层230；形成包括第一虚拟沟道结构600-1的虚拟沟道结构；通过形成沟道结构300、栅极间隙结构400和台阶结构500过程中所产生的热量对外围电路中位于源区703和漏区704内的导电杂质进行退火；以及形成字线结构171、外围接触172以及外围电路700的导电接触173。

具体地，在本申请的一个实施方式中，还可在叠层结构200的台阶区形成虚拟沟道结构，为后续形成栅极层的过程中去除栅极牺牲层的操作提供结构支撑。其形成工艺与沟道结构300的形成工艺类似，在此不做赘述。

结合图5和图6，由于在本申请提供的三维存储器结构中，三维存储器的台阶区包括两部分500-1和500-2，其中至少部分第一台阶区500-1可设置于第一区域01，并形成在与外围电路700正对的部分叠层结构200中(可理解为少部分第一台阶区500-1位于外围电路700的上方)，第二台阶区可设置于第二区域02，并形成在叠层结构200远离外围电路700的一侧。因而，本申请提供的虚拟沟道结构可同时形成在第一区域01和第二区域02中。

虚拟沟道结构可包括第一虚拟沟道结构600-1和第二虚拟沟道结构600-2，其中多个第一虚拟沟道结构600-1位于外围电路700上方，并与第一接触706、第二接触707和第三接触705中的任一个正对。具体地，再次参考图6，为使外围电路700的导电接触在第一虚拟沟道600-1中形成，从而可在后续形成栅极层的过程中，为正对外围电路700的部分叠层结构提供结构支撑；以及缩小叠层结构200中台阶区的尺寸，提高三维存储器的位密度，可使形成在外围电路700上方的第一虚拟沟道结构600-1分别正对第一接触706、第二接触707和第三接触705中的一个。

如图7所示，在形成第一虚拟沟道600-1(如图6所示)和第二虚拟沟道600-2(如图6所示)之后，可在叠层结构200中形成与沟道结构300在第一方向具有间距的栅极间隙410。

栅极间隙410沿垂直于初始衬底100的方向贯穿叠层结构200并延伸至介质叠层201中。可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅极间隙410。

进一步地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层220和220’(如图4所示)以形成牺牲间隙。

在形成牺牲间隙后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

此外，在形成栅极层230之前，根据本申请的一个实施方式的三维存储器的制备方法1000还包括采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙的内壁以及在栅极间隙410的内侧壁上形成介质层(未示出)，作为一种选择介质层可以是高介电常数介质层。进一步地，还可采用采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在绝缘层210(或绝缘层210’，如图4所示)与栅极层230之间或在介质层与栅极层230之间形成粘合层(例如，氮化钛TiN层，未示出)。

栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个台阶结构500-1和500-2处终止。

此外，在本申请的一些实施方式中，在形成栅极层230之后，还可通过填充栅极间隙410，形成栅极间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中填充介质层以形成栅极间隙结构400。

如图5至图7所示，在本申请提供的制备三维存储器的方法1000中，在初始衬底100的一侧形成的沟道结构300、栅极间隙结构400和台阶结构(包括虚拟沟道结构600-1和600-2)过程中，需要大量的热处理和热加工工艺，例如形成沟道孔、栅极间隙以及虚拟沟道孔的深孔刻蚀工艺等。此外，在初始衬底100的另一侧形成的外围电路700中，源区703和漏区704内的导电杂质需要快速热退火以实现热激活和修复。因而，通过三维存储阵列与外围电路之间的隔离结构，上述热处理和热加工所生产的热量可传输至同一衬底的外围电路中，并可对其中的源区和漏区内的导电杂质进行退火。进一步地，还可改变介质叠层201在第一方向(字线方向)的尺寸或者在垂直于初始衬底100的方向的厚度，以使上述热量能够更均匀地传输至同一衬底的外围电路中。

三维存储器还包括与栅极层230电连接的字线接触171，形成在叠层结构200中、并与介质叠层201的阱层形成欧姆接触的外围接触172，以及外围电路700的导电接触173。

具体地，结合图6和图7在形成栅线缝隙结构400之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围接触172、字线接触171以及外围电路700的导电接触173的开口。外围电路700的导电接触173可包括导电接触的第一部分173-2和导电接触的第二部分173-1。导电接触的第二部分173-1可为第一接触706、第二接触707和第三接触705中的一个，导电接触的第一部分173-2贯穿第一虚拟沟道结构600-1，并与导电接触的第二部分173-1电连通，从而形成外围电路700的导电接触173。

然后，可通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围接触172、字线接触171以及外围电路700的导电接触173的开口。形成外围接触172、字线接触171和外围电路700的导电接触173的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围接触、字线接触和导电接触时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。

此外，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围接触172、字线接触171和外围电路700的导电接触173。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。可以类似于过孔的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的触点。上述触点分别电连接到上述过孔。在形成互连触点后，可在叠层结构200远离初始衬底100的一侧连接外围电路芯片。

在本申请提供的三维存储器的制备方法中，外围电路的导电接触(导电接触173)可在三维存储器的部分虚拟沟道(第一虚拟沟道结构600-1)中形成。不但可在形成栅极层的过程中，为正对外围电路的部分叠层结构提供结构支撑，而且可缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

图8根据本申请一个实施方式制备方法的、在叠层结构200远离初始衬底100的一侧连接外围电路芯片3000后所形成的结构的剖面示意图。图9根据本申请一个实施方式制备方法的、去除部分初始衬底100和第一阻隔介质层11后所形成的结构的剖面示意图。图10根据本申请一个实施方式制备方法的、去除部分第一半导体层12和第二阻隔介质层13后所形成的结构的剖面示意图。图11根据本申请一个实施方式制备方法的、形成初始导电层120’后所形成的结构的剖面示意图。图12根据本申请一个实施方式制备方法的、形成导电层120后所形成的结构的剖面示意图。

如图7至图12所示，在形成外围接触172、字线接触171和导电接触173后，本申请提供的三维存储器的制备方法1000还包括：在叠层结构200远离初始衬底100的一侧连接外围电路芯片3000；去除部分初始衬底100和部分介质叠层201中的第一阻隔介质层11；去除部分第一半导体层12和第二阻隔介质层13，并至少保留第一半导体层12位于第一填充层710的表面的部分，从而暴露第二半导体层14和功能层320；去除暴露的功能层320以暴露与其对应的沟道层330；对暴露的沟道层330进行掺杂；在第二半导体层14的表面以及剩余的第一半导体层12的表面形成与暴露的沟道层330连接的初始导电层120’；以及形成导电层120。

如图8所示，在形成互连触点后，可在叠层结构200远离初始衬底100的一侧连接外围电路芯片3000。在本申请的一个实施方式中，外围电路芯片3000可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

具体地，可将外围电路芯片3000放置在存储器件设置有触点的顶表面的上方。然后，进行对准步骤并将外围电路芯片3000的一个表面与叠层结构200的顶表面通过例如键合工艺结合在一起。

通过将三维存储器的部分外围电路(例如，外围高压电路)与三维存储阵列形成在同一衬底上，并将三维存储器的部分外围电路(例如，外围低压电路和外围超低压电路)设置在另一芯片上。可相对减小外围芯片的整体尺寸，提高三维存储器的存储密度和可集成性。

图9为将图8的结构翻转180°后，并去除部分初始衬底100和第一阻隔介质层11后所形成的结构的剖面示意图。结合图8和图9，可采用例如机械化学研磨(ChemicalMechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除部分初始衬底100，以暴露第一阻隔介质层11。作为一种选择，可仅保留初始衬底100中属于外围电路700的衬底。在去除初始衬底100的过程中，可将第一阻隔介质层11作为刻蚀处理的停止层，以增加刻蚀工艺窗口，避免刻蚀处理对存储阵列结构的损伤，提供了三维存储器的性能。

进一步地，可采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来继续去除部分第一阻隔介质层11，仅保留其位于第一区域01的部分，以暴露第一半导体层12位于第二区域02的部分。

此外，在本申请的一个实施方式中，可在暴露第一半导体层12位于第二区域02的部分后，在剩余的初始衬底100(位于第一区域01的部分)上形成隔离保护层15，以防止后续去除步骤中，刻蚀工艺等对外围电路700造成损伤。

结合图8和图10，可采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来继续去除第一半导体层12、第二阻隔层13，以暴露出第二半导体层14在第二区域02的部分，并暴露出沟道层320延伸至介质叠层201中的部分。在此去除过程中，可将第二阻隔介质层13作为刻蚀处理的停止层，以增加刻蚀工艺窗口，避免刻蚀处理对存储阵列结构的损伤，提高了三维存储器的性能。

进一步地，还可继续采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320，以暴露出与其对应的330。

具体地，去除暴露的功能层320以暴露沟道层330可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除暴露的功能层320的阻挡层、电荷捕获层、隧穿层，直至暴露出沟道层330的一部分。

在一些实施方式中，包括阻挡层、电荷存储层、隧穿层的功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除暴露的功能层320中的各层，直至暴露出沟道层330的一部分。

结合图8、图11和图12，在暴露的第二半导体层14以及沟道层330后，可在暴露的第二半导体层14以及剩余的第一半导体层12的表面形成与暴露的沟道层330接触的导电层120。

具体地，可在暴露的第二半导体层14以及剩余的第一半导体层12的表面上形成初始导电层120’，其中初始导电层120’与暴露的沟道层330接触。可采用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和金属有机化学气相沉积工艺(MOCVD)中的任意一种或其任何组合等薄膜沉积工艺形成初始导电层120’。

作为一种选择，初始导电层120’可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。

作为另一种选择，初始导电层120’也可以是采用例如包括化学气相沉积、物理气相沉积、原子层沉积和金属有机化学气相沉积工艺中的任意一种或组合形成的高掺杂半导体层。半导体层可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，初始导电层120’可以是掺杂有例如N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。

如图11和图12所示，可对初始导电层120’的表面进行平坦和处理，例如采用例如研磨速率较低的化学机械抛光工艺(Buffer CMP)处理初始导电层120’的表面，从而形成导电层120。

此外，在本申请的一个实施方式中，为了实现沟道层330与导电层120之间良好稳定的电连接，提高了三维存储器的电性能，可在形成初始导电层120的步骤之前对暴露的沟道层330进行再次高掺杂。可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。如图11所示，在对暴露的沟道层330进行再次高掺杂之后，沟道层330可包括通过二次掺杂工艺形成的第一沟道层331。

图13是根据本申请一个实施方式的三维存储器2000的剖面结构图。

如图13所示，本申请的另一方面还提供了一种三维存储器2000。该三维存储器2000可采用上述任一制备方法制备。该三维存储器2000可包括：衬底100’、外围电路700、介质叠层201’、叠层结构200以及沟道结构300。外围电路700形成于衬底100’上，并覆盖有第一填充层710。介质叠层201’覆盖第一填充层710的表面。叠层结构200由多对彼此交替地堆叠的绝缘层(未示出)和栅极层230组成，并在垂直于X方向包括第一叠层结构202’和第二叠层结构203’，第一叠层结构202’形成于衬底100’的表面和介质叠层201’的侧面(可理解为该侧面位于垂直于X方向的方向)，第一叠层结构202’的顶面(可理解为该顶面远离衬底100’，并与衬底100’相对)与介质叠层201’的顶面(可理解为该顶面远离衬底100’，并与衬底100’相对)齐平共面，第二叠层结构203’设置于共面上。沟道结构300贯穿叠层结构200。X方向为第一方向，并可理解为栅极230的延伸方向。

根据本申请提供的三维存储器，通过将外围电路与三维存储阵列形成在同一衬底的不同水平面上，在有效缩小外围电路晶圆的尺寸的同时，可减小外围电路的接触孔的纵横比，进而有利于降低三维存储器的连线制程难度。

此外，在本申请的一个实施方式中，第一叠层结构202’和第二叠层结构203’可由第一叠层结构202和第二叠层结构203(如图4所示)中去除栅极牺牲层220和220’(如图4所示)后，采用导电材料填充形成栅极层230后所形成。

进一步地，在本申请的一个实施方式中，三维存储器2000还包括设置于叠层结构200远离衬底100’的一侧的外围电路芯片3000。换言之，在该实施方式中，三维存储器的外围电路可包括两部分，其中一部分为与三维存储阵列形成在同一衬底的不同水平面上的外围电路，该部分可具体包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合；另一部分形成在外围电路芯片上，该部分同样可具体包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

作为一种选择，由于外围高压电路所需衬底较厚，且耐受高温，外围高压电路的制备工艺易于与三维存储阵列的制备工艺兼容。因而，可将外围高压电路和三维存储阵列形成在同一衬底上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上，从而有效缩小三维存储器的整体尺寸，提高三维存储器的存储密度。

此外，在上述实施方式中，叠层结构200位于外围电路芯片3000的衬底和衬底100’之间。因而，可选地，还可将三维存储器的焊盘引线设置在衬底100’远离叠层结构200的一侧。

本申请提供的三维存储器2000将用于控制信号进出存储阵列的外围电路分别布置在外围电路芯片3000以及衬底100’上。换言之，通过将部分外围电路(例如，外围高压电路)与三维存储阵列形成在同一衬底上，并将部分外围(例如，外围低压电路和外围超低压电路)设置在另一芯片上，可相对减小外围芯片的整体尺寸，提高三维存储器的存储密度和可集成性。

此外，如图5所示，在本申请的一个实施方式中，衬底100’可沿X方向分为第一区域01以及与之相邻的第二区域02。叠层结构200包括存储阵列区和台阶区，其中存储阵列区用于形成沟道结构300，台阶区位于存储阵列区的周缘，并包括第一台阶区500-1和第二台阶区500-2，至少部分第一台阶区500-1位于外围电路700的上方。因而，在本申请提供的三维存储器，其台阶区可包括第一台阶区和第二台阶区，其中至少部分第一台阶区形成于外围电路的上方，可相对缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

如图3、图6和图7所示，在本申请的一个实施方式中，外围电路700可包括形成在衬底100上的栅极结构702以及分别形成在衬底100的、位于栅极结构702的两侧的部分中的源区703和漏区704，三维存储器2000还包括：形成在叠层结构200的台阶区的虚拟沟道结构，虚拟沟道结构可包括位于外围电路700上方，且与第一接触706、第二接触707和第三接触705中的任一个正对的第一虚拟沟道结构600-1，其中，第一接触706、第二接触707和第三接触705分别与源区703和漏区704和栅极结构702正对、且形成电连接。

进一步地，外围电路700的导电接触173可包括导电接触的第一部分173-2和导电接触的第二部分173-1，其中，导电接触的第二部分173-1可为第一接触706、第二接触707和第三接触705中的任一个，导电接触的第一部分173-2贯穿第一虚拟沟道结构600-1，并与第一接触706、第二接触707和第三接触705中的任一个电连通。

本申请提供的三维存储器，外围电路的导电接触可在三维存储器的部分虚拟沟道结构(第一虚拟沟道结构)中形成。因而，不但可在形成栅极层的过程中，为正对外围电路的部分叠层结构提供结构支撑，而且可相对缩小叠层结构中台阶区的尺寸，提高三维存储器的位密度。

此外，再次参考图13，在本申请的一个实施方式中，衬底100’可包括材质不同的第一部分和第二部分(第一部分可例如为第一区域01，第二部分可例如为第二区域02)。外围电路700设置于衬底100’的第一部分，并覆盖有第一填充层710。衬底100’的第二部分还包括导电层120。介质叠层201’覆盖第一填充层710的表面、并延伸与导电层120接触，以使外围电路700与沟道结构300可通过介质叠层201’和第一填充层710间隔设置于衬底100’上。沟道结构300形成于衬底100’的第二部分，并贯穿叠层结构200与导电层120连接。

如图4所示，在本申请的一个实施方式中，介质叠层201可包括依次形成的第一阻隔介质层11、第一半导体层12、第二阻隔介质层13以及第二半导体层14。作为一种选择，第一半导体层12和第二半导体层14可为半导体材料制备，例如多晶硅。在第一半导体层12和第二半导体层14中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。第一阻隔介质层11和第二阻隔介质层13可包括电介质材料、半导体材料和导电材料中的任意一个或多个，例如可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，第一阻隔介质层11和第二阻隔介质层13还可包括高介电常数介质层。

一方面，介质叠层可与已形成的第一填充层共同形成隔离结构，将外围电路与后续形成的三维存储阵列隔离，以进一步避免三维存储阵列制备过程中产生或使用到的、诸如氢或其他等离子体等扩散到外围电路中，提高三维存储器的可靠性。另一方面，介质叠层可作为部分衬底结构，用于在其中形成例如沟道结构、栅极间隙结构等存储阵列结构。进一步地，在上述结构的形成过程中，第一阻隔介质层11和第二阻隔介质层13可作为刻蚀处理的停止层，以增加刻蚀工艺窗口，避免刻蚀处理对存储阵列结构的损伤，提高了三维存储器的性能。

如图13所示，在本申请的一个实施方式中，三维存储器2000导电沟道结构300可包括沟道孔和依次形成于沟道孔内壁的功能层和沟道层330。沟道层330还包括通过二次掺杂形成的第一沟道层331。换言之，沟道层330的延伸至导电层120内以及临近导电层120的部分通过二次掺杂工艺而使得其掺杂浓度大于沟道层330的其他部分的掺杂浓度。沟道层330包括通过两次掺杂的第一沟道层，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (19)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域；

在所述初始衬底的、除所述第一区域之外的部分形成凹槽，并在所述凹槽内形成第一叠层结构；在所述第一叠层结构和所述外围电路上形成第二叠层结构；以及

形成贯穿所述第一叠层结构和所述第二叠层结构的沟道结构。

2.根据权利要求1所述的方法，其中所述第一填充层包括第一初始填充层和第二初始填充层，其特征在于，在所述第一区域内形成外围电路，并采用所述第一填充层覆盖所述第一区域包括：

在所述第一区域内形成外围电路；采用所述第一初始填充层覆盖所述第一区域；

分别形成与所述外围电路的源区、漏区和栅极结构电连通的第一接触、第二接触和第三接触；以及

采用所述第二初始填充层覆盖所述第一初始填充层。

3.根据权利要求2所述的方法，其中所述存储器包括沟道结构、栅极间隙结构和台阶结构，其特征在于，

通过形成所述沟道结构、所述栅极间隙结构和所述台阶结构过程中所产生的热量对位于所述源区和所述漏区的导电杂质进行退火。

4.根据权利要求1所述的方法，其中所述第一叠层结构和所述第二叠层结构共同构成所述存储器的叠层结构，所述叠层结构包括存储阵列区和台阶区，其特征在于，

所述存储阵列区用于形成所述沟道结构，所述台阶区位于所述存储阵列区的周缘；以及

所述台阶区包括第一台阶区和第二台阶区，至少部分所述第一台阶区位于所述外围电路的上方。

5.根据权利要求2所述的方法，其特征在于，在形成所述沟道结构之后，所述方法还包括形成虚拟沟道结构和形成所述外围电路的导电接触，形成所述虚拟沟道结构和所述导电接触的方法包括：

在所述外围电路的上方形成与所述第一接触、所述第二接触和所述第三接触中的任一个正对的第一虚拟沟道结构；以及

在所述第一虚拟沟道结构内形成贯穿其中的所述导电接触的第一部分，所述第一部分与所述第一接触、所述第二接触和所述第三接触中的任一个电连通。

6.根据权利要求5所述的方法，其特征在于，

所述第一虚拟沟道结构包括第一虚拟沟道孔；

所述第一填充层还包括阻隔层，所述阻隔层位于所述第一初始填充层与所述第二初始填充层之间，并覆盖所述第一接触的顶面、所述第二接触的顶面和所述第三接触的顶面；以及

形成所述第一虚拟沟道孔的处理停止于所述阻隔层。

7.根据权利要求1所述的方法，其特征在于，在所述凹槽内形成第一叠层结构包括：

采用介质叠层共形覆盖所述凹槽的内壁和所述第一填充层的表面；以及

在所述凹槽内的剩余部分中形成所述第一叠层结构。

8.根据权利要求7所述的方法，其特征在于，所述介质叠层包括依次形成的第一阻隔介质层、第一半导体层、第二阻隔介质层以及第二半导体层，以及所述沟道结构贯穿所述叠层结构并延伸至所述介质叠层中，所述沟道结构包括沟道孔和依次设置于所述沟道孔内壁的功能层和沟道层，在形成所述沟道结构之后，所述方法还包括：

去除部分所述初始衬底以及部分所述介质叠层，以暴露所述功能层延伸至所述介质叠层中的部分，并至少保留所述第一半导体层位于所述第一填充层的表面的部分以及所述第二半导体层；

去除暴露的所述功能层以暴露与其对应的所述沟道层；以及

在所述第二半导体层的表面以及剩余的所述第一半导体层的表面形成与暴露的所述沟道层连接的导电层。

9.根据权利要求1所述的方法，其特征在于，在所述第一叠层结构和所述外围电路上形成第二叠层结构包括：

对所述第一叠层结构的顶面进行平坦化处理，以使所述第一叠层结构的顶面与所述介质叠层位于所述第一填充层上的部分的顶面齐平，从而形成共面。

10.根据权利要求1至9中任一项所述的方法，其特征在于，在形成所述沟道结构之后，所述方法还包括：

在所述叠层结构远离所述初始衬底的一侧连接外围电路芯片，

其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

11.根据权利要求1至9中任一项所述的方法，其特征在于，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

12.一种三维存储器，其特征在于，所述存储器包括：

衬底；

外围电路，形成于所述衬底上，并覆盖有第一填充层；

介质叠层，覆盖所述第一填充层的表面；

叠层结构，包括第一叠层结构和第二叠层结构，其中所述第一叠层结构形成于所述衬底的表面和所述介质叠层的侧面，所述第一叠层结构的顶面与所述介质叠层的顶面齐平共面，所述第二叠层结构设置于所述共面上；以及

沟道结构，贯穿所述叠层结构。

13.根据权利要求12所述的存储器，其特征在于，所述叠层结构包括存储阵列区和台阶区，所述存储阵列区用于形成所述沟道结构，所述台阶区位于所述存储阵列区的周缘，

其中，所述台阶区包括第一台阶区和第二台阶区，至少部分所述第一台阶区位于所述外围电路的上方。

14.根据权利要求13所述的存储器，其特征在于，所述外围电路包括形成在所述衬底上的栅极结构以及分别形成在所述衬底的、并位于所述栅极结构的两侧的部分中的源区和漏区，所述存储器还包括：

形成在所述台阶区的虚拟沟道结构，所述虚拟沟道结构包括位于所述外围电路上方，且与第一接触、第二接触和第三接触中的任一个正对的第一虚拟沟道结构，其中，所述第一接触、所述第二接触和所述第三接触分别与所述源区、所述漏区和所述栅极结构正对、且形成电连接。

15.根据权利要求14所述的存储器，其特征在于，所述外围电路还包括：

导电接触，所述导电接触包括贯穿所述第一虚拟沟道结构，并与所述第一接触、所述第二接触和所述第三接触中的任一个电连通的第一部分。

16.根据权利要求12所述的存储器，其特征在于，所述介质叠层包括：

依次形成在所述第一填充层上的第一阻隔介质层、第一半导体层、第二阻隔介质层以及第二半导体层。

17.根据权利要求12所述的存储器，其特征在于，所述衬底包括材质不同的第一部分和第二部分，所述外围电路形成于所述第一部分，所述第二部分包括导电层，所述导电层与所述介质叠层接触，并与所述沟道结构电连接。

18.根据权利要求12至17中任一项所述的存储器，其特征在于，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

19.根据权利要求12至17中任一项所述的存储器，其特征在于，所述存储器还包括：

位于所述叠层结构远离所述衬底的一侧的外围电路芯片，

其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路的任意一种或组合。

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