CN111801802B - 三维存储器件 - Google Patents

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Abstract

公开了3D存储器件和用于形成其的方法的实施方式。在一个示例中，3D存储器件包括：停止层；多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸，在停止层处停止。

Description

三维存储器件
相关申请的交叉引用
本申请要求于2020年4月14日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICEWITH BACKSIDE SOURCE CONTACT”的国际申请第PCT/CN2020/084600号、于2020年4月14日提交的标题为“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDESOURCE CONTACT”的国际申请第PCT/CN2020/084603号、于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的国际申请第PCT/CN2020/087295号和于2020年4月27日提交的标题为“three-dimensional memorydevice and method for forming the same”的国际申请第PCT/CN2020/087296号的优先权的利益，所有这些申请通过引用被全部并入本文中。
背景技术
本公开内容的实施方式涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。因此，平面存储器单元的存储器密度接近上限。
3D存储器架构可解决在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
在本文公开了3D存储器件和用于形成其的方法的实施方式。
在一个示例中，3D存储器件包括：停止层；多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸，在停止层处停止。
在另一示例中，3D存储器件包括：多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸。多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。3D存储器件还包括穿过存储器叠层垂直地延伸到多晶硅层内、在多晶硅层的子层处停止的绝缘结构。
在又一示例中，3D存储器件包括：多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸。多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。3D存储器件还包括源极接触结构，其穿过存储器叠层垂直地延伸到多晶硅层内、在多晶硅层的子层处停止。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使相关领域中的技术人员能够制造和使用本公开内容。
图1A-1E示出根据本公开内容的各种实施方式的各种示例性3D存储器件的横截面的侧视图。
图2A-2L示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的制造过程。
图3A-3J示出根据本公开内容的一些实施方式的用于形成另一示例性3D存储器件的制造过程。
图4示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的方法的流程图。
图5示出根据本公开内容的一些实施方式的用于形成另一示例性3D存储器件的方法的流程图。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解的是，这仅为了说明性目的而完成。相关领域中的技术人员将认识到的是，其它配置和布置可以被使用而不偏离本公开内容的精神和范围。对相关领域中的技术人员将显而易见的是，本公开内容也可以在各种其它应用中使用。
注意，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可以包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，它将在相关领域中的技术人员的知识内，以结合其它实施方式(不管是否被明确描述)来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许不一定明确地描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括它“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用或操作中的设备的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的宽度小的宽度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任何对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连接入(VIA(通孔))触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的部件或工艺操作的特性或参数的期望或目标值连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器件”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直/垂直地”意指名义上垂直于衬底的横向表面。
在一些3D NAND存储器件中，使半导体插塞选择性地生长以包围沟道结构的侧壁，例如被称为侧壁选择性外延生长(SEG)。与在沟道结构的下端处形成的另一类型的半导体插塞(例如底部SEG)比较，侧壁SEG的形成避免了在沟道孔的底表面处的存储器膜和半导体沟道的蚀刻(也被称为“SONO”打孔)，从而增加工艺窗口，特别是当用先进技术制造3D NAND存储器件时，例如具有多叠片架构的96或更多个层级。此外，侧壁SEG结构可与背面工艺组合以从衬底的背面形成源极触点，以避免在正面源极触点和字线之间的泄漏电流和寄生电容并增加有效设备面积。
然而，因为背面工艺需要将衬底减薄，它面临两个主要挑战：厚度均匀度难以在减薄过程中在晶圆级处控制，以及在减薄衬底(例如具有大于1μm的厚度)中的高浓度掺杂难以实现。这些挑战限制了具有侧壁SEG结构和背面工艺的3D NAND存储器件的产量。
根据本公开内容的各种实施方式提供改进的3D NAND存储器件及其制造方法。停止层可在衬底上形成以自动停止背面减薄过程，使得衬底可完全被移除以避免晶圆厚度均匀度控制问题并减小背面工艺的制造复杂度。在一些实施方式中，同一停止层或另一停止层用于自动停止沟道孔蚀刻，其可更好地控制在不同沟道结构之间的凿槽变化并进一步增加背面工艺窗口。而且，所沉积的多晶硅层可代替在所移除的硅衬底中的单晶硅以用作侧壁SEG。因为所沉积的多晶硅层可以比经减薄的硅衬底更容易地被掺杂以达到期望掺杂浓度，背面工艺复杂度可进一步减小，且产量可增加
图1A-1E示出根据本公开内容的各种实施方式的各种示例性3D存储器件的横截面的侧视图。在一些实施方式中，图1A中的3D存储器件100包括衬底(未示出)，其可包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当的材料。在一些实施方式中，衬底是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄的经减薄的衬底(例如半导体层)。注意，在图1A中包括x和y轴以进一步示出在3D存储器件100中的部件的空间关系。3D存储器件100的衬底包括在x方向(即横向方向)上横向延伸的两个横向表面(例如顶表面和底表面)。如在本文使用的，当衬底位于在y方向上的3D存储器件的最低平面中时，相对于在y方向(即垂直方向)上的3D存储器件的衬底来确定一个部件(例如层或设备)是否在3D存储器件(例如3D存储器件100)的另一部件(例如层或设备)“上”、“之上”或“之下”。在整个本公开内容中应用用于描述空间关系的相同概念。
在一些实施方式中，3D存储器件100是非单块3D存储器件的部分，其中部件在不同的衬底上分开地形成并接着以面对面方式、面对背方式或背对背方式键合。可在不同于存储器阵列衬底的单独外围设备衬底上形成外围设备(未示出)(例如用于便于3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路)，图1A所述的部件在该存储器阵列衬底上形成。应理解，可从3D存储器件100移除存储器阵列衬底，如下面更详细描述的，且外围设备衬底可成为3D存储器件100的衬底。此外应理解，根据外围设备衬底和存储器阵列器件衬底如何被键合的方式，存储器阵列器件(例如在图1A中示出)可以在原始位置上或可在3D存储器件100中颠倒地翻转。为了便于参考，图1A描绘3D存储器件100的状态，在该状态中存储器阵列器件在原始位置上(即，没有颠倒地翻转)。然而，应理解，在一些示例中，图1A所示的存储器阵列器件可在3D存储器件100中颠倒地翻转，且它们的相对位置可相应地改变。在整个本公开内容中应用用于描述空间关系的相同概念。
如图1A所示，3D存储器件100可包括电介质层102和在电介质层102上的停止层103。电介质层102可包括一个或多个夹层电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，互连线和VIA触点可在夹层电介质层中形成。电介质层102的ILD层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，电介质层102包括氧化硅。停止层103可直接布置在电介质层102上。在一些实施方式中，停止层103包括高介电常数(高k)电介质层。高k电介质层可包括例如氧化铝、氧化铪、氧化锆或氧化钛，仅举几个示例。在一个示例中，停止层103可包括氧化铝。如下面更详细描述的，因为停止层103的功能是停止沟道孔的蚀刻，应理解，停止层103可包括相对于在上述层中的材料具有相对高的蚀刻选择性(例如大于大约5)的任何其它适当的材料。在一些实施方式中，除了起蚀刻停止层的作用以外，停止层103还起背面衬底减薄停止层的作用，且因此具有除了存储器阵列衬底的材料(例如硅)以外的材料。
3D存储器件100还可包括在停止层103之上的多晶硅层104。在一些实施方式中，多晶硅层104直接布置在停止层103上。在一些实施方式中，垫氧化物层(例如氧化硅层)布置在停止层103和多晶硅层104之间以减轻在多晶硅层104和停止层103(例如氧化铝层)之间的应力。根据一些实施方式，多晶硅层104包括N型掺杂多晶硅层。也就是说，多晶硅层104可掺杂有贡献自由电子并增加本征半导体的传导性的任何适当的N型掺杂剂，例如磷(P)、砷(Ar)或锑(Sb)。如下面更详细描述的，由于扩散过程，多晶硅层104可具有在垂直方向上的均匀掺杂浓度分布。在一些实施方式中，多晶硅层104的掺杂浓度在大约1019cm-3和大约1022cm-3之间，例如在1019cm-3和1022cm-3之间(例如1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、2×1021cm-3、3×1021cm-3、4×1021cm-3、5×1021cm-3、6×1021cm-3、7×1021cm-3、8×1021cm-3、9×1021cm-3、1022cm-3、由这些值中的任何值作为下端定界的任何范围或在由这些值中的任两个值限定的任何范围中)。虽然图1A示出多晶硅层104在停止层103之上，如上所述，应理解，停止层103在一些示例中可以在多晶硅层104之上，因为图1A所示的存储器阵列器件可颠倒地翻转，且它们的相对位置可在3D存储器件100中相应地改变。在一些实施方式中，图1A所示的存储器阵列器件颠倒地翻转(在顶部中)并键合到在3D存储器件100中的外围设备(在底部中)，使得停止层103在多晶硅层104之上。
在一些实施方式中，3D存储器件100还包括穿过电介质层102和停止层103从相对于停止层103(即背面)的多晶硅层104的相对侧垂直地延伸以与多晶硅层104接触的源极接触结构128。应理解，源极接触结构128延伸到多晶硅层104内的深度可在不同的示例中改变。源极接触结构可通过多晶硅层104从存储器阵列衬底(被移除)的背面将3D存储器件100的NAND存储器串的源极电气地连接到外围设备，且因此也可在本文被称为“背面源极拾取”。源极接触结构128可包括任何适当类型的触点。在一些实施方式中，源极接触结构128包括VIA触点。在一些实施方式中，源极接触结构128包括横向延伸的壁形触点。源极接触结构128可包括一个或多个导电层，例如金属层，例如钨(W)、钴(Co)、铜(Cu)或铝(Al)或由粘合剂层(例如氮化硅(TiN))包围的硅化物层。
在一些实施方式中，3D存储器件100是NAND闪速存储器件，其中提供以NAND存储器串的阵列的形式的存储器单元。每个NAND存储器串可包括穿过多个对延伸的沟道结构112，每对包括堆叠导电层108和堆叠电介质层110(在本文被称为“导电/电介质层对”)。堆叠的导电/电介质层对在本文也被称为存储器叠层106。在存储器叠层106中的导电/电介质层对的数量(例如32、64、96、128、160、192、224、256等)确定在3D存储器件100中的存储器单元的数量。虽然未在图1A中示出，应理解，在一些实施方式中，存储器叠层106可具有多叠片架构，例如包括下存储器叠片和在下存储器叠片上的上存储器叠片的双叠片架构。在每个存储器叠片中的堆叠导电层108和堆叠电介质层110的对的数量可以是相同的或不同的。
存储器叠层106可包括多个交错的堆叠导电层108和堆叠电介质层110、多晶硅层104。在存储器叠层106中的堆叠导电层108和堆叠电介质层110可在垂直方向上交替。换句话说，除了在存储器叠层106的顶部或底部处的层以外，每个堆叠导电层108可由在两侧上的两个堆叠电介质层110邻接，以及每个堆叠电介质层110可由在两侧上的两个堆叠导电层110邻接。堆叠导电层108可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层108可包括由粘合剂层和栅极电介质层124包围的栅极电极(栅极线)。堆叠导电层108的栅极电极可横向延伸，作为在存储器叠层106的一个或多个阶梯结构(未示出)处终止的字线。堆叠电介质层110可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A所示，每个沟道结构112穿过存储器叠层106和多晶硅层104垂直地延伸，在停止层103处停止。也就是说，沟道结构112可包括两个部分：由多晶硅层104包围(即在多晶硅层104和停止层103之间的界面之下)的下部分和由存储器叠层106包围(即在多晶硅层104和存储器叠层106之间的界面之上)的上部分。如在本文使用的，当衬底位于3D存储器件100的最低平面中时，部件(例如沟道结构112)的“上部分/端部”是在y方向上更远离衬底的部分/端部，以及部件(例如沟道结构112)的“下部分/端部”是在y方向上更接近衬底的部分/端部。在一些实施方式中，每个沟道结构112不更远地延伸出停止层103之外，因为沟道孔的蚀刻由停止层103停止。例如，沟道结构112的下端可以在名义上与停止层103的顶表面齐平。作为结果，在沟道结构112的阵列当中的凿槽变化可由停止层103控制和最小化。
沟道结构112可包括填充有半导体材料(例如作为半导体沟道116)和电介质材料(例如作为存储器膜114)的沟道孔。在一些实施方式中，半导体沟道116包括硅，例如非晶形硅、多晶硅或单晶硅。在一个示例中，半导体沟道116包括多晶硅。在一些实施方式中，存储器膜114是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道孔的剩余空间可以部分地或全部填充有包括电介质材料(例如氧化硅和/或空气间隙)的上覆层118。沟道结构112可具有圆柱体形状(例如立柱形状)。根据一些实施方式，上覆层118、半导体沟道116、存储器膜114的隧穿层、存储层和阻挡层以这个顺序从立柱的中央朝着外表面径向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅、或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜114可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在一些实施方式中，沟道结构112还包括在沟道结构112的上部分的顶部处的沟道插塞120。沟道插塞120可包括半导体材料(例如多晶硅)。在一些实施方式中，沟道插塞120起NAND存储器串的漏极的作用。
如图1A所示，根据一些实施方式，沿着沟道结构112的侧壁(例如在沟道结构112的下部分中)的半导体沟道116的部分与多晶硅层104的子层109接触。也就是说，根据一些实施方式，存储器膜114在邻接多晶硅层104的子层109的沟道结构112的下部分处分离，暴露半导体沟道116以与多晶硅层104的周围子层109接触。作为结果，包围半导体沟道116并与半导体沟道116接触的多晶硅层104的子层109可以用作沟道结构112的“侧壁SEG”以代替如上所述的“底部SEG”，其可减轻例如覆盖控制、外延层形成和SONO打孔的问题。如下面更详细描述的，根据一些实施方式，多晶硅层104的子层109与多晶硅层104的其余部分分开地形成。然而，应理解，多晶硅层104的子层109可具有与多晶硅层104的其余部分相同的多晶硅材料，且掺杂浓度在扩散之后在多晶硅层104中可以是均匀的，子层109可以与在3D存储器件100中的多晶硅层104的其余部分不可区别。然而，子层109指在沟道结构112的下部分中的与半导体沟道116而不是存储器膜114接触的多晶硅层104的部分。
如图1A所述，3D存储器件100还可包括绝缘结构122，每个绝缘结构穿过存储器叠层106的交错的堆叠导电层108和堆叠电介质层110垂直地延伸。根据一些实施方式，不同于穿过多晶硅层104的整个厚度延伸、在停止层103处停止的沟道结构112，绝缘结构122延伸到多晶硅层104内，在多晶硅层104的子层109处停止。也就是说，根据一些实施方式，绝缘结构122不穿过多晶硅层104的整个厚度延伸，且不与停止层103接触。在一些实施方式中，绝缘结构122的下端在名义上与多晶硅层104的子层109的顶表面齐平。每个绝缘结构122也可横向延伸以将沟道结构112分成多个块。也就是说，存储器叠层106可由绝缘结构122分成多个存储器块，使得沟道结构112的阵列可分成每个存储器块。不同于在一些3D NAND存储器件中的包括正面源极接触结构的狭缝结构，根据一些实施方式，绝缘结构122在其中不包括任何触点(即，不起源极触点的作用)且因此不用导电层108(包括字线)引入寄生电容和泄漏电流。在一些实施方式中，每个绝缘结构122包括填充有一种或多种电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)的开口(例如狭缝)。在一个示例中，每个绝缘结构122可填充有作为绝缘体核心126的氧化硅和与栅极电介质层124连接的高k电介质。
在一些实施方式中，通过用N型掺杂剂掺杂多晶硅层104，即消除作为空穴的源的P阱，根据一些实施方式，3D存储器件100被配置为当执行擦除操作时产生栅致漏极泄漏(GIDL)辅助的体偏置。在NAND存储器串的源极选择栅极周围的GIDL可产生进入NAND存储器串内的空穴电流以为了擦除操作而升高体电位。而且，通过消除作为空穴的源的P阱，源极选择栅极的控制也可在读操作期间被简化，因为当由3D存储器件100执行读操作时不再需要反转沟道。
如上面所述的和下面进一步详细描述的，根据一些实施方式，从3D存储器件100移除停止层103、多晶硅层104、存储器叠层106、沟道结构112和绝缘结构122形成于其上的存储器阵列衬底，3D存储器件100不包括存储器阵列衬底。在所移除的存储器阵列衬底包括单晶硅的一些实施方式中，每个沟道结构112不与单晶硅层接触，单晶硅层是存储器阵列衬底的部分(例如在减薄之后)。
应理解，在一些实施方式中，可从3D存储器件的最终产品移除停止层103。例如，如图1B所示，3D存储器件101可以与3D存储器件100相同，除了3D存储器件101可以不包括在多晶硅层104和电介质层102之间的停止层以外。替代地，多晶硅层104直接布置在电介质层102上，且源极接触结构128穿过电介质层102垂直地延伸以与多晶硅层104接触。类似于3D存储器件100，沟道结构112可在多晶硅层104和电介质层102之间的界面处停止，且由于在制造过程期间的停止层103的蚀刻停止效应而不延伸出多晶硅层104之外(即，沟道结构112的下端在名义上与多晶硅层104的底表面齐平)，多晶硅层104稍后从3D存储器件101移除。应理解，为了便于描述而不重复在3D存储器件101和100中的其它相同结构的细节。
也理解，在一些实施方式中，当制造3D存储器件时，可以首先不形成停止层103。例如，如图1C所示，3D存储器件130可以与3D存储器件101相同，除了一个或多个沟道结构113延伸出多晶硅层104之外并由于在制造过程期间的停止层103的缺失而贯通到电介质层102内以外。也就是说，根据一些实施方式，一个或多个沟道结构113的下端低于多晶硅层104的底表面。应理解，为了便于描述而不重复在3D存储器件130和101中的其它相同结构的细节。
此外应理解，在一些实施方式中，可以用布置在存储器叠层106的同一侧处的正面源极接触结构代替在3D存储器件100、101或103中的背面源极接触结构128(例如也被称为“正面源极拾取”)。也就是说，代替填充有电介质材料的绝缘结构122，狭缝结构可填充有导电材料以变成源极接触结构。例如，如图1D所示，3D存储器件105可以与3D存储器件100相同，除了背面源极接触结构128和绝缘结构122可以用穿过存储器叠层106垂直地延伸到多晶硅层104内的源极接触结构130代替以外。在一些实施方式中，源极接触结构130在多晶硅层104的子层109处停止。应理解，为了便于描述而不重复在3D存储器件105和100中的其它相同结构的细节。
源极接触结构130也可垂直地延伸(例如在垂直于x和y方向的方向上)以将存储器叠层106分成多个块。源极接触结构130可包括隔板134和源极触点132，每个穿过存储器叠层106垂直地延伸到多晶硅层104内。隔板134可包括横向地在源极触点132和存储器叠层106之间的电介质材料(例如氧化硅)以电气地分离源极触点132与存储器叠层106中的周围堆叠导电层108。另一方面，隔板134可沿着源极接触结构130的侧壁布置，但不在源极接触结构130的底部处，使得源极触点132可以在多晶硅层104之上并与多晶硅层104接触以建立与沟道结构112的半导体沟道116的电连接。在一些实施方式中，源极触点132包括粘合剂层和由粘合剂层包围的导电层。粘合剂层可包括在多晶硅层104之上并与多晶硅层104接触的一种或多种导电材料，例如氮化钛(TiN)以建立与多晶硅层104的电连接。在一些实施方式中，导电层包括在它的下部分中的多晶硅和在它的上部分中的接触金属互连(未示出)的金属(例如W)。在一些实施方式中，粘合剂层(例如TiN)与多晶硅层104和导电层的金属(例如W)都接触以形成在多晶硅层104(例如作为NAND存储器串的源极)和金属互连之间的电连接。
此外应理解，用正面源极接触结构130代替背面源极接触结构128和绝缘结构122的设计可类似地应用于没有停止层103的3D存储器件。例如，如图1E所示，3D存储器件107可以与3D存储器件105相同，除了3D存储器件107不包括停止层103以外。虽然图1E示出沟道结构112不延伸出多晶硅层104之外，应理解，一个或多个沟道结构113(像在图1C中的3D存储器件130中一样)可延伸出多晶硅层104之外并进一步进入电介质层102内。应理解，为了便于描述而不重复在3D存储器件107和105中的其它相同结构的细节。
图2A-2L示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的制造过程。图4示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的方法400的流程图。在图2A-2L和图4中描绘的3D存储器件的示例包括在图1A和1B中描绘的3D存储器件100。图2A-2L和图4将一起被描述。应理解，在方法400中示出的操作不是排他的，以及其它操作也可在任一所示操作之前、之后或之间被执行。此外，一些操作可同时或以与在图4中所示的不同的顺序被执行。
参考图4，方法400在操作402开始，在操作402中在衬底的第一侧处相继形成停止层、第一多晶硅层、牺牲层、第二多晶硅层和电介质叠层。衬底可以是由任何适当的材料(例如玻璃、蓝宝石、塑料(仅举几个示例))制成的硅衬底或载体衬底，以减小衬底的成本。第一侧可以是半导体器件形成于其上的衬底的正面。在一些实施方式中，为了形成停止层，相继形成第一停止层和第二停止层。第一停止层可包括氮化硅，以及第二停止层可包括高k电介质。在一些实施方式中，为了形成牺牲层，相继形成第一牺牲层、第二牺牲层和第三牺牲层。第一牺牲层可包括氮氧化硅，第二牺牲层可包括多晶硅，以及第三牺牲层可包括氮氧化硅。电介质叠层可包括多个交错的堆叠牺牲层和堆叠电介质层。
如图2A所示，第一停止层203、第二停止层205、第一多晶硅层207、第一牺牲层209、第二牺牲层211、第三牺牲层213和第二多晶硅层215在衬底的正面处相继形成。衬底202可以是由任何适当的材料(例如玻璃、蓝宝石、塑料(仅举几个示例))制成的硅衬底或载体衬底。第一停止层203和第二停止层205可在本文被共同称为停止层。在一些实施方式中，第一停止层203和第二停止层205分别包括氮化硅和高k电介质，例如氧化铝。如下面详细描述的，第一停止层203可充当在从背面移除衬底202时的停止层，且因此可包括除了衬底202的材料以外的任何其它适当的材料。类似地，第二停止层205可充当在从正面蚀刻沟道孔时的停止层，且因此可包括相对于多晶硅(在第二停止层205上的第一多晶硅层207的材料)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。应理解，在一些示例中，第一停止层203和第二停止层205中的一个可被跳过，意味着第一停止层203和第二停止层205中的另一个可充当用于背面减薄和正面蚀刻的停止层。例如，停止层可以仅包括高k电介质层，例如氧化铝层。也应理解，在一些实施方式中，垫氧化物层(例如氧化硅层)可在衬底202和第一停止层203之间和/或在第一停止层203和第二停止层205之间形成以减轻在不同层之间的应力。类似地，另一垫氧化物层可在第二停止层205和第一多晶硅层207之间形成以减轻在其之间的应力。
第一牺牲层209、第二牺牲层211和第三牺牲层213可在本文被共同称为牺牲层。在一些实施方式中，第一牺牲层209、第二牺牲层211和第三牺牲层213分别包括氮氧化硅、多晶硅和氮氧化硅。如下面更详细描述的，第三牺牲层213可充当在从正面蚀刻狭缝开口时的停止层，并可稍后被选择性地移除，且因此可包括相对于多晶硅(在第三牺牲层213上的第二多晶硅层215的材料)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。第二牺牲层211可稍后被选择性地移除且因此可包括相对于电介质(例如多晶硅或碳)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。第一牺牲层209可充当在蚀刻第二牺牲层211时的停止层，并可稍后被选择性地移除，且因此可包括相对于多晶硅(第二牺牲层211和第一多晶硅层207的材料)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。
第一停止层203、第二停止层205、第一多晶硅层207、第一牺牲层209、第二牺牲层211、第三牺牲层213和第二多晶硅层215(或在其之间的任何其它层)可以以这个顺序在多个循环中通过使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电沉积、任何其它适当的沉积工艺或其任何组合)沉积相应的材料来相继形成。在一些实施方式中，第一多晶硅层207和第二多晶硅层215中的至少一个掺杂有N型掺杂剂，例如P、As或Sb。在一个示例中，可在沉积多晶硅材料之后使用离子注入过程来掺杂第一多晶硅层207和第二多晶硅层215中的至少一个。在另一示例中，当沉积多晶硅以形成第一多晶硅层207和第二多晶硅层215中的至少一个时，可执行N型掺杂剂的原位掺杂。应理解，在一些示例中，第一多晶硅层207和第二多晶硅层215中没有一个在这个阶段被掺杂有N型掺杂剂。
如图2A所示，在第二多晶硅层215上形成包括多对第一电介质层(被称为“堆叠牺牲层212”)和第二电介质层(被称为“堆叠电介质层210”)的电介质叠层208。根据一些实施方式，电介质叠层208包括交错的堆叠牺牲层212和堆叠电介质层210。堆叠电介质层210和堆叠牺牲层212可交替地沉积在第二多晶硅层215上以形成电介质叠层208。在一些实施方式中，每个堆叠电介质层210包括一层氧化硅，且每个堆叠牺牲层212包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质叠层208。在一些实施方式中，在第二多晶硅层215和电介质叠层208之间形成垫氧化物层(例如未示出的氧化硅层)。
方法400继续进行到如图4所示的操作404，其中形成穿过电介质叠层、第二多晶硅层、牺牲层和第一多晶硅层垂直地延伸的、在停止层处停止的沟道结构。在一些实施方式中，为了形成沟道结构，形成穿过电介质叠层、第二多晶硅层、牺牲层和第一多晶硅层垂直地延伸的沟道孔，以及沿着沟道孔的侧壁相继形成存储器膜和半导体沟道。在一些实施方式中，形成在半导体沟道之上并与半导体沟道接触的沟道插塞。
如图2A所示，沟道孔是穿过电介质叠层208、第二多晶硅层215、牺牲层213、211和209以及第一多晶硅层207垂直地延伸的、在第二停止层205处停止的开口。在一些实施方式中，形成多个开口，使得每个开口变成用于在以后的过程中使单独沟道结构214生长的位置。在一些实施方式中，用于形成沟道结构214的沟道孔的制造过程包括湿蚀刻和/或干蚀刻工艺，例如深离子反应蚀刻(DRIE)。根据一些实施方式，沟道孔的蚀刻继续，直到由于在第二停止层205(例如氧化铝)和第一多晶硅层207(例如多晶硅)的材料之间的蚀刻选择性而由第二停止层205(例如高k电介质层(例如氧化铝层))停止为止。在一些实施方式中，蚀刻条件(例如蚀刻速率和时间)可被控制以确保每个沟道孔到达第二停止层205并由第二停止层205停止，以使得在沟道孔和在其中形成的沟道结构214当中的凿槽变化最小化。应理解，根据特定的蚀刻选择性，一个或多个沟道孔可在小范围上延伸到第二停止层205内，这在本公开内容中仍然被视为由第二停止层205停止，并使它的下端在名义上与第二停止层205的顶表面齐平。
如图2A所示，存储器膜216(包括阻挡层、存储层和隧穿层)和半导体沟道218以这个顺序沿着沟道孔的侧壁和底表面相继形成。在一些实施方式中，存储器膜216首先沿着沟道孔的侧壁和底表面沉积，且半导体沟道218然后沉积在存储器膜216之上。阻挡层、存储层和隧穿层可随后以这个顺序使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积以形成存储器膜216。然后可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)在存储器膜216的隧穿层之上沉积半导体材料(例如多晶硅)来形成半导体沟道218。在一些实施方式中，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)随后被沉积以形成存储器膜216和半导体沟道218。
如图2A所示，上覆层220在沟道孔中和半导体沟道218之上形成以完全或部分地填充沟道孔(例如在没有或具有空气间隙的情况下)。可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积电介质材料(例如氧化硅)来形成上覆层220。然后可在沟道孔的上部分中形成沟道插塞222。在一些实施方式中，在电介质叠层208的顶表面上的存储器膜216、半导体沟道218和上覆层220的部分被移除并通过CMP、湿蚀刻和/或干蚀刻工艺被平面化。然后可通过湿蚀刻和/或干蚀刻在沟道孔的上部分中的半导体沟道218和上覆层220的部分在沟道孔的上部分中形成凹槽。然后可通过经由一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将半导体材料(例如多晶硅)沉积到凹槽内来形成沟道插塞222。根据一些实施方式，沟道结构214因此穿过电介质叠层208、第二多晶硅层215、牺牲层213、211和209以及第一多晶硅层207而形成，在第二停止层205处停止。
方法400继续进行到如图4所示的操作406，其中形成穿过电介质叠层和第二多晶硅层垂直地延伸、在牺牲层处停止的开口，以暴露牺牲层的部分。在一些实施方式中，形成在第三牺牲层处停止的开口。
如图2B所示，狭缝224是穿过电介质叠层208和第二多晶硅层215垂直地延伸、在第三牺牲层213处停止的所形成的开口，其暴露第三牺牲层213的部分。在一些实施方式中，用于形成狭缝224的制造过程包括湿蚀刻和/或干蚀刻工艺，例如DRIE。在一些实施方式中，首先蚀刻电介质叠层208的堆叠电介质层210和堆叠牺牲层212。电介质叠层208的蚀刻可以不在第二多晶硅层215的顶表面处停止，且以各种深度(即凿槽变化)更远地延伸到第二多晶硅层215内。因此，可执行第二蚀刻过程(有时被称为后蚀刻处理)以蚀刻第二多晶硅层215，直到由于在第三牺牲层213(例如氮氧化硅层)和第二多晶硅层215(例如多晶硅)的材料之间的蚀刻选择性而由第三牺牲层213(例如氮氧化硅层)停止为止。
方法400继续进行到如图4所示的操作408，其中穿过开口利用在第一和第二多晶硅层之间的第三多晶硅层代替牺牲层。在一些实施方式中，为了利用第三多晶硅层代替牺牲层，穿过开口移除牺牲层以形成在第一和第二多晶硅层之间的腔，穿过开口移除存储器膜的部分以暴露沿着沟道孔的侧壁的半导体沟道的部分，以及穿过开口将多晶硅沉积到腔内以形成第三多晶硅层。在一些实施方式中，第一、第二和第三多晶硅层中的至少一个掺杂有N型掺杂剂。可在第一、第二和第三多晶硅层中扩散N型掺杂剂。
如图2C所示，通过沿着狭缝224的侧壁沉积一种或多种电介质(例如高k电介质)来沿着狭缝224的侧壁形成隔板228。可使用湿蚀刻和/或干蚀刻工艺来打开隔板228的底表面(和在狭缝224中的第三牺牲层213的部分，如果仍然保留)以暴露第二牺牲层211的部分(在图2B中示出，例如多晶硅层)。在一些实施方式中，然后通过湿蚀刻和/或干蚀刻来移除牺牲层211以形成腔226。在一些实施方式中，第二牺牲层211包括多晶硅，隔板228包括高k电介质，第一牺牲层209和第三牺牲层213各自包括氮氧化硅，以及第二牺牲层211通过穿过狭缝224涂敷四甲基氢氧化铵(TMAH)蚀刻剂而被蚀刻，该蚀刻可由高k电介质的隔板228以及氮氧化硅的第一牺牲层209和第三牺牲层213停止。也就是说，根据一些实施方式，第二牺牲层211的移除不影响电介质叠层208和分别由隔板228以及第一牺牲层209和第三牺牲层213保护的第一多晶硅层207和第二多晶硅层215。
如图2D所示，移除在腔226中暴露的存储器膜216的部分以暴露沿着沟道结构214的侧壁的半导体沟道218的部分。在一些实施方式中，通过穿过狭缝224和腔226涂敷蚀刻剂(例如用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来蚀刻阻挡层(例如包括氧化硅)、存储层(例如包括氮化硅)和隧穿层(例如包括氧化硅)的部分。蚀刻可由隔板228和半导体沟道218停止。也就是说，根据一些实施方式，在腔226中暴露的存储器膜216的部分的移除不影响电介质叠层208(由隔板228保护)和包括多晶硅的半导体沟道218和由半导体沟道218围住的上覆层220。在一些实施方式中，第一牺牲层209和第三牺牲层213(包括氮氧化硅)也通过相同的蚀刻工艺被移除。
如图2E所示，在第一多晶硅层207和第二多晶硅层215之间形成第三多晶硅层230。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)穿过狭缝224将多晶硅沉积到腔226(在图2D中示出)内来形成第三多晶硅层230。在一些实施方式中，当沉积多晶硅以形成第三多晶硅层230时，执行N型掺杂剂(例如P、As或Sb的原位掺杂。第三多晶硅层230可填充腔226以与沟道结构214的半导体沟道218的被暴露部分接触。应理解，第三多晶硅层230可以是掺杂的或非掺杂的，取决于第一多晶硅层207和第二多晶硅层215中的至少一个是否掺杂有N型掺杂剂，因为第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的至少一个可能需要掺杂有N型掺杂剂。在一些实施方式中，在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的至少一个中的N型掺杂剂被扩散在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中，以使用热扩散工艺(例如退火)来在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230当中在垂直方向上实现均匀掺杂浓度分布。例如，掺杂浓度在扩散之后可以在1019cm-3和1022cm-3之间。如上所述，在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230之间的界面可变得不可区别，因为第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的每一者包括具有在名义上相同的掺杂浓度的相同多晶硅材料。因此，第一多晶硅层207、第二多晶硅层215和第三多晶硅层230可在扩散之后共同被视为多晶硅层。
方法400继续进行到如图4所示的操作410，其中使用所谓的“栅极更换过程”穿过开口利用存储器叠层代替电介质叠层。如图2F所示，使用湿蚀刻和/或干蚀刻来移除沿着狭缝224(在图2E中示出)的侧壁形成的第三多晶硅层230和任何剩余隔板228的部分，以穿过狭缝224暴露电介质叠层208的堆叠牺牲层212。蚀刻过程可被控制(例如通过控制蚀刻速率和/或时间)，使得第三多晶硅层230将保留在第一多晶硅层207和第二多晶硅层215之间并与沟道结构214的半导体沟道218接触。
如图2G所示，可通过栅极更换过程(即，利用堆叠导电层236代替堆叠牺牲层212)来形成存储器叠层234。存储器叠层234因此可包括在第二多晶硅层215上的交错的堆叠导电层236和堆叠电介质层210。在一些实施方式中，为了形成存储器叠层234，通过穿过狭缝224涂敷蚀刻剂来移除堆叠牺牲层212，以形成多个横向凹槽。可接着通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积一种或多种导电材料来将堆叠导电层236沉积到横向凹槽内。根据一些实施方式，沟道结构214因此穿过存储器叠层234和包括第一多晶硅层207、第二多晶硅层215和第三多晶硅层230的多晶硅层垂直地延伸，在第二停止层205处停止。
方法400继续进行到如图4所示的操作412，其中在开口中形成绝缘结构。在一些实施方式中，为了形成绝缘结构，将一种或多种电介质材料沉积到开口内以填充开口。如图2H所示，在狭缝224(在图2G中示出)中形成绝缘结构242。可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将一种或多种电介质材料(例如高k电介质)(也作为栅极电介质层238)和作为绝缘核心240的氧化硅沉积到狭缝224内，以在具有或没有空气间隙的情况下完全或部分地填充狭缝224来形成绝缘结构242。
方法400继续进行到如图4所示的操作414，其中从与衬底的第一侧相对的第二侧移除衬底，其在停止层处停止。第二侧可以是衬底的背面。如图2I所示，从背面移除衬底202(在图2H中示出)。虽然未在图2I中示出，应理解，在图2H中的中间结构可颠倒地翻转以具有在中间结构的顶部上的衬底202。在一些实施方式中，使用CMP、研磨、湿蚀刻和/或干蚀刻来完全移除衬底202，直到由第一停止层203(例如氮化硅层)停止为止。在一些实施方式中，使用硅CMP来移除衬底202(硅衬底)，其在到达具有除了硅以外的材料(即，充当背面CMP停止层)的第一停止层203时自动停止。在一些实施方式中，使用湿蚀刻通过TMAH来移除衬底202(硅衬底)，其在到达具有除了硅以外的材料(即，充当背面蚀刻停止层)的第一停止层203时自动停止。如上所述，在一些实施方式中，停止层可包括可充当正面蚀刻停止层和背面CMP/蚀刻停止层的单个层(例如第一停止层203或第二停止层205)。然而，包括第一停止层203和/或第二停止层205的停止层可确保衬底202的完全移除，而没有关系到在减薄之后的厚度均匀性。
方法400继续进行到如图4所示的操作416，其中穿过停止层垂直地延伸的源极接触结构被形成为与第一多晶硅层接触。如图2J所示，使用湿蚀刻和/或干蚀刻来移除第一停止层203以暴露第二停止层205。可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将电介质材料(例如氧化硅)沉积在第二停止层205的顶部上来在第二停止层205上形成电介质层244。
如图2K所示，形成穿过电介质层244和第二停止层205垂直地延伸以与第一多晶硅层207接触的背面源极接触结构246。在一些实施方式中，首先通过使用湿蚀刻和/或干蚀刻(例如RIE)蚀刻穿过电介质层244和第二停止层205垂直地延伸到第一多晶硅层207内的开口、接着通过在开口的侧壁和底表面之上形成粘合剂层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积TiN)来形成源极接触结构246。然后可通过在粘合剂层之上形成导电层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积金属(例如W))来形成源极接触结构246。
应理解，在不同于图4中的操作416的一些示例中，可在移除衬底之后移除停止层，使得源极接触结构穿过电介质层但不是停止层垂直地延伸，以与第一多晶硅层接触。在一些实施方式中，在移除衬底之后停止层被移除，形成与第一多晶硅层接触的电介质层，以及穿过电介质层垂直地延伸的源极接触结构被形成为与第一多晶硅层接触。
如图2L所示，使用湿蚀刻和/或干蚀刻移除第一停止层203和第二停止层205两者以暴露第一多晶硅层207。可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将电介质材料(例如氧化硅)沉积在第一多晶硅层207的顶部上来在第一多晶硅层207上形成电介质层244。
如图2L所示，形成穿过电介质层244垂直地延伸以与第一多晶硅层207接触的背面源极接触结构246。在一些实施方式中，通过首先使用湿蚀刻和/或干蚀刻(例如RIE)蚀刻穿过电介质层244垂直地延伸到第一多晶硅层207内的开口、接着通过在开口的侧壁和底表面之上形成粘合剂层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积TiN)来形成源极接触结构246。然后可通过在粘合剂层之上形成导电层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积金属(例如W))来形成源极接触结构246。
虽然现在被示出，应理解在一些示例中，在移除衬底之前，可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将一种或多种导电材料沉积在开口中来在开口(例如狭缝224)中形成正面源极接触结构。正面源极接触结构可代替背面源极接触结构(例如源极接触结构246)和正面绝缘结构(例如绝缘结构242)。
图3A-3J示出根据本公开内容的一些实施方式的用于形成另一示例性3D存储器件的制造过程。图5示出根据本公开内容的一些实施方式的用于形成另一示例性3D存储器件的方法500的流程图。在图3A-3J和图5中描绘的3D存储器件的示例包括在图1C中描绘的3D存储器件130。将一起描述图3A-3J和图5。应理解，在方法500中示出的操作不是排他的，以及其它操作也可在任一所示操作之前、之后或之间执行。此外，一些操作可同时或以与在图5中所示的不同的顺序执行。
参考图5，方法500在操作502处开始，在操作502中，在衬底的第一侧处相继形成停止层、缓冲层、第一多晶硅层、牺牲层、第二多晶硅层和电介质叠层。衬底可以是由任何适当的材料(例如玻璃、蓝宝石、塑料(仅举几个示例))制成的硅衬底或载体衬底，以减小衬底的成本。第一侧可以是半导体器件被形成于其上的衬底的正面。在一些实施方式中，停止层包括氮化硅，以及缓冲层包括氧化硅。在一些实施方式中，为了形成牺牲层，相继形成第一牺牲层、第二牺牲层和第三牺牲层。第一牺牲层可包括氮氧化硅，第二牺牲层可包括多晶硅，以及第三牺牲层可包括氮氧化硅。电介质叠层可包括多个交错的堆叠牺牲层和堆叠电介质层。
如图3A所示，停止层303、缓冲层305、第一多晶硅层307、第一牺牲层309、第二牺牲层311、第三牺牲层313和第二多晶硅层315在衬底302的正面处相继形成。衬底302可以是由任何适当的材料(例如玻璃、蓝宝石、塑料(仅举几个示例))制成的硅衬底或载体衬底。在一些实施方式中，停止层303和缓冲层305分别包括氮化硅和氧化硅。如下面详细描述的，停止层303可充当在从背面移除衬底302时的停止层，且因此可包括除了衬底302的材料以外的任何其它适当的材料。应理解，在一些实施方式中，垫氧化物层(例如氧化硅层)可在衬底302和停止层303之间形成以减轻在其之间的应力。
第一牺牲层309、第二牺牲层311和第三牺牲层313可在本文被共同称为牺牲层。在一些实施方式中，第一牺牲层309、第二牺牲层311和第三牺牲层313分别包括氮氧化硅、多晶硅和氮氧化硅。如下面更详细描述的，第三牺牲层313可充当在从正面蚀刻狭缝开口时的停止层，并可稍后被选择性地移除，且因此可包括相对于多晶硅(在第三牺牲层313上的第二多晶硅层315的材料)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。第二牺牲层311可稍后被选择性地移除，且因此可包括相对于电介质(例如多晶硅或碳)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。第一牺牲层309可充当在蚀刻第二牺牲层311时的停止层，并可稍后被选择性地移除，且因此可包括相对于多晶硅(第二牺牲层311和第一多晶硅层307的材料)具有高蚀刻选择性(例如大于大约5)的任何其它适当的材料。
停止层303、缓冲层305、第一多晶硅层307、第一牺牲层309、第二牺牲层311、第三牺牲层313和第二多晶硅层315(或在其之间的任何其它层)可以以该顺序在多个循环中通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电沉积、任何其它适当的沉积工艺或其任何组合)沉积相应的材料来相继形成。在一些实施方式中，第一多晶硅层307和第二多晶硅层315中的至少一个掺杂有N型掺杂剂，例如P、As或Sb。在一个示例中，可在沉积多晶硅材料之后，使用离子注入过程来掺杂第一多晶硅层307和第二多晶硅层315中的至少一个。在另一示例中，当沉积多晶硅以形成第一多晶硅层307和第二多晶硅层315中的至少一个时，可执行N型掺杂剂的原位掺杂。应理解，在一些示例中，第一多晶硅层307和第二多晶硅层315中没有一个在该阶段被掺杂有N型掺杂剂。
如图3A所示，在第二多晶硅层315上形成包括多对第一电介质层(被称为“堆叠牺牲层312”)和第二电介质层(被称为“堆叠电介质层310”)的电介质叠层308。根据一些实施方式，电介质叠层308包括交错的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可交替地沉积在第二多晶硅层315上，以形成电介质叠层308。在一些实施方式中，每个堆叠电介质层310包括一层氧化硅，且每个堆叠牺牲层312包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质叠层308。在一些实施方式中，垫氧化物层(例如未示出的氧化硅层)在第二多晶硅层315和电介质叠层308之间形成。
方法500继续进行到如图5所示的操作504，其中形成穿过电介质叠层、第二多晶硅层、牺牲层和第一多晶硅层垂直地延伸到缓冲层内的沟道结构。在一些实施方式中，为了形成沟道结构，形成穿过电介质叠层、第二多晶硅层、牺牲层和第一多晶硅层垂直地延伸到缓冲层内的沟道孔，以及沿着沟道孔的侧壁相继形成存储器膜和半导体沟道。在一些实施方式中，形成在半导体沟道之上并与半导体沟道接触的沟道插塞。
如图3A所示，沟道孔是穿过电介质叠层308、第二多晶硅层315、牺牲层313、311和309以及第一多晶硅层307垂直地延伸到缓冲层305内的开口。在一些实施方式中，形成多个开口，使得每个开口变成用于在以后的过程中使单独沟道结构314生长的位置。在一些实施方式中，用于形成沟道结构314的沟道孔的制造过程包括湿蚀刻和/或干蚀刻工艺(例如DRIE)。沟道孔的蚀刻可以不在第一多晶硅层307的底表面处停止，且以各种深度(即，凿槽变化)更远地延伸到缓冲层305内。也就是说，缓冲层305可适应在沟道孔之间的凿槽变化，以确保每个沟道孔穿过第一多晶硅层307延伸。
如图3A所示，存储器膜316(包括阻挡层、存储层和隧穿层)和半导体沟道318以该顺序沿着沟道孔的侧壁和底表面相继形成。在一些实施方式中，存储器膜316首先沿着沟道孔的侧壁和底表面沉积，且半导体沟道318然后沉积在存储器膜316之上。阻挡层、存储层和隧穿层可随后以该顺序使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积，以形成存储器膜316。然后可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)在存储器膜316的隧穿层之上沉积半导体材料(例如多晶硅)来形成半导体沟道318。在一些实施方式中，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)随后被沉积，以形成存储器膜316和半导体沟道218。
如图3A所示，上覆层320在沟道孔中和半导体沟道318之上形成，以完全或部分地填充沟道孔(例如在没有或具有空气间隙的情况下)。可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积电介质材料(例如氧化硅)来形成上覆层320。沟道插塞322然后可在沟道孔的上部分中形成。在一些实施方式中，在电介质叠层308的顶表面上的存储器膜316、半导体沟道318和上覆层320的部分被移除，并通过CMP、湿蚀刻和/或干蚀刻工艺被平面化。然后可通过湿蚀刻和/或干蚀刻在沟道孔的上部分中的半导体沟道318和上覆层320的部分在沟道孔的上部分中形成凹槽。然后可通过经由一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将半导体材料(例如多晶硅)沉积到凹槽内来形成沟道插塞322。根据一些实施方式，因此穿过电介质叠层308、第二多晶硅层315、牺牲层313、311和309以及第一多晶硅层307将沟道结构314形成到缓冲层305内。
方法500继续进行到如图5所示的操作506，其中形成穿过电介质叠层和第二多晶硅层垂直地延伸、在牺牲层处停止的开口以暴露牺牲层的部分。在一些实施方式中，形成在第三牺牲层处停止的开口。
如图3B所示，狭缝324是穿过电介质叠层308和第二多晶硅层315垂直地延伸、在第三牺牲层313处停止的所形成的开口，其暴露第三牺牲层313的部分。在一些实施方式中，用于形成狭缝324的制造过程包括湿蚀刻和/或干蚀刻工艺(例如DRIE)。在一些实施方式中，首先蚀刻电介质叠层308的堆叠电介质层310和堆叠牺牲层312。电介质叠层308的蚀刻可以不在第二多晶硅层315的顶表面处停止，且以各种深度(即，凿槽变化)更远地延伸到第二多晶硅层315内。因此，可执行第二蚀刻过程(有时被称为后蚀刻处理)以蚀刻第二多晶硅层315，直到由于在第三牺牲层313(例如氮氧化硅层)和第二多晶硅层315(例如多晶硅)的材料之间的蚀刻选择性而由第三牺牲层313(例如氮氧化硅层)停止为止。
方法500继续进行到如图5所示的操作508，其中穿过开口利用在第一和第二多晶硅层之间的第三多晶硅层代替牺牲层。在一些实施方式中，为了利用第三多晶硅层代替牺牲层，穿过开口移除牺牲层以形成在第一和第二多晶硅层之间的腔，穿过开口移除存储器膜的部分以暴露沿着沟道孔的侧壁的半导体沟道的部分，以及穿过开口将多晶硅沉积到腔内以形成第三多晶硅层。在一些实施方式中，第一、第二和第三多晶硅层中的至少一个掺杂有N型掺杂剂。可在第一、第二和第三多晶硅层中扩散N型掺杂剂。
如图2C所示，通过沿着狭缝324的侧壁沉积一种或多种电介质(例如高k电介质)来沿着狭缝324的侧壁形成隔板328。可使用湿蚀刻和/或干蚀刻工艺来打开隔板328的底表面(和在狭缝324中的第三牺牲层313的部分，如果仍然保留)以暴露第二牺牲层311的部分(在图3B中示出，例如多晶硅层)。在一些实施方式中，然后通过湿蚀刻和/或干蚀刻来移除牺牲层311以形成腔326。在一些实施方式中，第二牺牲层311包括多晶硅，隔板328包括高k电介质，第一牺牲层309和第三牺牲层313各自包括氮氧化硅，以及第二牺牲层311通过穿过狭缝324涂敷TMAH蚀刻剂而被蚀刻，该蚀刻可由高k电介质的隔板328以及氮氧化硅的第一牺牲层309和第三牺牲层313停止。也就是说，根据一些实施方式，第二牺牲层311的移除不影响电介质叠层308和由隔板328以及分别第一牺牲层309和第三牺牲层313保护的第一多晶硅层307和第三多晶硅层315。
如图3D所示，移除在腔326中所暴露的存储器膜316的部分以暴露沿着沟道结构314的侧壁的半导体沟道318的部分。在一些实施方式中，通过穿过狭缝324和腔326涂敷蚀刻剂(例如用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来蚀刻阻挡层(例如包括氧化硅)、存储层(例如包括氮化硅)和隧穿层(例如包括氧化硅)的部分。蚀刻可由隔板328和半导体沟道318停止。也就是说，根据一些实施方式，在腔326中所暴露的存储器膜316的部分的移除不影响电介质叠层308(由隔板328保护)和包括多晶硅的半导体沟道318和由半导体沟道318围住的上覆层320。在一些实施方式中，第一牺牲层309和第三牺牲层313(包括氮氧化硅)也通过相同的蚀刻工艺被移除。
如图3E所示，在第一多晶硅层307和第二多晶硅层315之间形成第三多晶硅层330。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)穿过狭缝324将多晶硅沉积到腔326(在图3D中示出)内来形成第三多晶硅层330。在一些实施方式中，当沉积多晶硅以形成第三多晶硅层330时，执行N型掺杂剂(例如P、As或Sb)的原位掺杂。第三多晶硅层330可填充腔326以与沟道结构314的半导体沟道318的被暴露部分接触。应理解，第三多晶硅层330可以是掺杂的或非掺杂的，取决于第一多晶硅层307和第二多晶硅层315中的至少一个是否掺杂有N型掺杂剂，因为第一多晶硅层307、第二多晶硅层315和第三多晶硅层330中的至少一个可能需要掺杂有N型掺杂剂。在一些实施方式中，在第一多晶硅层307、第二多晶硅层315和第三多晶硅层330中的至少一个中的N型掺杂剂被扩散在第一多晶硅层307、第二多晶硅层315和第三多晶硅层330中，以使用热扩散工艺(例如退火)来在第一多晶硅层307、第二多晶硅层315和第三多晶硅层330当中在垂直方向上实现均匀掺杂浓度分布。例如，掺杂浓度在扩散之后可以在1019cm-3和1022cm-3之间。如上所述，在第一多晶硅层307、第二多晶硅层315和第三多晶硅层330之间的界面可变得不可区别，因为第一多晶硅层307、第二多晶硅层315和第三多晶硅层330中的每一者包括具有在名义上相同的掺杂浓度的相同多晶硅材料。因此，第一多晶硅层307、第二多晶硅层315和第三多晶硅层330可在扩散之后共同被视为多晶硅层。
方法500继续进行到如图5所示的操作510，其中使用所谓的“栅极更换过程”穿过开口利用存储器叠层代替电介质叠层。如图3F所示，使用湿蚀刻和/或干蚀刻来移除沿着狭缝324(在图3E中示出)的侧壁形成的第三多晶硅层330和任何剩余隔板328的部分，以穿过狭缝324暴露电介质叠层308的堆叠牺牲层312。蚀刻过程可被控制(例如通过控制蚀刻速率和/或时间)，使得第三多晶硅层330将保留在第一多晶硅层307和第二多晶硅层315之间并与沟道结构314的半导体沟道318接触。
如图3G所示，可通过栅极更换过程(即，利用堆叠导电层336代替堆叠牺牲层312)来形成存储器叠层334。存储器叠层334因此可包括在第二多晶硅层315上的交错的堆叠导电层336和堆叠电介质层310。在一些实施方式中，为了形成存储器叠层334，通过穿过狭缝324涂敷蚀刻剂来移除堆叠牺牲层312以形成多个横向凹槽。可接着通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积一种或多种导电材料来将堆叠导电层336沉积到横向凹槽内。根据一些实施方式，沟道结构314因此穿过存储器叠层334和包括第一多晶硅层307、第二多晶硅层315和第三多晶硅层330的多晶硅层垂直地延伸到缓冲层305内。
方法500继续进行到如图5所示的操作512，其中在开口中形成绝缘结构。在一些实施方式中，为了形成绝缘结构，将一种或多种电介质材料沉积到开口内以填充开口。如图3H所示，在狭缝324(在图3G中示出)中形成绝缘结构342。可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将一种或多种电介质材料(例如高k电介质(也作为栅极电介质层338))和作为绝缘核心340的氧化硅沉积到狭缝324内，以在具有或没有空气间隙的情况下完全或部分地填充狭缝324来形成绝缘结构342。
方法500继续进行到如图5所示的操作514，其中从与衬底的第一侧相对的第二侧移除衬底，其在停止层处停止。第二侧可以是衬底的背面。如图3I所示，从背面移除衬底302(在图3H中示出)。虽然未在图3I中示出，应理解，在图3H中的中间结构可颠倒地翻转以具有在中间结构的顶部上的衬底302。在一些实施方式中，使用CMP、研磨、湿蚀刻和/或干蚀刻来完全移除衬底302，直到由停止层303(例如氮化硅层)停止为止。在一些实施方式中，使用硅CMP来移除衬底302(硅衬底)，其在到达具有除了硅以外的材料(即，充当背面CMP停止层)的停止层303时自动停止。在一些实施方式中，使用湿蚀刻通过TMAH来移除衬底302(硅衬底)，其在到达具有除了硅以外的材料(即，充当背面蚀刻停止层)的停止层303时自动停止。停止层303可确保衬底302的完全移除而没有关系到在减薄之后的厚度均匀性。
方法500继续进行到如图5所示的操作516，其中移除停止层，并形成与第一多晶硅层接触的电介质层。如图3J所示，使用湿蚀刻和/或干蚀刻来移除停止层303以暴露缓冲层305。可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将电介质材料(例如氧化硅)沉积在缓冲层305的顶部上，来在缓冲层305上形成电介质层350。在缓冲层305包括与电介质层350相同的材料(例如氧化硅)的一些实施方式中，缓冲层305变成与第一多晶硅层307接触的电介质层350的部分。在一些实施方式中，不形成额外的电介质层，且缓冲层305本身变成与第一多晶硅层307接触的电介质层350。
方法500继续进行到如图5所示的操作518，其中穿过电介质层垂直地延伸的源极接触结构被形成为与第一多晶硅层接触。如图3J所示，形成穿过电介质层350垂直地延伸以与第一多晶硅层307接触的背面源极接触结构346。在一些实施方式中，通过首先使用湿蚀刻和/或干蚀刻(例如RIE)蚀刻穿过电介质层350垂直地延伸到第一多晶硅层307内的开口、接着通过在开口的侧壁和底表面之上形成粘合剂层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积TiN)来形成源极接触结构346。然后可通过在粘合剂层之上形成导电层(例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积金属(例如W))来形成源极接触结构346。
虽然现在被示出，应理解在一些示例中，在移除衬底之前，可通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将一种或多种导电材料沉积在开口中来在开口(例如狭缝324)中形成正面源极接触结构。正面源极接触结构可代替背面源极接触结构(例如源极接触结构346)和正面绝缘结构(例如绝缘结构342)。
根据本公开内容的一个方面，3D存储器件包括：停止层；多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸，在停止层处停止。
在一些实施方式中，3D存储器件还包括在相对于停止层的多晶硅层的相对侧处的并与停止层接触的电介质层。
在一些实施方式中，3D存储器件还包括源极接触结构，其穿过电介质层和停止层从相对于停止层的多晶硅层的相对侧垂直地延伸以与多晶硅层接触。
在一些实施方式中，3D存储器件还包括穿过存储器叠层垂直地延伸到多晶硅层内的绝缘结构。
在一些实施方式中，3D存储器件还包括穿过存储器叠层垂直地延伸到多晶硅层内的源极接触结构。
在一些实施方式中，多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道，以及沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。
在一些实施方式中，绝缘结构或源极接触结构在多晶硅层的子层处停止。
在一些实施方式中，停止层包括高k电介质层。
在一些实施方式中，多晶硅层包括N型掺杂多晶硅层。在一些实施方式中，N型掺杂多晶硅层的掺杂浓度在大约1019cm-3和大约1022cm-3之间。
在一些实施方式中，多个沟道结构中的每个沟道结构不与单晶硅层接触。
在一些实施方式中，停止层在多晶硅层之上。
根据本公开内容的另一方面，3D存储器件包括：多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸。多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。3D存储器件还包括穿过存储器叠层垂直地延伸到多晶硅层内、在多晶硅层的子层处停止的绝缘结构。
在一些实施方式中，3D存储器件还包括在相对于多晶硅层的存储器叠层的相对侧处的并与多晶硅层接触的电介质层。
在一些实施方式中，多个沟道结构中的每个沟道结构在电介质层处停止。
在一些实施方式中，多个沟道结构中的每个沟道结构更远地延伸到电介质层内。
在一些实施方式中，3D存储器件还包括源极接触结构，其穿过电介质层从相对于多晶硅层的存储器叠层的相对侧垂直地延伸以与多晶硅层接触。
在一些实施方式中，多晶硅层包括N型掺杂多晶硅层。在一些实施方式中，N型掺杂多晶硅层的掺杂浓度在大约1019cm-3和大约1022cm-3之间。
在一些实施方式中，绝缘结构填充有一种或多种电介质材料。
在一些实施方式中，多个沟道结构中的每个沟道结构不与单晶硅层接触。
根据本公开内容的又一方面，3D存储器件包括：多晶硅层；包括交错的堆叠导电层和堆叠电介质层的存储器叠层；以及多个沟道结构，每个沟道结构穿过存储器叠层和多晶硅层垂直地延伸。多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。3D存储器件还包括源极接触结构，其穿过存储器叠层垂直地延伸到多晶硅层内、在多晶硅层的子层处停止。
在一些实施方式中，3D存储器件还包括在相对于多晶硅层的存储器叠层的相对侧处的并与多晶硅层接触的电介质层。
在一些实施方式中，多个沟道结构中的每个沟道结构在电介质层处停止。
在一些实施方式中，多个沟道结构中的每个沟道结构更远地延伸到电介质层内。
在一些实施方式中，多晶硅层包括N型掺杂多晶硅层。在一些实施方式中，N型掺杂多晶硅层的掺杂浓度在大约1019cm-3和大约1022cm-3之间。
在一些实施方式中，源极接触结构包括与多晶硅层接触的导体和横向地在导体和存储器叠层的堆叠导电层之间的隔板。
在一些实施方式中，多个沟道结构中的每个沟道结构不与单晶硅层接触。
特定实施方式的前述描述将如此揭露本领域技术人员通过应用在本领域的技术内的知识可以在不过度实验的基础上，容易修改和/或为各种应用改变这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改变和修改旨在所公开的实施方式的等效物的含义和范围内。应理解的是，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上面已经借助于说明所指定的功能及其关系的实现方式的功能构建块描述本公开内容的实施方式。为了便于描述，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可以阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上面所述的示例性实施方式中的任一者限制，但应仅根据所附权利要求及其等效物所限定。

Claims (18)

1.一种三维(3D)存储器件，包括：
停止层；
多晶硅层；
存储器叠层，其包括交错的堆叠导电层和堆叠电介质层；
多个沟道结构，每个沟道结构穿过所述存储器叠层和所述多晶硅层垂直地延伸，在所述停止层处停止；以及
源极接触结构，其穿过所述存储器叠层垂直地延伸到所述多晶硅层内。
2.根据权利要求1所述的3D存储器件，还包括穿过所述存储器叠层垂直地延伸到所述多晶硅层内的绝缘结构。
3.根据权利要求1或2所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道，并且沿着所述沟道结构的侧壁的所述半导体沟道的部分与所述多晶硅层的子层接触。
4.根据权利要求3所述的3D存储器件，其中，所述绝缘结构或所述源极接触结构在所述多晶硅层的所述子层处停止。
5.根据权利要求1或4所述的3D存储器件，其中，所述停止层包括高介电常数(高k)电介质层。
6.根据权利要求1或4所述的3D存储器件，其中，所述多晶硅层包括N型掺杂多晶硅层。
7.根据权利要求6所述的3D存储器件，其中，所述N型掺杂多晶硅层的掺杂浓度在大约1019cm-3和大约1022cm-3之间。
8.根据权利要求1、4、7中的任一项所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构不与单晶硅层接触，其中，所述单晶硅层是衬底的部分。
9.根据权利要求1、4、7中的任一项所述的3D存储器件，其中，颠倒地翻转所述3D存储器件以使所述停止层在所述多晶硅层之上。
10.一种三维(3D)存储器件，包括：
停止层；
多晶硅层；
存储器叠层，其包括交错的堆叠导电层和堆叠电介质层；
多个沟道结构，每个沟道结构穿过所述存储器叠层和所述多晶硅层垂直地延伸，在所述停止层处停止；
电介质层，其在相对于所述停止层的所述多晶硅层的相对侧处并与所述停止层接触；以及
源极接触结构，其穿过所述电介质层和所述停止层从相对于所述停止层的所述多晶硅层的所述相对侧垂直地延伸以与所述多晶硅层接触。
11.根据权利要求10所述的3D存储器件，还包括穿过所述存储器叠层垂直地延伸到所述多晶硅层内的绝缘结构。
12.根据权利要求11所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构包括存储器膜和半导体沟道，并且沿着所述沟道结构的侧壁的所述半导体沟道的部分与所述多晶硅层的子层接触。
13.根据权利要求12所述的3D存储器件，其中，所述绝缘结构或所述源极接触结构在所述多晶硅层的所述子层处停止。
14.根据权利要求10或13所述的3D存储器件，其中，所述停止层包括高介电常数(高k)电介质层。
15.根据权利要求10或13所述的3D存储器件，其中，所述多晶硅层包括N型掺杂多晶硅层。
16.根据权利要求15所述的3D存储器件，其中，所述N型掺杂多晶硅层的掺杂浓度在大约1019cm-3和大约1022cm-3之间。
17.根据权利要求10、13、16中的任一项所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构不与单晶硅层接触，其中，所述单晶硅层是衬底的部分。
18.根据权利要求10、13、16中的任一项所述的3D存储器件，其中，颠倒地翻转所述3D存储器件以使所述停止层在所述多晶硅层之上。
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