KR20210154834A - 3차원 메모리 디바이스 내의 자기 정렬 접점 및 그 형성 방법 - Google Patents
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Abstract
3D 메모리 디바이스들 및 그 형성 방법들의 실시예들이 개시된다. 일 예에서, 3D 메모리 디바이스는 기판, 기판 위의 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장하는 구조, 메모리 스택 상의 제1 유전체 층, 제1 유전체 층 상의 에칭 정지 층, 에칭 정지 층 상의 제2 유전체 층, 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하는 제1 접점, 및 제2 유전체 층을 통하고 제1 접점의 적어도 상부 단부와 접촉하는 제2 접점을 포함한다.
Description
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로의 그리고 그로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들 및 그 형성 방법들의 실시예들이 본 명세서에 개시된다.
일 예에서, 3D 메모리 디바이스는 기판, 기판 위의 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장하는 구조, 메모리 스택 상의 제1 유전체 층, 제1 유전체 층 상의 에칭 정지 층, 에칭 정지 층 상의 제2 유전체 층, 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하는 제1 접점, 및 제2 유전체 층을 통하며 제1 접점의 적어도 상부 단부와 접촉하는 제2 접점을 포함한다.
다른 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장하는 구조가 기판 위에 형성된다. 제1 유전체 층이 메모리 스택 상에 형성된다. 에칭 정지 층이 제1 유전체 층 상에 형성된다. 제1 접점이 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하여 형성된다. 제2 유전체 층이 에칭 정지 층 상에 형성된다. 제2 접점이 제2 유전체 층을 통하고 그리고 제1 접점의 적어도 상부 단부와 접촉하여 형성된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장하는 채널 구조가 기판 위에 형성된다. 제1 실리콘 산화물 층이 메모리 스택 상에 퇴적된다. 제1 실리콘 산화물 층 상에 실리콘 질화물 층이 퇴적된다. 제1 접점 개구는 채널 구조의 상부 단부에 의해 정지될 때까지 실리콘 질화물 층 및 제1 실리콘 산화물 층을 통해 에칭된다. 제1 접점 개구는 채널 구조의 상부 단부와 접촉하는 제1 접점을 형성하기 위해 금속 재료로 충전된다. 제2 실리콘 산화물 층이 실리콘 질화물 층 상에 퇴적된다. 제2 접점 개구는, 제1 접점의 상부 단부 및 실리콘 질화물 층에 의해 정지될 때까지 제2 실리콘 산화물 층을 통해 에칭된다. 제2 접점 개구는 금속 재료로 충전되어, 제1 접점의 상부 단부 및 실리콘 질화물 층과 접촉하는 제2 접점을 형성한다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1a는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스의 단면을 도시하고 있다.
도 1b는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 다른 예시적인 3D 메모리 디바이스의 단면을 도시하고 있다.
도 2a 내지 도 2f는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 공정을 도시하고 있다.
도 3은 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스를 형성하는 방법의 흐름도를 도시하고 있다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
도 1a는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스의 단면을 도시하고 있다.
도 1b는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 다른 예시적인 3D 메모리 디바이스의 단면을 도시하고 있다.
도 2a 내지 도 2f는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 공정을 도시하고 있다.
도 3은 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스를 형성하는 방법의 흐름도를 도시하고 있다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "몇몇 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수도 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 실행할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수도 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 맥락에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수도 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수도 있다. 유사하게, 단수 표현의 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수도 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 인자들의 집합을 전달하는 것을 의도하지는 않는 것으로 이해될 수도 있으며, 대신에 적어도 부분적으로는 맥락에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수도 있다.
본 개시내용에서 "상에", "위에", 및 "위쪽에"의 의미는 "상에"가 무언가의 "바로 위에"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖고 무언가의 "상에" 있는 것의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하고, "위에" 또는 "위쪽에"는 무언가의 "위에" 또는 "위쪽에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층이 없는(즉, 무언가의 바로 위의) 무언가의 "위에" 또는 "위쪽에"의 의미를 또한 포함할 수 있다는 것이 즉시 이해되어야 한다.
또한, "아래에", "아래쪽에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시되어 있는 배향에 추가하여 사용 또는 동작에서 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될(90도 회전되거나 다른 배향들로) 수도 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수도 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수도 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 쌍 수평 평면들 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 접점 층들(상호접속 라인들 및/또는 비아 접점들이 형성됨) 및 하나 이상의 유전체 층들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10 내지 30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 메모리 스트링들이 기판에 관해 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 수직으로 배향된 메모리 셀 트랜지스터들의 스트링들(본 명세서에서 "메모리 스트링들", 예컨대, NAND 메모리 스트링들이라고 지칭됨)을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는 바와 같이, 용어 "수직/수직으로"는 기판의 측방향 표면에 공칭적으로 수직인 것을 의미한다.
3D 메모리 디바이스 제조에서, 상이한 리소그래피 스테이지들에서 제조된 구조들 사이의 정확한 정렬 및 오버레이 제어를 달성하는 것이 종종 필요하다. 메모리 밀도 및 상호접속부 밀도가 계속 증가함에 따라 더 엄격한 정렬 허용오차들 및 오버레이 문제들이 악화된다. 예를 들어, 상이한 층들 내의 접점들의 오정렬 및 부분적 중첩은 오정렬된 접점을 갖는 단락으로 인해 수율 손실을 유발할 수도 있다.
본 개시내용에 따른 다양한 실시예들은 완화된 정렬 및 오버레이 제약들을 갖는 3D 메모리 디바이스들에서의 자기 정렬 접점들을 제공한다. 결과적으로, 오정렬된 접점들을 갖는 단락들이 방지되어 수율 손실을 최소화할 수 있다. 자기 정렬 접점들은 채널 구조들 및 슬릿 구조들(예를 들어, 어레이 공통 소스("ACS")로서 기능하는)에 대한 로컬 접점들("C1"로서 알려진) 및 바로 위의 접점들("V0"으로서 알려진)과 같은 3D 메모리 디바이스들 내의 다양한 상호접속 구조들에 적용가능하다.
도 1a는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스(100)의 단면을 도시하고 있다. 3D 메모리 디바이스(100)는 기판(102)을 포함할 수 있고, 기판은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), GOI(germanium on insulator), 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 기판(102)은 연삭, 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화되는, 박형화된 기판(예를 들어, 반도체 층)이다.
3D 메모리 디바이스(100)는 모놀리식 3D 메모리 디바이스의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 디바이스의 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 디바이스들의 경우, 주변 디바이스 처리 및 메모리 어레이 디바이스 처리의 얽힘으로 인해 제조시 추가적인 제약들에 직면한다. 예를 들어, 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링들)의 제조는 동일한 기판 상에 형성되었거나 형성될 주변 디바이스들과 연관된 열 예산에 의해 제약된다.
대안적으로, 3D 메모리 디바이스(100)는, 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 상이한 기판들 상에 개별적으로 형성되고 이어서, 예를 들어, 대면 방식으로 본딩될 수 있는, 비모놀리식 3D 메모리 디바이스의 일부일 수 있다. 몇몇 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 본딩된 비모놀리식 3D 메모리 디바이스의 기판으로서 남아 있고, 주변 디바이스(예를 들어, 페이지 버퍼들, 디코더들 및 래치들과 같은, 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로들을 포함함; 도시되어 있지 않음)는 하이브리드 본딩을 위해 뒤집혀서 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링들)를 향해 아래로 향한다. 몇몇 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 하이브리드 본딩을 위해 주변 디바이스(도시되어 있지 않음)를 향해 뒤집혀서 아래로 향하며, 따라서 본딩된 비모놀리식 3D 메모리 디바이스에서, 메모리 어레이 디바이스는 주변 디바이스 위에 있게 되는 것을 이해할 수 있다. 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 (본딩된 비모놀리식 3D 메모리 디바이스의 기판이 아닌) 박형화된 기판일 수 있고, 그리고 비모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호접속부들이 박형화된 메모리 어레이 디바이스 기판의 배면 상에 형성될 수 있다.
몇몇 실시예에서, 3D 메모리 디바이스(100)는 메모리 셀들이 기판(102) 위에 수직으로 각각 연장하는 NAND 메모리 스트링들의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 메모리 어레이 디바이스는 NAND 메모리 스트링들의 어레이로서 기능하는 채널 구조들(104)의 어레이를 포함할 수 있다. 도 1에 도시되어 있는 바와 같이, 채널 구조(104)는 전도성 층(106) 및 유전체 층(108)을 각각 포함하는 복수의 쌍들을 통해 수직으로 연장될 수 있다. 인터리빙된 전도성 층들(106) 및 유전체 층들(108)은 메모리 스택(110)의 일부이다. 메모리 스택(110) 내의 전도성 층들(106)과 유전체 층들(108)의 쌍들의 수(예를 들어, 32, 64, 96 또는 128개)는 3D 메모리 디바이스(100) 내의 메모리 셀들의 수를 결정한다. 몇몇 실시예들에서, 메모리 스택(110)은 서로의 위에 적층된 복수의 메모리 데크들을 포함하는 멀티-데크 아키텍처(도시되어 있지 않음)를 가질 수도 있음이 이해된다. 각각의 메모리 데크 내의 전도성 층들(106)과 유전체 층들(108)의 쌍들의 수는 동일하거나 상이할 수 있다.
메모리 스택(110)은 복수의 인터리빙된 전도성 층(106) 및 유전체 층(108)을 포함할 수 있다. 메모리 스택(110) 내의 전도성 층(106)과 유전체 층(108)은 수직 방향으로 교번할 수 있다. 즉, 메모리 스택(110)의 상단 또는 하단에 있는 것들을 제외하고, 각각의 전도성 층(106)은 양 측면들에서 2개의 유전체 층들(108)에 의해 인접할 수 있고, 각각의 유전체 층(108)은 양 측면들에서 2개의 전도성 층들(106)에 의해 인접될 수 있다. 전도성 층들(106)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이것으로 제한되지 않는 전도성 재료들을 포함할 수 있다. 각각의 전도성 층(106)은 채널 구조(104)를 둘러싸는 게이트 전극(게이트-라인)일 수 있고 워드 라인으로서 측방향으로 연장될 수 있다. 유전체 층들(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 1에 도시되어 있는 바와 같이, 채널 구조(104)는 반도체 층(예를 들어, 반도체 채널(112)로서) 및 복합 유전체 층(예를 들어, 메모리 필름(114)으로서)으로 충전된 채널 홀을 포함할 수 있다. 몇몇 실시예들에서, 반도체 채널(112)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 몇몇 실시예들에서, 메모리 필름(114)은 터널링 층, 저장 층("전하 트랩 층"이라고도 알려짐) 및 차단 층을 포함하는 복합 층이다. 채널 구조(104)의 나머지 공간은 실리콘 산화물과 같은 유전체 재료들, 및/또는 에어 갭을 포함하는 캡핑 층(118)으로 부분적으로 또는 완전히 충전될 수 있다. 채널 구조(104)는 원통 형상(예를 들어, 기둥 형상)을 가질 수 있다. 몇몇 실시예들에 따르면, 캡핑 층(118), 반도체 채널(112), 메모리 필름(114)의 터널링 층, 저장 층, 및 차단 층은 중심으로부터 필러의 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(114)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
몇몇 실시예들에서, 채널 구조(104)는 채널 구조(104)의 하부 부분에(예를 들어, 하부 단부에) 반도체 플러그(120)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 기판(102)이 3D 메모리 디바이스(100)의 최저 평면에 위치될 때 컴포넌트(예를 들어, 채널 구조(104))의 "상부 단부"는 y-방향에서 기판(102)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(104))의 "하부 단부"는 y-방향에서 기판(102)에 더 가까운 단부이다. 반도체 플러그(120)는 임의의 적절한 방향으로 기판(102)으로부터 에피택셜 성장되는 실리콘과 같은 반도체 재료를 포함할 수 있다. 몇몇 실시예들에서, 반도체 플러그(120)는 기판(102)의 동일한 재료인 단결정 실리콘을 포함한다는 것이 이해된다. 즉, 반도체 플러그(120)는 기판(102)과 동일한 재료인 에피택셜 성장된 반도체 층을 포함할 수 있다. 반도체 플러그(120)는 반도체 채널(112)의 하부 단부 아래에 있고 그와 접촉할 수 있다. 반도체 플러그(120)는 NAND 메모리 스트링의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
몇몇 실시예들에서, 채널 구조(104)는 채널 구조(104)의 상부 부분에(예를 들어, 상부 단부에) 채널 플러그(122)를 더 포함한다. 채널 플러그(122)는 반도체 채널(112)의 상부 단부 위에 있고 그와 접촉할 수 있다. 채널 플러그(122)는 반도체 재료들(예를 들어, 폴리실리콘)을 포함할 수 있다. 몇몇 실시예들에서, 채널 플러그(122)는 텅스텐과 같은 금속 재료를 포함하는, 전도성 층으로 충전된 개구를 포함한다. 3D 메모리 디바이스(100)의 제조 중에 채널 구조(104)의 상부 단부를 커버함으로써, 채널 플러그(122)는 채널 구조(104)에 충전된 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 몇몇 실시예들에서, 채널 플러그(122)는 NAND 메모리 스트링의 드레인으로서 기능할 수 있다.
도 1에 도시되어 있는 바와 같이, 3D 메모리 디바이스(100)는 상호접속 구조의 일부로서 메모리 스택(110) 상에 로컬 접점 층(130)을 포함한다. 로컬 접점 층(130)은 메모리 스택(110) 상에 형성된 제1 유전체 층(124)을 포함할 수 있다. 몇몇 실시예들에서, 제1 유전체 층(124)은 임의의 개재 층 없이 채널 구조(104)의 상부 단부 및 메모리 스택(110)의 상단 표면 상에 형성된다. 제1 유전체 층(124)은 하나 이상의 층간 유전체(ILD) 층("금속간 유전체(IMD) 층"이라고도 알려짐)을 포함할 수 있다. 로컬 접점 층(130)의 제1 유전체 층(124)은 이들에 한정되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 유전 상수(로우-k) 유전체들 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제1 유전체 층(124)의 유전체 재료는 실리콘 산화물을 포함한다.
도 1에 도시되어 있는 바와 같이, 3D 메모리 디바이스(100)는 또한 로컬 접점 층(130)의 제1 유전체 층(124) 상에 에칭 정지 층(126)을 포함한다. 몇몇 실시예들에서, 에칭 정지 층(126)은 어떠한 개재 층도 없이 제1 유전체 층(124)의 상단 표면 상에 형성된다. 에칭 정지 층(126)은 이들에 한정되는 것은 아니지만, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다. 하이-k 유전체들은, 몇 가지 예를 들자면, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2)을 포함할 수 있다. 몇몇 실시예들에서, 에칭 정지 층(126)은 제1 유전체 층(124)의 유전체 재료와는 상이한 유전체 재료를 포함한다. 예를 들어, 에칭 정지 층(126)의 유전체 재료는 실리콘 질화물을 포함하고, 제1 유전체 층(124)의 유전체 재료는 실리콘 산화물을 포함한다. 몇몇 실시예들에서, 제1 유전체 층(124) 및 에칭 정지 층(126)은 동일한 유전체 재료를 가질 수도 있다는 점이 이해된다.
로컬 접점 층(130)은 측방향 상호접속 라인들 및 수직 상호접속 액세스(비아) 접점들을 포함하는 복수의 상호접속부들(본 명세서에서 "접점들"이라고도 지칭됨)를 포함할 수 있다. 본 명세서에서 사용될 때, "상호접속부들"이라는 용어는 MEOL(middle-end-of-line) 상호접속부들 및 BEOL(back-end-of-line) 상호접속부들과 같은 임의의 적절한 유형의 상호접속부들을 광범위하게 포함할 수 있다. 로컬 접점 층(130) 내의 상호접속부들은 본 명세서에서 "로컬 접점들" ("C1"로도 알려짐)로서 지칭되는데, 이들은 메모리 스택(110) 내의 구조와 직접 접촉한다. 도 1에 도시되어 있는 바와 같이, 로컬 접점 층(130)은 채널 구조(104)(예를 들어, 채널 플러그(122))의 상부 단부 위에 그와 접촉하는 제1 접점(128)(예를 들어, 채널 구조(104)에 대한 로컬 접점)을 포함한다. 로컬 접점 층(130) 내의, 제1 접점(128)을 포함하는 로컬 접점들은 이들에 한정되는 것은 아니지만, Cu, Al, W, Co, 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제1 접점(128)의 전도성 재료는 텅스텐을 포함한다.
로컬 접점 층(130) 내의 제1 접점(128)을 포함하는 로컬 접점들은 제1 유전체 층(124)을 통해 형성된다. 즉, 로컬 접점 층(130)은 그를 통한 제1 유전체 층(124) 및 제1 접점(128)을 포함할 수 있다. 도 1에 도시되어 있는 바와 같이, 제1 접점(128)은 에칭 정지 층(126)을 통해 더 연장된다. 즉, 제1 접점(128)은 제1 유전체 층(124) 및 에칭 정지 층(126)의 모두를 통하고 그리고 채널 구조(104)의 상부 단부와 접촉하여 형성된다. 몇몇 실시예들에서, 제1 접점(128)의 상부 단부는 에칭 정지 층(126)의 상단 표면과 동일 평면에 있다.
도 1에 도시되어 있는 바와 같이, 3D 메모리 디바이스(100)는 상호접속 구조의 일부로서 에칭 정지 층(126) 상에 상호접속 층(136)을 더 포함한다. 상호접속 층(136)은 에칭 정지 층(126) 상에 형성된 제2 유전체 층(132)을 포함할 수 있다. 몇몇 실시예들에서, 제2 유전체 층(132)은 어떠한 개재 층도 없이 에칭 정지 층(126)의 상단 표면 상에 형성된다. 제2 유전체 층(132)은 하나 이상의 ILD 층을 포함할 수 있다. 상호접속 층(136)의 제2 유전체 층(132)은 이들에 한정되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제2 유전체 층(132)의 유전체 재료는 제1 유전체 층(124)의 유전체 재료와 동일하다. 예를 들어, 제1 및 제2 유전체 층(124, 132)의 유전체 재료는 실리콘 산화물을 포함한다.
몇몇 실시예들에서, 제2 유전체 층(132)의 유전체 재료는 에칭 정지 층(126)의 유전체 재료와는 상이하다. 더욱이, 에칭 정지 층(126)이 기능하게 하기 위해(즉, 에칭이 에칭 정지 층(126)에 도달할 때 제2 유전체 층(132)의 에칭을 자동으로 정지시킴), 제2 유전체 층(132)의 유전체 재료와 에칭 정지 층(126)의 유전체 재료 사이의 에칭 선택도는, 5:1 이상과 같은, 약 5:1 이상이다(예를 들어, 5:1, 6:1, 7:1, 8:1, 9:1, 10:1, 11:1, 12:1, 13:1, 14:1, 15:1, 16:1, 17:1, 18:1, 19:1, 20:1, 25:1, 30:1, 40:1, 50:1, 60:1, 70:1, 80:1, 90:1, 100:1, 200:1, 300:1, 400:1, 500:1, 이들 값들 중 임의의 값에 의해 하한에 의해 경계가 정해지는 임의의 범위, 또는 이들 값들 중 임의의 2개에 의해 정의되는 임의의 범위). 몇몇 실시예들에서, 제2 유전체 층(132)의 유전체 재료는 실리콘 산화물을 포함하고, 에칭 정지 층의 유전체 재료는 실리콘 질화물에 비해 50:1 초과의 에칭 선택도를 갖는 실리콘 질화물을 포함한다.
에칭 정지 층(126) 및 제2 유전체 층(132)의 구조들(예를 들어, 에칭 정지 층(126) 상의 제2 유전체 층(132)) 및 재료들(예를 들어, 높은 에칭 선택도를 갖는 상이한 유전체 재료들)로 인해, 그를 통해 임의의 접점을 형성하기 위한 제2 유전체 층(132)의 에칭은 에칭 정지 층(126)에 의해 정지된다. 결과적으로, 상호접속 층(136)은 제1 접점(128)의 적어도 상부 단부와 접촉하는 제2 접점(134)(예를 들어, 채널 구조(104)에 대한 V0 비아 접점)을 포함하는 복수의 자기 정렬 접점들(SAC, "V0"으로도 알려짐)을 포함할 수 있다. 상호접속 층(136) 내의 제2 접점(134)을 포함하는 접점들은 이들에 한정되는 것은 아니지만, Cu, Al, W, Co, 실리사이드 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제2 접점(134)의 전도성 재료는 텅스텐을 포함한다. 몇몇 실시예들에서, 제1 접점(128)의 임계 치수는 제2 접점(134)의 임계 치수보다 크다. 예를 들어, 제1 접점(128)(예를 들어, 비아 접점)의 직경은 제2 접점(134)(예를 들어, 비아 접점)의 직경보다 클 수도 있다. 결과적으로, 제2 접점(134)이 제1 접점(128)과 양호하게 정렬될 때, 제2 접점(134)은 예를 들어 비트 라인으로, 채널 구조(104)에 대한 전기 접속부의 일부로서 제1 접점(128) 상에 완전히 랜딩할 수 있다.
상호접속 층(136) 내의 제2 접점(134)을 포함하는 접점들은 제2 유전체 층(132)을 통해 형성된다. 즉, 상호접속 층(136)은 그를 통한 제2 유전체 층(132) 및 제2 접점(134)을 포함할 수 있다. 도 1에 도시되어 있는 바와 같이, 제2 접점(134)은 제2 유전체 층(132)을 통하고 그리고 제1 접점(128)의 상부 단부 뿐만 아니라 에칭 정지 층(126)의 상단 표면과 접촉하여 형성된다. 몇몇 실시예들에서, 제2 접점(134)의 하부 단부는 에칭 정지 층(126)의 상단 표면과 동일 평면에 있다. 즉, 제2 접점(134)이 오정렬로 인해 제1 접점(128) 상에 완전히 랜딩하지 않더라도(예를 들어, 도 1에 도시되어 있는 바와 같이), 제1 접점(128) 외부의 제2 접점(134)의 부분은, 예를 들어, 제1 유전체 층(124)을 통해 연장된 후에 메모리 스택(110) 내의 컴포넌트들(예를 들어, 전도성 층들(106))과 단락을 형성하기 위해 에칭 정지 층(126)을 통해 더 연장될 수 없다. 결과적으로, 제1 및 제2 접점들(128, 134) 사이의 정렬 마진 및 오버레이 제어는 에칭 정지 층(126)과의 SAC 방식에 의해 완화될 수 있다. 몇몇 실시예들에서, 제2 접점(134)은, 제2 접점(134)이 에칭 정지 층(126)과 접촉하지 않고 제1 접점(128) 상에 완전히 랜딩하도록 제1 접점(128)과 양호하게 정렬될 수도 있다는 것이 이해된다.
도 1과 관련하여 전술된 에칭 정지 층(126)을 갖는 SAC 방식은 채널 구조(104)에 대한 상호접속 구조에 한정되지 않으며, 슬릿 구조들, TAC들(through array contacts) 등과 같이 메모리 스택(110)을 통해 수직으로 연장되는 상호접속 구조들 또는 임의의 다른 적절한 구조들에 적용될 수 있다는 것이 이해된다. 도 1b는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 다른 예시적인 3D 메모리 디바이스(101)의 단면을 도시하고 있다. 도 1a에서 전술된 3D 메모리 디바이스(100)와는 달리, 도 1b의 3D 메모리 디바이스(101)는 에칭 정지 층(126)을 갖는 SAC 방식을 이용하는 상호접속 구조를 갖는 슬릿 구조(103)를 더 포함한다. 3D 메모리 디바이스들(100, 101)의 모두에서의 유사한 구조들(예를 들어, 재료들, 제조 공정, 기능들 등)의 상세들은 이하에서 반복되지 않을 수도 있다는 것이 이해된다.
도 1b에 도시되어 있는 바와 같이, 3D 메모리 디바이스(101)는 메모리 스택(110)의 인터리빙된 전도성 층들(106) 및 유전체 층들(108)을 통해 수직으로 연장되는 슬릿 구조(103)를 더 포함한다. 슬릿 구조(103)는 또한 메모리 스택(110)을 다수의 블록으로 분리하기 위해 측방향으로 연장될 수 있다. 슬릿 구조(103)는 전도성 층들(106)을 형성하기 위해 화학 전구체에 대한 액세스를 제공하는 슬릿 개구를 포함할 수 있다. 몇몇 실시예들에서, 슬릿 구조(103)는 이들에 한정되는 것은 아니지만, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 갖는 소스 전도성 층(105)을 포함한다. 몇몇 실시예들에서, 소스 전도성 층(105)은 슬릿 개구의 하부 부분에 폴리실리콘을 그리고 슬릿 개구의 상부 부분에 금속(예를 들어, 텅스텐)을 포함한다. 소스 전도성 층(105)을 전도성 층들(106)로부터 전기적으로 격리시키기 위해, 슬릿 구조(103)는 슬릿 개구의 측벽을 따라 그리고 슬릿 개구의 측벽과 맞접하는 에치백 리세스들(도시되어 있지 않음) 내에 배치된 스페이서(107)를 더 포함할 수 있다. 즉, 스페이서(107)는 메모리 스택(110) 내의 소스 전도성 층(105)과 전도성 층들(106) 사이에 형성될 수 있다. 스페이서(107)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들의 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서, 슬릿 구조(103)의 소스 전도성 층(105)은 3D 메모리 디바이스(101)의 소스 접점으로서 작동하고, NAND 메모리 스트링의 소스, 예를 들어, NAND 메모리 스트링들의 어레이의 어레이 공통 소스(ACS)에 전기적으로 접속된다. 몇몇 실시예들에서, 슬릿 구조(103)는 ACS와의 전기 접속부의 저항을 감소시키기 위해 기판(102) 내의 그 하부 단부에 도핑된 영역(109)을 더 포함한다.
도 1b에 도시되어 있는 바와 같이, 로컬 접점 층(130)은 제1 유전체 층(124)을 통하고 그리고 슬릿 구조(103)의 상부 단부와 접촉하는 다른 제1 접점(111)(예를 들어, 슬릿 구조(103)에 대한 로컬 접점)을 더 포함할 수 있다. 몇몇 실시예들에 따르면, 제1 접점(128)과 유사하게, 다른 제1 접점(111)이 에칭 정지 층(126) 및 제1 유전체 층(124)의 모두를 통해 형성된다. 다른 제1 접점(111)의 상부 표면은 에칭 정지 층(126)의 상단 표면과 동일 평면에 있을 수 있다. 상호접속 층(136)은 상세히 전술한 바와 같이 다른 제1 접점(111)과의 완화된 정렬 마진 및 오버레이 제어를 갖는 다른 SAC로서 다른 제2 접점(113)을 포함할 수 있다. 다른 제2 접점(113)의 하부 표면은 에칭 정지 층(126)의 상단 표면과 동일 평면에 있을 수 있다. 3D 메모리 디바이스들(100, 101) 내의 상호접속 층들의 수는 도 1a 및 도 1b의 예들에 의해 한정되지 않는다는 것이 이해되어야 한다. 접점들을 갖는 추가적인 상호접속 층(들)이 본 명세서에 개시된 SAC 방식을 사용하여 형성될 수 있다.
도 2a 내지 도 2f는 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 공정을 도시하고 있다. 도 3은 본 개시내용의 몇몇 실시예들에 따른, 자기 정렬 접점들을 갖는 예시적인 3D 메모리 디바이스(300)를 형성하는 방법의 흐름도를 도시하고 있다. 도 2a 내지 도 2f 및 도 3에 도시되어 있는 3D 메모리 디바이스의 예들은 도 1a에 도시되어 있는 3D 메모리 디바이스(100)를 포함한다. 도 2a 내지 도 2f 및 도 3은 함께 설명될 것이다. 방법(300)에 나타낸 동작들은 전체를 설명하는 것이 아니며, 예시된 동작들 중 임의의 동작 이전에, 이후에, 또는 이들 사이에서 다른 동작들도 역시 수행될 수 있다는 것을 이해해야 한다. 또한, 동작들 중 일부는 동시에, 또는 도 3에 도시되어 있는 것과 상이한 순서로 수행될 수도 있다.
도 3을 참조하면, 방법(300)은 동작 302에서 시작하고, 여기서 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장하는 구조가 기판 위에 형성된다. 몇몇 실시예들에 따르면, 구조는 채널 구조 또는 슬릿 구조이다. 기판은 실리콘 기판일 수 있다.
도 2a를 참조하면, 복수의 쌍의 전도성 층(206) 및 유전체 층(208)을 포함하는 메모리 스택(204)이 실리콘 기판(202) 위에 형성된다. 몇몇 실시예들에서, 메모리 스택(204)은, 유전체 층들(208) 및 전도성 층들(206)이, 이들에 한정되는 것은 아니지만, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 퇴적 공정을 사용하여 실리콘 기판(202) 상에 교대로 퇴적되는 "게이트-퍼스트(gate-first)" 공정에 의해 형성된다. 몇몇 실시예들에서, 메모리 스택(204)은, 유전체 층들(208) 및 희생 층들(도시되어 있지 않음)을 포함하는 유전체 스택(도시되어 있지 않음)이, 이들에 한정되는 것은 아니지만, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 퇴적 공정을 사용하여 실리콘 기판(202) 상에 교대로 퇴적되는 "게이트-라스트(gate-last)" 공정에 의해 형성된다. 메모리 스택(204)은 이어서 희생 층을 제거하기 위한 에칭 공정 및 희생 층이 형성된 장소에 전도성 층(206)을 퇴적하기 위한 박막 퇴적 공정을 사용하여 희생 층을 전도성 층(206)으로 대체하는 "게이트-대체(gate-replacement)" 공정에 의해 형성될 수 있다.
도 2a에 도시되어 있는 바와 같이, 메모리 스택(204)의 인터리빙된 유전체 층들(208) 및 전도성 층들(206)을 통해 수직으로 연장하는 채널 구조(210)가 실리콘 기판(202) 위에 형성된다. 채널 구조(210)가 예시되어 있지만, 슬릿 구조들(예를 들어, 도 1b의 슬릿 구조(103))을 포함하는, 메모리 스택(204)을 통해 수직으로 연장하는 임의의 다른 적절한 구조들이 마찬가지로 적용가능할 수도 있지만, 관련 기술분야에 공지된 바와 같은 이들 구조들을 형성하기 위한 상세한 제조 공정들은 본 명세서에 설명되지 않는다는 점이 이해된다. 채널 구조(210)를 형성하기 위해, 채널 홀이 습식 에칭 및/또는 DRIE(deep-ion reactive etching)와 같은 건식 에칭을 사용하여 메모리 스택(204)(또는 유전체 스택)을 통해 먼저 에칭된다. 몇몇 실시예들에서, 채널 구조(210)의 채널 홀은 실리콘 기판(202)의 상단 부분을 통해 더 연장된다. 도 2a에 도시되어 있는 바와 같이, 반도체 플러그(218)는 임의의 적절한 방향으로(예를 들어, 하단 표면 및/또는 측면으로부터) 실리콘 기판(202)으로부터 에피택셜 성장된 단결정 실리콘으로 채널 홀의 하부 부분을 충전함으로써 형성될 수 있다. 반도체 플러그(218)를 에피택셜 성장시키기 위한 제조 공정들은 기상 에피택시(vapor-phase epitaxy: VPE), 액상 에피택시(liquid-phase epitaxy: LPE), 분자-빔 에피택시(molecular-beam epitaxy: MPE), 또는 이들의 임의의 조합들을 포함할 수 있지만, 이들에 한정되는 것은 아니다.
도 2a에 도시되어 있는 바와 같이, 메모리 필름(212)(차단 층, 저장 층, 및 터널링 층을 포함함) 및 반도체 채널(214)은 채널 구조(210)의 채널 홀의 측벽을 따라 그리고 반도체 플러그(218) 위에 형성된다. 몇몇 실시예들에서, 메모리 필름(212)이 먼저 채널 홀의 측벽을 따라 그리고 반도체 플러그(218) 위에 퇴적되고, 반도체 채널(214)이 이어서 메모리 필름(212) 위에 퇴적된다. 차단 층, 저장 층 및 터널링 층이 메모리 필름(212)을 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정들을 이용하여 이 순서로 후속하여 퇴적될 수 있다. 반도체 채널(214)이 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 터널링 층 위에 폴리실리콘을 퇴적함으로써 형성될 수 있다. 반도체 채널(214)은, 예를 들어, SONO 펀치 공정을 사용하여 반도체 플러그(218)와 접촉할 수 있다. 몇몇 실시예들에서, 반도체 채널(214)은 채널 홀을 완전히 충전하지 않고 채널 홀에 퇴적된다. 도 2a에 도시되어 있는 바와 같이, 실리콘 산화물 층과 같은 캡핑 층(216)은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 채널 홀의 나머지 공간을 완전히 또는 부분적으로 충전하기 위해 채널 홀에 형성된다.
도 2a에 도시되어 있는 바와 같이, 채널 플러그(220)가 채널 구조(210)의 채널 홀의 상부 부분에 형성된다. 리세스가 이어서 채널 홀의 상부 부분에서 메모리 필름(212), 반도체 채널(214), 및 캡핑 층(216)의 부분들을 습식 에칭 및/또는 건식 에칭하는 것에 의해 채널 홀의 상부 부분에 형성될 수 있다. 채널 플러그(220)가 이어서 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 리세스 내에 폴리실리콘과 같은 반도체 재료들 및/또는 텅스텐과 같은 금속들을 퇴적함으로써 형성될 수 있다. 채널 구조(210)는 이에 의해 메모리 스택(204)(또는 유전체 스택)을 통해 형성된다.
방법(300)은, 도 3에 도시되어 있는 바와 같이, 제1 유전체 층이 메모리 스택 상에 형성되는 동작(304)으로 진행한다. 몇몇 실시예들에서, 제1 유전체 층은 실리콘 산화물을 포함한다. 도 2a에 도시되어 있는 바와 같이, 제1 유전체 층(222)이 메모리 스택(204)(또는 유전체 스택) 상에 형성된다. 제1 유전체 층(222)은 채널 구조(210)의 상부 단부 및 메모리 스택(204)(또는 유전체 스택)의 상단 표면 상에, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여, 실리콘 산화물과 같은 유전체 재료들을 퇴적함으로써 형성될 수 있다.
방법(300)은, 도 3에 도시되어 있는 바와 같이, 에칭 정지 층이 제1 유전체 층 상에 형성되는 동작(306)으로 진행한다. 에칭 정지 층은 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체들 중 적어도 하나를 포함하는 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 유전체 재료는 실리콘 질화물을 포함한다. 도 2a에 도시되어 있는 바와 같이, 에칭 정지 층(224)은 제1 유전체 층(222) 상에 형성된다. 에칭 정지 층(224)은, 제1 유전체 층(222)의 상단 표면 상에, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 퇴적 공정을 사용하여, 실리콘 질화물과 같은, 유전체 재료들을 퇴적시킴으로써 형성될 수 있다.
방법(300)은, 도 3에 도시되어 있는 바와 같이, 제1 접점이 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하여 형성되는 동작(308)으로 진행한다. 몇몇 실시예에서, 제1 접점을 형성하기 위해, 제1 접점 개구가 구조에 의해 정지될 때까지 에칭 정지 층 및 제1 유전체 층을 통해 에칭되고, 제1 접점 개구는 제1 접점을 형성하기 위해 전도성 재료로 충전된다. 몇몇 실시예들에서, 전도성 재료는 텅스텐과 같은 금속 재료를 포함한다. 몇몇 실시예들에서, 제1 접점의 상부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다.
도 2a에 도시되어 있는 바와 같이, 에칭 마스크(226)는 에칭 개구(228)가 채널 구조(210)와 정렬된 상태로 에칭 정지 층(224) 상에 패터닝된다. 에칭 개구(228)는 나중에 제거될 에칭 정지 층(224)의 일부를 노출시킬 수 있다. 에칭 마스크(226)는 채널 구조(210)와 정렬되는 에칭 개구(228)를 형성하기 위해 스핀 코팅을 사용하여 포토레지스트 층을 먼저 코팅하고, 이어서 포토리소그래피 및 포토레지스트 현상 공정들에 의해 패터닝될 수 있다. 몇몇 실시예들에서, 하드 마스크는 습식 에칭 및/또는 건식 에칭 공정들을 사용하여 에칭 마스크(226)의 일부로서 포토레지스트 층 아래에 패터닝된다.
도 2b에 도시되어 있는 바와 같이, 제1 접점 개구(230)는 RIE와 같은 하나 이상의 습식 에칭 및/또는 건식 에칭 공정을 사용하여 채널 구조(210)의 상부 단부(즉, 채널 플러그(220))에 의해 정지될 때까지 에칭 정지 층(224) 및 제1 유전체 층(222)을 통해 에칭된다. 에칭 정지 층(224) 및 제1 유전체 층(222)의 다른 영역들이 에칭 마스크(226)에 의해 커버됨에 따라, 제1 접점 개구(230)가 에칭 마스크(226)의 에칭 개구(228)(도 2a에 도시됨)로부터 에칭될 수 있다. 결과적으로, 채널 구조(210)의 상부 단부는 제1 접점 개구(230)에 의해 노출될 수 있다.
도 2c에 도시되어 있는 바와 같이, 제1 접점(232)이 에칭 정지 층(224) 및 제1 유전체 층(222)을 통하고 그리고 채널 구조(210)의 상부 단부(즉, 채널 플러그(220))와 접촉하여 형성된다. 몇몇 실시예들에서, 제1 접점(232)을 형성하기 위해, 제1 접점 개구(230)(도 2b에 도시되어 있음)는 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 금속 재료(예를 들어, 텅스텐)와 같은 전도성 재료로 충전된다. CMP 공정이 과잉 전도성 재료를 제거하고 에칭 정지 층(224)의 상단 표면을 평탄화하기 위해 수행될 수 있다.
방법(300)은 도 3에 도시되어 있는 바와 같이, 제2 유전체 층이 에칭 정지 층 상에 형성되는 동작(310)으로 진행한다. 몇몇 실시예들에서, 제2 유전체 층은 에칭 정지 층의 유전체 재료와는 상이한 유전체 재료를 포함한다. 몇몇 실시예들에서, 제2 유전체 층의 유전체 재료와 에칭 정지 층의 유전체 재료 사이의 에칭 선택도는 약 5:1 이상이다. 예를 들어, 제2 유전체 층의 유전체 재료는 실리콘 산화물을 포함할 수도 있다.
도 2d에 도시되어 있는 바와 같이, 제2 유전체 층(234)은 에칭 정지 층(224) 상에 형성된다. 제2 유전체 층(234)은, 에칭 정지 층(224)의 상단 표면 상에, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 퇴적 공정을 사용하여, 실리콘 산화물과 같은, 유전체 재료들을 퇴적시킴으로써 형성될 수 있다.
방법(300)은 도 3에 도시되어 있는 바와 같이, 제2 접점이 제2 유전체 층을 통하고 그리고 제1 접점의 적어도 상부 단부와 접촉하여 형성되는 동작(312)으로 진행한다. 몇몇 실시예들에서, 제1 접점을 형성하기 위해, 제2 접점 개구가 제1 접점 및 에칭 정지 층에 의해 정지될 때까지 제2 유전체 층을 통해 에칭되고, 제2 접점 개구는 제1 접점의 상부 단부 및 에칭 정지 층과 접촉하는 제2 접점을 형성하기 위해 전도성 재료로 충전된다. 몇몇 실시예들에서, 전도성 재료는 텅스텐과 같은 금속 재료를 포함한다. 몇몇 실시예들에서, 제2 접점의 하부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다. 몇몇 실시예들에서, 제1 접점의 임계 치수는 제2 접점의 임계 치수보다 크다.
도 2d에 도시되어 있는 바와 같이, 에칭 마스크(236)는 에칭 개구(238)가 제1 접점(232)과 정렬된 상태로 제2 유전체 층(234) 상에 패터닝된다. 에칭 개구(238)는 나중에 제거될 제2 유전체 층(234)의 일부를 노출시킬 수 있다. 에칭 마스크(236)는 제1 접점(232)과 정렬된 에칭 개구(238)를 형성하기 위해 스핀 코팅을 사용하여 포토레지스트 층을 먼저 코팅하고, 이어서 포토리소그래피 및 포토레지스트 현상 공정들에 의해 패터닝될 수 있다. 몇몇 실시예들에서, 하드 마스크는 습식 에칭 및/또는 건식 에칭 공정들을 사용하여 에칭 마스크(236)의 일부로서 포토레지스트 층 아래에 패터닝된다. 에칭 개구(238)는 제1 접점(232)과 양호하게 정렬되지 않을 수도 있는데, 예를 들어 제1 접점(232)과 부분적으로만 중첩된다는 것이 이해된다.
도 2e에 도시되어 있는 바와 같이, 제2 접점 개구(240)는 하나 이상의 습식 에칭 및/또는 RIE와 같은 건식 에칭 공정을 사용하여 제1 접점(232)의 상부 단부에 의해 정지될 때까지 제2 유전체 층(234)을 통해 에칭된다. 제2 접점 개구(240)는 제2 유전체 층(234)의 다른 영역들이 에칭 마스크(236)에 의해 커버됨에 따라 에칭 마스크(236)의 에칭 개구(238)(도 2d에 도시되어 있음)로부터 에칭될 수 있다. 결과적으로, 제1 접점(232)의 상부 단부는 제2 접점 개구(240)에 의해 노출될 수 있다. 에칭 개구(238)가 제1 접점(232)과 양호하게 정렬되지 않는, 예를 들어 제1 접점(232)과 부분적으로만 중첩되는 경우, 제2 접점 개구(240)는 제2 유전체 층(234) 및 에칭 정지 층(224)의 유전체 재료들(예를 들어, 실리콘 산화물 및 실리콘 질화물) 사이의 높은 에칭 선택도(예를 들어, 약 5:1 이상)로 인해 제1 접점(232)의 상부 단부 뿐만 아니라 에칭 정지 층(224)에 의해 정지될 때까지 제2 유전체 층(234)을 통해 에칭된다는 것이 이해된다. 즉, 에칭 정지 층(224)은, 에칭 개구(238)가 몇몇 경우에 제1 접점(232)과 양호하게 정렬되지 않을 때에도 제2 유전체 층(234)의 에칭이 더 아래 진행하여 제2 접점 개구(240) 내로 전도성 재료를 퇴적한 후에 임의의 단락을 유발하는 것을 방지할 수 있는데, 이는 에칭 개구(238) 및 제2 접점 개구(240)를 형성할 때 정렬 마진을 완화한다.
도 2f에 도시되어 있는 바와 같이, 제2 접점(242)이 제2 유전체 층(234)을 통하고 그리고 제1 접점(232)의 상부 단부와 접촉하여 형성된다. 몇몇 실시예들에서, 제2 접점(242)을 형성하기 위해, 제2 접점 개구(240)(도 2e에 도시되어 있음)는 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 금속 재료(예를 들어, 텅스텐)와 같은 전도성 재료로 충전된다. 몇몇 실시예들에서, 제1 접점(232)의 임계 치수는 제2 접점(242)의 임계 치수보다 크다. 예를 들어, 제1 접점(232)(예를 들어, 비아 접점)의 직경은 제2 접점(242)(예를 들어, 비아 접점)의 직경보다 클 수도 있다. 몇몇 실시예들에서, 제2 접점(242)은, 제2 접점(242)이 에칭 정지 층(224)과 접촉하지 않고 제1 접점(232) 상에 완전히 랜딩할 수도 있도록 제1 접점(232)과 양호하게 정렬될 수도 있다는 것이 이해된다. 제2 접점(242)이 제1 접점(232)과 양호하게 정렬되지 않을 때에도, 제2 접점(242)은 단락을 유발하는 에칭 정지 층(224) 아래의 구조들과 어떠한 접촉도 하지 않고 제1 접점(232) 및 에칭 정지 층(224) 상에 랜딩할 수도 있다는 점이 추가로 이해된다.
본 개시내용의 일 양태에 따르면, 3D 메모리 디바이스는 기판, 기판 위의 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장하는 구조, 메모리 스택 상의 제1 유전체 층, 제1 유전체 층 상의 에칭 정지 층, 에칭 정지 층 상의 제2 유전체 층, 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하는 제1 접점, 및 제2 유전체 층을 통하며 제1 접점의 적어도 상부 단부와 접촉하는 제2 접점을 포함한다.
몇몇 실시예들에서, 제2 접점은 제1 접점의 상부 단부 및 에칭 정지 층과 접촉한다.
몇몇 실시예들에서, 제2 유전체 층은 제1 유전체 재료를 포함하고, 에칭 정지 층은 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함한다. 몇몇 실시예들에서, 제1 유전체 재료와 제2 유전체 재료 사이의 에칭 선택도는 약 5:1 이상이다. 몇몇 실시예들에서, 제1 유전체 재료는 실리콘 산화물을 포함한다. 몇몇 실시예들에서, 제2 유전체 재료는 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체들 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 구조는 채널 구조 또는 슬릿 구조이다.
몇몇 실시예들에서, 제1 접점의 임계 치수는 제2 접점의 임계 치수보다 크다.
몇몇 실시예들에서, 제1 접점의 상부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다. 몇몇 실시예들에서, 제2 접점의 하부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다.
본 개시내용의 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장하는 구조가 기판 위에 형성된다. 제1 유전체 층이 메모리 스택 상에 형성된다. 에칭 정지 층이 제1 유전체 층 상에 형성된다. 제1 접점이 에칭 정지 층 및 제1 유전체 층을 통하고 그리고 구조의 상부 단부와 접촉하여 형성된다. 제2 유전체 층이 에칭 정지 층 상에 형성된다. 제2 접점이 제2 유전체 층을 통하고 그리고 제1 접점의 적어도 상부 단부와 접촉하여 형성된다.
몇몇 실시예들에서, 제2 접점을 형성하기 위해, 제2 접점 개구가 제1 접점 및 에칭 정지 층에 의해 정지될 때까지 제2 유전체 층을 통해 에칭되고, 제2 접점 개구는 제1 접점의 상부 단부 및 에칭 정지 층과 접촉하는 제2 접점을 형성하기 위해 전도성 재료로 충전된다.
몇몇 실시예에서, 제1 접점을 형성하기 위해, 제1 접점 개구가 구조에 의해 정지될 때까지 에칭 정지 층 및 제1 유전체 층을 통해 에칭되고, 제1 접점 개구는 제1 접점을 형성하기 위해 전도성 재료로 충전된다.
몇몇 실시예들에서, 제2 유전체 층은 제1 유전체 재료를 포함하고, 에칭 정지 층은 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함한다. 몇몇 실시예들에서, 제1 유전체 재료와 제2 유전체 재료 사이의 에칭 선택도는 약 5:1 이상이다. 몇몇 실시예들에서, 제1 유전체 재료는 실리콘 산화물을 포함한다. 몇몇 실시예들에서, 제2 유전체 재료는 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체들 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 제1 접점의 임계 치수는 제2 접점의 임계 치수보다 크다.
몇몇 실시예들에서, 제1 접점의 상부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다. 몇몇 실시예들에서, 제2 접점의 하부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다.
본 개시내용의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장하는 채널 구조가 기판 위에 형성된다. 제1 실리콘 산화물 층이 메모리 스택 상에 퇴적된다. 제1 실리콘 산화물 층 상에 실리콘 질화물 층이 퇴적된다. 제1 접점 개구는 채널 구조의 상부 단부에 의해 정지될 때까지 실리콘 질화물 층 및 제1 실리콘 산화물 층을 통해 에칭된다. 제1 접점 개구는 채널 구조의 상부 단부와 접촉하는 제1 접점을 형성하기 위해 금속 재료로 충전된다. 제2 실리콘 산화물 층이 실리콘 질화물 층 상에 퇴적된다. 제2 접점 개구는, 제1 접점의 상부 단부 및 실리콘 질화물 층에 의해 정지될 때까지 제2 실리콘 산화물 층을 통해 에칭된다. 제2 접점 개구는 금속 재료로 충전되어, 제1 접점의 상부 단부 및 실리콘 질화물 층과 접촉하는 제2 접점을 형성한다.
몇몇 실시예들에서, 금속 재료는 텅스텐을 포함한다.
몇몇 실시예들에서, 제1 접점의 임계 치수는 제2 접점의 임계 치수보다 크다.
몇몇 실시예들에서, 제1 접점의 상부 단부는 에칭 정지 층의 상단 표면과 동일 평면에 있다. 몇몇 실시예들에서, 제2 접점의 하부 단부는 실리콘 질화물 층의 상단 표면과 동일 평면에 있다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 내의 지식을 적용함으로써, 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이, 그러한 특정 실시예들을 다양한 응용들에 대해 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 교시 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)가 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수도 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범주는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.
Claims (25)
- 3차원(3D) 메모리 디바이스이며,
기판;
상기 기판 위에 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택;
상기 메모리 스택을 통해 수직으로 연장되는 구조;
상기 메모리 스택 상의 제1 유전체 층;
상기 제1 유전체 층 상의 에칭 정지 층;
상기 에칭 정지 층 상의 제2 유전체 층;
상기 에칭 정지 층 및 상기 제1 유전체 층을 통하고 그리고 상기 구조의 상부 단부와 접촉하는 제1 접점; 및
제2 유전체 층을 통하고 그리고 상기 제1 접점의 적어도 상부 단부와 접촉하는 제2 접점을 포함하는, 3D 메모리 디바이스. - 제1항에 있어서, 상기 제2 접점은 상기 제1 접점의 상부 단부 및 상기 에칭 정지 층과 접촉하는, 3D 메모리 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제2 유전체 층은 제1 유전체 재료를 포함하고, 상기 에칭 정지 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는, 3D 메모리 디바이스.
- 제3항에 있어서, 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 에칭 선택도는 약 5:1 이상인, 3D 메모리 디바이스.
- 제3항 또는 제4항에 있어서, 상기 제1 유전체 재료는 실리콘 산화물을 포함하는, 3D 메모리 디바이스.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 유전체 재료는 실리콘 질화물, 실리콘 산질화물, 또는 높은 유전 상수(하이-k) 유전체들 중 적어도 하나를 포함하는, 3D 메모리 디바이스.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 구조는 채널 구조 또는 슬릿 구조인, 3D 메모리 디바이스.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 접점의 임계 치수는 상기 제2 접점의 임계 치수보다 큰, 3D 메모리 디바이스.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 접점의 상부 단부는 상기 에칭 정지 층의 상단 표면과 동일 평면에 있는, 3D 메모리 디바이스.
- 제9항에 있어서, 상기 제2 접점의 하부 단부는 상기 에칭 정지 층의 상단 표면과 동일 평면에 있는, 3D 메모리 디바이스.
- 3차원(3D) 메모리 디바이스를 형성하는 방법이며,
기판 위에 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장되는 구조를 형성하는 단계;
상기 메모리 스택 상에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 상에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 및 상기 제1 유전체 층을 통하고 그리고 상기 구조의 상부 단부와 접촉하는 제1 접점을 형성하는 단계;
상기 에칭 정지 층 상에 제2 유전체 층을 형성하는 단계; 및
제2 유전체 층을 통하고 그리고 상기 제1 접점의 적어도 상부 단부와 접촉하는 제2 접점을 형성하는 단계를 포함하는, 방법. - 제11항에 있어서, 상기 제2 접점을 형성하는 단계는,
상기 제1 접점 및 상기 에칭 정지 층에 의해 정지될 때까지 상기 제2 유전체 층을 통해 제2 접점 개구를 에칭하는 단계; 및
상기 제1 접점의 상부 단부 및 상기 에칭 정지 층과 접촉하는 제2 접점을 형성하기 위해 상기 제2 접점 개구를 전도성 재료로 충전하는 단계를 포함하는, 방법. - 제11항 또는 제12항에 있어서, 상기 제1 접점을 형성하는 단계는,
상기 구조에 의해 정지될 때까지 상기 에칭 정지 층 및 상기 제1 유전체 층을 통해 제1 접점 개구를 에칭하는 단계; 및
상기 제1 접점을 형성하기 위해 상기 제1 접점 개구를 전도성 재료로 충전하는 단계를 포함하는, 방법. - 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 제2 유전체 층은 제1 유전체 재료를 포함하고, 상기 에칭 정지 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하는, 방법.
- 제14항에 있어서, 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 에칭 선택도는 약 5:1 이상인, 방법.
- 제14항 또는 제15항에 있어서, 상기 제1 유전체 재료는 실리콘 산화물을 포함하는, 방법.
- 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 유전체 재료는 실리콘 질화물, 실리콘 산질화물, 또는 높은 유전 상수(하이-k) 유전체들 중 적어도 하나를 포함하는, 방법.
- 제11항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 접점의 임계 치수는 상기 제2 접점의 임계 치수보다 큰, 방법.
- 제11항 내지 제18항 중 어느 한 항에 있어서, 상기 제1 접점의 상부 단부는 상기 에칭 정지 층의 상단 표면과 동일 평면에 있는, 방법.
- 제19항에 있어서, 상기 제2 접점의 하부 단부는 상기 에칭 정지 층의 상단 표면과 동일 평면에 있는, 방법.
- 3차원(3D) 메모리 디바이스를 형성하는 방법이며,
기판 위에 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택을 통해 수직으로 연장되는 채널 구조를 형성하는 단계;
상기 메모리 스택 상에 제1 실리콘 산화물 층을 퇴적하는 단계;
상기 제1 실리콘 산화물 층 상에 실리콘 질화물 층을 퇴적하는 단계;
상기 채널 구조의 상부 단부에 의해 정지될 때까지 상기 실리콘 질화물 층 및 상기 제1 실리콘 산화물 층을 통해 제1 접점 개구를 에칭하는 단계;
상기 채널 구조의 상부 단부와 접촉하는 제1 접점을 형성하기 위해 상기 제1 접점 개구를 금속 재료로 충전하는 단계;
상기 실리콘 질화물 층 상에 제2 실리콘 산화물 층을 퇴적하는 단계;
상기 제1 접점의 상부 단부 및 상기 실리콘 질화물 층에 의해 정지될 때까지 상기 제2 실리콘 산화물 층을 통해 제2 접점 개구를 에칭하는 단계; 및
상기 제1 접점의 상부 단부 및 상기 실리콘 질화물 층과 접촉하는 제2 접점을 형성하기 위해 상기 제2 접점 개구를 금속 재료로 충전하는 단계를 포함하는, 방법. - 제21항에 있어서, 상기 금속 재료는 텅스텐을 포함하는, 방법.
- 제21항 또는 제22항에 있어서, 상기 제1 접점의 임계 치수는 상기 제2 접점의 임계 치수보다 큰, 방법.
- 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 제1 접점의 상부 단부는 상기 실리콘 질화물 층의 상단 표면과 동일 평면 상에 있는, 방법.
- 제24항에 있어서, 상기 제2 접점의 하부 단부는 상기 실리콘 질화물 층의 상단 표면과 동일 평면 상에 있는, 방법.
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