TWI721727B - 在三維記憶體件中的自對準觸點和用於形成該自對準觸點的方法 - Google Patents

在三維記憶體件中的自對準觸點和用於形成該自對準觸點的方法 Download PDF

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Abstract

公開了三維記憶體件的實施例和用於形成所述三維記憶體件的方法。在例子中，三維記憶體件包括：基底、包括在基底之上交織的導電層和介電質層的儲存堆疊層、垂直地延伸穿過儲存堆疊層的結構、在儲存堆疊層上的第一介電質層、在第一介電質層上的蝕刻停止層、在蝕刻停止層上的第二介電質層、穿過蝕刻停止層和第一介電質層並且與該結構的上端接觸的第一觸點、以及穿過第二介電質層並且至少與第一觸點的上端接觸的第二觸點。

Description

在三維記憶體件中的自對準觸點和用於形成該自對準觸點的 方法
本公開內容的實施例涉及三維(3D)記憶體件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程來將平面儲存單元按比例縮放到較小的尺寸。然而，當儲存單元的特徵尺寸接近下限時，平面製程和製造技術變得有挑戰性和昂貴。作為結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決在平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控制去往和來自儲存陣列的訊號的周邊器件。
在本文公開了3D記憶體件的實施例和用於形成所述3D記憶體件的方法。
在一個例子中，3D記憶體件包括：基底；包括在基底之上交織的導 電層和介電質層的儲存堆疊層；垂直地延伸穿過儲存堆疊層的結構；在儲存堆疊層上的第一介電質層；在第一介電質層上的蝕刻停止層；在蝕刻停止層上的第二介電質層；穿過蝕刻停止層和第一介電質層並且與結構的上端接觸的第一觸點；以及穿過第二介電質層並且至少與第一觸點的上端接觸的第二觸點。
在另一例子中，公開了用於形成3D記憶體件的方法。形成垂直地延伸穿過儲存堆疊層的結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層。在儲存堆疊層上形成第一介電質層。在第一介電質層上形成蝕刻停止層。第一觸點被形成為穿過蝕刻停止層和第一介電質層並且與結構的上端接觸。在蝕刻停止層上形成第二介電質層。第二觸點被形成為穿過第二介電質層並且至少與第一觸點的上端接觸。
在另一例子中，公開了用於形成3D記憶體件的方法。形成垂直地延伸穿過儲存堆疊層的通道結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層。將第一氧化矽層沉積在儲存堆疊層上。將氮化矽層沉積在第一氧化矽層上。將第一觸點開口蝕刻穿過氮化矽層和第一氧化矽層，直到被通道結構的上端停止為止。用金屬材料填充第一觸點開口，以形成與通道結構的上端接觸的第一觸點。將第二氧化矽層沉積在氮化矽層上。將第二觸點開口蝕刻穿過第二氧化矽層，直到被第一觸點的上端和氮化矽層停止為止。用金屬材料填充第二觸點開口，以形成與第一觸點的上端和氮化矽層接觸的第二觸點。
100、101:3D記憶體件
102:基底
103:縫隙結構
104、210:通道結構
105:源極導電層
106、206:導電層
107:間隙壁
108、208:介電質層
109:摻雜區
110、204:儲存堆疊層
111、128、232:第一觸點
112、214:半導體通道
113、134、242:第二觸點
114、212:儲存膜
118、216:覆蓋層
120、218:半導體插塞
122、220:通道插塞
124、222:第一介電質層
126、224:蝕刻停止層
130:局部接觸層
132、234:第二介電質層
136:互連層
202:矽基底
226、236:蝕刻遮罩
228、238:蝕刻開口
230:第一觸點開口
240:第二觸點開口
300:方法
302、304、306、308、310、312:步驟
X、Y:軸
被合併在本文中並且形成說明書的一部分的附圖示出了本公開內容的實施 例，並且連同描述一起進一步用來解釋本公開內容的原理以及使相關領域中的技術人員能夠製造並使用本公開內容。
圖1A示出根據本公開內容的一些實施例的具有自對準觸點的示例性3D記憶體件的橫截面。
圖1B示出根據本公開內容的一些實施例的具有自對準觸點的另一示例性3D記憶體件的橫截面。
圖2A-2F示出根據本公開內容的一些實施例的用於形成具有自對準觸點的示例性3D記憶體件的製造製程。
圖3示出根據本公開內容的一些實施例的用於形成具有自對準觸點的示例性3D記憶體件的方法的流程圖。
將參考附圖描述本公開內容的實施例。
雖然討論了特定的配置和佈置，但應理解，這可以僅為了說明性目的而完成。相關領域中的技術人員將認識到：在不偏離本公開內容的精神和範圍的情況下，其它配置和佈置可以被使用。對相關領域中的技術人員將顯而易見的是，本公開內容也可以在各種其它應用中被使用。
注意，在本說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的提及指示所描述的實施例可以包括特定特徵、結構或特性，但每個實施例可能不一定包括特定特徵、結構或特性。此外，這樣的短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性 時，不管是否被明確描述，在相關領域中的技術人員的知識內會結合其它實施例來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或複數個”可以用於在單數意義上描述任何特徵、結構或特性或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“該(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，至少部分地根據上下文，術語“基於”可以被理解為不一定意欲傳達排他的一組因素，並且可以替代地再次允許不一定被明確描述的額外因素的存在。
應容易理解，在本公開內容中的“在……上(on)”、“在……上面(above)”和“在……之上(over)”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”，在其之間有中間特徵或層的含義，並且“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”，在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”和諸如此類可以在本文為了描述的容易用於描述一個元件或特徵的與如在附圖中所示的另一的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用中的器件的不同定向或操作。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，並且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加在其上的材料。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層可以在整個底層結構或上覆結構之上延伸，或可以具有比底層結構或上覆結構的範圍小的範圍。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間、或位於所述頂表面和底表面處的任何水準平面對之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或複數個層，和/或可以具有在其上、在其之上和/或在其之下的一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成互連線和/或通孔觸點)和一個或複數個介電質層。
如在本文使用的，術語“名義上/名義上地”指在產品或製程的設計階段期間設置的、針對部件或製程操作的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體器件相關的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如在本文使用的，術語“3D記憶體件”指具有在橫向定向的基底上的儲存單元電晶體的垂直定向的串(在本文被稱為“儲存串”，例如NAND儲存串)的半導體器件，使得儲存串在相對於基底的垂直方向上延伸。如在本文使用的，術語“垂直的/垂直地”意指在名義上垂直於基底的橫向表面。
在3D記憶體件製造中，實現在不同的微影階段製造的結構之間的精確對準和覆蓋(overlay)控制常常是必要的。隨著儲存密度和互連密度繼續增加，較嚴格的對準容限和覆蓋問題變得加劇。例如，由於未對準的觸點造成的短路，在不同層中的觸點的未對準和部分覆蓋可能引起產量損失。
根據本公開內容的各種實施例提供在具有放寬的對準和覆蓋約束的3D記憶體件中的自對準觸點。作為結果，可以防止由於未對準的觸點造成的短路以最小化產量損失。自對準觸點可以應用於在3D記憶體件中的各種互連結構，例如對於通道結構和縫隙結構(例如，起到陣列公共源極“ACS”的作用)的局部觸點(被稱為“C1”)和在正上方的觸點(被稱為“V0”)。
圖1A示出根據本公開內容的一些實施例的具有自對準觸點的示例性3D記憶體件100的橫截面。3D記憶體件100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣體(SOI)、鍺覆絕緣體(GOI)或任何其它適當的材料。在一些實施例中，基底102是變薄的基底(例如，半導體層)，其透過研磨、蝕刻、化學機械拋光(CMP)或其任何組合來變薄。
3D記憶體件100可以是單片3D記憶體件。術語“單片”意指3D記憶體件的部件(例如，周邊器件和儲存陣列器件)在單個基底上形成。對於單片3D記憶體件，由於對周邊器件處理和儲存陣列器件處理的卷積，製造遇到額外的限制。例如，儲存陣列器件(例如，NAND儲存串)的製造由與在同一基底上已經形成或將形成的周邊器件相關聯的熱預算約束。
可選地，3D記憶體件100可以是非單片3D記憶體件的部分，其中部件(例如，周邊器件和儲存陣列器件)可以分別地在不同的基底上形成並然後，例如，以面對面方式被鍵合。在一些實施例中，儲存陣列器件基底(例如，基底102)保持作為鍵合的非單片3D記憶體件的基底，並且周邊器件(例如，包括用於便於3D記憶體件100的操作的任何適當的數位、類比和/或混合訊號周邊電路，例如頁面緩衝器、解碼器和鎖存器；未示出)被翻轉並面向下朝著儲存陣列器件(例如，NAND儲存串)以用於混合鍵合。應理解，在一些實施例中，儲存陣列器件基底(例如，基底102)被翻轉並面向下朝著周邊器件(未示出)以用於混合鍵合，使得在鍵合的非單片3D記憶體件中，儲存陣列器件在周邊器件之上。儲存陣列器件基底(例如，基底102)可以是變薄的基底(其不是鍵合的非單片3D記憶體件的基底)，並且非單片3D記憶體件的後段制程(BEOL)互連可以在變薄的儲存陣列器件基底的背面上形成。
在一些實施例中，3D記憶體件100是NAND快閃記憶體件，其中儲存單元以NAND儲存串的陣列的形式提供，每個所述NAND儲存串在基底102之上垂直地延伸。儲存陣列器件可以包括起到NAND儲存串的陣列的作用的通道結構104的陣列。如圖1所示，通道結構104可以垂直地延伸穿過多個對，每對包括導電層106和介電質層108。交織的導電層106和介電質層108是儲存堆疊層110的部 分。在儲存堆疊層110中的導電層106和介電質層108對的數量(例如，32、64、96或128)確定在3D記憶體件100中的儲存單元的數量。應理解，在一些實施例中，儲存堆疊層110可以具有多疊片(multi-deck)架構(未示出)，其包括堆疊在彼此之上的複數個儲存疊片。在每個儲存疊片中的導電層106和介電質層108對的數量可以是相同的或不同的。
儲存堆疊層110可以包括複數個交織的導電層106和介電質層108。在儲存堆疊層110中的導電層106和介電質層108可以在垂直方向上交替。換句話說，除了在儲存堆疊層110的頂部或底部處的層以外，每個導電層106可以在兩側上被兩個介電質層108鄰接，並且每個介電質層108可以在兩側上被兩個導電層106鄰接。導電層106可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層106可以是圍繞通道結構104的閘極電極(閘極線)，並且可以作為字元線來橫向地延伸。介電質層108可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1所示，通道結構104可以包括填充有半導體層(例如，作為半導體通道112)和複合介電質層(例如，作為儲存膜114)的通道孔。在一些實施例中，半導體通道112包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜114是包括穿隧層、儲存層(也被稱為“電荷捕獲層”)和阻障層的複合層。通道結構104的剩餘空間可以部分地或全部被填充有包括介電質材料(例如氧化矽和/或空氣間隙)的覆蓋(capping)層118。通道結構104可以具有圓柱體形狀(例如立柱形狀)。根據一些實施例，覆蓋層118、半導體通道112、儲存膜114的穿隧層、儲存層和阻障層以這個順序從柱的中心朝著外表面徑向地 佈置。穿隧層可以包括氧化矽、氮化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮化矽、高介電常數(高k)介電質或其任何組合。在一個例子中，儲存膜114可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。
在一些實施例中，通道結構104還包括在通道結構104的下部部分中(例如，在下端處)的半導體插塞120。如在本文使用的，當基底102位於3D記憶體件100的最低平面中時，部件(例如，通道結構104)的“上端”是在y方向上更遠離基底102的一端，以及部件(例如，通道結構104)的“下端”是在y方向上更接近基底102的一端。半導體插塞120可以包括在任何適當的方向上從基底102磊晶地擴展的半導體材料，例如矽。應理解，在一些實施例中，半導體插塞120包括單晶矽(基底102的相同材料)。換句話說，半導體插塞120可以包括與基底102相同的材料的、磊晶地擴展的半導體層。半導體插塞120可以在半導體通道112的下端之下並且與半導體通道112的下端接觸。半導體插塞120可以起到由NAND儲存串的源極選擇閘控制的通道的作用。
在一些實施例中，通道結構104還包括在通道結構104的上部部分中(例如，在上端處)的通道插塞122。通道插塞122可以在半導體通道112的上端之上並且與半導體通道112的上端接觸。通道插塞122可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞122包括填充有導電層(包括例如鎢的金屬材料)的開口。透過在3D記憶體件100的製造期間覆蓋通道結構104的上端，通道插塞122可以起到蝕刻停止層的作用以防止對在通道結構104中填充的介電質的蝕刻。在一些實施例中，通道插塞122可以起到NAND儲存串的汲極的作用。
如圖1所示，3D記憶體件100包括在儲存堆疊層110上的局部接觸層130作為互連結構的部分。局部接觸層130可以包括在儲存堆疊層110上形成的第一介電質層124。在一些實施例中，在沒有任何中間層的情況下，第一介電質層124形成在通道結構104的上端和儲存堆疊層110的頂表面。第一介電質層124可以包括一個或複數個夾層介電質(ILD)層(也被稱為“金屬間介電質(IMD)層”)。局部接觸層130的第一介電質層124可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。在一些實施例中，第一介電質層124的介電質材料包括氧化矽。
如圖1所示，3D記憶體件100還包括在局部接觸層130的第一介電質層124上的蝕刻停止層126。在一些實施例中，在沒有任何中間層的情況下，蝕刻停止層126形成在第一介電質層124的頂表面上。蝕刻停止層126可以包括介電質材料，包括但不限於氮化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。高k介電質可以包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)，僅列舉幾項。在一些實施例中，蝕刻停止層126包括與第一介電質層124的介電質材料不同的介電質材料。例如，蝕刻停止層126的介電質材料包括氮化矽，並且第一介電質層124的介電質材料包括氧化矽。應理解，在一些實施例中，第一介電質層124和蝕刻停止層126可以具有相同的介電質材料。
局部接觸層130可以包括複數個互連(在本文也被稱為“觸點”)，包括橫向互連線和垂直互連通路(通孔)觸點。如在本文使用的，術語“互連”可以廣泛地包括任何適當類型的互連，例如中段制程(MEOL)互連和後段制程(BEOL)互連。在局部接觸層130中的互連在本文被稱為“局部觸點”(也被 稱為“C1”)，其與在儲存堆疊層110中的結構直接接觸。如圖1所示，局部接觸層130包括在通道結構104(例如，通道插塞122)的上端之上並且與通道結構104(例如，通道插塞122)的上端接觸的第一觸點128(例如，針對通道結構104的局部觸點)。在局部接觸層130中的局部觸點(包括第一觸點128)可以包括導電材料，包括但不限於Cu、Al、W、Co、矽化物或其任何組合。在一些實施例中，第一觸點128的導電材料包括鎢。
在局部接觸層130中的局部觸點(包括第一觸點128)被形成為穿過第一介電質層124。也就是說，局部接觸層130可以包括第一介電質層124和穿過其的第一觸點128。如圖1所示，第一觸點128延伸得更遠穿過蝕刻停止層126。也就是說，第一觸點128被形成為穿過第一介電質層124和蝕刻停止層126二者並且與通道結構104的上端接觸。在一些實施例中，第一觸點128的上端與蝕刻停止層126的頂表面齊平。
如圖1所示，3D記憶體件100還包括在蝕刻停止層126上的互連層136作為互連結構的部分。互連層136可以包括在蝕刻停止層126上形成的第二介電質層132。在一些實施例中，在沒有任何中間層的情況下，第二介電質層132形成在蝕刻停止層126的頂表面上。第二介電質層132可以包括一個或複數個ILD層。互連層136的第二介電質層132可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。在一些實施例中，第二介電質層132的介電質材料與第一介電質層124的介電質層相同。例如，第一介電質層124和第二介電質層132的介電質材料包括氧化矽。
在一些實施例中，第二介電質層132的介電質材料不同於蝕刻停止層 126的介電質材料。而且，為了使蝕刻停止層126起作用(即，當蝕刻到達蝕刻停止層126時自動停止對第二介電質層132的蝕刻)，在第二介電質層132的介電質材料和蝕刻停止層126的介電質材料之間的蝕刻選擇性(etch selectivity)不小於大約5：1，例如不小於5：1(例如，5：1、6：1、7：1、8：1、9：1、10：1、11：1、12：1、13：1.14：1、15：1、16：1、17：1、18：1、19：1、20：1、25：1、30：1、40：1、50：1、60：1、70：1、80：1、90：1、100：1、200：1、300：1、400：1、500：1，透過這些值中的任意值透過下端形成界限的任何範圍，或在由這些值中的任兩個值限定的任何範圍中)。在一些實施例中，第二介電質層132的介電質材料包括氧化矽，以及蝕刻停止層的介電質材料包括具有在氮化矽之上的大於50：1的蝕刻選擇性的氮化矽。
由於結構(例如，在蝕刻停止層126上的第二介電質層132)以及蝕刻停止層126和第二介電質層132的材料(例如，具有高蝕刻選擇性的不同介電質材料)，用於形成穿過其的任何觸點的對第二介電質層132的蝕刻被蝕刻停止層126停止。作為結果，互連層136可以包括複數個自對準觸點(SAC，也被稱為“V0”)，其包括至少與第一觸點128的上端接觸的第二觸點134(例如，針對通道結構104的V0通孔觸點)。在互連層136中的觸點(包括第二觸點134)可以包括導電材料，包括但不限於Cu、Al、W、Co、矽化物或其任何組合。在一些實施例中，第二觸點134的導電材料包括鎢。在一些實施例中，第一觸點128的臨界尺寸大於第二觸點134的臨界尺寸。例如，第一觸點128(例如，通孔觸點)的直徑可以大於第二觸點134(例如，通孔觸點)的直徑。作為結果，當第二觸點134與第一觸點128充分對準時，第二觸點134可以完全地落在第一觸點128上，作為通道結構104例如與位元線的電連接的部分。
穿過第二介電質層132形成在互連層136中的觸點，包括第二觸點 134。也就是說，互連層136可以包括第二介電質層132和穿過其的第二觸點134。如圖1所示，第二觸點134被形成為穿過第二介電質層132並且與第一觸點128的上端以及蝕刻層126的頂表面接觸。在一些實施例中，第二觸點134的下端與蝕刻停止層126的頂表面齊平。也就是說，即使第二觸點134由於未對準而不完全落在第一觸點128上(例如，如圖1所示)，第二觸點134的在第一觸點128以外的部分也不能延伸得更遠穿過蝕刻停止層126以在延伸穿過第一介電質層124之後形成例如與在儲存堆疊層110(例如，導電層106)中的部件的短路。作為結果，在第一觸點128和第二觸點134之間的對準裕量和覆蓋控制可以透過具有蝕刻停止層126的SAC方案來放寬。應理解，在一些實施例中，第二觸點134可以與第一觸點128充分對準，使得第二觸點134在不與蝕刻停止層126接觸的情況下完全落在第一觸點128上。
應理解，上面關於圖1所述的具有蝕刻停止層126的SAC方案不限於用於通道結構104的互連結構，並且可以應用於垂直地延伸穿過儲存堆疊層110的互連結構或任何其它適當的結構，例如縫隙結構、貫穿陣列觸點(TAC)等。圖1B示出根據本公開內容的一些實施例的具有自對準觸點的另一示例性3D記憶體件101的橫截面。不同於上面在圖1A中描述的3D記憶體件100，在圖1B中的3D記憶體件101還包括使用具有蝕刻停止層126的SAC方案的具有互連結構的縫隙結構103。應理解，可能在下面沒有重複在3D記憶體件100和101二者中的類似結構(例如，材料、製造製程、功能等)的細節。
如圖1B所示，3D記憶體件101還包括垂直地延伸穿過儲存堆疊層110中的交織的導電層106和介電質層108的縫隙結構103。縫隙結構103還可以橫向地延伸以將儲存堆疊層110分成複數個塊。縫隙結構103可以包括縫隙開口，其 為化學前體的提供通路以形成導電層106。在一些實施例中，縫隙結構103包括源極導電層105，其具有導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，源極導電層105包括在縫隙開口的下部部分中的多晶矽和在縫隙開口的上部部分中的金屬(例如，鎢)。為了將源極導電層105從導電層106電隔離，縫隙結構103還可以包括沿著縫隙開口的側壁並且在鄰接縫隙開口的側壁的回蝕凹部(未示出)中佈置的間隙壁107。也就是說，可以在儲存堆疊層110中的源極導電層105和導電層106之間形成間隙壁107。間隙壁107可以包括一層或多層的介電質材料，例如氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，縫隙結構103的源極導電層105作為3D記憶體件101的源極觸點來工作，並且電連接到NAND儲存串的源極，例如，NAND儲存串的陣列的陣列公共源極(ACS)。在一些實施例中，縫隙結構103還包括在基底102中的下端處的摻雜區109以減小與ACS的電連接的電阻。
如圖1B所示，局部接觸層130還可以包括穿過第一介電質層124並且與縫隙結構103的上端接觸的另一第一觸點111(例如，用於縫隙結構103的局部觸點)。類似於第一觸點128，根據一些實施例，另一第一觸點111被形成為穿過蝕刻停止層126和第一介電質層124二者。另一第一觸點111的上表面可以與蝕刻停止層126的頂表面齊平。互連層136可以包括另一第二觸點113作為具有對如上面詳細描述的另一第一觸點111的放寬的對準裕量和覆蓋控制的另一SAC。另一第二觸點113的下表面可以與蝕刻停止層126的頂表面齊平。應理解，在3D記憶體件100和101中的互連層的數量不被圖1A和1B中的例子限制。可以使用本文公開的SAC方案來形成具有觸點的額外互連層。
圖2A-2F示出根據本公開內容的一些實施例的用於形成具有自對準 觸點的示例性3D記憶體件的製造製程。圖3示出根據本公開內容的一些實施例的用於形成具有自對準觸點的示例性3D記憶體件的方法300的流程圖。在圖2A-2F和圖3中描繪的3D記憶體件的例子包括在圖1A中描繪的3D記憶體件100。圖2A-2F和圖3將一起被描述。應理解，在方法300中所示的步驟不是詳盡的，以及其它步驟也可以在所示步驟中的任何操作之前、之後或之間被執行。此外，步驟中的一些操作可以同時或以與圖3所示的不同的順序被執行。
參考圖3，方法300在步驟302開始，其中在基底上形成垂直地延伸穿過包括交織的導電層和介電質層的儲存堆疊層的結構。根據一些實施例，該結構是通道結構或縫隙結構。該結構可以是矽基底。
參考圖2A，在矽基底202之上形成包括多對導電層206和介電質層208的儲存堆疊層204。在一些實施例中，透過“先閘極”製程來形成儲存堆疊層204，其中，使用一種或多種薄膜沉積製程(包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)來將介電質層208和導電層206交替地沉積在矽基底202上。在一些實施例中，透過“後閘極”製程來形成儲存堆疊層204，其中，使用一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)來將包括介電質層208和犧牲層(未示出)的介電質堆疊(未示出)交替地沉積在矽基底202上。然後可以透過“閘極代替”製程來形成儲存堆疊層204，該製程利用以下步驟來用導電層206代替犧牲層：使用用於移除犧牲層的蝕刻製程和用於將導電層206沉積在其中形成犧牲層的地方的薄膜沉積製程。
如圖2A所示，在矽基底202之上形成垂直地延伸穿過儲存堆疊層204 中的交織的介電質層208和導電層206的通道結構210。應理解，雖然示出通道結構210，但垂直地延伸穿過儲存堆疊層204的任何其它適當的結構(包括縫隙結構(例如，圖1B中的縫隙結構103))也可以是可以應用的，雖然在本文沒有描述如在本領域中已知的用於形成那些結構的詳細製造製程。為了形成通道結構210，使用濕蝕刻和/或乾蝕刻(例如深離子反應蝕刻(DRIE))穿過儲存堆疊層204(或介電質堆疊)來首先蝕刻通道孔。在一些實施例中，通道結構210的通道孔延伸得更遠穿過矽基底202的頂部部分。如圖2A所示，可以透過用在任何適當的方向上從矽基底202(例如，從底表面和/或側表面)磊晶地擴展的單晶矽來填充通道孔的下部部分，來形成半導體插塞218。用於使半導體插塞218磊晶地擴展的製造製程可以包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或其任何組合。
如圖2A所示，儲存膜212(包括阻障層、儲存層和穿隧層)和半導體通道214被形成為沿著通道結構210的通道孔的側壁並且在半導體插塞218之上。在一些實施例中，儲存膜212首先沿著通道孔的側壁並且在半導體插塞218之上進行沉積，並且半導體通道214然後沉積在儲存膜212之上。阻障層、儲存層和穿隧層可以隨後使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)，以這個順序被沉積，以形成儲存膜212。然後可以透過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)將多晶矽沉積在穿隧層上，來形成半導體通道214。半導體通道214可以使用例如SONO衝壓製程來與半導體插塞218接觸。在一些實施例中，半導體通道214沉積在通道孔中而不完全填充通道孔。如圖2A所示，覆蓋層216(例如氧化矽層)形成在通道孔中，以使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)完全或部分地填 充通道孔的剩餘空間。
如圖2A所示，通道插塞220形成在通道結構210的通道孔的上部部分中。然後可以透過對在通道孔的上部部分中的儲存膜212、半導體通道214和覆蓋層216的部分進行濕蝕刻和/或乾蝕刻，在通道孔的上部部分中形成凹部。然後可以透過經由一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)將半導體材料(例如多晶矽和/或金屬(例如鎢))沉積到凹部中，來形成通道插塞220。通道結構210由此被形成為穿過儲存堆疊層204(或介電質堆疊)。
方法300繼續進行到步驟304，如圖3所示，其中在儲存堆疊層上形成第一介電質層。在一些實施例中，第一介電質層包括氧化矽。如圖2A所示，第一介電質層222形成在儲存堆疊層204(或介電質堆疊)上。可以透過使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將介電質材料(例如氧化矽)沉積在通道結構210的上端和儲存堆疊層204(或介電質堆疊)的頂表面上，來形成第一介電質層222。
方法300繼續進行到步驟306，如圖3所示，其中在第一介電質層上形成蝕刻停止層。蝕刻停止層可以包括介電質材料，包括氮化矽、氮氧化矽或高k介電質中的至少一種。在一些實施例中，介電質材料包括氮化矽。如圖2A所示，蝕刻停止層224形成在第一介電質層222上。可以透過使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將介電質材料(例如氮化矽)沉積在第一介電質層222的頂表面上，來形成蝕刻停止層224。
方法300繼續進行到步驟308，如圖3所示，其中第一觸點被形成為穿過蝕刻停止層和第一介電質層並且與該結構的上端接觸。在一些實施例中，為了形成第一觸點，第一觸點開口被蝕刻穿過蝕刻停止層和第一介電質層，直到被該結構停止為止，並且第一觸點開口填充有導電材料以形成第一觸點。在一些實施例中，導電材料包括金屬材料，例如鎢。在一些實施例中，第一觸點的上端與蝕刻停止層的頂表面齊平。
如圖2A所示，蝕刻遮罩226在具有與通道結構210對準的蝕刻開口228的蝕刻停止層224上被圖案化。蝕刻開口228可以暴露出蝕刻停止層224的稍後將被移除的部分。可以透過首先使用旋塗塗覆光阻(photoresist)層、接著是微影法和光阻顯影(photoresist development)製程以形成與通道結構210對準的蝕刻開口228，來圖案化蝕刻遮罩226。在一些實施例中，作為蝕刻遮罩226的部分，硬遮罩在光阻層之下使用濕蝕刻和/或乾蝕刻製程被圖案化。
如圖2B所示，使用一種或多種濕蝕刻和/或乾蝕刻製程(例如RIE)，第一觸點開口230被蝕刻穿過蝕刻停止層224和第一介電質層222，直到被通道結構210(即，通道插塞220)的上端停止為止。由於蝕刻停止層224和第一介電質層222的其它區域被蝕刻遮罩226覆蓋，可以從蝕刻遮罩226的蝕刻開口228(在圖2A中示出)蝕刻出第一觸點開口230。作為結果，第一觸點開口230可以暴露出通道結構210的上端。
如圖2C所示，第一觸點232被形成為穿過蝕刻停止層224和第一介電質層222並且與通道結構210(即，通道插塞220)的上端接觸。在一些實施例中，為了形成第一觸點232，可以使用一種或多種薄膜沉積製程(例如CVD、PVD、 ALD、電鍍、無電鍍或其任何組合)來用導電材料(例如金屬材料(例如，鎢))填充第一觸點開口230(在圖2B中示出)。可以執行CMP製程以移除過多的導電材料並且平面化蝕刻停止層224的頂表面。
方法300繼續進行到步驟310，如圖3所示，其中在蝕刻停止層上形成第二介電質層。在一些實施例中，第二介電質層包括與蝕刻停止層的介電質材料不同的介電質材料。在一些實施例中，在第二介電質層的介電質材料和蝕刻停止層的介電質層之間的蝕刻選擇性不小於大約5：1。例如，第二介電質層的介電質材料可以包括氧化矽。
如圖2D所示，在蝕刻停止層224上形成第二介電質層234。可以透過使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將介電質材料(例如氧化矽)沉積在蝕刻停止層224的頂表面上，來形成第二介電質層234。
方法300繼續進行到步驟312，如圖3所示，其中第二觸點被形成為穿過第二介電質層並且至少與第一觸點的上端接觸。在一些實施例中，為了形成第一觸點，第二觸點開口被蝕刻穿過第二介電質層，直到被第一觸點和蝕刻停止層停止為止，並且第二觸點開口填充有導電材料，以形成與第一觸點的上端和蝕刻停止層接觸的第二觸點。在一些實施例中，導電材料包括金屬材料，例如鎢。在一些實施例中，第二觸點的下端與蝕刻停止層的頂表面齊平。在一些實施例中，第一觸點的臨界尺寸大於第二觸點的臨界尺寸。
如圖2D所示，蝕刻遮罩236被圖案化在具有與第一觸點232對準的蝕 刻開口238的第二介電質層234上。蝕刻開口238可以暴露出稍後將被移除的第二介電質層234的部分。可以透過首先使用旋塗塗覆光阻層、接著是微影法和光阻顯影製程以形成與第一觸點232對準的蝕刻開口238，來圖案化蝕刻遮罩236。在一些實施例中，作為蝕刻遮罩236的部分，硬遮罩在光阻層之下使用濕蝕刻和/或乾蝕刻製程被圖案化。應理解，蝕刻開口238可能不與第一觸點232充分對準，例如，僅與第一觸點232部分地重疊。
如圖2E所示，使用一種或多種濕蝕刻和/或乾蝕刻製程(例如RIE)，第二觸點開口240被蝕刻穿過第二介電質層234，直到被第一觸點232的上端停止為止。由於第二介電質層234的其它區域被蝕刻遮罩236覆蓋，所以可以從蝕刻遮罩236的蝕刻開口238(在圖2D中示出)蝕刻出第二觸點開口240。作為結果，第二觸點開口240可以暴露出第一觸點232的上端。應理解，在蝕刻開口238不與第一觸點232充分對準(例如，僅與第一觸點232部分地重疊)的情況下，第二觸點開口240被蝕刻穿過第二介電質層234，直到由於在第二介電質層234和蝕刻停止層224的介電質材料(例如，氧化矽和氮化矽)之間的高蝕刻選擇性(例如，不小於大約5：1)而被第一觸點232的上端以及蝕刻停止層224停止為止。也就是說，即使在蝕刻開口238在一些情況下不與第一觸點232充分對準時，蝕刻停止層224也可以防止對第二介電質層234的蝕刻在下面進行得更遠，導致在將導電材料沉積到第二觸點開口240中之後引起任何短路，這在形成蝕刻開口238和第二觸點開口240時放寬了對準裕量。
如圖2F所示，第二觸點242被形成為穿過第二介電質層234並且與第一觸點232的上端接觸。在一些實施例中，為了形成第二觸點242，可以使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合) 來用導電材料(例如金屬材料(例如，鎢))填充第二觸點開口240(在圖2E中示出)。在一些實施例中，第一觸點232的臨界尺寸大於第二觸點242的臨界尺寸。例如，第一觸點232(例如，通孔觸點)的直徑可以大於第二觸點242(例如，通孔觸點)的直徑。應理解，在一些實施例中，第二觸點242可以與第一觸點232充分對準，使得第二觸點242可以完全落在第一觸點232上而不與蝕刻停止層224接觸。進一步理解，即使第二觸點242與第一觸點232不充分對準，第二觸點242也可以落在第一觸點232和蝕刻停止層224上而不造成與在蝕刻停止層224之下的結構的任何接觸以引起短路。
根據本公開內容的一個方面，3D記憶體件包括：基底；包括在基底之上交織的導電層和介電質層的儲存堆疊層；垂直地延伸穿過儲存堆疊層的結構；在儲存堆疊層上的第一介電質層；在第一介電質層上的蝕刻停止層；在蝕刻停止層上的第二介電質層；穿過蝕刻停止層和第一介電質層並且與結構的上端接觸的第一觸點；以及穿過第二介電質層並且至少與第一觸點的上端接觸的第二觸點。
在一些實施例中，第二觸點與第一觸點的上端以及蝕刻停止層接觸。
在一些實施例中，第二介電質層包括第一介電質材料，以及蝕刻停止層包括不同於第一介電質材料的第二介電質材料。在一些實施例中，在第一介電質材料和第二介電質材料之間的蝕刻選擇性不小於大約5：1。在一些實施例中，第一介電質材料包括氧化矽。在一些實施例中，第二介電質材料包括以下各項中的至少一項：氮化矽、氮氧化矽或高k介電質。
在一些實施例中，結構是通道結構或縫隙結構。
在一些實施例中，第一觸點的臨界尺寸大於第二觸點的臨界尺寸。
在一些實施例中，第一觸點的上端與蝕刻停止層的頂表面齊平。在一些實施例中，第二觸點的下端與蝕刻停止層的頂表面齊平。
根據本公開內容的另一方面，公開了用於形成3D記憶體件的方法。形成垂直地延伸穿過儲存堆疊層的結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層。在儲存堆疊層上形成第一介電質層。在第一介電質層上形成蝕刻停止層。形成穿過蝕刻停止層和第一介電質層並且與結構的上端接觸的第一觸點。在蝕刻停止層上形成第二介電質層。形成穿過第二介電質層並且至少與第一觸點的上端接觸的第二觸點。
在一些實施例中，為了形成第二觸點，將第二觸點開口蝕刻穿過第二介電質層，直到被第一觸點和蝕刻停止層停止為止，以及用導電材料填充第二觸點開口，以形成與第一觸點的上端和蝕刻停止層接觸的第二觸點。
在一些實施例中，為了形成第一觸點，將第一觸點開口蝕刻穿過蝕刻停止層和第一介電質層，直到被結構停止為止，以及用導電材料填充第一觸點開口以形成第一觸點。
在一些實施例中，第二介電質層包括第一介電質材料，以及蝕刻停止層包括不同於第一介電質材料的第二介電質材料。在一些實施例中，在第一 介電質材料和第二介電質材料之間的蝕刻選擇性不小於大約5：1。在一些實施例中，第一介電質材料包括氧化矽。在一些實施例中，第二介電質材料包括以下各項中的至少一項：氮化矽、氮氧化矽或高k介電質。
在一些實施例中，第一觸點的臨界尺寸大於第二觸點的臨界尺寸。
在一些實施例中，第一觸點的上端與蝕刻停止層的頂表面齊平。在一些實施例中，第二觸點的下端與蝕刻停止層的頂表面齊平。
根據本公開內容的另一方面，公開了用於形成3D記憶體件的方法。形成垂直地延伸穿過儲存堆疊層的通道結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層。將第一氧化矽層沉積在儲存堆疊層上。將氮化矽層沉積在第一氧化矽層上。將第一觸點開口蝕刻穿過氮化矽層和第一氧化矽層，直到被通道結構的上端停止為止。用金屬材料填充第一觸點開口，以形成與通道結構的上端接觸的第一觸點。將第二氧化矽層沉積在氮化矽層上。將第二觸點開口蝕刻穿過第二氧化矽層，直到被第一觸點的上端和氮化矽層停止為止。用金屬材料填充第二觸點開口，以形成與第一觸點的上端和氮化矽層接觸的第二觸點。
在一些實施例中，金屬材料包括鎢。
在一些實施例中，第一觸點的臨界尺寸大於第二觸點的臨界尺寸。
在一些實施例中，第一觸點的上端與蝕刻停止層的頂表面齊平。在 一些實施例中，第二觸點的下端與氮化矽層的頂表面齊平。
特定實施例的前述描述將這樣揭露其他人可以透過將在本領域的技能範圍內的知識應用於各種應用(例如特定的實施例)，來容易修改和/或適應的本公開內容的一般性質，而沒有過度的實驗、不偏離本公開內容的一般概念。因此，基於在本文提出的教導和指導，這樣的適應和修改旨在在所公開的實施例的等效形式的含義和範圍內。應理解，本文的短語或術語是為了描述而不是限制的目的，使得本說明書的術語或短語應由技術人員按照教導和指導來解釋。
上面借助於用於說明特定功能的實現方式及其關係的功能構建塊，描述了本公開內容的實施例。在本文為了描述的方便，這些功能構建塊的邊界已經被任意限定。可以定義替代的邊界，只要特定功能及其關係被適當地執行。
發明內容和摘要部分可以闡述如發明人所設想的本公開內容的一個或複數個但不是全部示例性實施例，並且因此不旨在以任何方式限制本發明和所附申請專利範圍。
本公開內容的廣度和範圍不應由上述示例性實施例中的任何實施例限制，而應僅根據所附申請專利範圍及其等同物來定義。
100:3D記憶體件
102:基底
104:通道結構
106:導電層
108:介電質層
110:儲存堆疊層
112:半導體通道
114:儲存膜
118:覆蓋層
120:半導體插塞
122:通道插塞
124:第一介電質層
126:蝕刻停止層
128:第一觸點
130:局部接觸層
132:第二介電質層
134:第二觸點
136:互連層
X、Y:軸

Claims (18)

  1. 一種三維(3D)記憶體件，包括：基底；包括在所述基底之上交織的導電層和介電質層的儲存堆疊層；垂直地延伸穿過所述儲存堆疊層的結構；在所述儲存堆疊層上的第一介電質層；在所述第一介電質層上的蝕刻停止層；在所述蝕刻停止層上的第二介電質層；穿過所述蝕刻停止層和所述第一介電質層並且與所述結構的上端接觸的第一觸點；以及穿過所述第二介電質層並且至少與所述第一觸點的上端接觸的第二觸點，其中所述第一觸點的臨界尺寸大於所述第二觸點的臨界尺寸。
  2. 如請求項1所述的3D記憶體件，其中，所述第二觸點與所述第一觸點的所述上端以及所述蝕刻停止層接觸。
  3. 如請求項1所述的3D記憶體件，其中，所述第二介電質層包括第一介電質材料，以及所述蝕刻停止層包括不同於所述第一介電質材料的第二介電質材料。
  4. 如請求項3所述的3D記憶體件，其中，在所述第一介電質材料和所述第二介電質材料之間的蝕刻選擇性不小於5：1。
  5. 如請求項3所述的3D記憶體件，其中，所述第一介電質材料包括氧化 矽。
  6. 如請求項3所述的3D記憶體件，其中，所述第二介電質材料包括以下各項中的至少一項：氮化矽、氮氧化矽或高介電質常數(高k)介電質。
  7. 如請求項1所述的3D記憶體件，其中，所述結構是通道結構或縫隙結構。
  8. 如請求項1所述的3D記憶體件，其中，所述第一觸點的所述上端與所述蝕刻停止層的頂表面齊平。
  9. 如請求項8所述的3D記憶體件，其中，所述第二觸點的下端與所述蝕刻停止層的所述頂表面齊平。
  10. 一種用於形成三維(3D)記憶體件的方法，包括：形成垂直地延伸穿過儲存堆疊層的結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層；在所述儲存堆疊層上形成第一介電質層；在所述第一介電質層上形成蝕刻停止層；形成穿過所述蝕刻停止層和所述第一介電質層並且與所述結構的上端接觸的第一觸點；在所述蝕刻停止層上形成第二介電質層；以及形成穿過所述第二介電質層並且至少與所述第一觸點的上端接觸的第二觸點， 其中所述第一觸點的臨界尺寸大於所述第二觸點的臨界尺寸。
  11. 如請求項10所述的方法，其中，形成所述第二觸點包括：將第二觸點開口蝕刻穿過所述第二介電質層，直到被所述第一觸點和所述蝕刻停止層停止為止；以及用導電材料填充所述第二觸點開口，以形成與所述第一觸點的所述上端和所述蝕刻停止層接觸的所述第二觸點。
  12. 如請求項10所述的方法，其中，形成所述第一觸點包括：將第一觸點開口蝕刻穿過所述蝕刻停止層和所述第一介電質層，直到被所述結構停止為止；以及用導電材料填充所述第一觸點開口以形成所述第一觸點。
  13. 如請求項10所述的方法，其中，所述第二介電質層包括第一介電質材料，以及所述蝕刻停止層包括不同於所述第一介電質材料的第二介電質材料。
  14. 如請求項13所述的方法，其中，在所述第一介電質材料和所述第二介電質材料之間的蝕刻選擇性不小於5：1。
  15. 如請求項13所述的方法，其中，所述第一介電質材料包括氧化矽。
  16. 如請求項13所述的方法，其中，所述第二介電質材料包括以下各項中的至少一項：氮化矽、氮氧化矽或高介電質常數(高k)介電質。
  17. 如請求項10所述的方法，其中，所述第一觸點的所述上端與所述蝕刻停止層的頂表面齊平。
  18. 一種用於形成三維(3D)記憶體件的方法，包括：形成垂直地延伸穿過儲存堆疊層的通道結構，所述儲存堆疊層包括在基底之上交織的導電層和介電質層；將第一氧化矽層沉積在所述儲存堆疊層上；將氮化矽層沉積在所述第一氧化矽層上；將第一觸點開口蝕刻穿過所述氮化矽層和所述第一氧化矽層，直到被所述通道結構的上端停止為止；用金屬材料填充所述第一觸點開口，以形成與所述通道結構的所述上端接觸的第一觸點；將第二氧化矽層沉積在所述氮化矽層上；將第二觸點開口蝕刻穿過所述第二氧化矽層，直到被所述第一觸點的上端和所述氮化矽層停止為止；以及用所述金屬材料填充所述第二觸點開口，以形成與所述第一觸點的所述上端和所述氮化矽層接觸的第二觸點。
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