CN111755455A - 在三维存储器件中的自对准触点和用于形成该自对准触点的方法 - Google Patents

在三维存储器件中的自对准触点和用于形成该自对准触点的方法 Download PDF

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Abstract

公开了3D存储器件的实施例和用于形成所述3D存储器件的方法。在例子中，3D存储器件包括：衬底、包括在衬底之上交织的导电层和电介质层的存储堆叠层、垂直地延伸穿过存储堆叠层的结构、在存储堆叠层上的第一电介质层、在第一电介质层上的刻蚀停止层、在刻蚀停止层上的第二电介质层、穿过刻蚀停止层和第一电介质层并且与该结构的上端接触的第一触点、以及穿过第二电介质层并且至少与第一触点的上端接触的第二触点。

Description

在三维存储器件中的自对准触点和用于形成该自对准触点的 方法
本申请是申请日为2019年07月16日，题为“在三维存储器件中的自对准触点和用于形成该自对准触点的方法”，申请号为201980001366.1的专利申请的分案申请。
背景技术
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储单元按比例缩放到较小的尺寸。然而，当存储单元的特征尺寸接近下限时，平面工艺和制造技术变得有挑战性和昂贵。作为结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决在平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
在本文公开了3D存储器件的实施例和用于形成所述3D存储器件的方法。
在一个例子中，3D存储器件包括：衬底；包括在衬底之上交织的导电层和电介质层的存储堆叠层；垂直地延伸穿过存储堆叠层的结构；在存储堆叠层上的第一电介质层；在第一电介质层上的刻蚀停止层；在刻蚀停止层上的第二电介质层；穿过刻蚀停止层和第一电介质层并且与结构的上端接触的第一触点；以及穿过第二电介质层并且至少与第一触点的上端接触的第二触点。
在另一例子中，公开了用于形成3D存储器件的方法。形成垂直地延伸穿过存储堆叠层的结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层。在存储堆叠层上形成第一电介质层。在第一电介质层上形成刻蚀停止层。第一触点被形成为穿过刻蚀停止层和第一电介质层并且与结构的上端接触。在刻蚀停止层上形成第二电介质层。第二触点被形成为穿过第二电介质层并且至少与第一触点的上端接触。
在另一例子中，公开了用于形成3D存储器件的方法。形成垂直地延伸穿过存储堆叠层的沟道结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层。将第一氧化硅层沉积在存储堆叠层上。将氮化硅层沉积在第一氧化硅层上。将第一触点开口刻蚀穿过氮化硅层和第一氧化硅层，直到被沟道结构的上端停止为止。用金属材料填充第一触点开口，以形成与沟道结构的上端接触的第一触点。将第二氧化硅层沉积在氮化硅层上。将第二触点开口刻蚀穿过第二氧化硅层，直到被第一触点的上端和氮化硅层停止为止。用金属材料填充第二触点开口，以形成与第一触点的上端和氮化硅层接触的第二触点。
附图说明
被合并在本文中并且形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起进一步用来解释本公开内容的原理以及使相关领域中的技术人员能够制造并使用本公开内容。
图1A示出根据本公开内容的一些实施例的具有自对准触点的示例性3D存储器件的横截面。
图1B示出根据本公开内容的一些实施例的具有自对准触点的另一示例性3D存储器件的横截面。
图2A-2F示出根据本公开内容的一些实施例的用于形成具有自对准触点的示例性3D存储器件的制造工艺。
图3示出根据本公开内容的一些实施例的用于形成具有自对准触点的示例性3D存储器件的方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施例
虽然讨论了特定的配置和布置，但应理解，这可以仅为了说明性目的而完成。相关领域中的技术人员将认识到：在不偏离本公开内容的精神和范围的情况下，其它配置和布置可以被使用。对相关领域中的技术人员将显而易见的是，本公开内容也可以在各种其它应用中被使用。
注意，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但每个实施例可能不一定包括特定特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，不管是否被明确描述，在相关领域中的技术人员的知识内会结合其它实施例来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“该(the)”再次可以被理解为传达单数用法或传达复数用法。此外，至少部分地根据上下文，术语“基于”可以被理解为不一定意欲传达排他的一组因素，并且可以替代地再次允许不一定被明确描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上(on)”、“在……上面(above)”和“在……之上(over)”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”，在其之间有中间特征或层的含义，并且“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，而且还可以包括其“在某物上面”或“在某物之上”，在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”和诸如此类可以在本文为了描述的容易用于描述一个元件或特征的与如在附图中所示的另一的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用中的器件的不同定向或操作。装置可以以另外方式被定向(旋转90度或在其它定向处)，并且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加在其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种半导体材料，例如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层结构或上覆结构之上延伸，或可以具有比底层结构或上覆结构的范围小的范围。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间、或位于所述顶表面和底表面处的任何水平平面对之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的、针对部件或工艺操作的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器件”指具有在横向定向的衬底上的存储单元晶体管的垂直定向的串(在本文被称为“存储串”，例如NAND存储串)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直的/垂直地”意指在名义上垂直于衬底的横向表面。
在3D存储器件制造中，实现在不同的光刻阶段制造的结构之间的精确对准和覆盖(overlay)控制常常是必要的。随着存储密度和互连密度继续增加，较严格的对准容限和覆盖问题变得加剧。例如，由于未对准的触点造成的短路，在不同层中的触点的未对准和部分覆盖可能引起产量损失。
根据本公开内容的各种实施例提供在具有放宽的对准和覆盖约束的3D存储器件中的自对准触点。作为结果，可以防止由于未对准的触点造成的短路以最小化产量损失。自对准触点可以应用于在3D存储器件中的各种互连结构，例如对于沟道结构和缝隙结构(例如，起到阵列公共源极“ACS”的作用)的局部触点(被称为“C1”)和在正上方的触点(被称为“V0”)。
图1A示出根据本公开内容的一些实施例的具有自对准触点的示例性3D存储器件100的横截面。3D存储器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)或任何其它适当的材料。在一些实施例中，衬底102是变薄的衬底(例如，半导体层)，其通过研磨、刻蚀、化学机械抛光(CMP)或其任何组合来变薄。
3D存储器件100可以是单片3D存储器件。术语“单片”意指3D存储器件的部件(例如，外围器件和存储阵列器件)在单个衬底上形成。对于单片3D存储器件，由于对外围器件处理和存储阵列器件处理的卷积，制造遇到额外的限制。例如，存储阵列器件(例如，NAND存储串)的制造由与在同一衬底上已经形成或将形成的外围器件相关联的热预算约束。
可选地，3D存储器件100可以是非单片3D存储器件的部分，其中部件(例如，外围器件和存储阵列器件)可以分别地在不同的衬底上形成并然后，例如，以面对面方式被键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持作为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于便于3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，例如页面缓冲器、解码器和锁存器；未示出)被翻转并面向下朝着存储阵列器件(例如，NAND存储串)以用于混合键合。应理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被翻转并面向下朝着外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底102)可以是变薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段制程(BEOL)互连可以在变薄的存储阵列器件衬底的背面上形成。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中存储单元以NAND存储串的阵列的形式提供，每个所述NAND存储串在衬底102之上垂直地延伸。存储阵列器件可以包括起到NAND存储串的阵列的作用的沟道结构104的阵列。如图1所示，沟道结构104可以垂直地延伸穿过多个对，每对包括导电层106和电介质层108。交织的导电层106和电介质层108是存储堆叠层110的部分。在存储堆叠层110中的导电层106和电介质层108对的数量(例如，32、64、96或128)确定在3D存储器件100中的存储单元的数量。应理解，在一些实施例中，存储堆叠层110可以具有多叠片(multi-deck)架构(未示出)，其包括堆叠在彼此之上的多个存储叠片。在每个存储叠片中的导电层106和电介质层108对的数量可以是相同的或不同的。
存储堆叠层110可以包括多个交织的导电层106和电介质层108。在存储堆叠层110中的导电层106和电介质层108可以在垂直方向上交替。换句话说，除了在存储堆叠层110的顶部或底部处的层以外，每个导电层106可以在两侧上被两个电介质层108邻接，并且每个电介质层108可以在两侧上被两个导电层108邻接。导电层106可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层106可以是围绕沟道结构104的栅极电极(栅极线)，并且可以作为字线来横向地延伸。电介质108可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1所示，沟道结构104可以包括填充有半导体层(例如，作为半导体沟道112)和复合电介质层(例如，作为存储膜114)的沟道孔。在一些实施例中，半导体沟道112包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜114是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构104的剩余空间可以部分地或全部被填充有包括电介质材料(例如氧化硅和/或空气间隙)的覆盖(capping)层118。沟道结构104可以具有圆柱体形状(例如立柱形状)。根据一些实施例，覆盖层118、半导体沟道112、存储膜114的隧穿层、存储层和阻挡层以这个顺序从柱的中心朝着外表面径向地布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。在一个例子中，存储膜114可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构104还包括在沟道结构104的下部部分中(例如，在下端处)的半导体插塞120。如在本文使用的，当衬底102位于3D存储器件100的最低平面中时，部件(例如，沟道结构104)的“上端”是在y方向上更远离衬底102的一端，以及部件(例如，沟道结构104)的“下端”是在y方向上更接近衬底102的一端。半导体插塞120可以包括在任何适当的方向上从衬底102外延地扩展的半导体材料，例如硅。应理解，在一些实施例中，半导体插塞120包括单晶硅(衬底102的相同材料)。换句话说，半导体插塞120可以包括与衬底102相同的材料的、外延地扩展的半导体层。半导体插塞120可以在半导体沟道112的下端之下并且与半导体沟道112的下端接触。半导体插塞120可以起到由NAND存储串的源极选择栅控制的沟道的作用。
在一些实施例中，沟道结构104还包括在沟道结构104的上部部分中(例如，在上端处)的沟道插塞122。沟道插塞122可以在半导体沟道112的上端之上并且与半导体沟道112的上端接触。沟道插塞122可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞122包括填充有导电层(包括例如钨的金属材料)的开口。通过在3D存储器件100的制造期间覆盖沟道结构104的上端，沟道插塞122可以起到刻蚀停止层的作用以防止对在沟道结构104中填充的电介质的刻蚀。在一些实施例中，沟道插塞122可以起到NAND存储串的漏极的作用。
如图1所示，3D存储器件100包括在存储堆叠层110上的局部接触层130作为互连结构的部分。局部接触层130可以包括在存储堆叠层110上形成的第一电介质层124。在一些实施例中，在没有任何中间层的情况下，第一电介质层124形成在沟道结构104的上端和存储堆叠层110的顶表面。第一电介质层124可以包括一个或多个夹层电介质(ILD)层(也被称为“金属间电介质(IMD)层”)。局部接触层130的第一电介质层124可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施例中，第一电介质层124的电介质材料包括氧化硅。
如图1所示，3D存储器件100还包括在局部接触层130的第一电介质层124上的刻蚀停止层126。在一些实施例中，在没有任何中间层的情况下，刻蚀停止层126形成在第一电介质层124的顶表面上。刻蚀停止层126可以包括电介质材料，包括但不限于氮化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。高k电介质可以包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)，仅列举几项。在一些实施例中，刻蚀停止层126包括与第一电介质层124的电介质材料不同的电介质材料。例如，刻蚀停止层126的电介质材料包括氮化硅，并且第一电介质层124的电介质材料包括氧化硅。应理解，在一些实施例中，第一电介质层124和刻蚀停止层126可以具有相同的电介质材料。
局部接触层130可以包括多个互连(在本文也被称为“触点”)，包括横向互连线和垂直互连通路(通孔)触点。如在本文使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。在局部接触层130中的互连在本文被称为“局部触点”(也被称为“C1”)，其与在存储堆叠层110中的结构直接接触。如图1所示，局部接触层130包括在沟道结构104(例如，沟道插塞122)的上端之上并且与沟道结构104(例如，沟道插塞122)的上端接触的第一触点128(例如，针对沟道结构104的局部触点)。在局部接触层130中的局部触点(包括第一触点128)可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一些实施例中，第一触点128的导电材料包括钨。
在局部接触层130中的局部触点(包括第一触点128)被形成为穿过第一电介质层124。也就是说，局部接触层130可以包括第一电介质层124和穿过其的第一触点128。如图1所示，第一触点128延伸得更远穿过刻蚀停止层126。也就是说，第一触点128被形成为穿过第一电介质层124和刻蚀停止层126二者并且与沟道结构104的上端接触。在一些实施例中，第一触点128的上端与刻蚀停止层126的顶表面齐平。
如图1所示，3D存储器件100还包括在刻蚀停止层126上的互连层136作为互连结构的部分。互连层136可以包括在刻蚀停止层126上形成的第二电介质层132。在一些实施例中，在没有任何中间层的情况下，第二电介质层132形成在刻蚀停止层126的顶表面上。第二电介质层132可以包括一个或多个ILD层。互连层136的第二电介质层132可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，第二电介质层132的电介质材料与第一电介质层124的电介质层相同。例如，第一电介质层124和第二电介质层132的电介质材料包括氧化硅。
在一些实施例中，第二电介质层132的电介质材料不同于刻蚀停止层126的电介质材料。而且，为了使刻蚀停止层126起作用(即，当刻蚀到达刻蚀停止层126时自动停止对第二电介质层132的刻蚀)，在第二电介质层132的电介质材料和刻蚀停止层126的电介质材料之间的刻蚀选择性(etch selectivity)不小于大约5:1，例如不小于5:1(例如，5:1、6:1、7:1、8:1、9:1、10:1、11:1、12:1、13:1.14:1、15:1、16:1、17:1、18:1、19:1、20:1、25:1、30:1、40:1、50:1、60:1、70:1、80:1、90:1、100:1、200:1、300:1、400:1、500:1，通过这些值中的任意值通过下端形成界限的任何范围，或在由这些值中的任两个值限定的任何范围中)。在一些实施例中，第二电介质层132的电介质材料包括氧化硅，以及刻蚀停止层的电介质材料包括具有在氮化硅之上的大于50:1的刻蚀选择性的氮化硅。
由于结构(例如，在刻蚀停止层126上的第二电介质层132)以及刻蚀停止层126和第二电介质层132的材料(例如，具有高刻蚀选择性的不同电介质材料)，用于形成穿过其的任何触点的对第二电介质层132的刻蚀被刻蚀停止层126停止。作为结果，互连层136可以包括多个自对准触点(SAC，也被称为“V0”)，其包括至少与第一触点128的上端接触的第二触点134(例如，针对沟道结构104的V0通孔触点)。在互连层136中的触点(包括第二触点134)可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一些实施例中，第二触点134的导电材料包括钨。在一些实施例中，第一触点138的临界尺寸大于第二触点134的临界尺寸。例如，第一触点128(例如，通孔触点)的直径可以大于第二触点134(例如，通孔触点)的直径。作为结果，当第二触点134与第一触点128充分对准时，第二触点134可以完全地落在第一触点128上，作为沟道结构104例如与位线的电连接的部分。
穿过第二电介质层132形成在互连层136中的触点，包括第二触点134。也就是说，互连层136可以包括第二电介质层132和穿过其的第二触点134。如图1所示，第二触点134被形成为穿过第二电介质层132并且与第一触点128的上端以及刻蚀层126的顶表面接触。在一些实施例中，第二触点134的下端与刻蚀停止层126的顶表面齐平。也就是说，即使第二触点134由于未对准而不完全落在第一触点128上(例如，如图1所示)，第二触点134的在第一触点128以外的部分也不能延伸得更远穿过刻蚀停止层126以在延伸穿过第一电介质层124之后形成例如与在存储堆叠层110(例如，导电层106)中的部件的短路。作为结果，在第一触点128和第二触点134之间的对准裕量和覆盖控制可以通过具有刻蚀停止层126的SAC方案来放宽。应理解，在一些实施例中，第二触点134可以与第一触点128充分对准，使得第二触点134在不与刻蚀停止层126接触的情况下完全落在第一触点128上。
应理解，上面关于图1所述的具有刻蚀停止层126的SAC方案不限于用于沟道结构104的互连结构，并且可以应用于垂直地延伸穿过存储堆叠层110的互连结构或任何其它适当的结构，例如缝隙结构、贯穿阵列触点(TAC)等。图1B示出根据本公开内容的一些实施例的具有自对准触点的另一示例性3D存储器件101的横截面。不同于上面在图1A中描述的3D存储器件100，在图1B中的3D存储器件101还包括使用具有刻蚀停止层126的SAC方案的具有互连结构的缝隙结构103。应理解，可能在下面没有重复在3D存储器件100和101二者中的类似结构(例如，材料、制造工艺、功能等)的细节。
如图1B所示，3D存储器件101还包括垂直地延伸穿过存储堆叠层110中的交织的导电层106和电介质层108的缝隙结构103。缝隙结构103还可以横向地延伸以将存储堆叠层110分成多个块。缝隙结构103可以包括缝隙开口，其为化学前体的提供通路以形成导电层106。在一些实施例中，缝隙结构103包括源极导电层105，其具有导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，源极导电层105包括在缝隙开口的下部部分中的多晶硅和在缝隙开口的上部部分中的金属(例如，钨)。为了将源极导电层105从导电层106电隔离，缝隙结构103还可以包括沿着缝隙开口的侧壁并且在邻接缝隙开口的侧壁的回蚀凹部(未示出)中布置的间隙壁107。也就是说，可以在存储堆叠层110中的源极导电层105和导电层106之间形成间隙壁107。间隙壁107可以包括一层或多层的电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，缝隙结构103的源极导电层105作为3D存储器件101的源极触点来工作，并且电连接到NAND存储串的源极，例如，NAND存储串的阵列的阵列公共源极(ACS)。在一些实施例中，缝隙结构103还包括在衬底102中的下端处的掺杂区109以减小与ACS的电连接的电阻。
如图1B所示，局部接触层130还可以包括穿过第一电介质层124并且与缝隙结构103的上端接触的另一第一触点111(例如，用于缝隙结构103的局部触点)。类似于第一触点128，根据一些实施例，另一第一触点111被形成为穿过刻蚀停止层126和第一电介质层124二者。另一第一触点111的上表面可以与刻蚀停止层126的顶表面齐平。互连层136可以包括另一第二触点113作为具有对如上面详细描述的另一第一触点111的放宽的对准裕量和覆盖控制的另一SAC。另一第二触点113的下表面可以与刻蚀停止层126的顶表面齐平。应理解，在3D存储器件100和101中的互连层的数量不被图1A和1B中的例子限制。可以使用本文公开的SAC方案来形成具有触点的额外互连层。
图2A-2F示出根据本公开内容的一些实施例的用于形成具有自对准触点的示例性3D存储器件的制造工艺。图3示出根据本公开内容的一些实施例的用于形成具有自对准触点的示例性3D存储器件的方法300的流程图。在图2A-2F和图3中描绘的3D存储器件的例子包括在图1A中描绘的3D存储器件100。图2A-2F和图3将一起被描述。应理解，在方法300中所示的操作不是详尽的，以及其它操作也可以在所示操作中的任何操作之前、之后或之间被执行。此外，操作中的一些操作可以同时或以与图3所示的不同的顺序被执行。
参考图3，方法300在操作302开始，其中在衬底上形成垂直地延伸穿过包括交织的导电层和电介质层的存储堆叠层的结构。根据一些实施例，该结构是沟道结构或缝隙结构。该结构可以是硅衬底。
参考图2A，在硅衬底202之上形成包括多对导电层206和电介质层208的存储堆叠层204。在一些实施例中，通过“先栅极”工艺来形成存储堆叠层204，其中，使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来将电介质层208和导电层206交替地沉积在硅衬底202上。在一些实施例中，通过“后栅极”工艺来形成存储堆叠层204，其中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来将包括电介质层208和牺牲层(未示出)的电介质堆叠(未示出)交替地沉积在硅衬底202上。然后可以通过“栅极代替”工艺来形成存储堆叠层204，该工艺利用以下操作来用导电层206代替牺牲层：使用用于移除牺牲层的刻蚀工艺和用于将导电层206沉积在其中形成牺牲层的地方的薄膜沉积工艺。
如图2A所示，在硅衬底202之上形成垂直地延伸穿过存储堆叠层204中的交织的电介质层208和导电层206的沟道结构210。应理解，虽然示出沟道结构210，但垂直地延伸穿过存储堆叠层204的任何其它适当的结构(包括缝隙结构(例如，图1B中的缝隙结构103))也可以是可以应用的，虽然在本文没有描述如在本领域中已知的用于形成那些结构的详细制造工艺。为了形成沟道结构210，使用湿刻蚀和/或干刻蚀(例如深离子反应刻蚀(DRIE))穿过存储堆叠层204(或电介质堆叠)来首先刻蚀沟道孔。在一些实施例中，沟道结构210的沟道孔延伸得更远穿过硅衬底202的顶部部分。如图2A所示，可以通过用在任何适当的方向上从硅衬底202(例如，从底表面和/或侧表面)外延地扩展的单晶硅来填充沟道孔的下部部分，来形成半导体插塞218。用于使半导体插塞218外延地扩展的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
如图2A所示，存储膜212(包括阻挡层、存储层和隧穿层)和半导体沟道214被形成为沿着沟道结构210的沟道孔的侧壁并且在半导体插塞218之上。在一些实施例中，存储膜212首先沿着沟道孔的侧壁并且在半导体插塞218之上进行沉积，并且半导体沟道214然后沉积在存储膜212之上。阻挡层、存储层和隧穿层可以随后使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)，以这个顺序被沉积，以形成存储膜212。然后可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将多晶硅沉积在隧穿层上，来形成半导体沟道214。半导体沟道214可以使用例如SONO冲压工艺来与半导体插塞218接触。在一些实施例中，半导体沟道214沉积在沟道孔中而不完全填充沟道孔。如图2A所示，覆盖层216(例如氧化硅层)形成在沟道孔中，以使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)完全或部分地填充沟道孔的剩余空间。
如图2A所示，沟道插塞220形成在沟道结构210的沟道孔的上部部分中。然后可以通过对在沟道孔的上部部分中的存储膜212、半导体沟道214和覆盖层216的部分进行湿刻蚀和/或干刻蚀，在沟道孔的上部部分中形成凹部。然后可以通过经由一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)将半导体材料(例如多晶硅和/或金属(例如钨))沉积到凹部中，来形成沟道插塞220。沟道结构210由此被形成为穿过存储堆叠层204(或电介质堆叠)。
方法300继续进行到操作304，如图3所示，其中在存储堆叠层上形成第一电介质层。在一些实施例中，第一电介质层包括氧化硅。如图2A所示，第一电介质层222形成在存储堆叠层204(或电介质堆叠)上。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将电介质材料(例如氧化硅)沉积在沟道结构210的上端和存储堆叠层204(或电介质堆叠)的顶表面上，来形成第一电介质层222。
方法300继续进行到操作306，如图3所示，其中在第一电介质层上形成刻蚀停止层。刻蚀停止层可以包括电介质材料，包括氮化硅、氮氧化硅或高k电介质中的至少一种。在一些实施例中，电介质材料包括氮化硅。如图2A所示，刻蚀停止层224形成在第一电介质层222上。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将电介质材料(例如氮化硅)沉积在第一电介质层222的顶表面上，来形成刻蚀停止层224。
方法300继续进行到操作308，如图3所示，其中第一触点被形成为穿过刻蚀停止层和第一电介质层并且与该结构的上端接触。在一些实施例中，为了形成第一触点，第一触点开口被刻蚀穿过刻蚀停止层和第一电介质层，直到被该结构停止为止，并且第一触点开口填充有导电材料以形成第一触点。在一些实施例中，导电材料包括金属材料，例如钨。在一些实施例中，第一触点的上端与刻蚀停止层的顶表面齐平。
如图2A所示，刻蚀掩模226在具有与沟道结构210对准的刻蚀开口228的刻蚀停止层224上被图案化。刻蚀开口228可以暴露出刻蚀停止层224的稍后将被移除的部分。可以通过首先使用旋涂涂覆光阻(photoresist)层、接着是光刻法和光阻显影(photoresistdevelopment)工艺以形成与沟道结构210对准的刻蚀开口228，来图案化刻蚀掩模226。在一些实施例中，作为刻蚀掩模226的部分，硬掩模在光阻层之下使用湿刻蚀和/或干刻蚀工艺被图案化。
如图2B所示，使用一种或多种湿刻蚀和/或干刻蚀工艺(例如RIE)，第一触点开口230被刻蚀穿过刻蚀停止层224和第一电介质层222，直到被沟道结构210(即，沟道插塞220)的上端停止为止。由于刻蚀停止层224和第一电介质层222的其它区域被刻蚀掩模226覆盖，可以从刻蚀掩模226的刻蚀开口228(在图2A中示出)刻蚀出第一触点开口230。作为结果，第一触点开口230可以暴露出沟道结构210的上端。
如图2C所示，第一触点232被形成为穿过刻蚀停止层224和第一电介质层222并且与沟道结构210(即，沟道插塞220)的上端接触。在一些实施例中，为了形成第一触点232，可以使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)来用导电材料(例如金属材料(例如，钨))填充第一触点开口230(在图2B中示出)。可以执行CMP工艺以移除过多的导电材料并且平面化刻蚀停止层224的顶表面。
方法300继续进行到操作310，如图3所示，其中在刻蚀停止层上形成第二电介质层。在一些实施例中，第二电介质层包括与刻蚀停止层的电介质材料不同的电介质材料。在一些实施例中，在第二电介质层的电介质材料和刻蚀停止层的电介质层之间的刻蚀选择性不小于大约5:1。例如，第二电介质层的电介质材料可以包括氧化硅。
如图2D所示，在刻蚀停止层224上形成第二电介质层234。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将电介质材料(例如氧化硅)沉积在刻蚀停止层224的顶表面上，来形成第二电介质层234。
方法300继续进行到操作312，如图3所示，其中第二触点被形成为穿过第二电介质层并且至少与第一触点的上端接触。在一些实施例中，为了形成第一触点，第二触点开口被刻蚀穿过第二电介质层，直到被第一触点和刻蚀停止层停止为止，并且第二触点开口填充有导电材料，以形成与第一触点的上端和刻蚀停止层接触的第二触点。在一些实施例中，导电材料包括金属材料，例如钨。在一些实施例中，第二触点的下端与刻蚀停止层的顶表面齐平。在一些实施例中，第一触点的临界尺寸大于第二触点的临界尺寸。
如图2D所示，刻蚀掩模236被图案化在具有与第一触点232对准的刻蚀开口238的第二电介质层234上。刻蚀开口238可以暴露出稍后将被移除的第二电介质层234的部分。可以通过首先使用旋涂涂覆光阻层、接着是光刻法和光阻显影工艺以形成与第一触点232对准的刻蚀开口238，来图案化刻蚀掩模236。在一些实施例中，作为刻蚀掩模236的部分，硬掩模在光阻层之下使用湿刻蚀和/或干刻蚀工艺被图案化。应理解，刻蚀开口238可能不与第一触点232充分对准，例如，仅与第一触点232部分地重叠。
如图2E所示，使用一种或多种湿刻蚀和/或干刻蚀工艺(例如RIE)，第二触点开口240被刻蚀穿过第二电介质层234，直到被第一触点232的上端停止为止。由于第二电介质层234的其它区域被刻蚀掩模236覆盖，所以可以从刻蚀掩模236的刻蚀开口238(在图2D中示出)刻蚀出第二触点开口240。作为结果，第二触点开口240可以暴露出第一触点232的上端。应理解，在刻蚀开口238不与第一触点232充分对准(例如，仅与第一触点232部分地重叠)的情况下，第二触点开口240被刻蚀穿过第二电介质层234，直到由于在第二电介质层234和刻蚀停止层224的电介质材料(例如，氧化硅和氮化硅)之间的高刻蚀选择性(例如，不小于大约5:1)而被第一触点232的上端以及刻蚀停止层224停止为止。也就是说，即使在刻蚀开口238在一些情况下不与第一触点232充分对准时，刻蚀停止层224也可以防止对第二电介质层234的刻蚀在下面进行得更远，导致在将导电材料沉积到第二触点开口240中之后引起任何短路，这在形成刻蚀开口238和第二触点开口240时放宽了对准裕量。
如图2F所示，第二触点242被形成为穿过第二电介质层234并且与第一触点232的上端接触。在一些实施例中，为了形成第二触点242，可以使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)来用导电材料(例如金属材料(例如，钨))填充第二触点开口240(在图2E中示出)。在一些实施例中，第一触点232的临界尺寸大于第二触点242的临界尺寸。例如，第一触点232(例如，通孔触点)的直径可以大于第二触点242(例如，通孔触点)的直径。应理解，在一些实施例中，第二触点242可以与第一触点232充分对准，使得第二触点242可以完全落在第一触点232上而不与刻蚀停止层224接触。进一步理解，即使第二触点242与第一触点232不充分对准，第二触点242也可以落在第一触点232和刻蚀停止层224上而不造成与在刻蚀停止层224之下的结构的任何接触以引起短路。
根据本公开内容的一个方面，3D存储器件包括：衬底；包括在衬底之上交织的导电层和电介质层的存储堆叠层；垂直地延伸穿过存储堆叠层的结构；在存储堆叠层上的第一电介质层；在第一电介质层上的刻蚀停止层；在刻蚀停止层上的第二电介质层；穿过刻蚀停止层和第一电介质层并且与结构的上端接触的第一触点；以及穿过第二电介质层并且至少与第一触点的上端接触的第二触点。
在一些实施例中，第二触点与第一触点的上端以及刻蚀停止层接触。
在一些实施例中，第二电介质层包括第一电介质材料，以及刻蚀停止层包括不同于第一电介质材料的第二电介质材料。在一些实施例中，在第一电介质材料和第二电介质材料之间的刻蚀选择性不小于大约5:1。在一些实施例中，第一电介质材料包括氧化硅。在一些实施例中，第二电介质材料包括以下各项中的至少一项：氮化硅、氮氧化硅或高k电介质。
在一些实施例中，结构是沟道结构或缝隙结构。
在一些实施例中，第一触点的临界尺寸大于第二触点的临界尺寸。
在一些实施例中，第一触点的上端与刻蚀停止层的顶表面齐平。在一些实施例中，第二触点的下端与刻蚀停止层的顶表面齐平。
根据本公开内容的另一方面，公开了用于形成3D存储器件的方法。形成垂直地延伸穿过存储堆叠层的结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层。在存储堆叠层上形成第一电介质层。在第一电介质层上形成刻蚀停止层。形成穿过刻蚀停止层和第一电介质层并且与结构的上端接触的第一触点。在刻蚀停止层上形成第二电介质层。形成穿过第二电介质层并且至少与第一触点的上端接触的第二触点。
在一些实施例中，为了形成第二触点，将第二触点开口刻蚀穿过第二电介质层，直到被第一触点和刻蚀停止层停止为止，以及用导电材料填充第二触点开口，以形成与第一触点的上端和刻蚀停止层接触的第二触点。
在一些实施例中，为了形成第一触点，将第一触点开口刻蚀穿过刻蚀停止层和第一电介质层，直到被结构停止为止，以及用导电材料填充第一触点开口以形成第一触点。
在一些实施例中，第二电介质层包括第一电介质材料，以及刻蚀停止层包括不同于第一电介质材料的第二电介质材料。在一些实施例中，在第一电介质材料和第二电介质材料之间的刻蚀选择性不小于大约5:1。在一些实施例中，第一电介质材料包括氧化硅。在一些实施例中，第二电介质材料包括以下各项中的至少一项：氮化硅、氮氧化硅或高k电介质。
在一些实施例中，第一触点的临界尺寸大于第二触点的临界尺寸。
在一些实施例中，第一触点的上端与刻蚀停止层的顶表面齐平。在一些实施例中，第二触点的下端与刻蚀停止层的顶表面齐平。
根据本公开内容的另一方面，公开了用于形成3D存储器件的方法。形成垂直地延伸穿过存储堆叠层的沟道结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层。将第一氧化硅层沉积在存储堆叠层上。将氮化硅层沉积在第一氧化硅层上。将第一触点开口刻蚀穿过氮化硅层和第一氧化硅层，直到被沟道结构的上端停止为止。用金属材料填充第一触点开口，以形成与沟道结构的上端接触的第一触点。将第二氧化硅层沉积在氮化硅层上。将第二触点开口刻蚀穿过第二氧化硅层，直到被第一触点的上端和氮化硅层停止为止。用金属材料填充第二触点开口，以形成与第一触点的上端和氮化硅层接触的第二触点。
在一些实施例中，金属材料包括钨。
在一些实施例中，第一触点的临界尺寸大于第二触点的临界尺寸。
在一些实施例中，第一触点的上端与刻蚀停止层的顶表面齐平。在一些实施例中，第二触点的下端与氮化硅层的顶表面齐平。
特定实施例的前述描述将这样揭露其他人可以通过将在本领域的技能范围内的知识应用于各种应用(例如特定的实施例)，来容易修改和/或适应的本公开内容的一般性质，而没有过度的实验、不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的适应和修改旨在在所公开的实施例的等效形式的含义和范围内。应理解，本文的短语或术语是为了描述而不是限制的目的，使得本说明书的术语或短语应由技术人员按照教导和指导来解释。
上面借助于用于说明特定功能的实现方式及其关系的功能构建块，描述了本公开内容的实施例。在本文为了描述的方便，这些功能构建块的边界已经被任意限定。可以定义替代的边界，只要特定功能及其关系被适当地执行。
发明内容和摘要部分可以阐述如发明人所设想的本公开内容的一个或多个但不是全部示例性实施例，并且因此不旨在以任何方式限制本发明和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何实施例限制，而应仅根据所附权利要求及其等同物来定义。

Claims (20)

1.一种三维(3D)存储器件，包括：
衬底；
包括在所述衬底之上交织的导电层和电介质层的存储堆叠层；
垂直地延伸穿过所述存储堆叠层的结构；
在所述存储堆叠层上的第一电介质层；
在所述第一电介质层上的刻蚀停止层；
在所述刻蚀停止层上的第二电介质层；
穿过所述刻蚀停止层和所述第一电介质层并且与所述结构的上端接触的第一触点；以及
穿过所述第二电介质层并且至少与所述第一触点的上端接触的第二触点，其中，所述第二触点与所述第一触点的所述上端以及所述刻蚀停止层接触，并且其中，所述第一触点的临界尺寸大于所述第二触点的临界尺寸。
2.根据权利要求1所述的3D存储器件，其中，所述第二电介质层包括第一电介质材料，以及所述刻蚀停止层包括不同于所述第一电介质材料的第二电介质材料。
3.根据权利要求2所述的3D存储器件，其中，在所述第一电介质材料和所述第二电介质材料之间的刻蚀选择性不小于大约5:1。
4.根据权利要求2或3所述的3D存储器件，其中，所述第一电介质材料包括氧化硅。
5.根据权利要求2-4中的任一项所述的3D存储器件，其中，所述第二电介质材料包括以下各项中的至少一项：氮化硅、氮氧化硅或高电介质常数(高k)电介质。
6.根据权利要求1-5中的任一项所述的3D存储器件，其中，所述结构是沟道结构或缝隙结构。
7.根据权利要求1-6中的任一项所述的3D存储器件，其中，所述第一触点的所述上端与所述刻蚀停止层的顶表面齐平。
8.根据权利要求7所述的3D存储器件，其中，所述第二触点的下端与所述刻蚀停止层的所述顶表面齐平。
9.一种用于形成三维(3D)存储器件的方法，包括：
形成垂直地延伸穿过存储堆叠层的结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层；
在所述存储堆叠层上形成第一电介质层；
在所述第一电介质层上形成刻蚀停止层；
形成穿过所述刻蚀停止层和所述第一电介质层并且与所述结构的上端接触的第一触点；
在所述刻蚀停止层上形成第二电介质层；以及
形成穿过所述第二电介质层并且至少与所述第一触点的上端接触的第二触点，其中，形成所述第二触点包括：
将第二触点开口刻蚀穿过所述第二电介质层，直到被所述第一触点和所述刻蚀停止层停止为止；以及
用导电材料填充所述第二触点开口，以形成与所述第一触点的所述上端和所述刻蚀停止层接触的所述第二触点，其中，所述第一触点的临界尺寸大于所述第二触点的临界尺寸。
10.根据权利要求9所述的方法，其中，形成所述第一触点包括：
将第一触点开口刻蚀穿过所述刻蚀停止层和所述第一电介质层，直到被所述结构停止为止；以及
用导电材料填充所述第一触点开口以形成所述第一触点。
11.根据权利要求9-10中的任一项所述的方法，其中，所述第二电介质层包括第一电介质材料，以及所述刻蚀停止层包括不同于所述第一电介质材料的第二电介质材料。
12.根据权利要求11所述的方法，其中，在所述第一电介质材料和所述第二电介质材料之间的刻蚀选择性不小于大约5:1。
13.根据权利要求11或12所述的方法，其中，所述第一电介质材料包括氧化硅。
14.根据权利要求11-13中的任一项所述的方法，其中，所述第二电介质材料包括以下各项中的至少一项：氮化硅、氮氧化硅或高电介质常数(高k)电介质。
15.根据权利要求9-14中的任一项所述的方法，其中，所述第一触点的所述上端与所述刻蚀停止层的顶表面齐平。
16.根据权利要求15所述的方法，其中，所述第二触点的下端与所述刻蚀停止层的所述顶表面齐平。
17.一种用于形成三维(3D)存储器件的方法，包括：
形成垂直地延伸穿过存储堆叠层的沟道结构，所述存储堆叠层包括在衬底之上交织的导电层和电介质层；
将第一氧化硅层沉积在所述存储堆叠层上；
将氮化硅层沉积在所述第一氧化硅层上；
将第一触点开口刻蚀穿过所述氮化硅层和所述第一氧化硅层，直到被所述沟道结构的上端停止为止；
用金属材料填充所述第一触点开口，以形成与所述沟道结构的所述上端接触的第一触点；
将第二氧化硅层沉积在所述氮化硅层上；
将第二触点开口刻蚀穿过所述第二氧化硅层，直到被所述第一触点的上端和所述氮化硅层停止为止；以及
用所述金属材料填充所述第二触点开口，以形成与所述第一触点的所述上端和所述氮化硅层接触的第二触点，其中，所述第一触点的临界尺寸大于所述第二触点的临界尺寸。
18.根据权利要求17所述的方法，其中，所述金属材料包括钨。
19.根据权利要求17-18中的任一项所述的方法，其中，所述第一触点的所述上端与所述氮化硅层的顶表面齐平。
20.根据权利要求19所述的方法，其中，所述第二触点的下端与所述氮化硅层的所述顶表面齐平。
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