CN110767655A - 三维存储器的制作方法 - Google Patents
三维存储器的制作方法 Download PDFInfo
- Publication number
- CN110767655A CN110767655A CN201911074166.7A CN201911074166A CN110767655A CN 110767655 A CN110767655 A CN 110767655A CN 201911074166 A CN201911074166 A CN 201911074166A CN 110767655 A CN110767655 A CN 110767655A
- Authority
- CN
- China
- Prior art keywords
- layer
- sacrificial layer
- substrate
- filling block
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000005530 etching Methods 0.000 claims abstract description 55
- 239000003153 chemical reaction reagent Substances 0.000 claims abstract description 16
- 230000000149 penetrating effect Effects 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 247
- 239000011241 protective layer Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims 2
- 230000004888 barrier function Effects 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000009471 action Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000000750 progressive effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种三维存储器的制作方法，在衬底上先形成牺牲层，牺牲层中具有通孔，用于形成填充块，之后在牺牲层以及填充块表面形成堆叠结构，可以设置填充块的刻蚀特性与堆叠结构的刻蚀特性不同，二者可以采用不同的刻蚀试剂进行刻蚀，填充块可以作为形成栅极线沟槽的刻蚀阻挡层，先形成贯穿堆叠结构的栅极线沟槽，露出填充块，再单独刻蚀填充块露出衬底，从而避免了对衬底的过刻蚀。
Description
技术领域
本发明涉及存储装置技术领域，更具体的说，涉及一种三维存储器(3D NAND)的制作方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备应用到人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。存储器是许多电子设备的一个重要器件，随着电子设备功能的越来越强大，其需要存储器的数据越来越多，要求存储器的存储器容量越来越大。
3D NAND将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。
现有的3D NAND在制作过程中，在衬底上形成选择性外延层时，存在对衬底的过刻蚀问题。
发明内容
有鉴于此，本申请提供了一种三维存储器的制作方法，方案如下：
一种三维存储器的制作方法，包括：
在衬底上形成图形化的牺牲层，所述牺牲层中具有通孔；
在所述通孔内形成填充块；
形成覆盖所述牺牲层以及所述填充块的堆叠结构；
以所述填充块为阻挡层，形成贯穿所述堆叠结构的栅极线沟槽，露出所述填充块；
基于所述栅极线沟槽，去除所述填充块后，去除所述牺牲层；
在所述堆叠结构与所述衬底之间形成选择性外延层。
优选的，在上述制作方法中，所述填充块的形成方法包括：
在所述通孔内沉积金属材料，作为所述填充块。
优选的，在上述制作方法中，在形成所述堆叠结构之前，还包括：
采用化学机械研磨工艺，去除部分所述牺牲层以及部分所述填充块，使得所述牺牲层与所述填充块表面齐平。
优选的，在上述制作方法中，所述堆叠结构具有多层交替层叠的第一绝缘介质层以及第二绝缘介质层；
其中，所述牺牲层、所述第一绝缘介质层以及所述第二绝缘介质层的材料互不相同；所述牺牲层与所述衬底之间具有一层所述第一绝缘介质层。
优选的，在上述制作方法中，所述牺牲层为多晶硅，所述第一绝缘介质层为氧化硅，所述第二绝缘介质层为氮化硅。
优选的，在上述制作方法中，所述通孔贯穿所述牺牲层，露出所述衬底表面的所述第一绝缘介质层。
优选的，在上述制作方法中，去除所述填充块以及所述牺牲层的方法包括：
通过第一刻蚀试剂去除所述填充块后，通过第二刻蚀试剂去除所述牺牲层，露出所述衬底表面的所述第一绝缘介质层。
优选的，在上述制作方法中，在去除所述牺牲层后，在形成所述选择性外延层之前，还包括：
同步去除所述衬底表面的所述第一绝缘介质层以及沟道孔结构位于所述堆叠结构与所述衬底之间的侧壁表面的绝缘介质层。
优选的，在上述制作方法中，所述堆叠结构具有多层交替层叠的第一绝缘介质层以及第二绝缘介质层；
其中，所述牺牲层与所述第一绝缘介质层材料相同，所述牺牲层直接形成在所述衬底表面。
优选的，在上述制作方法中，所述牺牲层与所述第一绝缘介质层的材料为氧化硅，所述第二绝缘介质层为氮化硅。
优选的，在上述制作方法中，去除所述填充块以及所述牺牲层的方法包括：
通过第一刻蚀试剂去除所述填充块后，露出所述通孔底部的所述衬底；
在所述栅极线沟槽的侧壁形成保护层；
基于具有所述保护层的所述栅极线沟槽，同步去除所述牺牲层以及沟道孔结构位于所述堆叠结构与所述衬底之间的侧壁表面的绝缘介质层；
其中，在所述衬底与所述堆叠结构之间形成所述选择性外延层后，去除所述栅极线沟槽侧壁的所述保护层。
优选的，在上述制作方法中，所述保护层为多晶硅。
优选的，在上述制作方法中，所述通孔未贯穿所述牺牲层，所述填充块与所述衬底之间具有部分牺牲层；去除所述填充块后，露出该部分牺牲层，在所述栅极线沟槽侧壁形成所述保护层时，同步在该部分牺牲层表面形成所述保护层；在去除所述牺牲层时，同步去除该部分牺牲层表面的所述保护层。
优选的，在上述制作方法中，所述通孔贯穿所述牺牲层；去除所述填充块后，露出所述通孔底部的部分衬底，在所述栅极线沟槽侧壁形成所述保护层时，同步在该部分衬底表面形成所述保护层；去除所述牺牲层时，保留该部分衬底表面的所述保护层，形成所述选择性外延层。
通过上述描述可知，本发明技术方案提供的3D NAND制作方法中，在衬底上先形成牺牲层，牺牲层中具有通孔，用于形成填充块，之后在牺牲层以及填充块表面形成堆叠结构，可以设置填充块的刻蚀特性与堆叠结构的刻蚀特性不同，二者可以采用不同的刻蚀试剂进行刻蚀，填充块可以作为形成栅极线沟槽的刻蚀阻挡层，先形成贯穿堆叠结构的栅极线沟槽，露出填充块，再单独刻蚀填充块露出衬底，从而避免了对衬底的过刻蚀。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1-图4为一种常规3D NAND制作方法的工艺流程图；
图5为本发明实施例提供的一种3D NAND制作方法的方法流程图；
图6-图13为本发明实施例提供的一种3D NAND制作方法的工艺流程图；
图14-图20为本发明实施例提供的另一种3D NAND制作方法的工艺流程图；
图21-图27为本发明实施例提供的又一种3D NAND制作方法的工艺流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
常规3D NAND在制作过程如图1-图4所示，图1-图4为一种常规3D NAND制作方法的工艺流程图，包括：
首先，如图1所示，在衬底11上表面形成堆叠结构，堆叠结构由多层交替层叠设置的第一绝缘介质层12和第二绝缘介质层13组成。形成堆叠结构后，在堆叠结构中形成沟道孔结构10。其中，第一绝缘介质层12为氧化硅层，第二绝缘介质层13为氮化硅层，一般采用底层的第一绝缘介质层12作为牺牲层121。
然后，如图2所示，形成栅极线沟槽14，栅极线沟槽14贯穿堆叠结构，露出衬底11。
再如图3所示，基于栅极线沟槽14沟槽去除牺牲层121，以及沟道孔结构10侧壁对应牺牲层121区域的绝缘介质层。
最后，如图4所示，在原来牺牲层121的位置形成选择性外延层15。
常规3D NAND制作方法中，由于栅极线沟槽14的刻蚀深度较大，无法准确控制栅极线沟槽14的刻蚀深度以及刻蚀时间，故无法使得栅极线沟槽14的刻蚀位置恰好停止在牺牲层121和衬底11的交界面位置，为了保证牺牲层121的完全去除，在图2所示形成栅极线沟槽14的过程中，会导致对衬底11的过刻蚀。
为了解决上述问题，本发明技术方案提供了一种3D NAND的制作方法，在衬底上先形成牺牲层，牺牲层中具有通孔，用于形成填充块，之后在牺牲层以及填充块形成表面堆叠结构，可以设置填充块的刻蚀特性与堆叠结构的刻蚀特性不同，二者可以采用不同的刻蚀试剂进行刻蚀，填充块可以作为形成栅极线沟槽的刻蚀阻挡层，先形成贯穿堆叠结构的栅极线沟槽，露出填充块，再单独刻蚀填充块露出衬底，从而避免了对衬底的过刻蚀。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图5，图5为本发明实施例提供的一种3D NAND制作方法的方法流程图，该制作方法包括：
步骤S1：在衬底上形成图形化的牺牲层，所述牺牲层中具有通孔。
步骤S2：在所述通孔内形成填充块。
步骤S3：形成覆盖所述牺牲层以及所述填充块的堆叠结构。
步骤S4：以所述填充块为阻挡层，形成贯穿所述堆叠结构的栅极线沟槽，露出所述填充块。
步骤S5：基于所述栅极线沟槽，去除所述填充块后，去除所述牺牲层。
步骤S6：在所述堆叠结构与所述衬底之间形成选择性外延层。
本发明实施例所述3D NAND制作方法中，在衬底上先形成牺牲层，牺牲层中具有通孔，用于形成填充块，之后在牺牲层以及填充块表面形成堆叠结构，可以设置填充块的刻蚀特性与堆叠结构的刻蚀特性不同，二者可以采用不同的刻蚀试剂进行刻蚀，填充块可以作为形成栅极线沟槽的刻蚀阻挡层，先形成贯穿堆叠结构的栅极线沟槽，露出填充块，再单独刻蚀填充块露出衬底，从而避免了对衬底的过刻蚀。
参考图6-图13，图6-图13为本发明实施例提供的一种3D NAND制作方法的工艺流程图，该制作方法包括：
步骤S11：如图6所示，在衬底21上形成图形化的牺牲层22，所述牺牲层22中具有通孔220。
其中，所述牺牲层22与所述衬底21之间具有一层第一绝缘介质层23。所述通孔220贯穿所述牺牲层22，露出所述衬底21表面的所述第一绝缘介质层23。
步骤S12：如图7所示，在所述通孔220内形成填充块221。
步骤S13：如图8所示，形成覆盖所述牺牲层22以及所述填充块221的堆叠结构。
所述堆叠结构具有多层交替层叠的第一绝缘介质23层以及第二绝缘介质层24。其中，所述牺牲层22、所述第一绝缘介质层23以及所述第二绝缘介质层24的材料互不相同。所述堆叠结构中，底层的第一绝缘介质层23位于底层的所述第二绝缘介质层24与牺牲层22之间。可选的，所述牺牲层22为多晶硅，所述第一绝缘介质层23为氧化硅，所述第二绝缘介质层24为氮化硅。
步骤S14：如图9所示，形成贯穿所述堆叠结构的栅极线沟槽26，露出所述填充块221。
形成堆叠结构后，形成栅极线沟槽26之前，在堆叠结构中形成沟道孔结构25，沟道孔结构25位于堆叠结构内的沟道孔中，沟道孔侧壁具有第一绝缘介质层23以及所述第二绝缘介质层24的绝缘介叠层，该叠层的间隙填充有介质材料，介质材料一般为多晶硅。本发明实施例中，沟道孔结构的侧壁的绝缘介叠层具有两层第一绝缘介质层以及位于该两层第一绝缘介质层之间的第二介质层，绝缘介叠层间隙填充有介质材料，介质材料一般为对晶硅，多晶硅内填充有与第一绝缘介质层相同的绝缘材料。
步骤S15：如图10所示，基于所述栅极线沟槽26，去除所述填充块221后，再如图11所示，去除所述牺牲层22。
如图12所示，在去除所述牺牲层22后，在形成所述选择性外延层27之前，还包括：同步去除所述衬底21表面的所述第一绝缘介质层23以及沟道孔结构25位于所述堆叠结构与所述衬底21之间的侧壁表面的绝缘介质层，所述侧壁表面的绝缘介质层包括两层第一绝缘介质层以及该两层第一绝缘介质层之间的一层第二绝缘介质层，露出其覆盖的多晶硅介质材料。
步骤S16：如图13所示，在所述堆叠结构与所述衬底21之间形成选择性外延层27。选择性外延层27可以为单晶硅。
本发明实施例所述制作方法中，所述填充块221与所述堆叠结构具有不同的刻蚀特性，如所述填充块221为金属材料，堆叠结构为绝缘介质层叠层。所述填充材料可以为金属钨。此时，所述填充块221的形成方法包括：在所述通孔220内沉积金属材料，作为所述填充块221。
由于所述填充块221与所述堆叠结构具有不同的刻蚀特性，在刻蚀堆叠结构形成栅极线沟槽26时，不会刻蚀填充块221，可以将所述填充块221作为堆叠结构的刻蚀阻挡层，避免在形成栅极线沟槽26过程中，导致对衬底21的过刻蚀问题。
图1-图4所示现有方式中，在去除牺牲层121的过程中，会导致栅极线沟槽14侧壁的同步刻蚀损伤，而本发明实施例中，在刻蚀去除填充块221时，由于所述填充块221与所述堆叠结构具有不同的刻蚀特性，不会损伤栅极线沟槽26的侧壁。同时牺牲层22与衬底21之间的第一绝缘介质层23可以作为刻蚀去除填充块23的刻蚀阻挡层，避免过刻蚀损伤衬底21。
如果通过在所述通孔220内沉积金属材料，作为所述填充块221，在形成所述堆叠结构之前，还包括：采用化学机械研磨工艺，去除部分所述牺牲层22以及部分所述填充块221，使得所述牺牲层22与所述填充块221表面齐平，以便于形成平坦表面，以形成高质量的堆叠结构。图1-图4所示现有方式中，在去除牺牲层121后，由于牺牲层121的厚度较大，还可能存在堆叠结构坍塌的问题，而本发明实施例通过化学机械研磨工艺，在实现所述牺牲层22与所述填充块221表面齐平的同时，可以对牺牲层22进行减薄处理，从而降低牺牲层22的厚度，在去除牺牲层22后，可以避免出现坍塌问题。
牺牲层22与堆叠结构具有不同的刻蚀特性，这样，在去除牺牲层22时不会损伤栅极线沟槽26的侧壁。设置位于衬底21表面的第一绝缘介质层23厚度小于堆叠结构底层的第一绝缘介质层23的厚度，这样在刻蚀去除衬底21表面的第一绝缘介质层23时，使得刻蚀试剂深度不超过堆叠结构底层的第一绝缘介质层23下表面，避免对栅极线沟槽26侧壁的损伤。
如上述，由于填充块221与堆叠结构的刻蚀特性不同，牺牲层22与堆叠结构的刻蚀特性不同，故本发明实施例中，去除所述填充块221以及所述牺牲层22的方法包括：通过第一刻蚀试剂去除所述填充块221后，通过第二刻蚀试剂去除所述牺牲层22，露出所述衬底21表面的所述第一绝缘介质层23。第一刻蚀试剂可以基于填充块221材料选择，第二刻蚀试剂可以基于牺牲层22材料选择，本发明实施例对此不作具体限定。
其他方式中，如果所述堆叠结构具有多层交替层叠的第一绝缘介质层23以及第二绝缘介质层24，所述制作方法，还可以如图14-图20所示。
参考图14-图20，图14-图20为本发明实施例提供的另一种3D NAND制作方法的工艺流程图，该方式中，所述牺牲层22与所述第一绝缘介质层23材料相同，所述牺牲层22与所述第一绝缘介质层23的材料为氧化硅，所述第二绝缘介质层24为氮化硅，所述牺牲层22直接形成在所述衬底21表面，所述堆叠结构中，底层的第二绝缘介质层24位于底层的第一绝缘介质层23与牺牲层22之间。
图14-图20所示制作方法包括：
步骤S21：如图14所示，直接在衬底21表面形成图形化的牺牲层22，并在其通孔内形成填充块221，然后，在牺牲层22以及填充块221上方形成堆叠结构，在堆叠结构中形成沟道孔结构25。填充块221以及堆叠结构的制作工艺方式与上述实施例相同，在此不再赘述。
步骤S22：如图15所示，形成贯穿所述堆叠结构的栅极线沟槽26，露出所述填充块221。该步骤与上述步骤S14相同。
步骤S23：如图16-图18所示，基于所述栅极线沟槽26，去除所述填充块221后，去除所述牺牲层22。
该步骤中，去除所述填充块221以及所述牺牲层22的方法包括：首先，如图16所示，通过第一刻蚀试剂去除所述填充块221后，露出所述通孔底部的所述衬底21；然后，如图17所示，在所述栅极线沟槽26的侧壁形成保护层31；最后，如图18所示，基于具有所述保护层31的所述栅极线沟槽26，同步去除所述牺牲层22以及沟道孔结构25位于所述堆叠结构与所述衬底21之间的侧壁表面的绝缘介质层。
步骤S23：如图19所示，在堆叠结构和衬底21之间形成选择性外延层27，最后如图20所示，在所述衬底21与所述堆叠结构之间形成所述选择性外延层27后，去除所述栅极线沟槽26侧壁的所述保护层31。
图14-图20所示制作方法，同样可以将填充块221作为栅极线沟槽26的刻蚀阻挡层，以避免形成深度较大的栅极线沟槽26过程中由于刻蚀深度较大以及刻蚀时间较长，刻蚀工艺参数不易控制，导致的衬底过刻蚀问题；虽然牺牲层22和第一绝缘介质层23的材料相同，可以通过在栅极线沟槽26表面的保护层31，以避免在去除牺牲层22过程中，对栅极线沟槽26侧壁的损伤。
图14-图20所示制作方法中，所述牺牲层22中的通孔贯穿所述牺牲层22；去除所述填充块221后，露出所述通孔底部的部分衬底21，在所述栅极线沟槽26侧壁形成所述保护层31时，同步在该部分衬底21表面形成所述保护层31；去除所述牺牲层22时，保留该部分衬底21表面的所述保护层31，形成所述选择性外延层27，覆盖该部分衬底21表面的所述保护层31。其中。所述保护层31可以为多晶硅，这样，虽然在衬底21正对栅极线沟槽26的区域表面残留有保护层31，由于衬底21一般为半导体材料，如硅衬底，保护层31与衬底21的电性能参数近似或相同，故不会对器件电性能参数造成较大影响。
如图21-图27所示，图21-图27为本发明实施例提供的又一种3D NAND制作方法的工艺流程图，与图14-图20所示制作方法不同在于，图21-图27所示制作方法中，在形成图形化的牺牲层22时，牺牲层22中的通孔未贯穿所述牺牲层22，即通孔为盲孔，该制作方法包括：如图21所示，所述填充块221与所述衬底21之间具有部分牺牲层22，如图22所示，形成贯穿堆叠结构的栅极线沟槽26后，如图23所示，去除所述填充块221后，露出该部分牺牲层22，如图24所示，在所述栅极线沟槽侧壁26形成所述保护层31时，同步在该部分牺牲层22表面形成所述保护层31，如图25所示，在去除所述牺牲层22时，同步去除该部分牺牲层22表面的所述保护层31，栅极线沟槽26侧壁的保护层31可以在形成选择性外延层27后单独去除。这样，最终可以去除栅极线沟槽26底部对应的保护层31，不会造成保护层31在衬底21表面的残留，无需选择与衬底21电性能参数相同的保护层。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (14)
1.一种三维存储器的制作方法，其特征在于，包括：
在衬底上形成图形化的牺牲层，所述牺牲层中具有通孔；
在所述通孔内形成填充块；
形成覆盖所述牺牲层以及所述填充块的堆叠结构；
以所述填充块为阻挡层，形成贯穿所述堆叠结构的栅极线沟槽，露出所述填充块；
基于所述栅极线沟槽，去除所述填充块后，去除所述牺牲层；
在所述堆叠结构与所述衬底之间形成选择性外延层。
2.根据权利要求1所述的制作方法，其特征在于，所述填充块的形成方法包括：
在所述通孔内沉积金属材料，作为所述填充块。
3.根据权利要求2所述的制作方法，其特征在于，在形成所述堆叠结构之前，还包括：
采用化学机械研磨工艺，去除部分所述牺牲层以及部分所述填充块，使得所述牺牲层与所述填充块表面齐平。
4.根据权利要求1-3任一项所述的制作方法，其特征在于，所述堆叠结构具有多层交替层叠的第一绝缘介质层以及第二绝缘介质层；
其中，所述牺牲层、所述第一绝缘介质层以及所述第二绝缘介质层的材料互不相同；所述牺牲层与所述衬底之间具有一层所述第一绝缘介质层。
5.根据权利要求4所述的制作方法，其特征在于，所述牺牲层为多晶硅，所述第一绝缘介质层为氧化硅，所述第二绝缘介质层为氮化硅。
6.根据权利要求4所述的制作方法，其特征在于，所述通孔贯穿所述牺牲层，露出所述衬底表面的所述第一绝缘介质层。
7.根据权利要求4所述的制作方法，其特征在于，去除所述填充块以及所述牺牲层的方法包括：
通过第一刻蚀试剂去除所述填充块后，通过第二刻蚀试剂去除所述牺牲层，露出所述衬底表面的所述第一绝缘介质层。
8.根据权利要求4所述的制作方法，其特征在于，在去除所述牺牲层后，在形成所述选择性外延层之前，还包括：
同步去除所述衬底表面的所述第一绝缘介质层以及沟道孔结构位于所述堆叠结构与所述衬底之间的侧壁表面的绝缘介质层。
9.根据权利要求1-3任一项所述的制作方法，其特征在于，所述堆叠结构具有多层交替层叠的第一绝缘介质层以及第二绝缘介质层；
其中，所述牺牲层与所述第一绝缘介质层材料相同，所述牺牲层直接形成在所述衬底表面。
10.根据权利要求9所述的制作方法，其特征在于，所述牺牲层与所述第一绝缘介质层的材料为氧化硅，所述第二绝缘介质层为氮化硅。
11.根据权利要求9所述的制作方法，其特征在于，去除所述填充块以及所述牺牲层的方法包括：
通过第一刻蚀试剂去除所述填充块后，露出所述通孔底部的所述衬底；
在所述栅极线沟槽的侧壁形成保护层；
基于具有所述保护层的所述栅极线沟槽，同步去除所述牺牲层以及沟道孔结构位于所述堆叠结构与所述衬底之间的侧壁表面的绝缘介质层；
其中，在所述衬底与所述堆叠结构之间形成所述选择性外延层后，去除所述栅极线沟槽侧壁的所述保护层。
12.根据权利要求11所述的制作方法，其特征在于，所述保护层为多晶硅。
13.根据权利要求11所述的制作方法，其特征在于，所述通孔未贯穿所述牺牲层，所述填充块与所述衬底之间具有部分牺牲层；去除所述填充块后，露出该部分牺牲层，在所述栅极线沟槽侧壁形成所述保护层时，同步在该部分牺牲层表面形成所述保护层；在去除所述牺牲层时，同步去除该部分牺牲层表面的所述保护层。
14.根据权利要求11所述的制作方法，其特征在于，所述通孔贯穿所述牺牲层；去除所述填充块后，露出所述通孔底部的部分衬底，在所述栅极线沟槽侧壁形成所述保护层时，同步在该部分衬底表面形成所述保护层；去除所述牺牲层时，保留该部分衬底表面的所述保护层，形成所述选择性外延层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911074166.7A CN110767655B (zh) | 2019-10-31 | 2019-10-31 | 三维存储器的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911074166.7A CN110767655B (zh) | 2019-10-31 | 2019-10-31 | 三维存储器的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110767655A true CN110767655A (zh) | 2020-02-07 |
| CN110767655B CN110767655B (zh) | 2022-04-01 |
Family
ID=69336387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911074166.7A Active CN110767655B (zh) | 2019-10-31 | 2019-10-31 | 三维存储器的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110767655B (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111341777A (zh) * | 2020-03-19 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111341774A (zh) * | 2020-03-28 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111341775A (zh) * | 2020-03-28 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111403394A (zh) * | 2020-03-28 | 2020-07-10 | 长江存储科技有限责任公司 | 深孔的形成方法 |
| CN111403412A (zh) * | 2020-03-28 | 2020-07-10 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111415942A (zh) * | 2020-05-14 | 2020-07-14 | 长江存储科技有限责任公司 | 三维存储器的形成方法 |
| CN111492482A (zh) * | 2020-03-17 | 2020-08-04 | 长江存储科技有限责任公司 | 三维存储器件及其制作方法 |
| CN112563286A (zh) * | 2020-12-09 | 2021-03-26 | 长江存储科技有限责任公司 | 半导体器件的制作方法 |
| CN111801802B (zh) * | 2020-04-14 | 2021-08-27 | 长江存储科技有限责任公司 | 三维存储器件 |
| WO2021168681A1 (en) * | 2020-02-26 | 2021-09-02 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
| WO2021208193A1 (en) * | 2020-04-14 | 2021-10-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| WO2022142872A1 (zh) * | 2021-01-04 | 2022-07-07 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| US11393844B2 (en) | 2020-04-14 | 2022-07-19 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102867830A (zh) * | 2011-07-06 | 2013-01-09 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN104022121A (zh) * | 2014-06-23 | 2014-09-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US20170040416A1 (en) * | 2015-08-04 | 2017-02-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN109830482A (zh) * | 2019-01-02 | 2019-05-31 | 华中科技大学 | 一种非易失性3d nand存储器的双面栅电极及其制备方法 |
-
2019
- 2019-10-31 CN CN201911074166.7A patent/CN110767655B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102867830A (zh) * | 2011-07-06 | 2013-01-09 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN104022121A (zh) * | 2014-06-23 | 2014-09-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US20170040416A1 (en) * | 2015-08-04 | 2017-02-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN109830482A (zh) * | 2019-01-02 | 2019-05-31 | 华中科技大学 | 一种非易失性3d nand存储器的双面栅电极及其制备方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11563021B2 (en) | 2020-02-26 | 2023-01-24 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
| WO2021168681A1 (en) * | 2020-02-26 | 2021-09-02 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
| US11751385B2 (en) | 2020-03-17 | 2023-09-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
| CN111492482A (zh) * | 2020-03-17 | 2020-08-04 | 长江存储科技有限责任公司 | 三维存储器件及其制作方法 |
| CN111341777A (zh) * | 2020-03-19 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111341774B (zh) * | 2020-03-28 | 2023-01-24 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111341774A (zh) * | 2020-03-28 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111341775A (zh) * | 2020-03-28 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111403394A (zh) * | 2020-03-28 | 2020-07-10 | 长江存储科技有限责任公司 | 深孔的形成方法 |
| CN111403412A (zh) * | 2020-03-28 | 2020-07-10 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
| CN111801802B (zh) * | 2020-04-14 | 2021-08-27 | 长江存储科技有限责任公司 | 三维存储器件 |
| US11393844B2 (en) | 2020-04-14 | 2022-07-19 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| WO2021208193A1 (en) * | 2020-04-14 | 2021-10-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| CN111415942A (zh) * | 2020-05-14 | 2020-07-14 | 长江存储科技有限责任公司 | 三维存储器的形成方法 |
| CN112563286A (zh) * | 2020-12-09 | 2021-03-26 | 长江存储科技有限责任公司 | 半导体器件的制作方法 |
| CN112563286B (zh) * | 2020-12-09 | 2023-11-28 | 长江存储科技有限责任公司 | 半导体器件的制作方法 |
| WO2022142872A1 (zh) * | 2021-01-04 | 2022-07-07 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110767655B (zh) | 2022-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110767655B (zh) | 三维存储器的制作方法 | |
| CN110112134B (zh) | 3d nand存储器及其形成方法 | |
| CN109524417B (zh) | 3d nand存储器及其形成方法 | |
| CN109155316B (zh) | 3d存储器中的堆叠连接件及其制造方法 | |
| CN110211965B (zh) | 3d nand存储器及其形成方法 | |
| CN109087916B (zh) | 形成三维存储器的方法 | |
| CN109755252B (zh) | 一种存储器件及其制造方法 | |
| TWI412121B (zh) | 具埋入式字元線之裝置及其製造方法 | |
| CN110121777A (zh) | 存储器装置的阶梯结构 | |
| CN110289265B (zh) | 3d nand存储器的形成方法 | |
| WO2021118621A1 (en) | Three-dimensional nor array including active region pillars and method of making the same | |
| CN113394229B (zh) | 3d nand存储器及其形成方法 | |
| CN111816662B (zh) | 垂直半导体装置及制造垂直半导体装置的方法 | |
| CN110137177B (zh) | 存储器及其形成方法 | |
| CN109904165B (zh) | 三维存储器的制造方法及三维存储器 | |
| CN110676259A (zh) | 三维存储结构及其制作方法 | |
| CN115360200A (zh) | 三维存储器及其制备方法 | |
| CN110998845B (zh) | 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法 | |
| CN111406321A (zh) | 具有邻接源触点结构的三维存储器件及其形成方法 | |
| CN111066146A (zh) | 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法 | |
| CN109671716B (zh) | 三维存储器及其制作方法及半导体器件的制作方法 | |
| TWI574386B (zh) | 半導體結構之形成方法 | |
| CN111448660A (zh) | 具有源极结构的三维存储器件及其形成方法 | |
| CN115036290A (zh) | 半导体器件及其制备方法和三维存储器系统 | |
| CN109037228B (zh) | 一种三维计算机闪存设备及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |