CN111341774A - 三维存储器及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供了三维存储器及其制备方法、电子设备。其中，制备方法包括提供衬底。在衬底的一侧形成第一叠层结构。形成贯穿第一叠层结构的多个第一栅缝隙。形成填充第一栅缝隙的刻蚀阻挡层。在第一叠层结构和刻蚀阻挡层上形成第二叠层结构。形成贯穿第二叠层结构的多个第二栅缝隙。去除刻蚀阻挡层，以使得第一栅缝隙与第二栅缝隙连通形成栅缝隙。通过将相关技术中一步形成的栅缝隙，变成分两步法进行制备。由于靠近底部的第一栅缝隙是单独制备的，因此无论叠层结构的厚度有多大，即无论第二栅缝隙的深度有多大，均不会影响到底部的第一栅缝隙的结构。因此，本申请提供的形成方法，可降低栅缝隙的形成难度，提高栅缝隙深度的均匀性。
Description
技术领域
本申请属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，在叠层结构上通常需要形成栅缝隙，以便于在后续的制备中利用该栅缝隙去除某些部件，或者在该栅缝隙中形成阵列公共源极以将堆栈结构中的某些部件电性引出。但随着三维存储器层数的增多，即叠层结构深度的增加，导致该栅缝隙的底部无法形成或其质量较差，大大增加了栅缝隙的形成难度。
发明内容
鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：
提供衬底；
在所述衬底的一侧形成第一叠层结构；
形成贯穿所述第一叠层结构的多个第一栅缝隙；
形成填充所述第一栅缝隙的刻蚀阻挡层；
在所述第一叠层结构和所述刻蚀阻挡层上形成第二叠层结构；
形成贯穿所述第二叠层结构的多个第二栅缝隙，并使每个所述第二栅缝隙分别对应露出每个所述第一栅缝隙内的所述刻蚀阻挡层；以及
去除所述刻蚀阻挡层，以使得所述第一栅缝隙与所述第二栅缝隙连通形成栅缝隙。
本申请提供的形成方法，通过将相关技术中一步形成的栅缝隙，变成分两步法进行制备。先形成靠近底部的第一栅缝隙，随后再形成其余的连通第一栅缝隙的第二栅缝隙。由于靠近底部的第一栅缝隙是单独制备的，因此无论第二叠层结构的厚度有多大，即无论第二栅缝隙的深度有多大，均不会影响到底部的第一栅缝隙的结构。因此，本申请提供的形成方法，可降低栅缝隙的形成难度，并形成结构优异的栅缝隙，提高栅缝隙深度的均匀性。
其中，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上所述栅缝隙的深度与在平行于所述第一表面的方向上所述栅缝隙的宽度之比为(50-1000)：1。
其中，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上所述第一栅缝隙的深度与在平行于所述第一表面的方向上所述第一栅缝隙的宽度之比为(0.1-10)：1。
其中，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上，所述第一栅缝隙的深度与所述第二栅缝隙的深度之比为1：(10-100)。
其中，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在平行于所述第一表面的方向上，所述第一栅缝隙靠近所述第二栅缝隙的开口口径大于所述第二栅缝隙靠近所述第一栅缝隙的开口口径。
其中，“形成贯穿所述第一叠层结构的多个第一栅缝隙”包括：
刻蚀所述第一叠层结构形成多个第一栅缝隙，并使所述第一栅缝隙靠近所述衬底的开口与所述第一叠层结构靠近所述衬底的表面齐平。
其中，“在所述衬底的一侧形成第一叠层结构”包括：
在所述衬底的上形成牺牲层；
在所述牺牲层上形成第一叠层结构，并使所述第一叠层结构覆盖所述牺牲层。
其中，在“去除所述刻蚀阻挡层”之后，还包括：
去除所述牺牲层以形成空槽；
在所述空槽内形成半导体材料层。
其中，在“形成贯穿所述第一叠层结构的多个第一栅缝隙”之前，还包括：
形成贯穿所述第一叠层结构并延伸至所述衬底的多个第一沟道孔；
形成填充所述第一沟道孔的所述刻蚀阻挡层。
其中，在“在所述第一叠层结构和所述刻蚀阻挡层上形成第二叠层结构”之后，还包括：
形成贯穿所述第二叠层结构的多个第二沟道孔，并使每个所述第二沟道孔分别对应露出每个所述第一沟道孔内的所述刻蚀阻挡层。
其中，“去除所述刻蚀阻挡层”包括：
去除所述第一沟道孔内的所述刻蚀阻挡层，以使得所述第一沟道孔与所述第二沟道孔连通形成沟道孔；
在所述沟道孔内形成NAND串。
其中，所述NAND串包括沟道层和包围所述沟道层的存储器层，在“去除所述刻蚀阻挡层”之后，还包括：
形成覆盖所述栅缝隙侧壁的保护层；
去除所述牺牲层以形成空槽；
去除所述存储器层暴露在所述空槽内的部分以露出部分所述沟道层；以及
在所述空槽内形成半导体材料层，并使所述半导体材料层与部分所述沟道层接触。
其中，所述刻蚀阻挡层的材料包括金属。
其中，所述金属包括钨。
其中，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上，所述第一栅缝隙和/或所述第二栅缝隙的纵截面为锥形。
本申请第二方面提供了一种三维存储器，所述三维存储器包括：
衬底；
第一堆栈结构与第二堆栈结构，所述第一堆栈结构设于所述衬底的一侧，所述第二堆栈结构设于所述第一堆栈结构远离所述衬底的一侧；
穿过所述第一堆栈结构与所述第二堆栈结构的阵列公共源极，所述阵列公共源极包括穿过所述第一堆栈结构的第一阵列公共源极，以及穿过所述第二堆栈结构的第二阵列公共源极；
定义所述第一堆栈结构靠近所述第二堆栈结构的表面为第一表面，在平行于所述第一表面的方向上，所述第一阵列公共源极远离所述衬底的表面的宽度大于或小于所述第二阵列公共源极靠近所述衬底的表面的宽度。
本申请第二方面提供的三维存储器，通过使所述第一阵列公共源极远离所述衬底的表面的宽度大于或小于所述第二阵列公共源极靠近所述衬底的表面的宽度，从而使第一阵列公共源极与第二阵列公共源极更好地进行连接，从而形成结构优异的阵列公共源极，提高三维存储器的质量。
其中，在平行于所述第一表面的方向上，所述第一阵列公共源极远离所述衬底的表面的宽度大于所述第二阵列公共源极靠近所述衬底的表面的宽度。
其中，在垂直于所述第一表面的方向上所述阵列公共源极的高度与在平行于所述第一表面的方向上所述阵列公共源极的宽度之比为(50-1000)：1。
其中，在垂直于所述第一表面的方向上所述第一阵列公共源极的高度与在平行于所述第一表面的方向上所述第一阵列公共源极的宽度之比为(0.1-10)：1。
其中，在垂直于所述第一表面的方向上，所述第一阵列公共源极与所述第二阵列公共源极的高度之比为1：(10-100)。
其中，所述第一阵列公共源极和/或所述第二阵列公共源极为圆台状。
其中，所述三维存储器还包括位于所述第一堆栈结构与所述衬底之间的半导体材料层，所述半导体材料层位于所述阵列公共源极与所述衬底之间。
其中，所述阵列公共源极靠近所述衬底的表面与所述第一堆栈结构靠近所述衬底的表面齐平。
其中，所述三维存储器还包括NAND串，所述NAND串包括穿过所述第一堆栈结构并延伸至所述衬底的第一NAND串，以及穿过所述第二堆栈结构的第二NAND串；
在平行于所述第一表面的方向上，所述第一NAND串远离所述衬底的表面的宽度大于或小于所述第二NAND串靠近所述衬底的表面的宽度
其中，所述第一NAND串远离所述衬底的表面与所述第一阵列公共源极远离所述衬底的表面齐平。
本申请第三方面提供了一种电子设备，包括处理器和本申请第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请第三方面提供的电子设备，通过利用本申请第二方面提供的三维存储器，可提高阵列公共源极的结构稳定性，提高三维存储器与电子设备的性能。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。
图2-图8分别为图1中S100，S200，S300，S400，S500，S600，S700对应的结构示意图。
图9为本申请一实施方式中图8对应的三维存储器的结构示意图。
图10为本申请另一实施方式中图8对应的三维存储器的结构示意图。
图11为本申请另一实施方式中三维存储器的制备方法的工艺流程图。
图12为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图13与图14分别为图12中S210，S220对应的结构示意图。
图15为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图16与图17分别为图15中S710，S720对应的结构示意图。
图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图19与图20分别为图18中S230，S240对应的结构示意图。
图21为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图22为图21中S510对应的结构示意图。
图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图24与图25分别为图23中S730，S740对应的结构示意图。
图26为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图27-图30分别为图26中S750，S760，S770，S780对应的结构示意图。
图31为本申请一实施方式中三维存储器的结构示意图。
图32为本申请另一实施方式中三维存储器的结构示意图。
图33为本申请又一实施方式中三维存储器的结构示意图。
标号说明：
三维存储器-1，衬底-10，牺牲层-20，第一叠层结构-30，第一堆栈结构-300，堆叠对-31，绝缘层-32，替换层-33，栅极层-330，第一栅缝隙-34，刻蚀阻挡层-35，第一沟道孔-36，第一表面-37，第二叠层结构-40，第二堆栈结构-400，NAND串-41，第一NAND串-411，第二NAND串-412，沟道层-42，存储器层-43，第二栅缝隙-44，第二沟道孔-45，半导体材料层-50，阵列公共源极-60，第一阵列公共源极-601，第二阵列公共源极-602，保护层-70，空槽-80。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。
在相关技术中，三维存储器中存在多个栅缝隙，例如栅缝隙的形成是为了在后续的制备过程中将叠层结构中的某些部件去除(例如将叠层结构中的绝缘层去除)。或者栅缝隙的形成是为了在栅缝隙中形成阵列公共源极将叠层结构中的某些部件电性引出，从而使这些部件可以电连接到三维存储器的其他结构件。但目前的趋势是三维存储器的层数越来越多，随着三维存储器层数的增多，即叠层结构深度的增加，这将会导致栅缝隙的深度也会进一步增加。栅缝隙的形成方法通常是通过刻蚀法一步形成。但随着栅缝隙深度的增加，刻蚀法或者其他形成方法无法保证刻蚀的方向性与准确性，这将会导致刻蚀的方向出现偏差，进而无法形成底部的栅缝隙，或者即使形成了底部的栅缝隙，也无法保证其结构的准确性，使得栅缝隙的质量较差，大大增加了栅缝隙的形成难度。
鉴于此，本申请为了解决上述问题，提供了一种三维存储器的制备方法，通过将相关技术中一步形成的栅缝隙变为两步法形成，从而确保栅缝隙底部的结构。
请一并参考图1-图8，图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2-图8分别为图1中S100，S200，S300，S400，S500，S600，S700对应的结构示意图。本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括S100，S200，S300，S400，S500，S600，S700。其中，S100，S200，S300，S400，S500，S600，S700的详细介绍如下。
请参考图2，S100，提供衬底10。
本申请的衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(SiliconOn Insulator，SOI)衬底10或绝缘体上锗(Germanium On Insulator，GOI)衬底10等。
请参考图3，S200，在所述衬底10的一侧形成第一叠层结构30。
本申请可先在衬底10的一侧形成第一叠层结构30。本申请将叠层结构也分成两步法进行制备，其中第一叠层结构30用于后续形成第一栅缝隙34。可选地，第一叠层结构30包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨)从而制备成栅极层330。进一步可选地，第一阵列存储层包括1-5个堆叠对31。由于第一叠层结构30只是用于形成第一栅缝隙34，因此数量不需太多，具体的数量可根据三维存储器1的结构而进行商议。本申请以堆叠对31为2个进行示意。
请参考图4，S300，形成贯穿所述第一叠层结构30的多个第一栅缝隙34。
本申请可先在第一叠层结构30上形成形成第一栅缝隙34，由于第一叠层结构30的厚度较低，只有几个堆叠对31，因此第一栅缝隙34的深度也较低，因此在刻蚀第一叠层结构30的时候，便可精确控制第一栅缝隙34的结构与位置。这避免了后续的第二叠层结构40的厚度对靠近底部的第一栅缝隙34的结构精确性的影响。
请参考图5，S400，形成填充所述第一栅缝隙34的刻蚀阻挡层35。
由于后续还需要在第一叠层结构30上形成第二叠层结构40，因此为了避免第二叠层结构40的材料将第一栅缝隙34填满，因此可在第一栅缝隙34内形成刻蚀阻挡层35。其次刻蚀阻挡层35还可在后续在形成第二栅缝隙44的时候，充当刻蚀停止的表面。可选地，所述刻蚀阻挡层35的材料包括金属。进一步可选地，所述金属包括钨。
请参考图6，S500，在所述第一叠层结构30和所述刻蚀阻挡层35上形成第二叠层结构40。
随后便可在第一叠层结构30和所述刻蚀阻挡层35上形成第二叠层结构40，其中第二叠层结构40只是与第一叠层结构30层数不同，第二叠层结构40的层数要远大于第一叠层结构30的层数，例如第二叠层结构40中的堆叠对31的数量可以为10-1000个，本申请在此不再赘述。
请参考图7，S600，形成贯穿所述第二叠层结构40的多个第二栅缝隙44，并使每个所述第二栅缝隙44分别对应露出每个所述第一栅缝隙34内的所述刻蚀阻挡层35。
本申请在厚度较高的第二叠层结构40上形成第二栅缝隙44，并使每个所述第二栅缝隙44分别对应露出每个所述第一栅缝隙34内的所述刻蚀阻挡层35。首先，当刻蚀阻挡层35露出的时刻，刻蚀工艺会被刻蚀阻挡层35所阻挡，无法继续进行。其次，本申请为了形成整体的栅缝隙，因此需要将第二栅缝隙44与第一栅缝隙34连通起来。而由于刻蚀阻挡层35填满了第一栅缝隙34，因此，当刻蚀阻挡层35露出的时刻，也就意味着露出了第一栅缝隙34的位置，进一步意味着第二栅缝隙44与第一栅缝隙34连通在一起。
可选地，形成贯穿所述第二叠层结构40的第二栅缝隙44，并露出部分所述刻蚀阻挡层35。可选地，形成贯穿所述第二叠层结构40的第二栅缝隙44，并完全露出所述刻蚀阻挡层35。进一步可选地，形成贯穿所述第二叠层结构40的第二栅缝隙44，并完全露出所述刻蚀阻挡层35，且不露出第一叠层结构30，也可以理解为第一栅缝隙34与第二栅缝隙44完全对应设置(如图7所示)。
请参考图8，S700，去除所述刻蚀阻挡层35，以使得所述第一栅缝隙34与所述第二栅缝隙44连通形成栅缝隙。
最后只需要去除刻蚀阻挡层35，将第一栅缝隙34显露出来，便可使得所述第一栅缝隙34和所述第二栅缝隙44连通形成栅缝隙。
综上，从上述内容可知，本申请通过将相关技术中一步形成的栅缝隙，变成分两步法进行制备。先形成靠近底部的第一栅缝隙34，随后再形成其余的连通第一栅缝隙34的第二栅缝隙44。由于靠近底部的第一栅缝隙34是单独制备的，因此无论第二叠层结构40的厚度有多大，即无论第二栅缝隙44的深度有多大，均不会影响到底部的第一栅缝隙34的结构。因此，本申请提供的形成方法，可降低栅缝隙的形成难度，并形成结构优异的栅缝隙，提高栅缝隙深度的均匀性。
可选地，栅缝隙的数量本申请在此不做限定。本申请以栅缝隙的数量为两个进行示意。
请再次参考图8，本实施方式中，定义开设所述第一栅缝隙34的所述第一叠层结构30的表面为第一表面37，在垂直于所述第一表面37的方向上(图中的D1方向)所述栅缝隙的深度与在平行于所述第一表面37的方向上(图中的D2方向)所述栅缝隙的宽度之比为(50-1000)：1。
本申请栅缝隙的深度与栅缝隙的宽度之比可满足(50-1000)：1。若栅缝隙的深度太大或者栅缝隙的宽度过小，都会影响其栅缝隙的性能。例如若栅缝隙的深度与栅缝隙的宽度之比过大，大于(50-1000)：1，则会导致第二栅缝隙44靠近第一栅缝隙34的部分无法形成，或其形成的结构质量较差。若栅缝隙的深度与栅缝隙的宽度之比过小，小于(50-1000)：1，则会导致栅缝隙的宽度过小，影响后续在栅缝隙内制备的其他部件的结构，并影响其电信号的传输。
可选地，在垂直于所述第一表面37的方向上所述栅缝隙的深度与在平行于所述第一表面37的方向上所述栅缝隙的宽度之比为(80-800)：1。进一步可选地，在垂直于所述第一表面37的方向上所述栅缝隙的深度与在平行于所述第一表面37的方向上所述栅缝隙的宽度之比为(150-600)：1。
请再次参考图8，本实施方式中，定义开设所述第一栅缝隙34的所述第一叠层结构30的表面为第一表面37，在垂直于所述第一表面37的方向上(图中的D1方向)所述第一栅缝隙34的深度与在平行于所述第一表面37的方向上(图中的D2方向)所述第一栅缝隙34的宽度之比为(0.1-10)：1。
本申请还可使第一栅缝隙34的深度与宽度之比满足(0.1-10)：1，以此来制备出结构优异的靠近底部的栅缝隙结构。若第一栅缝隙34的深度太大或者第一栅缝隙34的宽度太小都会影响其栅缝隙的形成。例如若第一栅缝隙34的深度与第一栅缝隙34的宽度之比过大，大于(0.1-10)：1，则会导致第一栅缝隙34过深，从而增加刻蚀阻挡层35用量与去除刻蚀阻挡层35的时间，提高工艺成本，降低工艺效率。若第一栅缝隙34的深度与第一栅缝隙34的宽度之比过小，小于(0.1-10)：1，则会导致第一栅缝隙34过窄，则会影响后续在栅缝隙内制备的其他部件的结构，并影响其电信号的传输。
可选地，在垂直于所述第一表面37的方向上所述第一栅缝隙34的深度与在平行于所述第一表面37的方向上所述第一栅缝隙34的宽度之比为(0.5-8)：1。进一步可选地，在垂直于所述第一表面37的方向上所述第一栅缝隙34的深度与在平行于所述第一表面37的方向上所述第一栅缝隙34的宽度之比为(1-5)：1。
请再次参考图8，本实施方式中，定义开设所述第一栅缝隙34的所述第一叠层结构30的表面为第一表面37，在垂直于所述第一表面37的方向上(图中的D1方向)，所述第一栅缝隙34的深度与所述第二栅缝隙44的深度之比为1：(10-100)。
本申请还可使第一栅缝隙34的深度与第二栅缝隙44的深度之比满足1：(10-100)，以此来制备出结构优异的栅缝隙结构。若第一栅缝隙34的深度太大或者第一栅缝隙34的深度太小都会影响其栅缝隙的形成。例如若第一栅缝隙34的深度与第二栅缝隙44的深度之比过大，大于1：(10-100)，则会导致第一栅缝隙34的深度过大，从而增加刻蚀阻挡层35用量与去除刻蚀阻挡层35的时间，提高工艺成本，降低工艺效率。例如若第一栅缝隙34的深度与第二栅缝隙44的深度之比过小，小于1：(10-100)，则会导致第一栅缝隙34的深度过小，从而形成的底部的第一栅缝隙34的结构过小，无法满足用户的需求。也可以理解为，若第一栅缝隙34的深度过小，则会导致第二栅缝隙44的深度过大，进而使得第二栅缝隙44靠近第一栅缝隙34的部分无法形成，或其形成的结构质量较差。
可选地，在垂直于所述第一表面37的方向上，所述第一栅缝隙34的深度与所述第二栅缝隙44的深度之比为1：(20-80)。进一步可选地，在垂直于所述第一表面37的方向上，所述第一栅缝隙34的深度与所述第二栅缝隙44的深度之比为1：(40-60)。
请一并参考图9，图9为本申请一实施方式中图8对应的三维存储器的结构示意图。本实施方式中，定义开设所述第一栅缝隙34的所述第一叠层结构30的表面为第一表面37，在平行于所述第一表面37的方向上(图中的D2方向)，所述第一栅缝隙34靠近所述第二栅缝隙44的开口口径大于所述第二栅缝隙44靠近所述第一栅缝隙34的开口口径。
本申请还可使在平行于第一表面37的方向上，第一栅缝隙34靠近第二栅缝隙44的开口口径大于第二栅缝隙44靠近第一栅缝隙34的开口口径，也可以理解为第一栅缝隙34的宽度大于第二栅缝隙44的宽度，这样可使底部的第一栅缝隙34更宽，降低第一栅缝隙34与第二栅缝隙44的连接难度。并且还可使后续在第一栅缝隙34内形成的阵列公共源极60更宽，使其阵列公共源极60可以更好地支撑上部分的第二叠层结构40。
请一并参考图10，图10为本申请另一实施方式中图8对应的三维存储器的结构示意图。本实施方式中，定义开设所述第一栅缝隙34的所述第一叠层结构30的表面为第一表面37，在垂直于所述第一表面37的方向上(图中的D1方向)，所述第一栅缝隙34和/或所述第二栅缝隙44的纵截面为锥形。
为了使第一栅缝隙34与第二栅缝隙44更易于连通，因此可使第一栅缝隙34和/或所述第二栅缝隙44的宽度增加，可选地，可仅使第一栅缝隙34和/或所述第二栅缝隙44的连接处的宽度增加，即使所述第一栅缝隙34和/或所述第二栅缝隙44的纵截面为锥形，从而保证第一栅缝隙34与第二栅缝隙44的连接，本实施方式仅以第一栅缝隙34的纵截面为锥形进行示意。
可选地，在平行于第一表面37的方向上，所述第一栅缝隙34和/或所述第二栅缝隙44的横截面可以为圆形、椭圆形、长方形或者其他多边形，本申请在此不进行限定。
请一并参考图11与图8，图11为本申请另一实施方式中三维存储器的制备方法的工艺流程图。本实施方式中，S300“形成贯穿所述第一叠层结构30的多个第一栅缝隙34”包括S310。其中，S310的详细介绍如下。
请再次参考图8，S310，刻蚀所述第一叠层结构30形成多个第一栅缝隙34，并使所述第一栅缝隙34靠近所述衬底10的开口与所述第一叠层结构30靠近所述衬底10的表面齐平。
由于第一叠层结构30的厚度较小，本申请还可使所述第一栅缝隙34靠近所述衬底10的开口与所述第一叠层结构30靠近所述衬底10的表面齐平。从而使第一栅缝隙34仅贯穿第一叠层结构30，而不破坏其他层的结构，进一步提高栅缝隙的结构精确性，更可提高后续的半导体材料层50的结构稳定性。
请一并参考图12-图14，图12为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图13与图14分别为图12中S210，S220对应的结构示意图。本实施方式中，S200“在所述衬底10的一侧形成第一叠层结构30”包括S210，S220。其中，S210，S220的详细介绍如下。
请参考图13，S210，在所述衬底10的上形成牺牲层20。
请参考图14，S220，在所述牺牲层20上形成第一叠层结构30，并使所述第一叠层结构30覆盖所述牺牲层20。
本申请还可在衬底10与叠层结构之间来形成半导体材料层50，首先可先在衬底10形成牺牲层20，该牺牲层20可起到支撑后续制备的其他结构的作用，并且该牺牲层20后续会被替换成半导体材料层50。可选地，牺牲层20的材质包括多晶硅。随后再在牺牲层20上形成第一叠层结构30。
请一并参考图15-图17，图15为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图16与图17分别为图15中S710，S720对应的结构示意图。本实施方式中，在S700“去除所述刻蚀阻挡层35”之后，还包括S710，S720。其中，S710，S720的详细介绍如下。
请参考图16，S710，去除所述牺牲层20以形成空槽80。
请参考图17，S720，在所述空槽80内形成半导体材料层50。
上述内容提及，本申请可先在衬底10上形成牺牲层20，随后再在牺牲层20上制备第一叠层结构30、第一栅缝隙34、第二叠层结构40、以及第二栅缝隙44，当去除掉第一栅缝隙34中的刻蚀阻挡层35后，还可去除牺牲层20以形成空槽80。随后再在空槽80内形成半导体材料层50。可选地，所述第一栅缝隙34靠近所述衬底10的开口与所述第一叠层结构30靠近所述衬底10的表面齐平，这样可完全去除牺牲层20，提高牺牲层20的去除效果。并且当牺牲层20去除干净后，更可提高半导体材料层50的结构性能。可选地，本申请的半导体材料层50的材质包括单晶硅。
请一并参考图18-图20，图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图19与图20分别为图18中S230，S240对应的结构示意图。本实施方式中，在S300“形成贯穿所述第一叠层结构30的多个第一栅缝隙34”之前，还包括S230，S240。其中，S230，S240的详细介绍如下。
请参考图19，S230，形成贯穿所述第一叠层结构30并延伸至所述衬底10的多个第一沟道孔36。
请参考图20，S240，形成填充所述第一沟道孔36的所述刻蚀阻挡层35。
本申请在形成栅缝隙之前，还可先形成沟道孔，从而当去除牺牲层20时，可利用NAND串41来支撑上端的第二叠层结构40，避免三维存储器1结构不稳定。并且本申请在形成沟道孔时，也可与栅缝隙一样，通过两步法来制备沟道孔，从而提高沟道孔深度的均匀性，制备出结构优异的沟道孔。首先，可先形成贯穿所述第一叠层结构30并延伸至所述衬底10的多个第一沟道孔36。由于第一叠层结构30的厚度较低，只有几个堆叠对31，因此第一栅缝隙34的深度也较低，因此在刻蚀第一叠层结构30的时候，便可精确控制第一沟道孔36的结构与位置。这避免了后续的第二叠层结构40的厚度对靠近底部的第一沟道孔36的结构精确性的影响。随后还可形成填充所述第一沟道孔36的所述刻蚀阻挡层35，以便后续层结构的制备。可选地，当衬底10上还设有牺牲层20时，第一沟道孔36还贯穿牺牲层20。
请一并参考图21-图22，图21为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图22为图21中S510对应的结构示意图。本实施方式中，在S500“在所述第一叠层结构30和所述刻蚀阻挡层35上形成第二叠层结构40”之后，还包括S510。其中，S510的详细介绍如下。
请参考图22，S510，形成贯穿所述第二叠层结构40的多个第二沟道孔45，并使每个所述第二沟道孔45分别对应露出每个所述第一沟道孔36内的所述刻蚀阻挡层35,
本申请在厚度较大的第二叠层结构40上形成第二沟道孔45，并使每个所述第二沟道孔45分别对应露出每个所述第一沟道孔36内的所述刻蚀阻挡层35。首先，当刻蚀阻挡层35露出的时刻，刻蚀工艺会被刻蚀阻挡层35所阻挡，无法继续进行。其次，本申请为了形成整体的沟道孔，因此需要将第二沟道孔45与第一沟道孔36连通起来。而由于刻蚀阻挡层35填满了第一沟道孔36，因此，当刻蚀阻挡层35露出的时刻，也就意味着露出了第一沟道孔36的位置，进一步意味着第二沟道孔45与第一沟道孔36连通在一起。
可选地，形成贯穿所述第二叠层结构40的第二沟道孔45，并露出部分所述刻蚀阻挡层35。可选地，形成贯穿所述第二叠层结构40的第二沟道孔45，并完全露出所述刻蚀阻挡层35。进一步可选地，形成贯穿所述第二叠层结构40的第二沟道孔45，并完全露出所述刻蚀阻挡层35，且不露出第一叠层结构30，也可以理解为第一沟道孔36与第二沟道孔45完全对应设置(如图22所示)。
请一并参考图23-图25，图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图24与图25分别为图23中S730，S740对应的结构示意图。本实施方式中，S700“去除所述刻蚀阻挡层35”包括S730，S740。其中，S730，S740的详细介绍如下。
请参考图24，S730，去除所述第一沟道孔36内的所述刻蚀阻挡层35，以使得所述第一沟道孔36与所述第二沟道孔45连通形成沟道孔。
请参考图25，S740，在所述沟道孔内形成NAND串41。
当第一沟道孔36与第二沟道孔45均制备出来之后，只需要去除第一沟道孔36内的所述刻蚀阻挡层35，便可使得所述第一沟道孔36与所述第二沟道孔45连通形成完整的沟道孔。最后便在沟道孔内形成NAND串41，这样在后续的制备过程中NAND串41便可起到支撑第二叠层结构40的作用。可选地，本申请可在沟道孔内形成NAND串41之后，再在第二叠层结构40上形成贯穿所述第二叠层结构40的多个第二栅缝隙44，并使每个所述第二栅缝隙44分别对应露出每个所述第一栅缝隙34内的所述刻蚀阻挡层35，即可先进行S740，再进行S600。这样可避免在形成NAND串41时，NAND串41的材料进入第二栅缝隙44中。
请一并参考图26-图30，图26为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图27-图30分别为图26中S750，S760，S770，S780对应的结构示意图。本实施方式中，所述NAND串41包括沟道层42和包围所述沟道层42的存储器层43，在S700“去除所述刻蚀阻挡层35”之后，还包括S750，S760，S770，S780。其中，S750，S760，S770，S780的详细介绍如下。
请参考图27，S750，形成覆盖所述栅缝隙侧壁的保护层70。
请参考图28，S760，去除所述牺牲层20以形成空槽80。
请参考图29，S770，去除所述存储器层43暴露在所述空槽80内的部分以露出部分所述沟道层42。
请参考图30，S780，在所述空槽80内形成半导体材料层50，并使所述半导体材料层50与部分所述沟道层42接触。
本申请还可先形成覆盖所述栅缝隙侧壁的保护层70，然后再去除所述牺牲层20以形成空槽80，随后还可去除所述存储器层43暴露在所述空槽80内的部分以露出部分所述沟道层42，这样当在所述空槽80内形成半导体材料层50时，便可使所述半导体材料层50与部分所述沟道层42接触，从而提高半导体材料层50与NAND串41的电连接性能。
除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。
请参考图31，图31为本申请一实施方式中三维存储器的结构示意图。本实施方式提供了一种三维存储器1，所述三维存储器1包括衬底10，第一堆栈结构300与第二堆栈结构400，所述第一堆栈结构300设于所述衬底10的一侧，所述第二堆栈结构400设于所述第一堆栈结构300远离所述衬底10的一侧。穿过所述第一堆栈结构300与所述第二堆栈结构400的阵列公共源极60，所述阵列公共源极60包括穿过所述第一堆栈结构300的第一阵列公共源极601，以及穿过所述第二堆栈结构400的第二阵列公共源极602。定义所述第一堆栈结构300靠近所述第二堆栈结构400的表面为第一表面37，在平行于所述第一表面37的方向上，所述第一阵列公共源极601远离所述衬底10的表面的宽度大于或小于所述第二阵列公共源极602靠近所述衬底10的表面的宽度。
本申请提供的三维存储器1，通过使所述第一阵列公共源极601远离所述衬底10的表面的宽度大于或小于所述第二阵列公共源极602靠近所述衬底10的表面的宽度，从而使第一阵列公共源极601与第二阵列公共源极602更好地进行连接，从而形成结构优异的阵列公共源极60，提高三维存储器1的质量。可选地，本申请仅以所述第一阵列公共源极601远离所述衬底10的表面的宽度大于所述第二阵列公共源极602靠近所述衬底10的表面的宽度进行示意。
请再次参考图31，本实施方式中，在垂直于所述第一表面37的方向上(图中的D1方向)所述阵列公共源极60的高度与在平行于所述第一表面37的方向上(图中的D2方向)所述阵列公共源极60的宽度之比为(50-1000)：1。
本申请阵列公共源极60的高度与阵列公共源极60的宽度之比可满足(50-1000)：1。若阵列公共源极60的高度太大或者阵列公共源极60的宽度过小，都会影响其阵列公共源极60的性能。例如若阵列公共源极60的高度与阵列公共源极60的宽度之比过大，大于(50-1000)：1，则会导致第二阵列公共源极602靠近第一阵列公共源极601的部分无法形成，或其形成的结构质量较差。若阵列公共源极60的高度与阵列公共源极60的宽度之比过小，小于(50-1000)：1，则会导致阵列公共源极60的宽度过小，影响其电信号的传输。
可选地，在垂直于所述第一表面37的方向上所述阵列公共源极60的高度与在平行于所述第一表面37的方向上所述阵列公共源极60的宽度之比为(80-800)：1。进一步可选地，在垂直于所述第一表面37的方向上所述阵列公共源极60的高度与在平行于所述第一表面37的方向上所述阵列公共源极60的宽度之比为(150-600)：1。
请再次参考图31，本实施方式中，在垂直于所述第一表面37的方向上(图中的D1方向)所述第一阵列公共源极601的高度与在平行于所述第一表面37的方向上(图中的D2方向)所述第一阵列公共源极601的宽度之比为(0.1-10)：1。
本申请还可使第一阵列公共源极601的高度与宽度之比满足(0.1-10)：1，以此来制备出结构优异的靠近底部的阵列公共源极60结构。若第一阵列公共源极601的高度太大或者第一阵列公共源极601的宽度太小都会影响其阵列公共源极60的形成。例如若第一阵列公共源极601的高度与第一阵列公共源极601的宽度之比过大，大于(0.1-10)：1，则会导致第一阵列公共源极601过深，从而增加刻蚀阻挡层35用量与去除刻蚀阻挡层35的时间，提高工艺成本，降低工艺效率。若第一阵列公共源极601的高度与第一阵列公共源极601的宽度之比过小，小于(0.1-10)：1，则会导致第一阵列公共源极601过窄，影响其电信号的传输。
可选地，在垂直于所述第一表面37的方向上所述第一阵列公共源极601的高度与在平行于所述第一表面37的方向上所述第一阵列公共源极601的宽度之比为(0.5-8)：1。进一步可选地，在垂直于所述第一表面37的方向上所述第一阵列公共源极601的高度与在平行于所述第一表面37的方向上所述第一阵列公共源极601的宽度之比为(1-5)：1。
请再次参考图31，本实施方式中，在垂直于所述第一表面37的方向上(图中的D1方向)，所述第一阵列公共源极601与所述第二阵列公共源极602的高度之比为1：(10-100)。
本申请还可使第一阵列公共源极601的高度与第二阵列公共源极602的高度之比满足1：(10-100)，以此来制备出结构优异的阵列公共源极60结构。若第一阵列公共源极601的高度太大或者第一阵列公共源极601的高度太小都会影响其阵列公共源极60的形成。例如若第一阵列公共源极601的高度与第二阵列公共源极602的高度之比过大，大于1：(10-100)，则会导致第一阵列公共源极601的高度过大，从而增加刻蚀阻挡层35用量与去除刻蚀阻挡层35的时间，提高工艺成本，降低工艺效率。例如若第一阵列公共源极601的高度与第二阵列公共源极602的高度之比过小，小于1：(10-100)，则会导致第一阵列公共源极601的高度过小，从而形成的底部的第一阵列公共源极601的结构过小，无法满足用户的需求。也可以理解为，若第一阵列公共源极601的高度过小，则会导致第二阵列公共源极602的高度过大，进而使得第二阵列公共源极602靠近第一阵列公共源极601的部分无法形成，或其形成的结构质量较差。
可选地，在垂直于所述第一表面37的方向上，所述第一阵列公共源极601的高度与所述第二阵列公共源极602的高度之比为1：(20-80)。进一步可选地，在垂直于所述第一表面37的方向上，所述第一阵列公共源极601的高度与所述第二阵列公共源极602的高度之比为1：(40-60)。
请再次参考图31，本实施方式中，所述第一阵列公共源极601和/或所述第二阵列公共源极602为圆台状。
本申请可使所述第一阵列公共源极601和/或所述第二阵列公共源极602设计为圆台状，也可以理解为，在平行于第一表面37的方向上，所述第一阵列公共源极601和/或所述第二阵列公共源极602为圆形。可选地，在平行于第一表面37的方向上，所述第一阵列公共源极601和/或所述第二阵列公共源极602也可以为椭圆形、长方形或者其他多边形。
请一并参考图32，图32为本申请另一实施方式中三维存储器的结构示意图。本实施方式中，所述三维存储器1还包括位于所述第一堆栈结构300与所述衬底10之间的半导体材料层50，所述半导体材料层50位于所述阵列公共源极60与所述衬底10之间。
本申请在所述第一堆栈结构300与所述衬底10之间设置半导体材料层50，从而提高半导体材料层50的面积。
请再次参考图32，可选地，本实施方式中，所述阵列公共源极60靠近所述衬底10的表面与所述第一堆栈结构300靠近所述衬底10的表面齐平。
本申请还可使所述阵列公共源极60靠近所述衬底10的表面与所述第一堆栈结构300靠近所述衬底10的表面齐平，从而形成结构完整，性能优异的半导体材料层50。
请一并参考图33，图33为本申请又一实施方式中三维存储器的结构示意图。本实施方式中，所述三维存储器1还包括NAND串41，所述NAND串41包括穿过所述第一堆栈结构300并延伸至所述衬底10的第一NAND串411，以及穿过所述第二堆栈结构400的第二NAND串412。在平行于所述第一表面37的方向上(如图中的D2方向)，所述第一NAND串411远离所述衬底10的表面的宽度大于或小于所述第二NAND串412靠近所述衬底10的表面的宽度
本申请也可通过使所述第一NAND串411远离所述衬底10的表面的宽度大于或小于所述第二NAND串412靠近所述衬底10的表面的宽度，从而使第一NAND串411与第二NAND串412更好地进行连接，从而形成结构优异的NAND串41，提高三维存储器1的质量。可选地，本申请仅以所述第一NAND串411远离所述衬底10的表面的宽度大于所述第二NAND串412靠近所述衬底10的表面的宽度进行示意。
请再次参考图33，本实施方式中，所述第一NAND串411远离所述衬底10的表面与所述第一阵列公共源极601远离所述衬底10的表面齐平。
本申请还可使所述第一NAND串411远离所述衬底10的表面与所述第一阵列公共源极601远离所述衬底10的表面齐平，从而降低第一NAND串411与第一阵列公共源极601的制备难度。
本申请还提供了一种电子设备，包括处理器和本申请上述实施方式提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请还提供了一种电子设备，包括本申请提供的三维存储器。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器中写入数据，也可以从存储装置，即本申请提供的三维存储器中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过利用本申请上述实施方式提供的三维存储器，可提高阵列公共源极的结构稳定性，提高三维存储器与电子设备的性能。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (26)
1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底的一侧形成第一叠层结构；
形成贯穿所述第一叠层结构的多个第一栅缝隙；
形成填充所述第一栅缝隙的刻蚀阻挡层；
在所述第一叠层结构和所述刻蚀阻挡层上形成第二叠层结构；
形成贯穿所述第二叠层结构的多个第二栅缝隙，并使每个所述第二栅缝隙分别对应露出每个所述第一栅缝隙内的所述刻蚀阻挡层；以及
去除所述刻蚀阻挡层，以使得所述第一栅缝隙与所述第二栅缝隙连通形成栅缝隙。
2.如权利要求1所述的制备方法，其特征在于，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上所述栅缝隙的深度与在平行于所述第一表面的方向上所述栅缝隙的宽度之比为(50-1000)：1。
3.如权利要求1所述的制备方法，其特征在于，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上所述第一栅缝隙的深度与在平行于所述第一表面的方向上所述第一栅缝隙的宽度之比为(0.1-10)：1。
4.如权利要求1所述的制备方法，其特征在于，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上，所述第一栅缝隙的深度与所述第二栅缝隙的深度之比为1：(10-100)。
5.如权利要求1所述的制备方法，其特征在于，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在平行于所述第一表面的方向上，所述第一栅缝隙靠近所述第二栅缝隙的开口口径大于所述第二栅缝隙靠近所述第一栅缝隙的开口口径。
6.如权利要求1所述的制备方法，其特征在于，“形成贯穿所述第一叠层结构的多个第一栅缝隙”包括：
刻蚀所述第一叠层结构形成多个第一栅缝隙，并使所述第一栅缝隙靠近所述衬底的开口与所述第一叠层结构靠近所述衬底的表面齐平。
7.如权利要求1所述的制备方法，其特征在于，“在所述衬底的一侧形成第一叠层结构”包括：
在所述衬底的上形成牺牲层；
在所述牺牲层上形成第一叠层结构，并使所述第一叠层结构覆盖所述牺牲层。
8.如权利要求7所述的制备方法，其特征在于，在“去除所述刻蚀阻挡层”之后，还包括：
去除所述牺牲层以形成空槽；
在所述空槽内形成半导体材料层。
9.如权利要求7所述的制备方法，其特征在于，在“形成贯穿所述第一叠层结构的多个第一栅缝隙”之前，还包括：
形成贯穿所述第一叠层结构并延伸至所述衬底的多个第一沟道孔；
形成填充所述第一沟道孔的所述刻蚀阻挡层。
10.如权利要求9所述的制备方法，其特征在于，在“在所述第一叠层结构和所述刻蚀阻挡层上形成第二叠层结构”之后，还包括：
形成贯穿所述第二叠层结构的多个第二沟道孔，并使每个所述第二沟道孔分别对应露出每个所述第一沟道孔内的所述刻蚀阻挡层。
11.如权利要求10所述的制备方法，其特征在于，“去除所述刻蚀阻挡层”包括：
去除所述第一沟道孔内的所述刻蚀阻挡层，以使得所述第一沟道孔与所述第二沟道孔连通形成沟道孔；
在所述沟道孔内形成NAND串。
12.如权利要求11所述的制备方法，其特征在于，所述NAND串包括沟道层和包围所述沟道层的存储器层，在“去除所述刻蚀阻挡层”之后，还包括：
形成覆盖所述栅缝隙侧壁的保护层；
去除所述牺牲层以形成空槽；
去除所述存储器层暴露在所述空槽内的部分以露出部分所述沟道层；以及
在所述空槽内形成半导体材料层，并使所述半导体材料层与部分所述沟道层接触。
13.如权利要求1所述的制备方法，其特征在于，所述刻蚀阻挡层的材料包括金属。
14.如权利要求13所述的制备方法，其特征在于，所述金属包括钨。
15.如权利要求1所述的制备方法，其特征在于，定义开设所述第一栅缝隙的所述第一叠层结构的表面为第一表面，在垂直于所述第一表面的方向上，所述第一栅缝隙和/或所述第二栅缝隙的纵截面为锥形。
16.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
第一堆栈结构与第二堆栈结构，所述第一堆栈结构设于所述衬底的一侧，所述第二堆栈结构设于所述第一堆栈结构远离所述衬底的一侧；
穿过所述第一堆栈结构与所述第二堆栈结构的阵列公共源极，所述阵列公共源极包括穿过所述第一堆栈结构的第一阵列公共源极，以及穿过所述第二堆栈结构的第二阵列公共源极；
定义所述第一堆栈结构靠近所述第二堆栈结构的表面为第一表面，在平行于所述第一表面的方向上，所述第一阵列公共源极远离所述衬底的表面的宽度大于或小于所述第二阵列公共源极靠近所述衬底的表面的宽度。
17.如权利要求16所述的三维存储器，其特征在于，在平行于所述第一表面的方向上，所述第一阵列公共源极远离所述衬底的表面的宽度大于所述第二阵列公共源极靠近所述衬底的表面的宽度。
18.如权利要求16所述的三维存储器，其特征在于，在垂直于所述第一表面的方向上所述阵列公共源极的高度与在平行于所述第一表面的方向上所述阵列公共源极的宽度之比为(50-1000)：1。
19.如权利要求16所述的三维存储器，其特征在于，在垂直于所述第一表面的方向上所述第一阵列公共源极的高度与在平行于所述第一表面的方向上所述第一阵列公共源极的宽度之比为(0.1-10)：1。
20.如权利要求16所述的三维存储器，其特征在于，在垂直于所述第一表面的方向上，所述第一阵列公共源极与所述第二阵列公共源极的高度之比为1：(10-100)。
21.如权利要求16所述的三维存储器，其特征在于，所述第一阵列公共源极和/或所述第二阵列公共源极为圆台状。
22.如权利要求16所述的三维存储器，其特征在于，所述三维存储器还包括位于所述第一堆栈结构与所述衬底之间的半导体材料层，所述半导体材料层位于所述阵列公共源极与所述衬底之间。
23.如权利要求22所述的三维存储器，其特征在于，所述阵列公共源极靠近所述衬底的表面与所述第一堆栈结构靠近所述衬底的表面齐平。
24.如权利要求16所述的三维存储器，其特征在于，所述三维存储器还包括NAND串，所述NAND串包括穿过所述第一堆栈结构并延伸至所述衬底的第一NAND串，以及穿过所述第二堆栈结构的第二NAND串；
在平行于所述第一表面的方向上，所述第一NAND串远离所述衬底的表面的宽度大于或小于所述第二NAND串靠近所述衬底的表面的宽度。
25.如权利要求24所述的三维存储器，其特征在于，所述第一NAND串远离所述衬底的表面与所述第一阵列公共源极远离所述衬底的表面齐平。
26.一种电子设备，其特征在于，包括处理器和如权利要求16-25任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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