CN114144883A - 使用自对准多重图案化和气隙的三维(3d)存储器设备和制造方法 - Google Patents

使用自对准多重图案化和气隙的三维(3d)存储器设备和制造方法 Download PDF

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CN114144883A CN202180004466.7A CN202180004466A CN114144883A CN 114144883 A CN114144883 A CN 114144883A CN 202180004466 A CN202180004466 A CN 202180004466A CN 114144883 A CN114144883 A CN 114144883A
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郑祖辉
向政
石艳伟
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Yangtze Memory Technologies Co Ltd
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Abstract

提供了三维(3D)NAND存储器设备和方法。在一个方面，一种制造方法包括：在衬底之上形成导体/绝缘体堆叠体，通过导体/绝缘体堆叠体来配置存储单元，形成导电层，去除导电层的部分以在导电层中形成开口，在开口的空间中沉积电介质材料，并在该空间中形成气隙。

Description

使用自对准多重图案化和气隙的三维(3D)存储器设备和制造 方法
技术领域
本申请总体涉及半导体技术领域，具体地说，本申请涉及使用自对准多重图案化(self-aligned multiple patterning,SAMP)和气隙的三维(three-dimensional,3D)存储器设备和制造方法。
背景技术
与非(NAND)存储器是一种不需要电源来保持存储的数据的非易失性类型的存储器。消费电子、云计算和大数据不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着传统二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在发挥着重要作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
自对准多重图案化(SAMP)是一种使用侧壁间隔物来减小心轴图案的间距并打破光刻限制的方法。SAMP制造了更窄、间距更小的金属线。然而，这些金属线会增加电阻和电容，影响3D NAND设备的编程速度。
发明内容
在本公开内容的一个方面，一种用于制造3D存储器设备的方法包括：提供用于所述3D存储器设备的衬底，在所述衬底的顶表面之上形成导体/绝缘体堆叠体，通过所述导体/绝缘体堆叠体来配置存储单元，在所述导体/绝缘体堆叠体的一部分之上形成包括导电材料的导电层，去除所述导电层的一部分以在所述导电层中形成开口并在所述开口中形成侧壁，在所述开口的空间中沉积电介质材料，并在所述空间中形成气隙。功能层延伸穿过所述导体/绝缘体堆叠体，并且形成在半导体沟道和所述导体/绝缘体堆叠体之间。每个存储单元包括所述功能层的一部分和所述半导体沟道。所述侧壁的表面包括所述导电材料。所述电介质材料围绕所述气隙。
在本公开内容的另一个方面，一种3D存储器设备包括衬底、在所述衬底之上形成的导体/绝缘体堆叠体、延伸穿过所述导体/绝缘体堆叠体的功能层和半导体沟道、穿过导体/绝缘体堆叠体形成的存储单元、以及由导电材料形成的导电块，所述导电块具有由所述导电材料形成的侧壁并形成在所述导体/绝缘体堆叠体的一部分之上。在所述半导体沟道和所述导体/绝缘体堆叠体之间形成所述功能层。每个存储单元包括所述功能层的一部分和所述半导体沟道的一部分。通过具有电介质材料和气隙的空间来隔开所述侧壁。所述气隙被所述电介质材料包围。
在本公开内容的另一个方面，一种用于形成具有图案的金属块的方法包括：提供衬底，在所述衬底之上形成金属层，在所述金属层之上形成掩模层，在所述掩模层之上形成所述图案，根据所述图案来形成图案化掩膜层，基于所述图案化掩膜层来去除所述金属层的部分以在所述金属层中形成开口并在所述开口中形成两个相对的侧壁，在所述开口的空间中沉积电介质材料，并在所述空间中形成气隙。所述电介质材料围绕所述气隙。所述两个相对的侧壁之间的距离为50纳米或更小。
在本公开内容的另一个方面，一种存储器装置包括：用于接收输入的输入/输出(input/output，I/O)组件、用于缓冲信号的缓冲器、用于实施操作的控制器、和3D存储器设备。所述3D存储器设备包括衬底和导电块。所述导电块由导电材料形成，所述导电块具有由所述导电材料形成的侧壁，并形成在所述衬底的一部分之上。通过具有电介质材料和气隙的空间来分隔开所述侧壁。所述气隙被所述电介质材料包围。
根据本公开内容的说明书、权利要求和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
图1和图2示出了根据本公开内容的各个方面的在制造过程期间的某些阶段的示例性三维(3D)阵列设备的截面图；
图3和图4示出了根据本公开内容的各个方面的在形成沟道孔和功能层之后的图2中所示的3D阵列设备的俯视图和截面图；
图5和图6示出了根据本公开内容的各个方面的在形成栅极线缝隙之后的图3和图4中所示的3D阵列设备的俯视图和截面图；
图7、图8和图9示出了根据本公开内容的各个方面的图5和图6中所示的3D阵列设备在制造过程中的某些阶段的截面图；
图10和11示出了根据本公开内容的各个方面的图9中所示的3D阵列设备在制造过程中的某些阶段的截面图；
图12A-12I示出了根据本公开内容的各个方面的用于描述自对准多重图案化(SAMP)工艺的俯视图和截面图；
图13示出了根据本公开内容的各个方面的示例性外围设备的截面图；
图14示出了根据本公开内容的各个方面的在图11中所示的3D阵列设备与图13中所示的外围设备进行键合之后的3D存储器设备的截面图；
图15示出了根据本公开内容的各个方面的3D存储器设备的制造的示意性流程图；以及
图16示出了根据本公开内容的各种实施例的存储器装置的框图。
具体实施方式
下面参照附图来描述本公开内容的各个方面的技术方案。在可能的情况下，将贯穿附图使用相同的附图标记来指代相同或类似的部件。显而易见的是，所描述的方面仅仅是本公开内容的各方面的一部分而非全部。可以交换和/或组合各个方面的特征。
图1-11示意性地示出了根据本公开内容的各方面的示例性3D阵列设备100的制造工艺。3D阵列设备100是存储器设备的一部分，并也可以称为3D存储结构。在附图中，顶视图在X-Y平面中，而截面图在Y-Z平面中或者沿X-Y平面中的一条线。
如图1中的截面图所示，3D阵列设备100包括衬底110。在一些方面，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅、或III-V族化合物(例如，砷化镓(GaAs)或磷化铟(InP))。可选地，衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像多晶硅衬底一样处理衬底110。作为示例，在下面的描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
在一些方面，通过离子注入和/或扩散，使用n型掺杂剂对衬底110的顶部进行掺杂以形成掺杂区111。掺杂区111的掺杂剂可以包括例如磷(P)、砷(As)和/或锑(Sb)。如图1中所示，在掺杂区111之上沉积覆盖层120。覆盖层120是牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一种或多种。可以通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或者其组合来沉积覆盖层120。此外，PVD可以包括蒸发法和溅射法。在一些其它方面，覆盖层120可以包括另一种材料，例如，氧化铝。
此外，在覆盖层120之上，沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料、或导电材料。如本文所使用的，词语“导电”表示能导电的。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130之后，形成电介质堆叠体140。电介质堆叠体140包括多对的堆叠层，例如，包括彼此交替堆叠的第一电介质层141和第二电介质层142。电介质堆叠体可以包括64对、128对或多于128对的第一电介质层141和第二电介质层142。
在一些方面，第一电介质层141和第二电介质层142由不同的材料制成。在下面的描述中，第一电介质层141示例性地包括可以用作隔离堆叠层的氧化硅层，而第二电介质层142示例性地包括可以用作牺牲堆叠层的氮化硅层。随后，将牺牲堆叠层蚀刻掉并由导电堆叠层来代替。可以通过CVD、PVD、ALD或其组合来沉积第一电介质层141和第二电介质层142。
图2示出了根据本公开内容的各方面的3D阵列设备100的示意性截面图。如图2中所示，在形成电介质堆叠体140之后，执行阶梯形成工艺以将电介质堆叠体140的一部分修整成阶梯结构。在阶梯形成工艺中可以使用任何适当的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿着Y方向以分段方式增加。沉积电介质层121以覆盖阶梯结构、掺杂区111和衬底110。如图2中所示，在阶梯结构一侧(例如，在阶梯结构的左侧)的区域中，去除电介质堆叠体140、牺牲层130和覆盖层120。可以将该区域视作为接触区域，在该接触区域中，可以配置连接到触点焊盘的贯穿硅触点，或者可以布置用于触点焊盘的开口。如本文所使用的词语“连接”表示电连接。接触区域包含电介质层121的一部分，并因此是电介质区域。在一些方面，在阶梯形成工艺中不将覆盖层120蚀刻掉，并且可以将覆盖层120的一部分掩埋在接触区域中的电介质层121之下。
图3和图4示出了根据本公开内容的各方面的在形成沟道孔150之后的3D阵列设备100的示意性俯视图和示意性截面图。沿着图3的线AA’来截取图4所示的截面图。图3和图4中以及本公开内容中其它附图所示的沟道孔150的数量、尺寸和布置是示例性的并且仅用于描述目的，但是根据本公开内容的各个方面，任何适当的数量、尺寸和布置都可以用于所公开的3D阵列设备100。
如图3和图4中所示，沟道孔150被布置为在Z方向或者在近似垂直于衬底110的方向上延伸，并且在X-Y平面中形成预定图案(没有示出)的阵列。可以通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合来形成沟道孔150。也可以执行其它工艺，例如涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱状形状，其延伸穿过电介质堆叠体140、牺牲层130、覆盖层120，并且部分地穿透掺杂区111。在形成沟道孔150之后，在沟道孔的侧壁和底部沉积功能层151。功能层151包括：在沟道孔的侧壁和底部上的阻挡层152，以阻挡电荷的流出；在阻挡层152的表面上的电荷捕获层153，以在3D阵列设备100的操作期间存储电荷；以及在电荷捕获层153的表面上的隧穿层154。阻挡层152可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪之类的高k电介质材料、或者其它宽带隙材料。电荷捕获层153可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅、诸如氧化铝或氧化铪之类的高k电介质材料、或者其它宽带隙材料。隧穿层154可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于隧穿层154的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪之类的高k电介质材料、或者其它宽带隙材料。
此外，在隧穿层154的表面上沉积半导体沟道155。在一些方面，半导体沟道155包括多晶硅层。可选地，半导体沟道155可以包括非晶硅层。与沟道孔一样，半导体沟道155也延伸穿过电介质堆叠体140并进入掺杂区111。可以通过例如CVD和/或ALD，来沉积阻挡层152、电荷捕获层153、隧穿层154和半导体沟道155。可以认为形成在沟道孔150中的结构(包括功能层151和半导体沟道155)是沟道结构。
在形成半导体沟道155之后，使用氧化物材料156和导电插塞来填充沟道孔150的开口，如图4中所示。导电插塞包括诸如掺杂多晶硅之类的导电材料。
在一些情况下，功能层151包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。也就是说，阻挡层152为氧化硅层，电荷捕获层153为氮化硅层，而隧穿层154为另一氧化硅层。可选地，功能层151可以具有不同于ONO配置的结构。在以下描述中，以ONO结构为例。
参考图4，在形成阶梯结构之后蚀刻沟道孔150。可选地，也可以在阶梯形成工艺之前形成沟道孔150。例如，在如图1所示地制造电介质堆叠体140之后，可以形成沟道孔150，然后可以沉积功能层151和半导体沟道155。在使用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺以形成阶梯结构。
图5和图6示出了根据本公开内容的各方面的在形成栅极线缝隙160之后的3D阵列设备100的示意性俯视图和示意性截面图。沿着图5的线BB’来截取图6所示的截面图。栅极线缝隙也可以称为栅极线缝隙结构。3D阵列设备100具有大量排列在存储平面(没有示出)中的沟道孔150。每个存储平面被栅极线缝隙划分为存储块(没有示出)和存储指。例如，如图5中所示的沟道孔150的配置反映了栅极线缝隙160之间的存储指。
可以通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成栅极线缝隙160。如图5和图6中所示，栅极线缝隙160例如在X和Y方向上水平地延伸，并且延伸穿过电介质堆叠体140，并在Z方向或者在近似垂直于衬底110的方向上到达或部分穿透牺牲层130。这样，在栅极线缝隙160的底部，暴露出牺牲层130。然后，可以通过CVD和/或ALD，在栅极线缝隙160的侧壁和底部上沉积间隔层(没有示出)。间隔层被配置为保护第一电介质层141和第二电介质层142，并且可以包括例如氧化硅和氮化硅。
在沉积间隔层之后，进行选择性蚀刻，从而通过干法蚀刻或者干法蚀刻和湿法蚀刻的组合来去除栅极线缝隙160底部的部分间隔层。再次暴露牺牲层130。随后，执行选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除牺牲层130。牺牲层130的去除产生空腔，并暴露覆盖层120和在沟道孔150中形成的阻挡层152的底部部分。此外，执行多次选择性蚀刻工艺(例如，多次选择性湿法蚀刻工艺)，以连续去除阻挡层152、电荷捕获层153和隧穿层154的暴露部分，从而暴露半导体沟道155的底侧部分。
当覆盖层120是氧化硅和/或氮化硅时，在将功能层151的底部蚀刻掉时可以去除覆盖层120。在某些方面，覆盖层120包括不同于氧化硅或氮化硅的材料，并且可以通过一个或多个另外的选择性蚀刻工艺来去除覆盖层120。去除覆盖层120暴露了掺杂区111的顶表面。
在蚀刻工艺之后，掺杂区111、以及半导体沟道155的靠近沟道孔150底部的侧部被暴露在通过蚀刻掉牺牲层130和覆盖层120而留下的空腔中。例如通过CVD和/或ALD沉积工艺，由半导体材料(例如，多晶硅)填充空腔以形成半导体层131。半导体层131是n型掺杂的，形成在掺杂区111的暴露表面上以及半导体沟道155的侧壁或侧部上，并连接到掺杂区111和半导体沟道155。
可选地，执行选择性外延生长，使得可以在掺杂区111的暴露表面上生长单晶硅层，并且可以在半导体沟道155的暴露表面上生长多晶硅层。因此，半导体层131可以包括邻接的单晶硅层和多晶硅层。
当对功能层151和覆盖层120的底部进行蚀刻时，将一些间隔层蚀刻掉，并且其余间隔层保留在栅极线缝隙160的侧壁上以保护第一电介质层141和第二电介质层142。在形成半导体层131之后，在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中去除剩余的间隔层，从而暴露栅极线缝隙160周围的第二电介质层142的侧面。在一些方面，与侧壁接触的最里面的间隔层是氮化硅。因为第二电介质层142也是氮化硅，所以在蚀刻过程期间将最里面的间隔层和第二电介质层142一起去除，在第一电介质层141之间留下空腔143，如图7中所示。如此，将电介质堆叠体140改变为电介质堆叠体144。
参考图7，空腔143暴露阻挡层152的某些部分。此外，生长诸如钨(W)之类的导电材料，以填充通过去除第二电介质层142而留下的空腔143，在第一电介质层141之间形成导电层145。在制造导电层145之后，将电介质堆叠体144转换成导体/绝缘体堆叠体146，如图8中所示。导体/绝缘体堆叠体146包括彼此交替堆叠的第一电介质层141和导电层145。
在一些方面，在空腔143中沉积金属W之前，可以沉积诸如氧化铝之类的高k电介质材料的电介质层(没有示出)。此外，沉积一层导电材料(例如，氮化钛(TiN))(没有示出)，然后沉积金属W以形成导电层145。在沉积工艺中可以使用CVD和/或ALD。或者，可以使用另一种导电材料(例如，钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任意组合)以形成导电层145。
参考图8，沟道孔150中的每个功能层151的一部分位于导电层145之一的一部分与沟道孔150中的半导体沟道155的一部分之间。每个导电层145被配置为连接X-Y平面中的NAND存储单元行，并被配置为用于3D阵列设备100的字线。在沟道孔150中形成的半导体沟道155被配置为沿Z方向连接一列或一串NAND存储单元，并被配置为用于3D阵列设备100的位线。这样，在导电层145和半导体沟道155之间(即，在字线和位线之间)，布置X-Y平面中的沟道孔150中的功能层151的一部分(作为NAND存储单元的一部分)。也可以认为功能层151设置在半导体沟道155和导体/绝缘体堆叠体146之间。导电层145的围绕沟道孔150的一部分的部分用作用于NAND存储单元的控制栅极或栅电极。可以认为3D阵列设备100包括NAND单元串的2D阵列(这样的串也称为“NAND串”)。每个NAND串包含多个NAND存储单元，并朝向衬底110垂直地延伸。NAND串通过衬底110之上的导体/绝缘体堆叠体146形成NAND存储单元的3D阵列。
在空腔143中生长导电层145之后，可以通过CVD和/或ALD在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合，以去除在栅极线缝隙的底部的电介质层，从而暴露部分的半导体层131。栅极线缝隙填充有导电材料161(例如，掺杂的多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161延伸穿过导体/绝缘体堆叠体146并接触半导体层131，如图9中所示。作为动词的词语“接触”表示与本文中使用的物体电接触。在一些方面，填充的栅极线缝隙成为3D阵列设备100的阵列共源极。可选地，在栅极线缝隙中形成阵列共源极包括：沉积绝缘层、导电层(例如，TiN、W、Co、Cu或Al)，然后沉积导电材料(例如，掺杂多晶硅)。
图10和11示出了根据本公开内容的各方面的在形成触点、通孔、导体层和连接焊盘之后的某些阶段的3D阵列设备100的示意性截面图。在如图9所示填充栅极线缝隙160并形成阵列共源极之后，分别通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合来形成用于字线触点171和贯穿硅触点172-173的开口。将触点171-173布置为用于3D阵列设备100的互连。通过CVD、PVD、ALD、电镀、化学镀或者其任意组合，用于触点171-173的开口被分别填充有导电材料。如图10中所示，在接触区域(即，电介质区域)中并且在堆叠体146和NAND存储单元旁边，形成贯穿硅触点172和173。在触点172-173和堆叠体146之间(即，在贯穿硅触点172-173和NAND存储单元之间)设置阶梯结构。在一些方面，触点172-173延伸以到达掺杂区111。替代地，触点172-173可以延伸到电介质层121中的掺杂区111上方的水平。用于触点171-173的导电材料可以包括W、Co、Cu、Al或者其组合。可选地，当分别制造触点171-173时，在沉积另一种导电材料之前，可以沉积一层导电材料(例如，TiN)作为接触层。
此外，执行CVD或PVD工艺以在3D阵列设备100上沉积电介质材料(例如，氧化硅或氮化硅)，并且电介质层121变厚。通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合，来形成用于通孔174的开口。随后，可以使用诸如W、Co、Cu、Al或者其组合之类的导电材料填充这些开口以形成通孔174，如图10中所示。可以执行CVD、PVD、ALD、电镀、无电镀或者其组合。通孔174连接到触点171-173、NAND串的上端和阵列共源极的插塞162。NAND串的上端分别连接到位线。可选地，在填充开口以形成通孔174之前，可以首先沉积一层导电材料(例如，TiN)。
此外，可以通过CVD、PVD、ALD、电镀、无电镀或者其组合，来生长用于互连的导体层175。导体层175分别沉积在通孔174之上并与通孔174接触，并且导体层175包括诸如W、Co、Cu、Al或者其组合之类的导电材料。导体层175的一部分通过通孔174连接到位线。
如图10中所示，3D阵列设备100的一部分1700包括导体层175和通孔174中的一些。在本公开内容的以下描述中，基于部分1700来示出关于制作导体层175的更多细节。
类似于通孔174的形成，在导体层175之上制作通孔176。例如，可以沉积电介质材料以覆盖导体层175并使电介质层121更厚，可以形成用于通孔176的开口，并且随后可以用导电材料来填充开口以形成通孔176。
此外，执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)，从而覆盖通孔176并进一步加厚电介质层121。制作开口然后进行填充，以形成用作与外围设备的互连的连接焊盘177、178和179。如图11中所示，连接焊盘177-179被分别沉积在通孔176之上，并与通孔176接触。这样，连接焊盘177分别连接到字线触点171、相对应的NAND串的上端、以及插塞162。连接焊盘178和179分别连接到贯穿硅触点172和173。连接焊盘177-179可以包括诸如W、Co、Cu、Al或者其组合之类的导电材料。可选地，在填充开口以形成连接焊盘177-179之前，可以首先沉积导电材料(例如，TiN)的接触层。
自对准多重图案化(SAMP)是一种节省成本的方法，该方法能够实现具有超出光刻限制的更细线的图案。SAMP工艺可以包括自对准双重图案化(self-aligned doublepatterning，SADP)和自对准四重图案化(self-aligned quadruple patterning，SAQP)。在一些情况下，当层175被配置为具有窄间距的密集金属线时，可以使用SAMP来制作导体层175。
图12A-12I以俯视图和截面图示意性地示出了根据本公开内容的各方面的SAMP工艺。俯视图在X-Y平面中，而截面图在X-Z平面中。参考图10，电介质层121位于3D阵列设备100的顶部，并且通孔174嵌入在层121中。顶表面包括通孔174和层121的表面区域。假设导体层175中的一些是在导体/绝缘体堆叠体146的一部分之上配置的密集金属线(没有示出)。在开始SAMP工艺(例如，SAQP工艺)之前，利用平坦化工艺，对设备100的顶表面进行平坦化。
图12A和12B示出了根据本公开内容的各方面的3D阵列设备100的部分1700的示意性俯视图和截面图。图12B所示的截面图是沿图12A的线CC’截取的。部分1700反映了堆叠体146上方的顶部，如图10中所示。如图10中所示的通孔174示意性地通过图12B和其它附图中所示的通孔1741来表示。在制作通孔1741并执行平坦化工艺之后，在电介质层121之上共形地沉积导电层1751。因此，层1751在整个顶表面区域具有大致相同的厚度。导电层1751可以包括具有金属材料(例如，W、Cu、Al、Co、Ti、其任何合金、或者其任何组合(或混合物))的金属层。如本文所使用的，词语“合金”表示由金属元素和非金属元素(例如，碳、氧、氮或硫)组成的混合物。可以通过CVD、PVD、ALD或者其任何组合来沉积层1751。在一些情况下，直接在平坦化的顶表面上沉积金属材料。因此，层1751的一些部分直接接触并连接到通孔1741。可选地，在生长层1751之前，可以在平坦化的顶表面上沉积导电材料(例如，TiN)的接触层。
此外，在导电层1751之上沉积诸如硬掩模1752之类的掩模层。硬掩模1752包括一层或多层，该一层或多层包括一种或多种材料。用于硬掩模1752的材料包括例如氧化硅、氮化硅、氮氧化硅、多晶硅、非晶硅或氧化铝。在硬掩模1752之上，通过光刻产生芯图案，该芯图案可以称为第一心轴图案。通过由诸如光致抗蚀剂之类的材料制成的块1753来表示第一心轴图案。
如图12A-12B所示，块1753的宽度为3a，相对侧壁1和2之间的空间的宽度为5a，而第一心轴图案的间距为8a。然后，通过CVD和/或ALD，共形地沉积第一电介质材料(例如，氧化硅或氮化硅)。该沉积工艺产生覆盖块1753、以及硬掩模1752的暴露部分的共形层，并且在覆盖不同几何特征时具有大致相同的厚度。在诸如反应离子蚀刻(RIE)工艺之类的干法蚀刻工艺之后，定向地蚀刻共形层，并且产生靠近块1753的侧壁间隔物1754。如图12C中所示，侧壁间隔物1754沿X方向的宽度为a。两个侧壁间隔物1754之间的间距为3a。在一些方面，侧壁间隔物1754的宽度(即，a的值)为50纳米(nm)或更小。在一些其它方面，侧壁间隔物1754的宽度为20nm、10nm或者小于10nm。除了侧壁间隔物1754之外，SAQP工艺中制作的其它侧壁具有相同或相似的宽度值。
在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中，去除第一心轴图案(即，块1753)。选择性蚀刻在硬掩模上留下侧壁间隔物1754。侧壁间隔物1754代表第二心轴图案。
此外，通过CVD和/或ALD沉积第二电介质材料(例如，氧化硅或氮化硅)以生长共形层。该共形层覆盖侧壁间隔物1754和硬掩模1752的暴露部分。利用诸如RIE之类的干法蚀刻工艺，对共形层进行定向蚀刻并形成侧壁间隔物1755，如图12D中所示。与间隔物1754类似，间隔物1755的宽度为a。两个相邻的间隔物1755之间的间距也是a。
在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中，去除第二心轴图案(即，间隔物1754)。选择性蚀刻留下的侧壁间隔物1755代表所需的图案，该图案的间距为2a，如图12E中所示。此外，执行诸如RIE之类的干法蚀刻工艺，以蚀刻侧壁间隔物1755和硬掩模1752的暴露区域。如图12F中所示，在干法蚀刻去除硬掩模的暴露部分之后，形成块1752A，并且将所需的图案转移到硬掩模。
此外，执行诸如RIE之类的后续干法蚀刻工艺以蚀刻块1752A和导电层1751的暴露部分。在干法蚀刻之后，去除了导电层1751的暴露部分，并且在导电层1751中生成暴露导电层下方的电介质层121的开口。如图12G中所示，在电介质层121上形成导电块1751A，该导电块1751A与通孔1741对准并且是基于所需的图案。此外，导电块1751A分别设置在通孔1741之上并与通孔1741接触。在一些情况下，导电块1751A是金属线。然后，金属线的宽度为a，并且线间距为2a。与第一心轴图案相比，在SAMP工艺中使用侧壁间隔物减小了线宽和线间距。如先前所述，导电块1751A与参照图10-11的导体层175相对应。
参考图12G，相邻的导电块1751A沿X方向被开口隔开。该开口的宽度是a，其是块1751A的两个相对侧壁(例如，侧壁3和4)之间的距离。由于块1751A是通过去除层1751的某些部分制成的，因此块1751A的侧壁和侧壁表面由层1751的导电材料制成。例如，如果层1751是W层，则块1751A的侧壁和侧壁表面的材料也是W。
使用诸如CVD之类的沉积工艺，通过电介质材料1756来填充块1751A之间的开口。非共形地布置这种沉积，使得随后形成气隙1757。如图12H中所示，电介质材料1756直接沉积在块1751A的侧壁(或侧壁表面)和开口的底部上。气隙1757被电介质材料1756包围，并形成在开口的空间中。结果，在气隙1757和块1751A的侧壁(或侧壁表面)之间仅存在电介质材料1756。换言之，气隙1757与块1751A的导电材料之间仅存在电介质材料1756。例如，电介质材料1756包括氧化硅、氮化硅、氮氧化硅、氧化铝等。在一些情况下，在形成气隙1757之后，可以使用不同的电介质材料来继续填充开口。因此，将气隙埋在不同材料的层之下，这在一些情况下可以促进回蚀刻工艺。
由于块1751A的间距很紧，所以布置气隙1757以减小电容。可选地，可以扩大气隙以进一步降低电容。例如，可以通过沉积电介质材料1758，然后进行干法蚀刻(该干法蚀刻蚀刻掉在开口的底部的一些材料)，来部分地填充开口。然后重新开始填充过程，填充开口，并形成气隙1759。如图12I中所示，气隙1759的下部(或下端部)的宽度大于气隙的上部(或上端部)的宽度。气隙1759的下部比气隙的上部更靠近电介质层121。与气隙1757相比，气隙1759更大，并且可以进一步减小电容。
另外地或可选地，也可以通过使用SAMP在电介质层中形成沟槽开口，在沟槽开口的侧壁和底表面上沉积接触层(或阻挡层)(例如，通过CVD沉积TiN层)，然后用金属填充开口(例如，通过CVD沉积W)，来制作紧密间距的金属线。然而，与通过如上面关于图12A-12I所示的方法制造的那些金属线相比，通过这种方法制造的金属线具有更大的电阻，尤其是在通过PVD来形成导电层1751时。
图13示出了根据本公开内容的各方面的外围设备180的示意性截面图。外围设备180是存储器设备的一部分，并且也可以被称为外围结构。外围设备180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅、或者诸如GaAs或InP之类的III-V族化合物。外围CMOS电路(例如，控制电路)(没有示出)被制作在衬底181上，并用于促进阵列设备100的操作。例如，外围CMOS电路可以包括金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，并提供诸如页缓冲器、感测放大器、列解码器和行解码器之类的功能设备。在衬底181和CMOS电路之上沉积电介质层182。在电介质层182中形成连接焊盘(例如，连接焊盘183、184和185)和通孔。电介质层182包括一种或多种电介质材料，例如，氧化硅和氮化硅。连接焊盘183-185被配置为与3D阵列设备100互连，并且可以包括诸如W、Co、Cu、Al或者其组合之类的导电材料。
对于3D阵列设备100和外围设备180，衬底110或181的底侧可以称为背面，并且具有连接焊盘177-179或183-185的一侧可以称为前面或正面。
图14以截面图示意性地示出了根据本公开内容的各方面的示例性3D存储器设备190的制造工艺。3D存储器设备190包括图11中所示的3D阵列设备100和图13中所示的外围设备180。
如图14中所示，3D阵列设备100和外围设备180通过倒装芯片键合方法进行键合，以形成3D存储器设备190。在一些方面，对3D阵列设备100进行垂直翻转并且变得颠倒，其中连接焊盘177-179的顶表面面朝下。将这两个设备放置在一起，使得3D阵列设备100在外围设备180上方。在进行对准(例如，连接焊盘177-179分别与连接焊盘183-185对准)之后，3D阵列设备100和外围设备180面对面地接合并键合在一起。导体/绝缘体堆叠体146和外围CMOS电路夹在衬底110和181之间或者掺杂区111和衬底181之间。在一些方面，使用焊料或导电粘合剂，以将连接焊盘177-179分别与连接焊盘183-185进行键合。这样，连接焊盘177-179分别连接到连接焊盘183-185。在完成倒装芯片键合工艺之后，3D阵列设备100和外围设备180处于电连通。
此外，执行其它制造步骤或工艺以完成3D存储器设备190的制造。为简单起见，在图14中没有反映其它制造步骤和工艺。例如，从底表面(在倒装键合之后)，通过诸如晶圆研磨、干法蚀刻、湿法蚀刻、CMP或者其组合之类的减薄工艺，对3D阵列设备100的衬底110进行减薄。通过沉积工艺(例如，CVD或PVD工艺)，在掺杂区111之上生长电介质层。使用与上面所描述的类似方法，形成分别连接贯穿硅触点172和173的通孔和导体层。此外，沉积钝化层并形成连接触点172和/或173的触点焊盘。此外，执行其它的制造步骤或工艺。为简单起见，省略了其它的制造步骤或工艺的细节。
图15示出了根据本公开内容的各方面的用于制造3D存储器设备的示意性流程图200(例如，在制造工艺期间，参考上面对于3D存储器设备的结构的图)。在210处，提供用于制造3D阵列设备的衬底。在衬底的顶表面上沉积牺牲层。该衬底包括半导体衬底，例如，单晶硅衬底。在一些方面，在沉积牺牲层之前，在衬底上生长覆盖层。该覆盖层包括在衬底之上顺序生长的单层或多层。例如，该覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其它方面，可以在不首先在衬底之上沉积覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，制造3D阵列设备的电介质堆叠体。该电介质堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质层，而第二堆叠层包括不同于第一电介质层的第二电介质层。在一些方面，第一电介质层和第二电介质层之一用作牺牲堆叠层。
在211处，执行阶梯形成工艺，以将电介质堆叠体的部分转变为阶梯结构。阶梯形成工艺包括：用于将电介质堆叠体的部分修整成阶梯结构的多次蚀刻。执行沉积工艺，以沉积电介质层来覆盖阶梯结构。电介质层的在阶梯结构一侧的部分用作接触区域，其中在该接触区域中，配置用于触点焊盘的贯穿硅触点。此外，形成延伸穿过电介质堆叠体和牺牲层以暴露衬底的部分的沟道孔。
在212处，在沟道孔的侧壁和底表面上沉积功能层。该功能层包括依次形成的阻挡层、电荷捕获层和隧穿层。进一步地，在隧穿层的表面上沉积半导体沟道。
在213处，形成3D阵列设备的栅极线缝隙。沿着垂直于衬底的方向，栅极线缝隙延伸穿过电介质堆叠体。栅极线缝隙暴露部分的牺牲层。此外，将牺牲层蚀刻掉，并且在衬底上方产生空腔。空腔暴露了该空腔中的功能层的底部。如果在衬底上沉积覆盖层，则也会在空腔中暴露该覆盖层。分别蚀刻掉空腔中依次暴露的功能层的各层，包括阻挡层、电荷捕获层和隧穿层。也就是说，将功能层中的靠近衬底的底部进行去除。在蚀刻功能层底部的工艺期间或者在另一种选择性蚀刻工艺中，覆盖层(如果沉积的话)也被蚀刻掉。因此，一部分衬底和部分的半导体沟道暴露在空腔中。
此外，执行沉积工艺，以在空腔中生长诸如多晶硅层之类的半导体层。半导体层接触半导体沟道和衬底。
在一些方面，电介质堆叠体包括两个电介质堆叠层，并且电介质堆叠层之一是牺牲的。在214处，蚀刻掉牺牲堆叠层，以在电介质堆叠体中留下空腔。此外，这些空腔填充有导电材料以形成导电层。将电介质堆叠体转变为导体/绝缘体堆叠体。进一步地，在栅极线缝隙的侧壁和底表面上沉积电介质层。将底表面上的部分的电介质层选择性地蚀刻掉以暴露半导体层。将诸如TiN、W、Cu、Al和/或掺杂多晶硅之类的导电材料沉积在栅极线缝隙中以形成接触半导体层的阵列共源极。
在215处，执行蚀刻和沉积工艺以形成字线触点、贯穿硅触点和通孔。在制作通孔之后，执行平坦化工艺以产生平坦的顶表面。平坦的顶表面包括通孔的表面、以及围绕或掩埋该通孔的电介质层。
在216处，通过CVD、PVD、ALD或者其任何组合，在平坦的顶表面之上沉积共形导电层。在下面的描述中，示例性导电层是诸如W层之类的金属层。在金属层之上形成诸如硬掩模之类的掩模层。
在217处，在掩模层之上形成由材料(例如，光致抗蚀剂)制成的心轴图案。此外，执行SAMP工艺(例如，SADP或SAQP)以产生由侧壁间隔物形成的所需的图案。所需的图案具有比心轴图案更窄的线宽和线间距。此外，使用侧壁间隔物将所需的图案转移到掩模层，这将掩模层转变为图案化的掩模层。随后，通过定向蚀刻工艺(例如，RIE)，使用图案化掩模层来蚀刻金属层。
对应于所需的图案，将金属层的某些部分去除掉，这产生开口以及由该开口隔开的紧密间距的金属线。一些金属线分别形成在金属层下方的某些通孔上并与所述通孔接触。开口暴露出围绕通孔的电介质层的一些表面区域。开口的宽度是金属线的相对侧壁之间的距离。此外，在开口的空间中沉积电介质材料。例如，电介质材料可以直接沉积在金属线的侧壁和开口的底部的表面上。由于沉积是非共形的，因此在开口的空间中形成气隙，并用电介质材料填充开口。金属层成为由金属线、气隙和电介质材料组成的区域。
在218处，沉积另一种电介质材料以覆盖金属线。制作用于3D阵列设备的连接焊盘以连接这些金属线中的一些。进一步地，可以执行倒装芯片键合工艺，以键合3D阵列设备和外围设备或者将3D阵列设备与外围设备紧固以产生3D存储器设备。在一些方面，将3D阵列设备倒置并定位在外围设备上方。将3D阵列设备与外围设备的连接焊盘对准，然后进行键合。在3D阵列设备的衬底减薄之后，执行蚀刻和沉积工艺以在3D阵列设备的接触区域中的贯穿硅触点之上形成通孔、导体层和触点焊盘。触点焊盘被配置为用于引线键合，以与其它设备连接。
如上所述，密集金属线的电容可以通过它们之间形成的气隙而减小。当通过蚀刻由PVD工艺所沉积的金属层来形成金属线时，还可以降低金属线的电阻。由于上述方法和工艺是关于半导体制造的，因此这些方法和工艺也适用于广泛范围的半导体设备的制造。
图16示出了根据本公开内容的实施例的存储器装置300的框图。存储器装置300的示例可以包括诸如固态驱动器(solid-state drive，SSD)、通用闪存(universal flashstorage，UFS)存储器设备、多媒体卡(multimedia card，MMC)、嵌入式多媒体卡(embeddedmultimedia card，eMMC)等之类的数据储存设备。存储器装置300可以包含3D存储器设备，例如上面所说明的并且在图14中所示的3D存储器设备190。因为3D存储器设备190由于上述原因而具有改进的性能，因此当使用设备190时，存储器装置300也可以具有改进的性能。如图16中所示，存储器装置300包含3D存储器设备310(例如，设备190)和用作存储器装置300的控制器的控制电路312。3D存储器设备310可以包括一个或多个3D存储器阵列。存储器装置300还包含输入/输出(I/O)接口314、缓冲器316、缓冲器318、行解码器320和列解码器322。控制电路312实现存储器装置300的各种功能。例如，控制电路312可以实现读操作、写操作和擦除操作。也可以称为I/O组件或I/O连接的I/O接口314包含I/O电路以接收到存储器装置300的命令信号、地址信号和数据信号的输入，并且将数据和状态信息从存储器装置300传输到另一个设备(例如，主机设备)。缓冲器316缓冲或临时存储命令/地址信号，而缓冲器318缓冲或临时存储数据信号。可选地，缓冲器316和318可以组合成单个缓冲设备。行解码器320和列解码器322分别对行和列地址信号进行解码，以访问3D存储器设备310。I/O接口314检测来自输入的命令信号、地址信号和数据信号。在一些情况下，I/O接口314可以向缓冲器316传输命令和/或地址信号，并且向缓冲器318传输数据信号。为了简单起见，省略了存储器装置300的其它部件和功能。
虽然在说明书中通过使用特定方面来描述本公开内容的原理和实施方式，但是上述方面的描述仅仅旨在帮助理解本公开内容。此外，可以对上述不同方面的特征进行组合以形成另外的方面。本领域普通技术人员可以根据本公开内容的构思，对具体实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开内容的限制。

Claims (39)

1.一种用于制造半导体设备的方法，包括：
提供衬底；
在所述衬底的部分之上形成包括导电材料的导电层；
去除所述导电层的部分，以在所述导电层中形成开口并在所述开口中形成侧壁，所述侧壁的表面包括所述导电材料；以及
在所述开口的空间中沉积电介质材料以在所述空间中形成气隙，所述电介质材料围绕所述气隙。
2.根据权利要求1的方法，其中，形成所述导电层包括：
使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述导电层。
3.根据权利要求1所述的方法，其中，去除所述导电层的所述部分以形成所述开口包括：
使用自对准多重图案化(SAMP)工艺来生成图案。
4.根据权利要求1所述的方法，其中，所述开口的宽度为50纳米或更小。
5.根据权利要求1所述的方法，还包括：
当在所述开口的所述空间中沉积所述电介质材料时，直接在所述侧壁的所述表面上沉积所述电介质材料，其中，在所述侧壁的所述导电材料与所述气隙之间仅存在所述电介质材料。
6.根据权利要求1所述的方法，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比，更靠近所述衬底。
7.根据权利要求1所述的方法，还包括：
在所述导电层之上形成掩模层，并在去除所述导电层的所述部分时将所述掩模层的图案转移至所述导电层。
8.根据权利要求1所述的方法，还包括：
在所述衬底之上形成导体/绝缘体堆叠体，功能层延伸穿过所述导体/绝缘体堆叠体并形成在半导体沟道和所述导体/绝缘体堆叠体之间。
9.根据权利要求8所述的方法，其中，形成所述导体/绝缘体堆叠体包括：
形成用于所述导体/绝缘体堆叠体而交替堆叠的导电堆叠层和电介质堆叠层。
10.根据权利要求8所述的方法，还包括：
在延伸穿过所述导体/绝缘体堆叠体的沟道孔的侧壁上形成所述功能层，所述功能层包括阻挡层、电荷捕获层和隧穿层；以及
在所述隧穿层的表面上形成所述半导体沟道。
11.根据权利要求1所述的方法，其中，所述导电材料包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。
12.根据权利要求8所述的方法，还包括：
形成穿过所述导体/绝缘体堆叠体的栅极线缝隙结构以分隔多个存储单元。
13.一种半导体设备，包括：
衬底；以及
由导电材料形成的多个导电块，所述多个导电块具有由所述导电材料形成的多个侧壁，并形成在所述衬底的部分之上，通过具有电介质材料以及由所述电介质材料包围的气隙的空间来分隔开所述多个侧壁。
14.根据权利要求13所述的半导体设备，其中，所述空间的宽度为50纳米或更小。
15.根据权利要求13所述的半导体设备，其中，使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述多个导电块。
16.根据权利要求13所述的半导体设备，其中，在所述空间中的所述多个侧壁的表面上沉积所述电介质材料。
17.根据权利要求13所述的半导体设备，其中，在所述导电材料和所述气隙之间仅存在所述电介质材料。
18.根据权利要求13所述的半导体设备，其中，所述导电材料包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。
19.根据权利要求13所述的半导体设备，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比更靠近所述衬底。
20.根据权利要求13所述的半导体设备，还包括：
形成在所述衬底之上的导体/绝缘体堆叠体；以及
延伸穿过所述导体/绝缘体堆叠体的功能层和半导体沟道，在所述半导体沟道和所述导体/绝缘体堆叠体之间形成所述功能层。
21.根据权利要求20所述的半导体设备，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
22.根据权利要求20所述的半导体设备，其中，所述导体/绝缘体堆叠体包括交替堆叠的导电堆叠层和电介质堆叠层。
23.根据权利要求20所述的半导体设备，还包括：
延伸穿过所述导体/绝缘体堆叠体以分隔多个存储单元的栅极线缝隙结构。
24.一种用于形成具有图案的多个金属块的方法，包括：
提供衬底；
在所述衬底之上形成金属层；
在所述金属层之上形成掩膜层；
在所述掩模层之上形成所述图案；
根据所述图案形成图案化掩膜层；
基于所述图案化掩膜层，去除所述金属层的部分以在所述金属层中形成开口并在所述开口中形成两个相对的侧壁，所述两个相对的侧壁之间的距离为50纳米或更小；以及
在所述开口的空间中沉积电介质材料以在所述空间中形成气隙，所述电介质材料围绕所述气隙。
25.根据权利要求24所述的方法，其中，所述金属层包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。
26.根据权利要求24所述的方法，其中，形成所述金属层包括：
使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述金属层。
27.根据权利要求24所述的方法，其中，在所述掩模层之上形成所述图案包括：
使用自对准多重图案化(SAMP)工艺来生成所述图案。
28.根据权利要求24所述的方法，还包括：
当在所述开口的所述空间中沉积所述电介质材料时，直接在所述两个相对的侧壁的表面上沉积所述电介质材料，其中，在所述表面与所述气隙之间仅存在所述电介质材料。
29.一种存储器装置，包括：
用于接收输入的输入/输出(I/O)组件；
用于缓冲信号的缓冲器；
用于实施操作的控制器；以及
三维(3D)存储器设备，所述3D存储器设备包括：
衬底；以及
由导电材料形成的多个导电块，所述多个导电块具有由所述导电材料形成的多个侧壁并形成在所述衬底的部分之上，通过具有电介质材料以及由所述电介质材料包围的气隙的空间来分隔开所述多个侧壁。
30.根据权利要求29所述的存储器装置，其中，所述空间的宽度为50纳米或更小。
31.根据权利要求29所述的存储器装置，其中，使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述多个导电块。.
32.根据权利要求29所述的存储器装置，其中，在所述空间中的所述多个侧壁的表面上沉积所述电介质材料。
33.根据权利要求29所述的存储器装置，其中，在所述导电材料和所述气隙之间仅存在所述电介质材料。
34.根据权利要求29所述的存储器装置，其中，所述导电材料包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。
35.根据权利要求29所述的存储器装置，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比更靠近所述衬底。
36.根据权利要求29所述的存储器装置，还包括：
形成在所述衬底之上的导体/绝缘体堆叠体；以及
延伸穿过所述导体/绝缘体堆叠体的功能层和半导体沟道，在所述半导体沟道和所述导体/绝缘体堆叠体之间形成所述功能层。
37.根据权利要求36所述的存储器装置，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
38.根据权利要求36所述的存储器装置，其中，所述导体/绝缘体堆叠体包括交替堆叠的导电堆叠层和电介质堆叠层。
39.根据权利要求36所述的存储器装置，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比更靠近所述衬底。
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