WO2023133981A1 - 半导体结构的制作方法及半导体结构 - Google Patents

半导体结构的制作方法及半导体结构 Download PDF

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WO2023133981A1
WO2023133981A1 PCT/CN2022/078671 CN2022078671W WO2023133981A1 WO 2023133981 A1 WO2023133981 A1 WO 2023133981A1 CN 2022078671 W CN2022078671 W CN 2022078671W WO 2023133981 A1 WO2023133981 A1 WO 2023133981A1
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channel region
trench
column
semiconductor structure
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PCT/CN2022/078671
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English (en)
French (fr)
Inventor
郭帅
左明光
白世杰
Original Assignee
长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a method for manufacturing a semiconductor structure and the semiconductor structure.
  • the traditional DRAM uses a memory cell with a 1T1C structure, that is, one transistor corresponds to a capacitor structure. Facing the demand for increased storage capacity and the shrinking process size, the memory cell using a capacitor structure faces the challenge of the process limit.
  • One aspect of the present disclosure provides a method for fabricating a semiconductor structure, including: providing a substrate, depositing a thin film stack structure on the substrate; forming a first hole in the thin film stack structure, the first hole along The stacking direction of the thin film stack structure runs through the thin film stack structure, and the bottom of the first hole exposes the substrate; growing an epitaxial silicon column in the first hole; etching the thin film along a first direction stacking the structure and the epitaxial silicon column to form a first trench, the first trench passing through the center of the epitaxial silicon column and dividing the epitaxial silicon column into a first half column and a second half column; forming a second an isolation layer, the first isolation layer fills the first trench; a first type doped first channel region is formed on the sidewall of the first half-column away from the first trench, and The second half-column is far away from the sidewall of the first trench to form a second channel region doped with a second type, and one of the doped with the first type and
  • a semiconductor structure including a substrate, a thin film stack structure, an epitaxial silicon column, and a first isolation layer; the thin film stack structure is disposed on the surface of the substrate, and the thin film stack structure is disposed There is a first hole exposing the substrate, the epitaxial silicon column is set in the first hole, the first isolation layer is set in a first trench, and the first trench is along a first direction formed by removing part of the thin film stack structure and the epitaxial silicon column, and the first trench passes through the center of the epitaxial silicon column and divides the epitaxial silicon column into a first half column and a second half column ;
  • the sidewall of the first half-column away from the first trench is provided with a first type doped first channel region, and the sidewall of the second half-column away from the first trench is provided with a first channel region
  • a second channel region doped with two types, one of the first type doping and the second type doping is N-type, and the other is P-type;
  • FIG. 1 is a process flow diagram of a method for fabricating a semiconductor structure according to an exemplary embodiment
  • FIG. 2 to 63 are schematic diagrams of stacked structures of the semiconductor structure under different viewing angles in several steps in the method for manufacturing the semiconductor structure shown in FIG. 1 ;
  • FIG. 64 to FIG. 66 are schematic diagrams of the stacked structure of the semiconductor structure in several steps in the manufacturing method of the semiconductor structure according to another exemplary embodiment.
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments may, however, be embodied in many forms and should not be construed as limited to the embodiments set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of example embodiments to those skilled in the art.
  • the same reference numerals in the drawings denote the same or similar structures, and thus their detailed descriptions will be omitted.
  • FIG. 1 it representatively shows a process flow diagram of the method for fabricating a semiconductor structure proposed in the present disclosure.
  • the fabrication method of the semiconductor structure proposed in the present disclosure is illustrated by taking a Capacitor-Less DRAM device applied to a 3D NOP type as an example.
  • the method for manufacturing a semiconductor structure proposed in the present disclosure includes:
  • Step S1 providing a substrate 100, and depositing a thin film stack structure 200 on the substrate 100;
  • Step S2 forming a first hole V1 in the thin film stack structure 200, the first hole V1 penetrates the thin film stack structure 200 along the stacking direction of the thin film stack structure 200, and the bottom of the first hole V1 exposes the substrate 100;
  • Step S3 growing an epitaxial silicon column 110 in the first hole V1;
  • Step S4 Etching the thin film stack structure 200 and the epitaxial silicon pillar 110 along the first direction X to form a first trench G1, the first trench G1 crosses the center of the epitaxial silicon pillar 110 and divides the epitaxial silicon pillar 110 into a first half column 111 and second half column 112;
  • Step S5 forming a first isolation layer 300, and the first isolation layer 300 fills the first trench G1;
  • Step S6 forming a first channel region A doped with the first type on the sidewall of the first half column 111 away from the first trench G1, and forming a second doped channel region A on the sidewall of the second half column 112 away from the first trench G1.
  • Type-doped second channel region B one of the first-type doping and the second-type doping is N-type, and the other is P-type;
  • Step S7 forming a gate dielectric layer and a gate conductive layer 430 on the surfaces of the first channel region A and the second channel region B.
  • the manufacturing method of the semiconductor structure proposed in the present disclosure can specifically realize the manufacturing of 3D NOP type Capacitor-Less DRAM devices.
  • the semiconductor structure made by this manufacturing method does not have a capacitor structure, so the process flow is simpler and easier Achieving higher storage density fills the technical gap of 3D NOP type Capacitor-Less DRAM devices in the industry.
  • FIG. 2 to FIG. 63 respectively representatively show the stacked structure schematic diagrams of the semiconductor structure in several steps under different viewing angles in the manufacturing method of the semiconductor structure shown in FIG. 1 .
  • Fig. 2, Fig. 4, Fig. 6, ... Fig. 62 respectively representatively show cross-sectional views of the semiconductor structure in each step along the first direction X
  • Fig. 3, Fig. 5, Fig. 7, ... 63 representatively shows cross-sectional views of the semiconductor structure in each step along the second direction Y
  • the first direction X is not parallel to the second direction Y.
  • the step of “forming the first hole V1 in the thin film stack structure 200 ” may specifically include: forming on the thin film stack structure 200 A patterned mask layer 800 (not shown in the drawings) having a hole pattern, etch the thin film stack structure 200 along the hole pattern until the substrate 100 is exposed, so as to form a first hole V1.
  • the step of "growing epitaxial silicon pillars 110 in the first hole V1" may specifically include: in the first hole V1, Starting from the surface of the substrate 100 exposed by the first hole V1 , the epitaxial silicon pillar 110 is grown by selective epitaxial growth until the top surface of the epitaxial silicon pillar 110 is not lower than the top surface of the patterned mask layer 800 .
  • the width of the first trench G1 in the second direction Y accounts for 30% of the maximum width of the epitaxial silicon pillar 110 in the second direction Y. % ⁇ 90%, such as 30%, 45%, 65%, 90%, etc. In some embodiments, the width of the first trench G1 in the second direction Y may also account for less than 30% or more than 90% of the maximum width of the epitaxial silicon pillar 110 in the second direction Y. , such as 28%, 91%, etc., are not limited thereto.
  • the step of "depositing a thin film stack structure 200 on the substrate 100" may specifically include: sequentially depositing the first An insulating layer 210, a sacrificial layer 220, a second insulating layer 230, and a mask covering layer 240, and the thickness of the sacrificial layer 220 may account for 50% to 90% of the thickness of the thin film stack structure 200, for example, 50%, 60%, 75%, 90%, etc. In some embodiments, the thickness of the sacrificial layer 220 may also account for less than 50% of the thickness of the film stack structure 200 , or may be greater than 90%, such as 48%, 91%, etc., and is not limited thereto.
  • step S6 after the step of “forming the first isolation layer 300 ”, it may further include: First openings O1 are respectively formed in the thin film stack structure 200 on the side, and the first openings O1 expose at least part of the sacrificial layer 220 .
  • step S6 after the step of "forming the first opening O1", the following step may also be included:
  • the sacrificial layer 220 on the side of the first isolation layer 300 facing the first opening O1 is etched away to expose the sidewall of the first half column 111 away from the first trench G1 .
  • step S6 “form the first type doped first trench on the sidewall of the first half column 111 away from the first trench G1
  • the step of opening the region A" may specifically include: after the step of "exposing the sidewall of the first half column 111 away from the first trench G1", selectively removing part of the first half column 111 by wet etching, so as to The first half-column 111 is away from the sidewall of the first trench G1 to form a first gap O2, and a first channel region doped with the first type is formed at the first gap O2 by selective epitaxial growth and in-situ doping. a.
  • the gate dielectric layer may include a first gate dielectric layer 410 and a second gate dielectric layer 420, "in the first
  • the step of forming a gate dielectric layer in the channel region A and the second channel region B may specifically include: forming a first gate dielectric layer 410 on the sidewall of the first channel region A to cover the surface of the first channel region A.
  • step S6 “form a first gate dielectric layer 410 on the sidewall of the first channel region A to cover the first channel region A
  • it may further include: respectively forming second openings O3 in the thin film stack structure 200 on the second side of the first isolation layer 300, the second openings O3 exposing at least part of the sacrificial layer 220.
  • step S6 after the step of "forming the second opening O3", the following step may also be included: passing the wet method along the second opening O3
  • the sacrificial layer 220 on the side of the first isolation layer 300 facing the second opening O3 is etched away to expose the sidewall of the second half column 112 away from the first trench G1 .
  • step S6 “form a second type doped second trench on the sidewall of the second half column 112 away from the first trench G1
  • the step of the region B" may specifically include: after the step of "exposing the sidewall of the second half-column 112 away from the first trench G1", selectively removing part of the second half-column 112 by wet etching, so as to The second half-column 112 forms a second gap O4 away from the sidewall of the first trench G1, and forms a second channel region doped with the first type at the second gap O4 by selective epitaxial growth and in-situ doping.
  • the gate dielectric layer may include a first gate dielectric layer 410 and a second gate dielectric layer 420, "in the first
  • the step of forming a gate dielectric layer in the channel region A and the second channel region B may specifically include: forming a second gate dielectric layer 420 on the sidewall of the second channel region B to cover the surface of the second channel region B.
  • step S7 “form a gate dielectric layer and a gate conductive layer on the surfaces of the first channel region A and the second channel region B
  • the step of layering 430" may specifically include: after the step of "forming the second gate dielectric layer 420 on the sidewall of the second channel region B to cover the surface of the second channel region B", simultaneously along the first opening O1 and the second channel region B
  • the second opening O3 is filled with the gate conductive layer 430 to cover the first gate dielectric layer 410 and the second gate dielectric layer 420 at the position where the sacrificial layer 220 is removed.
  • the present disclosure may further include the following steps:
  • a second groove is formed on the side of the first groove G1 facing the first opening O1
  • a third groove is formed on a side of the first groove G1 facing the second opening O3
  • the second groove and the third groove Both are parallel to the first trench G1 and both extend toward the first direction X, and the bottom of the second trench and the third trench exposes the first insulating layer 210 to isolate the gate conductive layer 430 so as to be close to the first trench Part of the gate conductive layer 430 in region A is used as the first gate electrode, and part of the gate conductive layer 430 close to the second channel region B is used as the second gate electrode to fill the second trench and the third trench respectively.
  • Second isolation layer and third isolation layer are used to isolate the gate conductive layer 430 so as to be close to the first trench Part of the gate conductive layer 430 in region A is used as the first gate electrode, and part of the gate conductive layer 430 close to the second channel region B is used as the second gate electrode to fill the second trench and the third trench respectively.
  • the semiconductor structure includes a substrate 100 and a thin film stack structure 200
  • the thin film stack structure 200 includes a first insulating layer 210 , a sacrificial layer 220 , a second insulating layer 230 and a mask covering layer 240 .
  • the substrate 100 may be a silicon base, that is, the material of the substrate 100 includes silicon (Si).
  • the first insulating layer 210 is deposited on the surface of the substrate 100
  • the sacrificial layer 220 is deposited on the surface of the first insulating layer 210
  • the second insulating layer 230 is deposited on the surface of the sacrificial layer 220
  • the mask covering layer 240 is deposited on the surface of the second insulating layer 230 .
  • the material of the first insulating layer 210 may include silicon oxide (SiO 2 ). In some embodiments, the material of the first insulating layer 210 may also include other materials, such as other oxides, etc., but is not limited thereto.
  • the material of the second insulating layer 230 may include silicon oxide. In some embodiments, the material of the second insulating layer 230 may also include other materials, such as other oxides, etc., but is not limited thereto. In addition, the material of the second insulating layer 230 and the first insulating layer 210 may be, but not limited to, the same.
  • the material of the sacrificial layer 220 may include silicon nitride (Si 3 N 4 ).
  • the material of the mask covering layer 240 may include silicon oxynitride (SiON).
  • the semiconductor structure includes a substrate 100 and a thin film stack structure 200 , and the thin film stack structure 200 is formed with a first hole V1 .
  • the first hole V1 has an upper surface of the thin film stack structure 200 , that is, the upper surface of the mask covering layer 240 , and penetrates to a lower surface of the thin film stack structure 200 , that is, the lower surface of the first insulating layer 210 .
  • the thin film stack structure 200 is penetrated by the first hole V1 in the thickness direction, and the upper surface of the substrate 100 corresponding to the first hole V1 is exposed to the bottom of the first hole V1.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 and an epitaxial silicon pillar 110 .
  • the epitaxial silicon column 110 grows from the upper surface of the substrate 100 exposed to the first hole V1, and fills the first hole V1.
  • the growth height of the epitaxial silicon pillar 110 may be substantially equal to the depth of the first hole V1, that is, the upper surface of the epitaxial silicon pillar 110 may be the same as the top opening of the first hole V1 (that is, the upper surface of the thin film stack structure 200, that is, The upper surface of the mask covering layer 240) is substantially flat.
  • the growth height of the epitaxial silicon pillar 110 may also be slightly higher than the depth of the first hole V1 , for example protruding from the top opening of the first hole V1 , but is not limited thereto.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , an epitaxial silicon pillar 110 and a first photoresist layer PR1 .
  • the first photoresist layer PR1 covers the upper surface of the film stack structure 200 (ie, the upper surface of the mask covering layer 240) and the upper surface of the epitaxial silicon pillar 110, and the first photoresist layer PR1 is formed by patterning photoresist openings.
  • Etching is performed by using the photoresist opening of the first photoresist layer PR1 to remove the part of the epitaxial silicon pillar 110 not covered by the first photoresist layer PR1, so that the epitaxial silicon pillar 110 forms the first trench G1, and the first The trench G1 crosses the center of the epitaxial silicon column 110 and divides the epitaxial silicon column 110 into a first half column 111 and a second half column 112 .
  • step S4 the following step may be further included: removing the remaining first photoresist layer PR1.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • the first isolation layer 300 is filled in the first trench G1.
  • the filling height of the first isolation layer 300 may be substantially equal to the depth of the first trench G1, that is, the upper surface of the first isolation layer 300 may be the same as the top notch of the first trench G1 (ie, the first half column 111 and
  • the upper surface of the second half-master that is, the upper surface of the film stack structure 200 ) is substantially flat.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 , a first isolation layer 300 and a second photoresist layer PR2.
  • the second photoresist layer PR2 covers the upper surface of the film stack structure 200 (that is, the upper surface of the mask covering layer 240 ), the upper surfaces of the first half column 111 and the second half column 112 and the first isolation layer 300
  • the upper surface of the second photoresist layer PR2 is patterned to form photoresist openings.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • this sub-step is to use the photoresist opening of the second photoresist layer PR2 to etch to remove the part of the thin film stack structure 200 that is not blocked by the second photoresist layer PR2, and the etching ends at the first insulating layer 210 , so that the thin film stack structure 200 forms a first opening O1.
  • the following step may be further included: removing the remaining second photoresist layer PR2.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • this sub-step is to remove the sacrificial layer 220 on the side of the first isolation layer 300 facing the first opening O1 along the first opening O1, so as to expose the sidewall of the first half column 111 away from the first trench G1.
  • a wet etching process may be used to remove part of the sacrificial layer 220 .
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • this sub-step is after the step of exposing the sidewall of the first half column 111 away from the first trench G1, selectively removing part of the first half column 111 so that the first half column 111 is far away from the first trench G1 The sidewall of the first gap O2 is formed.
  • the selective removal of the first half-column 111 can be realized by specifically adopting a wet etching process.
  • FIG. 64 to FIG. 66 are schematic diagrams of stacked structures of semiconductor structures in several steps in a method for fabricating a semiconductor structure according to another exemplary embodiment.
  • part of the first half column 111 can be selectively removed to form a first gap O2 on the side wall of the first half column 111 away from the first groove G1, and the first gap O2 may not penetrate the first gap O2 in the second direction Y.
  • the half column 111 that is, the first notch O2 is formed on the first half column 111 in a structure similar to a "groove", rather than a structure similar to a "through groove” in the embodiment shown in FIG. 19 .
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 , a first isolation layer 300 and a first channel region A.
  • the sub-step is to form the first channel region A doped with the first type at the first gap O2.
  • the formation of the first channel region A may be realized by selective epitaxial growth and in-situ doping.
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A and a first gate dielectric layer 410 .
  • the sub-step is to form a first gate dielectric layer 410 on the sidewall of the first channel region A to cover the surface of the first channel region A.
  • the material of the first gate dielectric layer 410 may include silicon oxide. In some embodiments, the material of the first gate dielectric layer 410 may also include other materials, such as other oxides, etc., but is not limited thereto.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 , a first isolation layer 300 and a third photoresist layer PR3.
  • the third photoresist layer PR3 covers the upper surface of the film stack structure 200 (ie, the upper surface of the mask covering layer 240 ), the upper surfaces of the first half column 111 and the second half column 112 and the first isolation layer 300
  • the upper surface of the second photoresist layer PR2 is patterned to form photoresist openings.
  • the photoresist opening of the third photoresist layer PR3 is used for etching to remove the part of the thin film stack structure 200 that is not blocked by the third photoresist layer PR3, and the etching is stopped at the upper surface of the first insulating layer 210, so that The thin film stack structure 200 forms a second opening O3.
  • the following step may be further included: removing the remaining third photoresist layer PR3.
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • the sub-step is to remove the sacrificial layer 220 on the side of the first isolation layer 300 facing the second opening O3 along the second opening O3 , so as to expose the sidewall of the second half column 112 away from the first trench G1 . So far, the sacrificial layer 220 on both sides of the first isolation layer 300 is completely removed.
  • a wet etching process may be used to remove part of the sacrificial layer 220 .
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 and a first isolation layer 300 .
  • this sub-step is after the step of exposing the side wall of the second half column 112 away from the first trench G1, selectively removing part of the second half column 112, so that the second half column 112 is far away from the first trench G1.
  • the sidewall of the second gap O4 is formed.
  • the selective removal of the second half-column 112 may be implemented specifically by using a wet etching process.
  • FIG. 66 is a schematic diagram of a stacked structure of a semiconductor structure in one step in a method for fabricating a semiconductor structure according to another exemplary embodiment.
  • step S6 for a sub-step in step S6, after the step of exposing the sidewall of the second half-column 112 away from the first trench G1, it may be selected Part of the second half-column 112 is permanently removed to form a second gap O4 on the side wall of the second half-column 112 away from the first groove G1, and the second gap O4 may not penetrate the second half-column 112 in the second direction Y , that is, the second notch O4 forms a “groove”-like structure on the second half-column 112 instead of a “through-groove”-like structure in the embodiment shown in FIG. 29 .
  • the semiconductor structure includes a substrate 100 , a thin film stack structure 200 , a first half column 111 , a second half column 112 , a first isolation layer 300 , a first channel region A and a second channel region B.
  • the sub-step is to form the second channel region B doped with the second type at the second gap O4.
  • the formation of the second channel region B can be realized by selective epitaxial growth and in-situ doping.
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, The first gate dielectric layer 410 and the second gate dielectric layer 420 .
  • the sub-step is to form a second gate dielectric layer 420 on the sidewall of the second channel region B to cover the surface of the second channel region B.
  • the material of the second gate dielectric layer 420 may include silicon oxide. In some embodiments, the material of the second gate dielectric layer 420 may also include other materials, such as other oxides, etc., but is not limited thereto. In addition, the material of the second gate dielectric layer 420 and the material of the first gate dielectric layer 410 may be, but not limited to, the same.
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, The first gate dielectric layer 410 , the second gate dielectric layer 420 and the gate conductive layer 430 .
  • this sub-step is after the step of forming the second gate dielectric layer 420 covering the surface of the second channel region B on the sidewall of the second channel region B, and at the same time along the first opening O1 and the second opening O3 toward the sacrificial
  • the removed position of the layer 220 is filled with the gate conductive layer 430 , and the gate conductive layer 430 covers the first gate dielectric layer 410 and the second gate dielectric layer 420 .
  • the material of the gate conductive layer 430 may include tungsten (W).
  • FIG. 36 and FIG. 37 respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • the semiconductor structure removes part of the gate conductive layer 430 filling the first opening O1 and the second opening O3 on the basis of step S7, and exposes the gate corresponding to the first opening O1 and the second opening O3. Part of the upper surface of the first insulating layer 210 .
  • FIG. 38 and FIG. 39 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • the upper surface of the film stack structure 200, the upper surfaces of the first half column 111 and the second half column 112, and the upper surface of the first isolation layer 300 are covered with The third insulating layer 500 .
  • the third insulating layer 500 fills the first opening O1 , the second opening O3 and the space where part of the sacrificial layer 220 is originally formed after part of the gate conductive layer 430 is removed.
  • the material of the third insulating layer 500 may include silicon oxide. In some embodiments, the material of the third insulating layer 500 may also include other materials, such as other oxides, etc., but is not limited thereto.
  • FIG. 40 and FIG. 41 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • the third insulating layer 500 covering the surface of the thin film stack structure 200 is removed by etching back, and the thin film stack structure 200 is partially removed, specifically, the mask covering layer 240 The top portion is removed, the remaining third insulating layer 500 is located in the first opening O1 and the second opening O3 , and the upper surface of the remaining third insulating layer 500 is substantially flush with the upper surface of the remaining mask covering layer 240 .
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, a gate polar dielectric layer, gate conductive layer 430 , third insulating layer 500 and silicon layer 600 .
  • this step is to cover the upper surface of the remaining mask covering layer 240 and the remaining upper surface of the third insulating layer 500 with the silicon layer 600 .
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, a gate polar dielectric layer, gate conductive layer 430 , third insulating layer 500 , silicon layer 600 and SOC layer 700 .
  • this step is to cover the SOC layer 700 on the upper surface of the silicon layer 600 .
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, a gate polar dielectric layer, gate conductive layer 430, third insulating layer 500, silicon layer 600, SOC layer 700 and fourth photoresist layer PR4.
  • this step is to cover the upper surface of the SOC layer 700 with the fourth photoresist layer PR4.
  • FIG. 48 and FIG. 49 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • the fourth photoresist layer PR4 is patterned to form a photoresist opening, and etching is performed using the photoresist opening of the fourth photoresist layer PR4. etch to remove the part of the SOC layer 700 not covered by the fourth photoresist layer PR4, and the etching stops at the upper surface of the silicon layer 600, so that the silicon layer 600 forms a third opening O5.
  • the following step may be further included: removing the remaining fourth photoresist layer PR4.
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, a gate polar dielectric layer, gate conductive layer 430 , third insulating layer 500 , silicon layer 600 , SOC layer 700 and patterned mask layer 800 .
  • this step is to cover the upper surface of the SOC layer 700 and the upper surface of the silicon layer 600 exposed to the third opening O5 with the patterned mask layer 800 , and the patterned mask layer 800 fills the third opening O5 .
  • FIG. 52 and FIG. 53 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • the patterned mask layer 800 covering the upper surface of the SOC layer 700 is removed, and the remaining patterned mask layer 800 fills the third opening O5 .
  • the upper surface of the remaining patterned mask layer 800 may be substantially flush with the upper surface of the SOC layer 700 , or slightly higher than the upper surface of the SOC layer 700 .
  • FIG. 54 and FIG. 55 respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • this step after the step of removing the patterned mask layer 800 covering the upper surface of the SOC layer 700 , the remaining SOC layer 700 is removed, leaving the remaining patterned mask layer 800 .
  • FIG. 56 and FIG. 57 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • this step after the step of removing the remaining SOC layer 700, use the remaining patterned mask layer 800 as a mask to etch and remove the silicon layer 600 that is not blocked by the patterned mask layer 800, and the etching is stopped. on the upper surface of the remaining mask covering layer 240 . So far, the remaining silicon layer 600 defines one end of the source/drain, and the epitaxial silicon column 110 located under the first channel region A and the second channel region B is the other end of the source/drain.
  • FIG. 58 and FIG. 59 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • this step after the step of defining one end of the source/drain, the remaining patterned mask layer 800 is removed.
  • the semiconductor structure includes a substrate 100, a thin film stack structure 200, a first half column 111, a second half column 112, a first isolation layer 300, a first channel region A, a second channel region B, a gate polar dielectric layer, gate conductive layer 430 , third insulating layer 500 , silicon layer 600 and fourth insulating layer 900 .
  • this step is to cover the fourth insulating layer 900 on the upper surface of the remaining mask covering layer 240 , the upper surface of the third insulating layer 500 and the upper surface of the remaining silicon layer 600 .
  • the material of the fourth insulating layer 900 may include silicon oxide. In some embodiments, the material of the fourth insulating layer 900 may also include other materials, such as other oxides, etc., but is not limited thereto.
  • FIG. 62 and FIG. 63 they respectively representatively show cross-sectional views of different viewing angles of the semiconductor structure in another step.
  • this step after the step of covering the fourth insulating layer 900 , part of the fourth insulating layer 900 is removed to expose the upper surface of the remaining silicon layer 600 (ie, one end of the source/drain).
  • the semiconductor structure proposed in the present disclosure may include a substrate 100 , a thin film stack structure 200 , an epitaxial silicon pillar 110 and a first isolation layer 300 .
  • the thin film stack structure 200 is disposed on the surface of the substrate 100 , and the thin film stack structure 200 is disposed with a first hole V1 exposing the substrate 100 .
  • the epitaxial silicon column 110 is disposed in the first hole V1.
  • the first isolation layer 300 is disposed in the first trench G1, and the first isolation layer 300 fills the first trench G1.
  • the first trench G1 is formed along the first direction X by removing part of the thin film stack structure 200 and the epitaxial silicon column 110, and the first trench G1 passes through the center of the epitaxial silicon column 110 and divides the epitaxial silicon column 110 into a first half column 111 and the second half column 112.
  • a first channel region A doped with a first type is disposed on a sidewall of the first half column 111 away from the first trench G1 .
  • a second channel region B doped with a second type is disposed on the sidewall of the second half column 112 away from the first trench G1 .
  • One of the first-type doping and the second-type doping is N-type, and the other is P-type.
  • the surfaces of the first channel region A and the second channel region B are both provided with a gate dielectric layer and a gate conductive layer 430 .
  • the gate dielectric layer includes a first gate dielectric layer 410 and a second gate dielectric layer 420
  • the gate conductive layer 430 includes a first gate conductive layer and a second gate conductive layer
  • the first gate dielectric layer 410 and the first gate conductive layer are located on the side of the first channel region A away from the first trench G1
  • the second gate dielectric layer 420 and the second gate conductive layer are located on the side of the second channel region A.
  • the region B is away from one side of the first trench G1, and the first gate conductive layer and the second gate conductive layer are isolated from each other.
  • the first hole V1 exposing the substrate 100 is set in the thin film stack structure 200, the epitaxial silicon pillar 110 is grown in the first hole V1, the first trench G1 is set along the first direction X, and the first The trench G1 crosses the center of the epitaxial silicon pillar 110 to divide it into a first half pillar 111 and a second half pillar 112 .
  • a first type doped first channel region A is formed on the sidewall of the first half-column 111 away from the first trench G1, and a first channel region A is formed on the sidewall of the second half-column 112 away from the first trench G1.
  • the sidewall forms the second channel region B doped with the second type, and the surfaces of the first channel region A and the second channel region B are both formed with a gate dielectric layer and a gate conductive layer 430 .

Landscapes

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Abstract

本公开提出一种半导体结构及其制作方法，制作方法包括：在衬底上沉积薄膜堆叠结构；在薄膜堆叠结构中形成第一孔洞，第一孔洞沿薄膜堆叠结构的堆叠方向贯穿薄膜堆叠结构，且第一孔洞底部暴露出衬底；在第一孔洞中生长外延硅柱；沿第一方向刻蚀薄膜堆叠结构和外延硅柱而形成第一沟槽，第一沟槽穿越外延硅柱的中心并将外延硅柱分为第一半柱和第二半柱；形成第一隔离层，第一隔离层填充第一沟槽；在第一半柱远离第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在第二半柱远离第一沟槽的侧壁形成第二类型掺杂的第二沟道区，第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型；在第一沟道区和第二沟道区的表面均形成栅极介质层和栅极导电层。

Description

半导体结构的制作方法及半导体结构
相关申请的交叉引用
本公开要求基于2022年1月17日提交的申请号为202210049426.0的中国申请“半导体结构的制作方法及半导体结构”的优先权，通过援引将其全部内容并入本文中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
随着半导体行业的发展，为追求利益最大化，如何实现更高的存储密度是众多半导体研究人员以及从业人员的重要研究课题。目前，传统的DRAM采用的是1T1C结构的存储单元，即一个晶体管对应一个电容结构，面对存储容量增加的需求以及工艺尺寸的微缩，使用电容结构的存储单元面临工艺极限的挑战。
发明内容
本公开的一个方面，提供一种半导体结构的制作方法，包括：提供衬底，在所述衬底上沉积薄膜堆叠结构；在所述薄膜堆叠结构中形成第一孔洞，所述第一孔洞沿所述薄膜堆叠结构的堆叠方向贯穿所述薄膜堆叠结构，且所述第一孔洞底部暴露出所述衬底；在所述第一孔洞中生长外延硅柱；沿第一方向刻蚀所述薄膜堆叠结构和所述外延硅柱而形成第一沟槽，所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；形成第一隔离层，所述第一隔离层填充所述第一沟槽；在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；在所述第一沟道区和所述第二沟道区的表面均形成栅极介质层和栅极导电层。
本公开的另一个方面，提供一种半导体结构，包括衬底、薄膜堆叠结构、外延硅柱以及第一隔离层；所述薄膜堆叠结构设置于所述衬底表面，所述薄膜堆叠结构中设置有暴露出所述衬底的第一孔洞，所述外延硅柱设置于所述第一孔洞中，所述第一隔离层设置于第一沟槽内，所述第一沟槽沿第一方向经由去除部分所述薄膜堆叠结构和所述外延硅柱而形 成，且所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；所述第一半柱远离所述第一沟槽的侧壁设置有第一类型掺杂的第一沟道区，所述第二半柱远离所述第一沟槽的侧壁设置有第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；所述第一沟道区和所述第二沟道区的表面均设置有栅极介质层和栅极导电层。
附图说明
图1是根据一示例性实施方式示出的半导体结构的制作方法的工艺流程图；
图2至图63分别是在图1示出的半导体结构的制作方法中，半导体结构在几个步骤中的不同视角下的层叠结构示意图；
图64至图66分别是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在几个步骤中的层叠结构示意图。
具体实施例
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
参阅图1，其代表性地示出了本公开提出的半导体结构的制作方法的工艺流程图。在该示例性实施方式中，本公开提出的半导体结构的制作方法是以应用于3D NOP型的Capacitor-Less DRAM器件为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的制作方法的原理的范围内。
如图1所示，在本公开的一实施方式中，本公开提出的半导体结构的制作方法包括：
步骤S1：提供衬底100，在衬底100上沉积薄膜堆叠结构200；
步骤S2：在薄膜堆叠结构200中形成第一孔洞V1，第一孔洞V1沿薄膜堆叠结构200的堆叠方向贯穿薄膜堆叠结构200，且第一孔洞V1底部暴露出衬底100；
步骤S3：在第一孔洞V1中生长外延硅柱110；
步骤S4：沿第一方向X刻蚀薄膜堆叠结构200和外延硅柱110而形成第一沟槽G1，第一沟槽G1穿越外延硅柱110的中心并将外延硅柱110分为第一半柱111和第二半柱 112；
步骤S5：形成第一隔离层300，第一隔离层300填充第一沟槽G1；
步骤S6：在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A，在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B，第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型；
步骤S7：在第一沟道区A和第二沟道区B的表面均形成栅极介质层和栅极导电层430。
通过上述设计，本公开提出的半导体结构的制作方法能够具体实现3D NOP型Capacitor-Less DRAM器件的制作，通过该制作方法制成的半导体结构由于不具有电容结构，因而工艺流程更加简单且更容易实现较高的存储密度，填补了3D NOP型的Capacitor-Less DRAM器件在行业内的技术空白。
配合参阅图2至图63，图2至图63分别代表性地示出了在图1示出的半导体结构的制作方法中，半导体结构在几个步骤中的不同视角下的层叠结构示意图。具体地，图2、图4、图6、……图62分别代表性地示出了各步骤中的半导体结构沿第一方向X所作的剖视图，图3、图5、图7、……图63分别代表性地示出了各步骤中的半导体结构沿第二方向Y所作的剖视图，且该第一方向X与该第二方向Y不平行。以下将结合上述附图，对本公开提出的半导体结构的制作方法的各主要工艺步骤的具体工艺、材料、顺序等进行详细说明。
如图4和图5所示，在本公开的一实施方式中，对于步骤S2而言，“在薄膜堆叠结构200中形成第一孔洞V1”的步骤可以具体包括：在薄膜堆叠结构200上形成具有孔状图案的图案化掩膜层800(附图未示出)，沿孔状图案刻蚀薄膜堆叠结构200，直至露出衬底100，以形成第一孔洞V1。
如图6和图7所示，在本公开的一实施方式中，对于步骤S3而言，“在第一孔洞V1中生长外延硅柱110”的步骤可以具体包括：在第一孔洞V1中，由被第一孔洞V1暴露出的衬底100表面开始，通过选择性外延生长的方法生长外延硅柱110，直至外延硅柱110的顶面不低于图案化掩膜层800的顶面。
如图9所示，在本公开的一实施方式中，第一沟槽G1的在第二方向Y上的宽度，在外延硅柱110在第二方向Y上的最大宽度中的占比为30％～90％，例如30％、45％、65％、90％等。在一些实施方式中，第一沟槽G1的在第二方向Y上的宽度，在外延硅柱110在第二方向Y上的最大宽度中的占比亦可小于30％，或可大于90％，例如28％、91％等，并不以此为限。
如图1和图2所示，在本公开的一实施方式中，对于步骤S1而言，“在衬底100上沉积薄膜堆叠结构200”的步骤可以具体包括：在衬底100上依次沉积第一绝缘层210、牺牲层220、第二绝缘层230和掩膜覆盖层240，且牺牲层220的厚度在薄膜堆叠结构200的厚度中的占比可以为50％～90％，例如50％、60％、75％、90％等。在一些实施方式中，牺牲层220的厚度在薄膜堆叠结构200的厚度中的占比亦可小于50％，或可大于90％，例如48％、91％等，并不以此为限。
如图14和图15所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第一隔离层300”的步骤之后，可以进一步包括：在第一隔离层300的第一侧的薄膜堆叠结构200中分别形成第一开口O1，该第一开口O1至少暴露部分牺牲层220。
如图16和图17所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第一开口O1”的步骤之后，还可以包括以下步骤：沿第一开口O1通过湿法刻蚀去除第一隔离层300朝向第一开口O1一侧的牺牲层220，以暴露出第一半柱111远离第一沟槽G1的侧壁。
如图18至图21所示，在本公开的一实施方式中，对于步骤S6而言，“在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A”的步骤可以具体包括：在“暴露出第一半柱111远离第一沟槽G1的侧壁”的步骤之后，通过湿法刻蚀选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2，通过选择性外延生长和原位掺杂的方法于第一缺口O2处形成第一类型掺杂的第一沟道区A。
如图22和图23所示，在本公开的一实施方式中，对于步骤S7而言，栅极介质层可以包括第一栅极介质层410和第二栅极介质层420，“在第一沟道区A和第二沟道区B形成栅介质层”的步骤可以具体包括：在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面。
如图24和图25所示，在本公开的一实施方式中，对于步骤S6而言，“在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面”的步骤之后，可以进一步包括：于第一隔离层300的第二侧的薄膜堆叠结构200中分别形成第二开口O3，该第二开口O3至少暴露部分牺牲层220。
如图26和图27所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第二开口O3”的步骤之后，还可以包括以下步骤：沿第二开口O3通过湿法刻蚀去除第一隔离层300朝向第二开口O3一侧的牺牲层220，以暴露出第二半柱112远离第一沟槽G1的侧壁。
如图28至图31所示，在本公开的一实施方式中，对于步骤S6而言，“在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B”的步骤可以具体包括：在“暴露出第二半柱112远离第一沟槽G1的侧壁”的步骤之后，通过湿法刻蚀选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4，通过选择性外延生长和原位掺杂的方法于第二缺口O4处形成第一类型掺杂的第二沟道区B。
如图32和图33所示，在本公开的一实施方式中，对于步骤S7而言，栅极介质层可以包括第一栅极介质层410和第二栅极介质层420，“在第一沟道区A和第二沟道区B形成栅介质层”的步骤可以具体包括：在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面。
如图34和图35所示，在本公开的一实施方式中，对于步骤S7而言，“在第一沟道区A和第二沟道区B的表面形成栅极介质层和栅极导电层430的步骤”可以具体包括：“在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面”的步骤之后，同时沿第一开口O1和第二开口O3向牺牲层220被去除的位置填充栅极导电层430覆盖第一栅极介质层410和第二栅极介质层420。
在本公开的一实施方式中，在步骤S7之后，本公开还可以包括以下步骤：
在第一沟槽G1的朝向第一开口O1的一侧形成第二沟槽，在第一沟槽G1朝向第二开口O3的一侧形成第三沟槽，第二沟槽与第三沟槽均与第一沟槽G1平行且均朝第一方向X延伸，且第二沟槽和第三沟槽底部暴露第一绝缘层210，以将栅极导电层430隔断，以靠近第一沟道区A的部分栅极导电层430作为第一栅电极，以靠近第二沟道区B的部分栅极导电层430作为第二栅电极，于第二沟槽和第三沟槽中分别填充第二隔离层和第三隔离层。
基于上述设计，以下将对本公开提出的半导体结构的制作方法中的几个主要工艺步骤进行说明。
如图2和图3所示，其分别代表性地示出了半导体结构在步骤S1中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100以及薄膜堆叠结构200，且薄膜堆叠结构200包括第一绝缘层210、牺牲层220、第二绝缘层230以及掩膜覆盖层240。其中，衬底100可以为硅基底，即衬底100材质包括硅(Si)。第一绝缘层210沉积于衬底100表面，牺牲层220沉积于第一绝缘层210表面，第二绝缘层230沉积于牺牲层220表面，掩膜覆盖层240沉积于第二绝缘层230表面。
在本公开的一实施方式中，第一绝缘层210的材质可以包括氧化硅(SiO 2)。在一些 实施方式中，第一绝缘层210的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
在本公开的一实施方式中，第二绝缘层230的材质可以包括氧化硅。在一些实施方式中，第二绝缘层230的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。另外，第二绝缘层230与第一绝缘层210的材质可以但不限于相同。
在本公开的一实施方式中，牺牲层220的材质可以包括氮化硅(Si 3N 4)。
在本公开的一实施方式中，掩膜覆盖层240的材质可以包括氮氧化硅(SiON)。
如图4和图5所示，其分别代表性地示出了半导体结构在步骤S2中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100以及薄膜堆叠结构200，且薄膜堆叠结构200形成有第一孔洞V1。其中，第一孔洞V1有薄膜堆叠结构200的上表面，即掩膜覆盖层240的上表面，贯穿至薄膜堆叠结构200的下表面，即第一绝缘层210的下表面。换言之，薄膜堆叠结构200在厚度方向上被第一孔洞V1贯穿，衬底100与第一孔洞V1相对应的部分上表面暴露于第一孔洞V1的底部。
如图6和图7所示，其分别代表性地示出了半导体结构在步骤S3中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200以及外延硅柱110。其中，外延硅柱110由衬底100暴露于第一孔洞V1的上表面开始生长，并填充第一孔洞V1。另外，外延硅柱110的生长高度可以与第一孔洞V1的深度大致相等，即外延硅柱110的上表面可以与第一孔洞V1的顶部孔口(即薄膜堆叠结构200的上表面，亦即掩膜覆盖层240的上表面)大致平齐。在一些实施方式中，外延硅柱110的生长高度亦可略高于第一孔洞V1的深度，例如伸出于第一孔洞V1的顶部开口，并不以此为限。
如图8和图9所示，其分别代表性地示出了半导体结构在步骤S4中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、外延硅柱110以及第一光刻胶层PR1。其中，第一光刻胶层PR1覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)和外延硅柱110的上表面，且第一光刻胶层PR1经由图案化形成光刻胶开口。利用第一光刻胶层PR1的光刻胶开口进行刻蚀，去除未被第一光刻胶层PR1遮挡的部分外延硅柱110，使得外延硅柱110形成第一沟槽G1，且第一沟槽G1穿越外延硅柱110的中心，并将外延硅柱110分为第一半柱111和第二半柱112。
另外，在步骤S4之后，还可以包括以下步骤：去除剩余的第一光刻胶层PR1。
如图10和图11所示，其分别代表性地示出了半导体结构在步骤S5中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第 二半柱112以及第一隔离层300。其中，第一隔离层300填充于第一沟槽G1中。另外，第一隔离层300的填充高度可以与第一沟槽G1的深度大致相等，即第一隔离层300的上表面可以与第一沟槽G1的顶部槽口(即第一半柱111和第二半主的上表面，亦即薄膜堆叠结构200的上表面)大致平齐。
如图12和图13所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第二光刻胶层PR2。其中，第二光刻胶层PR2覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面，且第二光刻胶层PR2经由图案化形成光刻胶开口。
如图14和图15所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是利用第二光刻胶层PR2的光刻胶开口进行刻蚀，去除未被第二光刻胶层PR2遮挡的部分薄膜堆叠结构200，且刻蚀截止于第一绝缘层210的上表面，使得薄膜堆叠结构200形成第一开口O1。
另外，在上述形成第一开口O1的子步骤之后，还可以包括以下步骤：去除剩余的第二光刻胶层PR2。
如图16和图17所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是沿第一开口O1去除第一隔离层300朝向第一开口O1一侧的牺牲层220，以暴露出第一半柱111远离第一沟槽G1的侧壁。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对除部分牺牲层220去除。
如图18和图19所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是在暴露出第一半柱111远离第一沟槽G1的侧壁的步骤之后，选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对第 一半柱111的选择性去除。
参阅图64至图66所示，图64至图66分别是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在几个步骤中的层叠结构示意图
如图64和图65所示，在本公开的另一实施方式中，对于步骤S6中的一子步骤而言，在暴露出第一半柱111远离第一沟槽G1的侧壁的步骤之后，可以选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2，且第一缺口O2在第二方向Y上可以不贯穿第一半柱111，即第一缺口O2在第一半柱111上形成的是类似“凹槽”的结构，而非图19示出的实施方式中的类似“通槽”的结构。
如图20和图21所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第一沟道区A。其中，该子步骤是在第一缺口O2处形成第一类型掺杂的第一沟道区A。
在本公开的一实施方式中，在上述子步骤中，可以通过选择性外延生长和原位掺杂的方法实现第一沟道区A的形成。
如图22和图23所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A以及第一栅极介质层410。其中，该子步骤是在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面。
在本公开的一实施方式中，第一栅极介质层410的材质可以包括氧化硅。在一些实施方式中，第一栅极介质层410的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图24和图25所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第三光刻胶层PR3。其中，第三光刻胶层PR3覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面，且第二光刻胶层PR2经由图案化形成光刻胶开口。利用第三光刻胶层PR3的光刻胶开口进行刻蚀，去除未被第三光刻胶层PR3遮挡的部分薄膜堆叠结构200，且刻蚀截止于第一绝缘层210的上表面，使得薄膜堆叠结构200形成第二开口O3。
另外，在上述形成第二开口O3的子步骤之后，还可以包括以下步骤：去除剩余的第三光刻胶层PR3。
如图26和图27所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是沿第二开口O3去除第一隔离层300朝向第二开口O3一侧的牺牲层220，以暴露出第二半柱112远离第一沟槽G1的侧壁。至此，第一隔离层300两侧的牺牲层220完全被去除。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对除部分牺牲层220去除。
如图28和图29所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是在暴露出第二半柱112远离第一沟槽G1的侧壁的步骤之后，选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对第二半柱112的选择性去除。
参阅图66所示，图66是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在一个步骤中的层叠结构示意图
如图66所示，在本公开的另一实施方式中，对于步骤S6中的一子步骤而言，在暴露出第二半柱112远离第一沟槽G1的侧壁的步骤之后，可以选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4，且第二缺口O4在第二方向Y上可以不贯穿第二半柱112，即第二缺口O4在第二半柱112上形成的是类似“凹槽”的结构，而非图29示出的实施方式中的类似“通槽”的结构。
如图30和图31所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A以及第二沟道区B。其中，该子步骤是在第二缺口O4处形成第二类型掺杂的第二沟道区B。
在本公开的一实施方式中，在上述子步骤中，可以通过选择性外延生长和原位掺杂的方法实现第二沟道区B的形成。
如图32和图33所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中 的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、第一栅极介质层410以及第二栅极介质层420。其中，该子步骤是在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面。
在本公开的一实施方式中，第二栅极介质层420的材质可以包括氧化硅。在一些实施方式中，第二栅极介质层420的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。另外，第二栅极介质层420的材质与第一栅极介质层410的材质可以但不限于相同。
如图34和图35所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、第一栅极介质层410、第二栅极介质层420以及栅极导电层430。其中，该子步骤是在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面的步骤之后，同时沿第一开口O1和第二开口O3向牺牲层220被去除的位置填充栅极导电层430，且栅极导电层430覆盖第一栅极介质层410和第二栅极介质层420。
在本公开的一实施方式中，栅极导电层430的材质可以包括钨(W)。
如图36和图37所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构在步骤S7的基础上，将填充于第一开口O1和第二开口O3的部分栅极导电层430去除，并暴露出对应于第一开口O1和第二开口O3的第一绝缘层210的部分上表面。
如图38和图39所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除部分栅极导电层430的步骤之后，在薄膜堆叠结构200的上表面、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面覆盖第三绝缘层500。并且，该第三绝缘层500填充部分栅极导电层430去除后的第一开口O1、第二开口O3和原形成有部分牺牲层220的空间。
在本公开的一实施方式中，第三绝缘层500的材质可以包括氧化硅。在一些实施方式中，第三绝缘层500的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图40和图41所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在形成第三绝缘层500的步骤之后，回刻去除覆盖于薄膜堆叠结构200表面的第三绝缘层500，并部分去除薄膜堆叠结构200，具体是将掩膜覆盖层240的顶部部分去除，剩余的第三绝缘层500位于第一开口O1和第二开口O3中，且剩余的第 三绝缘层500的上表面与剩余的掩膜覆盖层240的上表面大致平齐。
如图42和图43所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500以及硅层600。其中，该步骤是在剩余的掩膜覆盖层240的上表面和剩余的第三绝缘层500的上表面覆盖硅层600。
如图44和图45所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600以及SOC层700。其中，该步骤是在硅层600的上表面覆盖SOC层700。
如图46和图47所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600、SOC层700以及第四光刻胶层PR4。其中，该步骤是在SOC层700的上表面覆盖第四光刻胶层PR4。
如图48和图49所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在覆盖第四光刻胶层PR4的步骤之后，对第四光刻胶层PR4图案化而形成光刻胶开口，利用第四光刻胶层PR4的光刻胶开口进行刻蚀，去除未被第四光刻胶层PR4遮挡的部分SOC层700，且刻蚀截止于硅层600的上表面，使得硅层600形成第三开口O5。
另外，在上述形成第三开口O5的子步骤之后，还可以包括以下步骤：去除剩余的第四光刻胶层PR4。
如图50和图51所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600、SOC层700以及图案化掩膜层800。其中，该步骤是在SOC层700的上表面和暴露于第三开口O5的硅层600的上表面上覆盖图案化掩膜层800，且图案化掩膜层800填充第三开口O5。
如图52和图53所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的 剖视图。在该步骤中，在覆盖图案化掩膜层800的步骤之后，是将覆盖在SOC层700的上表面的图案化掩膜层800去除，剩余的图案化掩膜层800填充第三开口O5。另外，剩余的图案化掩膜层800的上表面可以与SOC层700的上表面大致平齐，或者略高于SOC层700的上表面。
如图54和图55所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除覆盖在SOC层700的上表面的图案化掩膜层800的步骤之后，去除剩余的SOC层700，保留剩余的图案化掩膜层800。
如图56和图57所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除剩余的SOC层700的步骤之后，以剩余的图案化掩膜层800为掩膜，刻蚀去除未被图案化掩膜层800遮挡的硅层600，且刻蚀截止于剩余的掩膜覆盖层240的上表面。至此，剩余的硅层600即定义出源/漏的一端，位于第一沟道区A和第二沟道区B下方部分的外延硅柱110为源/漏的另一端。
如图58和图59所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在定义出源/漏的一端的步骤之后，去除剩余的图案化掩膜层800。
如图60和图61所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600以及第四绝缘层900。其中，该步骤是在剩余的掩膜覆盖层240的上表面、第三绝缘层500的上表面以及剩余的硅层600的上表面覆盖第四绝缘层900。
在本公开的一实施方式中，第四绝缘层900的材质可以包括氧化硅。在一些实施方式中，第四绝缘层900的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图62和图63所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在覆盖第四绝缘层900的步骤之后，去除部分第四绝缘层900，暴露出剩余的硅层600(即源/漏的一端)的上表面。
在此应注意，附图中示出而且在本说明书中描述的半导体结构制作方法仅仅是能够采用本公开原理的许多种制作方法中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构制作方法的任何细节或任何步骤。
基于上述对本公开提出的半导体结构制作方法的几个示例性实施方式的详细说明，以下将对本公开提出的半导体结构的一示例性实施方式进行说明。
如图62和图63所示，在本公开的一实施方式中，本公开提出的半导体结构可以包括衬底100、薄膜堆叠结构200、外延硅柱110以及第一隔离层300。具体而言，薄膜堆叠结构200设置于衬底100表面，薄膜堆叠结构200中设置有暴露出衬底100的第一孔洞V1。外延硅柱110设置于第一孔洞V1中。第一隔离层300设置于第一沟槽G1内，第一隔离层300填充第一沟槽G1。第一沟槽G1沿第一方向X经由去除部分薄膜堆叠结构200和外延硅柱110而形成，且第一沟槽G1穿越外延硅柱110的中心并将外延硅柱110分为第一半柱111和第二半柱112。第一半柱111远离第一沟槽G1的侧壁设置有第一类型掺杂的第一沟道区A。第二半柱112远离第一沟槽G1的侧壁设置有第二类型掺杂的第二沟道区B。第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型。第一沟道区A和第二沟道区B的表面均设置有栅极介质层和栅极导电层430。
在本公开的一实施方式中，栅极介质层包括第一栅极介质层410和第二栅极介质层420，栅极导电层430包括第一栅极导电层和第二栅极导电层，第一栅极介质层410和第一栅极导电层位于第一沟道区A远离第一沟槽G1的一侧，第二栅极介质层420和第二栅极导电层位于第二沟道区B远离第一沟槽G1的一侧，且第一栅极导电层与第二栅极导电层相互隔离。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本公开原理的许多种半导体结构中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
综上所述，本公开在薄膜堆叠结构200中设置暴露衬底100的第一孔洞V1，在第一孔洞V1中生长外延硅柱110，沿第一方向X设置第一沟槽G1，第一沟槽G1穿越外延硅柱110的中心而将其分为第一半柱111和第二半柱112。在此基础上，本公开在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A，并在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B，且第一沟道区A和第二沟道区B的表面均形成有栅极介质层和栅极导电层430。通过上述设计，本公开提出的半导体结构的制作方法能够具体实现3D NOP型Capacitor-Less DRAM器件的制作，通过该制作方法制成的半导体结构由于不具有电容结构，因而工艺流程更加简单且更容易实现较高的存储密度，填补了3D NOP型的Capacitor-Less DRAM器件在行业内的技术空白。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范 围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (17)

  1. 一种半导体结构的制作方法，包括：
    提供衬底，在所述衬底上沉积薄膜堆叠结构；
    在所述薄膜堆叠结构中形成第一孔洞，所述第一孔洞沿所述薄膜堆叠结构的堆叠方向贯穿所述薄膜堆叠结构，且所述第一孔洞底部暴露出所述衬底；
    在所述第一孔洞中生长外延硅柱；
    沿第一方向刻蚀所述薄膜堆叠结构和所述外延硅柱而形成第一沟槽，所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；
    形成第一隔离层，所述第一隔离层填充所述第一沟槽；
    在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；
    在所述第一沟道区和所述第二沟道区的表面均形成栅极介质层和栅极导电层。
  2. 如权利要求1所述的半导体结构的制作方法，其中，所述的在所述薄膜堆叠结构中形成第一孔洞的步骤包括：
    在所述薄膜堆叠结构上形成具有孔状图案的图案化掩膜层，沿所述孔状图案刻蚀所述薄膜堆叠结构，直至露出所述衬底，以形成所述第一孔洞。
  3. 如权利要求2所述的半导体结构的制作方法，其中，所述的在所述第一孔洞中生长外延硅柱的步骤包括：
    在所述第一孔洞中，由被所述第一孔洞暴露出的衬底表面开始，通过选择性外延生长的方法生长外延硅柱，直至所述外延硅柱的顶面不低于所述图案化掩膜层的顶面。
  4. 如权利要求1所述的半导体结构的制作方法，其中，所述第一沟槽的宽度占所述外延硅柱在第二方向上的最大宽度的30％～90％。
  5. 如权利要求1所述的半导体结构的制作方法，其中，所述的在所述衬底上沉积薄膜堆叠结构的步骤包括：
    在所述衬底上依次沉积第一绝缘层、牺牲层、第二绝缘层和掩膜覆盖层，所述牺牲层的厚度在所述薄膜堆叠结构的厚度中的占比为50％～90％。
  6. 如权利要求5所述的半导体结构的制作方法，其中，在所述的形成第一隔离层的步骤之后，于所述第一隔离层的第一侧的薄膜堆叠结构中分别形成第一开口，所述第一开口至少暴露部分所述牺牲层。
  7. 如权利要求6所述的半导体结构的制作方法，其中，在所述的形成第一开口的步骤之后，还包括以下步骤：
    沿所述第一开口通过湿法刻蚀去除所述第一隔离层朝向所述第一开口一侧的所述牺牲层，以暴露出所述第一半柱远离所述第一沟槽的侧壁。
  8. 如权利要求7所述的半导体结构的制作方法，其中，在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区包括：
    在所述的暴露出所述第一半柱远离所述第一沟槽的侧壁的步骤之后，通过湿法刻蚀选择性去除部分所述第一半柱，以在所述第一半柱远离所述第一沟槽的侧壁形成第一缺口，通过选择性外延生长和原位掺杂的方法于所述第一缺口处形成所述第一类型掺杂的所述第一沟道区。
  9. 如权利要求8所述的半导体结构的制作方法，其中，所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述的在所述第一沟道区和所述第二沟道区的表面形成所述栅极介质层和栅极导电层的步骤包括：
    在所述第一沟道区的侧壁形成第一栅极介质层覆盖所述第一沟道区的表面。
  10. 如权利要求9所述的半导体结构的制作方法，其中，所述的在所述第一沟道区的侧壁形成第一栅极介质层覆盖所述第一沟道区的表面后，再于所述第一隔离层的第二侧的薄膜堆叠结构中分别形成第二开口，所述第二开口至少暴露部分所述牺牲层。
  11. 如权利要求10所述的半导体结构的制作方法，其中，所述的形成第二开口的步骤之后，还包括以下步骤：
    沿所述第二开口通过湿法刻蚀去除以所述第一隔离层朝向所述第二开口一侧的所述牺牲层，以暴露出所述第二半柱远离所述第一沟槽的侧壁。
  12. 如权利要求11所述的半导体结构的制作方法，其中，所述的在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区的步骤包括：
    在所述的暴露出所述第二半柱远离所述第一沟槽的侧壁的步骤之后，通过湿法刻蚀选择性去除部分所述第二半柱，以在所述第二半柱远离所述第一沟槽的侧壁形成第二缺口，通过选择性外延生长和原位掺杂的方法于所述第二缺口处形成所述第二类型掺杂的所述第二沟道区。
  13. 如权利要求12所述的半导体结构的制作方法，其中，所述的在所述第一沟道区和所述第二沟道区的表面形成所述栅极介质层和栅极导电层的步骤包括：
    在所述第二沟道区的侧壁形成第二栅极介质层覆盖所述第二沟道区的表面。
  14. 如权利要求13所述的半导体结构的制作方法，其中，所述的在所述第一沟道区和所述第二沟道区的表面形成栅极介质层和栅极导电层的步骤包括：
    在所述第二沟道区的侧壁形成第二栅极介质层覆盖所述第二沟道区的表面的步骤之后，同时沿所述第一开口和所述第二开口向所述牺牲层被去除的位置填充所述栅极导电层覆盖所述第一栅极介质层和所述第二栅极介质层。
  15. 如权利要求14所述的半导体结构的制作方法，在所述的形成栅极导电层的步骤之后，还包括以下步骤：
    在所述第一沟槽的朝向所述第一开口的一侧形成第二沟槽，在所述第一沟槽朝向所述第二开口的一侧形成第三沟槽，所述第二沟槽与所述第三沟槽均与所述第一沟槽平行且均朝所述第一方向延伸，且所述第二沟槽和所述第三沟槽底部暴露所述第一绝缘层，以将所述栅极导电层隔断，以靠近所述第一沟道区的部分栅极导电层作为第一栅电极，以靠近所述第二沟道区的部分栅极导电层作为第二栅电极，于所述第二沟槽和所述第三沟槽中分别填充第二隔离层和第三隔离层。
  16. 一种半导体结构，包括衬底、薄膜堆叠结构、外延硅柱以及第一隔离层；所述薄 膜堆叠结构设置于所述衬底表面，所述薄膜堆叠结构中设置有暴露出所述衬底的第一孔洞，所述外延硅柱设置于所述第一孔洞中，所述第一隔离层设置于第一沟槽内，所述第一沟槽沿第一方向经由去除部分所述薄膜堆叠结构和所述外延硅柱而形成，且所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；所述第一半柱远离所述第一沟槽的侧壁设置有第一类型掺杂的第一沟道区，所述第二半柱远离所述第一沟槽的侧壁设置有第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；所述第一沟道区和所述第二沟道区的表面均设置有栅极介质层和栅极导电层。
  17. 如权利要求16所述的半导体结构，其中，所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述栅极导电层包括第一栅极导电层和第二栅极导电层，所述第一栅极介质层和所述第一栅极导电层位于所述第一沟道区远离所述第一沟槽的一侧，所述第二栅极介质层和所述第二栅极导电层位于所述第二沟道区远离所述第一沟槽的一侧，且所述第一栅极导电层与所述第二栅极导电层相互隔离。
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