TW201913958A - 立體記憶體元件及其製作方法 - Google Patents

Abstract

一種立體(three dimensional， 3D)記憶體元件，包括：基材、多層堆疊結構(multi-layers stack)以及介電材質。基材具有至少一個凹陷部，由基材表面沿第一方向延伸進入基材。多層堆疊結構包括複數個導電層和複數個絕緣層平行第一方向交錯堆疊於凹陷部之底面上。其中，多層堆疊結構具有至少一個凹室沿第一方向穿過這些導電層和絕緣層；此凹室具有垂直第一方向的底部截面尺寸和開口尺寸，且底部截面尺寸實質大於開口尺寸。介電材質至少部分填充於凹室之中。

Description

立體記憶體元件及其製作方法

本揭露書是有關於一種記憶體元件及其製作方法。特別是有關於一種立體(three dimensional，3D)記憶體及其製作方法。

隨著電子科技的發展，半導體記憶體元件已被廣泛使用於電子產品，例如MP3播放器、數位相機、筆記型電腦、行動電話…等之中。目前對於記憶體元件的需求朝較小尺寸、較大記憶容量的趨勢發展。為了因應這種高元件密度的需求，目前已經發展出多種不同的結構形態三維立體記憶體元件。

典型的三維立體記憶體元件，例如立體非揮發性記憶體元件(Non-volatile memory， NVM )，包含由具有垂直通道(Vertical-Channel，VC)的記憶胞串列所構成的立體記憶胞陣列。形成立體記憶體元件的方法，包括下述步驟：首先在基材上形成包含有彼此交錯堆疊之複數個絕緣層和導電層的多層堆疊結構(multi-layers stack)。並蝕刻多層堆疊結構以形成至少一條溝槽(trench)，將多層疊結構區分為複數個脊狀疊層(ridge stacks)，使每一脊狀疊層都包含複數條由圖案化導電層所形成的導電條帶。再於脊狀疊層的側壁上依序形成包含有矽氧化物-氮化矽-矽氧化物(ONO結構)電荷儲存層和通道層，進而在脊狀疊層之每一個導電條帶與電荷儲存層和通道層三者重疊的位置上，定義出複數個開關結構(switch)。其中，位於脊狀疊層中間階層的開關結構，可以用來做為記憶胞，並藉由通道層串接形成記憶胞串列。位於脊狀疊層之頂部階層的開關結構則是作為記憶胞串列的串列選擇線(String Selection Line，SSL)開關或接地選擇線(Ground Selection Line，GSL)開關。

而為了增加記憶體元件的密度，除了縮小記憶胞陣列中個別記憶胞的尺寸外，最直接的方式就是增加多層堆疊結構的堆疊層數。然而，由於多層堆疊結構中不同材料之間的晶格不匹配所產生的本質應力(intrinsic stress)，以及製程中溫度變化所產生的熱應力(thermal stress)會使基材，例如矽晶圓，彎曲變形。導致後續形成在多層堆疊結構上的其他材質層無法精確對準，嚴重影響三維立體記憶體元件的製程良率和元件效能。而增加多層堆疊結構的堆疊層數目，會讓此一問題更加嚴重。

因此，有需要提供一種先進的立體記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例係揭露一種立體記憶體元件，此立體記憶體元件包括：基材、多層堆疊結構(multi-layers stack)以及介電材質。基材具有至少一個凹陷部，由基材表面沿第一方向延伸進入基材。多層堆疊結構包括複數個導電層和複數個絕緣層平行第一方向交錯堆疊於凹陷部之底面上。其中，多層堆疊結構具有至少一個凹室沿第一方向穿過這些導電層和絕緣層；此凹室具有垂直第一方向的底部截面尺寸和開口尺寸，且底部截面尺寸實質大於開口尺寸。介電材質至少部分地填充於凹室之中。

本說明書的另一實施例揭露一種立體記憶體元件的製作方法，包括下述步驟：首先提供一基材，並於基材的表面上形成至少一個凹陷部沿第一方向延伸進入基材。接著，形成多層堆疊結構，包括複數個導電層和複數個絕緣層平行第一方向交錯堆疊於凹陷部之底面上。後續，於多層堆疊結構上形成至少一個凹室，穿過這些導電層和絕緣層，使凹室垂直第一方向的底部截面尺寸實質大於凹室的開口尺寸。並以介電材質至少部分地填充於凹室之中。

本說明書的又一實施例揭露一種立體記憶體元件的製作方法，包括下述步驟：首先提供一基材，並於基材的表面上形成至少一個凹陷部沿第一方向延伸進入基材中。之後，形成複數個犧牲層和複數個絕緣層，使這些犧牲層和絕緣層平行第一方向交錯堆疊於凹陷部的底面上。再於這些犧牲層和絕緣層中形成至少一個凹室，沿第一方向穿過這些犧牲層和絕緣層，使凹室具有垂直第一方向的一底部截面尺寸和一開口尺寸，且底部截面尺寸實質大於開口尺寸。然後，於凹室之中至少部分地填充介電材質。接著，形成至少一個貫穿孔穿過這些犧牲層，並將犧牲層部分暴露於外。再於貫穿孔的至少一個側壁上形成一個記憶層，並於記憶層上形成一個通道層。後續，移除這些犧牲層，並於犧牲層原來的位置上形成複數個導電層，藉以在導電層、記憶層和通道層的複數個重疊區域形成複數個記憶胞。

根據上述實施例，本說明書是在提供一種立體記憶體元件及其製作方法。其係在基材表面的一個凹陷部中形成多層堆疊結構，使多層堆疊結構具有沿第一方向交錯堆疊的複數個導電層和複數個絕緣層。再於多層堆疊結構中形成穿過導電層和絕緣層的至少一個凹室。藉由貫穿多層堆疊結構的凹室，可以緩衝介電材質與導電層施加於基材上的本質應力與熱應力。

在本書明書的一些實施例中，更可藉由改變凹室的外型設計，更進一步移除位於凹室中的一部分多層堆疊結構，藉以於多層堆疊結構的底部形成側蝕開口(undercut)，使該多層堆疊結構具有遠離基材表面往凹陷部之底面漸寬的截面外觀(cross-sectional profile)，並使凹室垂直第一方向的底部截面尺寸實質大於凹室的開口尺寸，可進一步提升應力緩衝效果，以防止基材在立體記憶體元件製程中彎曲變形，改善後續製程的對準精度，提高立體記憶體元件的製程良率和元件效能。

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

本說明書是提供一種立體記憶體元件及其製作方法，可防止基材在立體記憶體元件製程中彎曲變形，改善立體記憶體元件的製程良率和元件效能。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1F圖，第1A圖至第1F圖係根據本說明書的一實施例所繪示製作立體記憶體元件100的製程結構剖面示意圖。在本實施例之中，立體記憶體元件100可以是(但不限於)一種具有U型垂直通道的NAND記憶體元件。製作記憶體元件100的方法包括下述步驟：

首先，提供一個半導體基材101，並在基材101表面101a形成至少一個凹陷部102(請參照第1A圖)。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。在本實施例中，半導體層基材101可以是一種由無摻雜多晶矽所構成的矽晶圓。

在本說明書的一些實施例中，凹陷部102可以是藉由非等向蝕刻製程(anisotropic etching process)製程，例如反應式離子蝕刻(Reactive Ion Etch，RIE)製程，沿著第一方向移除一部分半導體層基材101，在半導體層基材101中所形成的凹室。例如，在本實施例中，第一方向可以是(但不限定為)平行Z軸的方向。藉由反應式離子蝕刻製程所形成的凹陷部102具有一個實質垂直第一方向(即平行X-Y平面)的水平底面102a，以及至少一個由基材101表面101a沿著第一方向向下延伸至底面102a，且與水平底面102a相互連接的側壁102b。其中，凹室(凹陷部102)具有平行X-Y平面實質為矩形的截面外觀。為了方便描述起見，第1A圖的基材101表面101a僅繪示一個凹陷部102。但須理解的是，基材101(矽晶圓)表面101a可以包括複數個凹陷部102。

之後，於半導體基材101上形成一個多層堆疊結構110，並且延伸進入凹陷部102之中。多層堆疊結構110，包括交錯堆疊的複數個導電層103和複數個絕緣層104。其中，導電層103和絕緣層104係相互平行，並且沿著第一方向彼此交錯堆疊在半導體層基材101表面101a上。意即是，每二相鄰的導電層103藉由一絕緣層104彼此隔離。其中，位於最底層的絕緣層104與半導體層基材101表面101a以及凹陷部102的底面102a和側壁102b接觸；且藉由絕緣層104使導電層103與半導體層基材101電性隔離(如第1B圖所繪示)。

在本說明書的一些實施例中，絕緣層104可以是由介電材料，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。導電層103可以是包括一種導電材料，例如摻雜或無摻雜的多晶矽或金屬。導電層103和絕緣層104可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。凹陷部102的深度，由半導體層基材101表面101a起算至凹陷部102的底面102a，實質介於1微米(µm)至10微米之間。在本實施例中，每一個導電層103可以是由多晶矽所構成。每一個絕緣層104可以是由二氧化矽(SiO₂ )所構成。凹陷部102的深度為5微米。

然後，對多層堆疊結構110進行圖案化。例如，在本說明書的一些實施例之中，是以圖案化的光阻層105為蝕刻罩幕，進行第一次蝕刻製程106，移除一部分多層堆疊結構110，藉以於凹陷部102之中形成至少一個開孔107，由多層堆疊結構110的一頂面110a，平行第一方向往凹陷部102的底面102a延伸。其中，第一次蝕刻製程106可以是一種非等向蝕刻製程(anisotropic etching process)，例如在本實施例之中，蝕刻製程106可以是一種採用三氟甲烷(CHF₃ ) 或四氟化碳(CF₄ )為反應氣體的反應離子蝕刻(Reactive Ion Etching，RIE)製程，用來移除位於基材101表面101a上的一部分多層堆疊結構110以及位於凹陷部102之中，未被圖案化光阻層105所覆蓋的一部分多層堆疊結構110。基於非等向蝕刻製程的特性，開孔107可能會具有由多層堆疊結構110的頂面110a平行第一方向往凹陷部102的底面102a逐漸變小的尺寸(如第1C圖所繪示)。

在剝除光阻層105之後，可藉由沉積製程，例如低壓化學氣相沉積製程，於基材101表面101a和開孔107的側壁及底面形成一覆蓋層113。再於覆蓋層113上沉積介電材質111，並填充於開孔107之中。在本說明書的一些實施例之中，構成覆蓋層113的材質可以是氮化矽。介電材質111可以與構成絕緣層104的材料相同或不同。例如，在本實施例中，介電材質111可以是由二氧化矽所構成。接著，以覆蓋層113為停止層，進行一平坦化製程，例如化學機械研磨(Chemical Mechanical Polishing，CMP )，移除位於基材101表面101a上的介電材質111，且使剩餘多層堆疊結構110的頂部110a、位於開孔107中之介電材質111的頂部以及基材101表面101a實質共平面(如第1D圖所繪示)。

接著，對剩餘的多層堆疊結構110進行另一次圖案化製程，以在剩餘的多層堆疊結構110中形成複數個脊狀疊層110C。在本發明的一些實施例中，多層堆疊結構110的圖案化製程，包括採用非等向蝕刻製程，例如反應離子蝕刻製程，在多層堆疊結構110中形成至少一條，實質平行第一方向，由多層堆疊結構110的頂部110a向下延伸進入剩餘多層堆疊結構110的溝槽114，藉以將多層堆疊結構110分割成複數個脊狀疊層110C。在本實施例中，每一個脊狀疊層110C都包含複數個由圖案化導電層103所形成的導電條狀103a。相鄰的二個導電條狀103a則藉由圖案化的絕緣層104所形成的絕緣條帶104a來彼此隔離(如第1E圖所繪示)。

然後，再藉由不同的沉積製程，在這些脊狀疊層110C的表面上形成記憶層115和通道層116，藉以在導電條帶103a、記憶層115和通道層116的複數個重疊區域形成複數個記憶胞117(如第1F圖所繪示)。在本說明書的一些實施例中，記憶層115至少包括由第一矽氧化物(silicon oxide)層、氮化矽(silicon nitride)層和第二矽氧化物層所構成的矽氧化物-氮化矽-矽氧化物複合結構。構成通道層116的材質，可以包括摻雜或無摻雜的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)或兩種或多種上述材質之組合物。

後續，進行一連串後段製程(未繪示)，於脊狀疊層110C、記憶層115和通道層116上形成層間介電層118、金屬接觸結構119和其他佈線，例如位元線、共同源極線和字元線(未繪示)，完成立體記憶體元件100的製備。

請參照第2A圖至第2E圖，第2A圖至第2E圖係根據本說明書的另一實施例所繪示製作立體記憶體元件200的製程結構剖面示意圖。在本實施例之中，立體記憶體元件200可以是(但不限於)一種具有U型垂直通道的NAND記憶體元件。製作記憶體元件200的方法包括下述步驟：

首先，提供一個半導體基材101，並在基材101表面101a形成至少一個凹陷部102(請參照第1A圖)。之後，於半導體基材101上形成一個多層堆疊結構110(請參照第1B圖)。由於基材101和多層堆疊結構110的結構和材料以及形成步驟已詳述如上，不在此贅述。

然後，對多層堆疊結構110進行圖案化。例如，在本說明書的一些實施例之中，是以圖案化的光阻層205為蝕刻罩幕，進行第一蝕刻製程206，以沿著第一方向移除位於凹陷部102之中的一部分多層堆疊結構110，藉以形成至少一個開孔207，由多層堆疊結構110的一頂面110a，沿著平行第一方向延伸進入多層堆疊結構110中(如第2A圖所繪示)。其中，第一方向可以是(但不限定為)平行Z軸的方向。第一蝕刻製程206可以是一種非等向蝕刻製程，例如在本實施例之中，第一蝕刻製程206可以包括採用三氟甲烷或四氟化碳為反應氣體的反應離子蝕刻製程，藉以移除位於基材101表面101a上的一部分的多層堆疊結構110，以及位於凹陷部102之中，未被圖案化光阻層205所覆蓋的一部分多層堆疊結構110。

接著，再以圖案化的光阻層205為蝕刻罩幕，進行一第二蝕刻製程208，以移除位於基材101表面101a上的一部分的多層堆疊結構110，並經由開孔207移除一部分位於凹陷部102中的多層堆疊結構110，以擴大開孔207而形成一個底部尺寸大於開口尺寸的凹室209。在本說明書的一些實施例中，第二蝕刻製程208可以是一種反應體中包含有聚合物的非等向蝕刻製程。 例如，在本實施例之中，第二蝕刻製程208是使用反應體中包含有六氟丁二烯(C₄ F₆ )、二氟甲烷(CH₂ F₂ )或二者之組合的低壓電漿蝕刻(plasma etching)製程來移除一部分的多層堆疊結構110。

在第二蝕刻製程208中，大部分的聚合物會沉積於基材101表面101a和開孔207的開口四周，而較不易沉積在開孔207的側壁和底部上。沉積在開孔207入口四周的聚合物會對靠近開孔207入口的一部份多層堆疊結構110起保護作用，且會阻擋進入開孔207中的電漿流出開孔207，導致電漿侵蝕開孔207的側壁。故而，在移除位於基材101表面101a的一部分多層堆疊結構110同時，也會對位於凹陷部102中的多層堆疊結構110進行橫向蝕刻，藉以在開孔207中靠近多層堆疊結構110的底部110b形成至少一個側蝕開口(undercut)209a，並與開孔207結合形成凹室209，將一部分的基材101由凹室209暴露於外。

又由於，沉積在開孔207側壁上的聚合物厚度會由開孔207入口至開孔207底部逐漸變薄。因此，位於凹陷部102中的多層堆疊結構110，經過第二蝕刻製程208的橫向蝕刻之後，會具有遠離基材101表面101a往凹陷部102底面102a逐漸寬的截面外觀；且凹室209具有垂直第一方向的底部截面尺寸D_B2 實質大於凹室209的開口尺寸D_T2 (如第2B圖所繪示)。其中，底部截面尺寸D_B2 與開口尺寸D_T2 的比值實質介於0.5至0.9之間(即0.5＜D_T2 /D_B2 ＜0.9)。

剝除光阻層205之後，藉由沉積製程，例如低壓化學氣相沉積製程，於基材101表面101a和凹室209的側壁及底面形成一覆蓋層213。再於基材101表面101a沉積介電材質211，並至少部分填充於凹室209之中。在本說明書的一些實施例之中，構成覆蓋層213的材質可以是氮化矽。介電材質211可以與絕緣層104相同或不同。例如，在本實施例中，介電材質211可以是由二氧化矽所構成。介電材質211可以完全或部分地填充於凹室209之中。在本實施例中，介電材質211僅覆蓋於凹室209側壁與底部，並且封閉凹室209的開口，而在凹室209中定義出至少一個空氣間隙(air gap)212。

接著，以覆蓋層213為停止層，進行一平坦化製程，例如化學機械研磨，移除位於基材101表面101a上的介電材質211，且使剩餘的多層堆疊結構110的頂面與基材101表面101a實質共平面(如第2C圖所繪示)。在本說明書的一些實施例之中，空氣間隙212與頂面(基材101表面101a)之間的距離，實質介於500埃(angstrom，Å)至1000埃之間。

後續，對位於凹陷部102中的多層堆疊結構110進行圖案化製程，以形成複數個脊狀疊層210C。在本發明的一些實施例中，對位於凹陷部102中的多層堆疊結構110所進行的圖案化製程，包括採用非等向蝕刻製程，例如反應離子蝕刻製程。可藉以在多層堆疊結構110中形成至少一條實質平行第一方向，向下延伸進入多層堆疊結構110中的溝槽214；將多層堆疊結構210分割成複數個脊狀疊層110C。在本實施例中，每一個脊狀疊層110C都包含複數個由圖案化導電層103所形成的導電條狀103a。相鄰的二個導電條狀103a，則藉由圖案化的絕緣層104所形成的絕緣條帶104a來彼此隔離(如第2D圖所繪示)。

然後，再藉由不同的沉積製程，在這些脊狀疊層110C的表面上形成記憶層215和通道層216，藉以在導電條帶103a、記憶層215和通道層216的複數個重疊區域形成複數個記憶胞217(如第2E圖所繪示)。在本說明書的一些實施例中，記憶層215至少包括由第一矽氧化物層、氮化矽層和第二矽氧化物層所構成的矽氧化物-氮化矽-矽氧化物複合結構。構成通道層216的材質，可以包括摻雜或無摻雜的多晶矽、金屬矽化物(例如矽化鈦、矽化鈷或矽鍺)、氧化物半導體(例如，氧化銦鋅或氧化銦鎵鋅)或兩種或多種上述材質之組合物。

再進行一連串後段製程(未繪示)，於脊狀疊層110C和記憶層215和通道層216上形成層間介電層218、金屬接觸結構219和其他佈線，例如位元線、共同源極線和字元線(未繪示)，完成立體記憶體元件200的製備。

請參照第3A圖至第3G圖，第3A圖至第3G圖係根據本說明書的又一實施例所繪示製作立體記憶體元件300的製程結構剖面示意圖。在本實施例之中，立體記憶體元件300可以是(但不限於)一種具有垂直通道的全包覆式(Gate-All-Around，GAA) NAND記憶體元件。製作立體記憶體元件300。製作記憶體元件300的方法包括下述步驟：

首先，提供一個半導體基材101，並在基材101表面101a形成至少一個凹陷部102(請參照第1A圖)。由於基材101的結構和材料以及凹陷部102的形成步驟以詳述如上，不在此贅述。

之後，於半導體基材101上形成交錯堆疊的複數個犧牲層301和複數個絕緣層304。其中，犧牲層301和絕緣層304係相互平行，並且沿著第一方向彼此交錯堆疊在半導體層基材101表面101a上。其中，位於最底層的絕緣層304與半導體層基材101表面101a、凹陷部102的底面102a以及凹陷部102的側壁接觸(如第3A圖所繪示)。

在本說明書的一些實施例中，犧牲層301和絕緣層104可藉由，例如低壓化學氣相沉積製程，所製作而成。而且，犧牲層301和絕緣層304的材料必須不同。例如，犧牲層301可以是由含矽氮化物，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。絕緣層304可以是由，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。在本實施例中，犧牲層301係由氮化矽所構成。絕緣層304係由二氧化矽所構成。

接著，對犧牲層301和絕緣層304進行圖案化，例如，在本說明書的一些實施例之中，是以圖案化的光阻層305為蝕刻罩幕，進行第一蝕刻製程306，以移除一部分犧牲層301和絕緣層304，藉以在位於凹陷部102中的犧牲層301和絕緣層304之中，形成至少一個開孔307，穿過至少一部分犧牲層301和絕緣層304。(如第3B圖所繪示)。其中，第一蝕刻製程306可以是一種非等向蝕刻製程，例如在本實施例之中，第一蝕刻製程306可以是採用三氟甲烷或四氟化碳為反應氣體的反應離子蝕刻製程，藉以移除位於基材101表面101a上的一部分犧牲層301和絕緣層304，以及位於凹陷部102之中，未被圖案化光阻層305所覆蓋的一部分犧牲層301和絕緣層304。

再以圖案化的光阻層305為蝕刻罩幕，對剩餘的犧牲層301和絕緣層304進行第二蝕刻製程308，以移除位於基材101表面101a上的一部分犧牲層301和絕緣層304，並經由開孔307移除位於凹陷部102中的一部分犧牲層301和絕緣層304，以擴大開孔307而形成一個底部尺寸大於開口尺寸的凹室309。在本說明書的一些實施例中，第二蝕刻製程308可以是一種反應體中包含有聚合物的非等向蝕刻製程。 例如在本實施例之中，第二蝕刻製程308是採用反應體中包含有六氟丁二烯、二氟甲烷或二者之組合的低壓電漿蝕刻製程，來移除一部分的犧牲層301和絕緣層304。

由於大部分的聚合物會沉積於基材101表面101a和開孔307的入口四周，而較不易沉積在開孔307的側壁和底部上。沉積在開孔307入口的聚合物會對靠近開孔307入口的一部份犧牲層301和絕緣層304起保護作用，且會阻擋進入開孔307中的電漿流出開孔307，導致電漿侵蝕開孔307的側壁。故而，第二蝕刻製程308在移除位於基材101表面101a上的一部分犧牲層301和絕緣層304同時，會對位於凹陷部102中的一部分犧牲層301和絕緣層304的疊層進行橫向蝕刻，藉以在開孔307中靠近犧牲層301和絕緣層304的疊層底部形成至少一個側蝕開口309a，與開孔307結合形成凹室309，將一部分的基材101暴露於外。

又由於，沉積在開孔307側壁上的聚合物厚度會由基材101表面101a往凹陷部102底面102a逐漸變薄。因此，經過第二蝕刻製程308的橫向蝕刻之後，位於凹陷部102中的一部分犧牲層301和絕緣層304疊層會具有遠離基材101表面101a往凹陷部102底面102a逐漸寬的截面外觀；且使凹室309垂直第一方向的底部截面尺寸D_B3 實質大於凹室309的開口尺寸D_T3 (如第3C圖所繪示)。其中，底部截面尺寸D_B3 與開口尺寸D_T3 的比值實質介於0.5至0.9之間(即0.5＜D_T2 /D_B2 ＜0.9)。

在剝除光阻層305之後，藉由沉積製程，例如低壓化學氣相沉積製程，於基材101表面101a和凹室309的側壁及底面形成一覆蓋層313。再於基材101表面101a沉積介電材質311，並至少部分填充於凹室309之中。在本說明書的一些實施例之中，構成覆蓋層313的材質可以是氮化矽。介電材質311可以與絕緣層304相同或不同。例如，在本實施例中，介電材質311可以是由二氧化矽所構成。介電材質311可以完全或部分地填充於凹室309之中。在本實施例中，介電材質311僅覆蓋於凹室309側壁與底部，並且封閉凹室309的開口，而在凹室309中定義出至少一個空氣間隙312。

然後，再以覆蓋層313為停止層，進行一平坦化製程，例如化學機械研磨，移除位於基材101表面101a上的介電材質311，且使剩餘的犧牲層301和絕緣層304的疊層頂部與基材101表面101a實質共平面(如第3D圖所繪示)。在本說明書的一些實施例之中，空氣間隙312與基材101表面101a之間的距離，實質介於500埃至1000埃之間。

接著，對剩餘的犧牲層301和絕緣層304疊層進行圖案化製程，以形成複數個貫穿開口302，貫穿犧牲層301，藉以將位於最底層的一部分絕緣層304暴露於外(如第3E圖所繪示)。在本說明書的一些實施例中，形成貫穿開口302的製程，包括藉由非等向蝕刻製程，例如反應離子蝕刻製程。

之後，於貫穿開口302的側壁上依序形成記憶層315和通道層316。再沉積絕緣材料318，例如二氧化矽或其他合適的介電材料於貫穿開口302中，以形成一柱狀的垂直通道結構(如第3F圖所繪示)。在本說明書的一些實施中，記憶層315至少包括矽氧化物-氮化矽-矽氧化物複合結構。通道層316可以由未摻雜的多晶矽材質所構成。

在形成記憶層315和通道層316之後，進行另一個蝕刻製程，在剩餘的犧牲層301和絕緣層304疊層中形成至少一個沿著平行第一方向延伸，貫穿多剩餘的犧牲層301和絕緣層304的貫穿開口319，並將一部分的半導體層基材101、絕緣層304和犧牲層301暴露於外。在本說明書的一些實施例中，貫穿開口319包括複數個貫穿犧牲層301和絕緣層304的狹縫(slits)。

後續，移除剩餘的犧牲層301。在本實施例之中，係採用磷酸(H₃ PO₄ )溶液通過貫穿開口319將剩餘的犧牲層301予以移除，藉以在絕緣層304之間形成複數個空間320並將一部分的記憶層315暴露於外(如第3G圖所繪示)。

之後，以沉積製程，例如低壓化學氣相沉積製程，形成複數個導電層303填充於被移除之剩餘犧牲層301原來的位置上(空間320中)，進而在凹陷部320中形成由導電層303和絕緣層304所構成的多層堆疊結構310，且在每一個導電層303、記憶層315和通道層316重疊的區域形成一個記憶胞317，並在多層堆疊結構310中形成至少一條包含多個記憶胞317，並由通道層316垂直串接而成的記憶胞串列(如第3H圖所繪示)。在本說明書的一些實施例中，導電層303可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，導電層303可以是鎢(W)金屬層。

後續，於貫穿開口319的側壁上形成介電材料321，再經由一連串後段製程(未繪示)，於柱狀的垂直通道結構和記憶層315和通道層316上形成層間介電層322、金屬接觸結構323和其他佈線，例如位元線、共同源極線和字元線(未繪示)，完成記憶體元件300的製備。

請參照第4A圖至第4B圖，第4A圖至第4B圖係根據本說明書的再一實施例所繪示製作立體記憶體元件400的製程結構剖面示意圖。其中，立體記憶體元件400的結構與製程大致上與立體記憶體元件200相同，差別僅在於凹陷部402的形成方式。製作立體記憶體元件400的方法包括下述步驟：

首先，提供一個半導體基材401，並在基材401表面401a形成一個圖案化介電層411。藉由半導體基材401和圖案化介電層411在基材401表面401a定義出至少一個凹陷部402(請參照第4A圖)。在本說明書的一些實施例中，半導體層基材401可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成；圖案化介電層411可以包括矽氧化物。在本實施例中，半導體層基材401可以是一種由無摻雜多晶矽所構成的矽晶圓；構成圖案化介電層411的材料可以二氧化矽。

後續在基材401表面401a進行如第2A至第2E圖所繪示的製程步驟，完成如第4B所繪示之立體記憶體元件400的製作。

根據上述實施例，本說明書是在提供一種立體記憶體元件及其製作方法。其係在基材表面的一個凹陷部中形成多層堆疊結構，使多層堆疊結構具有沿第一方向交錯堆疊的複數個導電層和複數個絕緣層。再於多層堆疊結構中形成穿過導電層和絕緣層的至少一個凹室。藉由貫穿多層堆疊結構的凹室，可以緩衝介電材質與導電層施加於基材上的本質應力與熱應力。

在本書明書的一些實施例中，更可藉由改變凹室的外型設計，更進一步移除位於凹室中的一部分多層堆疊結構，藉以於多層堆疊結構的底部形成側蝕開口，使該多層堆疊結構具有遠離基材表面往凹陷部之底面漸寬的截面外觀，並使凹室垂直第一方向的底部截面尺寸實質大於凹室的開口尺寸，可進一步提升應力緩衝效果，以防止基材在立體記憶體元件製程中彎曲變形，改善後續製程的對準精度，提高立體記憶體元件的製程良率和元件效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400‧‧‧立體記憶體元件

101、401‧‧‧基材

101a、401a‧‧‧基材表面

102‧‧‧凹陷部

102a‧‧‧凹陷部的底面

102b‧‧‧凹陷部的側壁

103、303‧‧‧導電層

103a‧‧‧導電條狀

104、304‧‧‧絕緣層

104a‧‧‧絕緣條帶

105、205、305‧‧‧光阻層

106、206、306‧‧‧第一蝕刻製程

107、207、307‧‧‧開孔

208、308‧‧‧第二蝕刻製程

110、310‧‧‧多層堆疊結構

110a‧‧‧多層堆疊結構的頂面

110C‧‧‧脊狀疊層

111、211‧‧‧介電材質

113、213、313‧‧‧覆蓋層

114、214、314‧‧‧溝槽

115、215、315‧‧‧記憶層

116、216、316‧‧‧通道層

117、217、317‧‧‧記憶胞

118、218、322‧‧‧層間介電層

119、219、323‧‧‧金屬接觸結構

209、309‧‧‧凹室

209a、309a‧‧‧側蝕開口

212、312‧‧‧室空氣間隙

301‧‧‧犧牲層

318‧‧‧絕緣材料

319‧‧‧貫穿開口

D_B2、D_B3‧‧‧底部截面尺寸

D_T2、D_T3‧‧‧凹室開口尺寸

第1A圖至第1F圖係根據本說明書的一實施例所繪示製作立體記憶體元件的製程結構剖面示意圖； 第2A圖至第2E圖係根據本說明書的另一實施例所繪示製作立體記憶體元件的製程結構剖面示意圖； 第3A圖至第3H圖係根據本說明書的又一實施例所繪示製作立體記憶體元件的製程結構剖面示意圖；以及 第4A圖至第4B圖係根據本說明書的再一實施例所繪示製作立體記憶體元件的製程結構剖面示意圖。

無。

Claims (10)

1. 一種立體(three dimensional， 3D)記憶體元件，包括： 一基材具有一表面以及至少一凹陷部由該表面沿一第一方向延伸進入該基材； 一多層堆疊結構 (multi-layers stack)，包括複數個導電層和複數個絕緣層平行該第一方向交錯堆疊於該至少一凹陷部之一底面上，其中該多層堆疊結構具有至少一凹室，沿該第一方向穿過該些導電層和該些絕緣層，該至少一凹室具有垂直該第一方向的一底部截面尺寸和一開口尺寸，且該底部截面尺寸實質大於該開口尺寸；以及 一介電材質，至少部分填充於該至少一凹室之中。
2. 如申請專利範圍第1項所述之立體記憶體元件，其中該至少一凹室係由該多層堆疊結構的一頂面，沿該第一方向往該底面延伸，並在該多層堆疊結構的一底部形成至少一側蝕開口(undercut)，使該多層堆疊結構具有遠離該表面漸寬的一截面外觀(cross-sectional profile)。
3. 如申請專利範圍第2項所述之立體記憶體元件，其中該介電材質未填滿該至少一凹室，使該至少一凹室具有一空氣間隙(air gap)。
4. 如申請專利範圍第3項所述之立體記憶體元件，其中該頂面與該表面實質共平面，且該空氣間隙與該頂面之間具有實質介於500埃(angstrom，Å)至1000埃的一距離。
5. 如申請專利範圍第1項所述之立體記憶體元件，其中該底部截面尺寸與該開口尺寸具有實質介於0.5至0.9之間的一比值。
6. 一種立體記憶體元件的製作方法，包括: 提供一基材，並於該基材的一表面上形成至少一凹陷部沿一第一方向延伸進入該基材； 形成一多層堆疊結構，包括複數個導電層和複數個絕緣層平行該第一方向交錯堆疊於該至少一凹陷部之一底面上； 於該多層堆疊結構上形成至少一凹室，沿該第一方向穿過該些導電層和該些絕緣層，使該至少一凹室具有垂直該第一方向的一底部截面尺寸和一開口尺寸，且該底部截面尺寸實質大於該開口尺寸；以及 於該至少一凹室之中至少部分填充一介電材質。
7. 如申請專利範圍第6項所述之立體記憶體元件的製作方法，其中該至少一凹室的形成，包括： 進行一第一蝕刻製程，以形成至少一開孔由該多層堆疊結構的一頂面，沿該第一方向往該底面延伸；以及 進行一第二蝕刻製程，經由該至少一開孔移除一部分的該多層堆疊結構，藉以在該多層堆疊結構的一底部形成至少一側蝕開口，將一部分的該基材暴露於外，並使該多層堆疊結構具有遠離該表面漸寬的一截面外觀。
8. 如申請專利範圍第7項所述之立體記憶體元件的製作方法，其中該第二蝕刻製程包括內含有一聚合物的一反應氣體。
9. 如申請專利範圍第6項所述之立體記憶體元件的製作方法，其中該介電材質未填滿該至少一凹室，且使該至少一凹室具有一空氣間隙。
10. 一種立體記憶體元件的製作方法，包括： 提供一基材，並於該基材的一表面上形成至少一凹陷部沿一第一方向延伸進入該基材； 形成複數個犧牲層和複數個絕緣層，使該些犧牲層和該些絕緣層平行該第一方向交錯堆疊於凹陷部的一底面上； 於該些犧牲層和該些絕緣層中形成至少一凹室，沿該第一方向穿過該些犧牲層和該些絕緣層，使該至少一凹室具有垂直該第一方向的一底部截面尺寸和一開口尺寸，且該底部截面尺寸實質大於該開口尺寸； 於該至少一凹室之中至少部分填充一介電材質； 形成至少一貫穿孔穿過該些犧牲層，並將該些犧牲層部分暴露於外； 於該貫穿孔的至少一側壁上形成一記憶層； 於該記憶層上形成一通道層； 移除該些犧牲層；以及 於該些犧牲層原來的位置上形成複數個導電層，藉以在該些導電層、該記憶層和該通道層的複數個重疊區域形成複數個記憶胞。