CN109461741B - 立体存储器元件及其制作方法 - Google Patents
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Abstract
一种立体(three dimensional，3D)存储器元件，包括：基材、多层叠层结构(multi‑layers stack)以及介电材质。基材具有至少一个凹陷部，由基材表面沿第一方向延伸进入基材。多层叠层结构包括多个导电层和多个绝缘层平行第一方向交错叠层于凹陷部的底面上。其中，多层叠层结构具有至少一个凹室沿第一方向穿过这些导电层和绝缘层；此凹室具有垂直第一方向的底部截面尺寸和开口尺寸，且底部截面尺寸实质大于开口尺寸。介电材质至少部分填充于凹室之中。
Description
技术领域
本发明是有关于一种存储器元件及其制作方法。特别是有关于一种立体(threedimensional，3D)存储器元件及其制作方法。
背景技术
随着电子科技的发展，半导体存储器元件已被广泛使用于电子产品，例如MP3播放器、数字相机、笔记本电脑、移动电话…等之中。目前对于存储器元件的需求朝较小尺寸、较大存储容量的趋势发展。为了因应这种高元件密度的需求，目前已经发展出多种不同的结构形态三维立体存储器元件。
典型的三维立体存储器元件，例如立体非易失性存储器元件(Non-volatilememory，NVM)，包含由具有垂直通道(Vertical-Channel，VC)的存储单元串行所构成的立体存储单元阵列。形成立体存储器元件的方法，包括下述步骤：首先在基材上形成包含有彼此交错叠层的多个绝缘层和导电层的多层叠层结构(multi-layers stack)。并刻蚀多层叠层结构以形成至少一条沟道(trench)，将多层叠层结构区分为多个脊状叠层(ridgestacks)，使每一脊状叠层都包含多条由图案化导电层所形成的导电条带。再于脊状叠层的侧壁上依序形成包含有硅氧化物-氮化硅-硅氧化物(ONO结构)电荷储存层和通道层，进而在脊状叠层的每一个导电条带与电荷储存层和通道层三者重叠的位置上，定义出多个开关结构(switch)。其中，位于脊状叠层中间阶层的开关结构，可以用来做为存储单元，并通过通道层串接形成存储单元串行。位于脊状叠层的顶部阶层的开关结构则是作为存储单元串行的串行选择线(String Selection Line，SSL)开关或接地选择线(Ground SelectionLine，GSL)开关。
而为了增加存储器元件的密度，除了缩小存储单元阵列中个别存储单元的尺寸外，最直接的方式就是增加多层叠层结构的叠层层数。然而，由于多层叠层结构中不同材料之间的晶格不匹配所产生的本征应力(intrinsic stress)，以及工艺中温度变化所产生的热应力(thermal stress)会使基材，例如硅晶圆，弯曲变形。导致后续形成在多层叠层结构上的其他材质层无法精确对准，严重影响三维立体存储器元件的工艺合格率和元件效能。而增加多层叠层结构的叠层数目，会让此一问题更加严重。
因此，有需要提供一种先进的立体存储器元件及其制作方法，来解决现有技术所面临的问题。
发明内容
本说明书的一实施例揭露一种立体存储器元件，此立体存储器元件包括：基材、多层叠层结构(multi-layers stack)以及介电材质。基材具有至少一个凹陷部，由基材表面沿第一方向延伸进入基材。多层叠层结构包括多个导电层和多个绝缘层平行第一方向交错叠层于凹陷部的底面上。其中，多层叠层结构具有至少一个凹室沿第一方向穿过这些导电层和绝缘层；此凹室具有垂直第一方向的底部截面尺寸和开口尺寸，且底部截面尺寸实质大于开口尺寸。介电材质至少部分地填充于凹室之中。
本说明书的另一实施例揭露一种立体存储器元件的制作方法，包括下述步骤：首先提供一基材，并于基材的表面上形成至少一个凹陷部沿第一方向延伸进入基材。接着，形成多层叠层结构，包括多个导电层和多个绝缘层平行第一方向交错叠层于凹陷部的底面上。后续，于多层叠层结构上形成至少一个凹室，穿过这些导电层和绝缘层，使凹室垂直第一方向的底部截面尺寸实质大于凹室的开口尺寸。并以介电材质至少部分地填充于凹室之中。
本说明书的又一实施例揭露一种立体存储器元件的制作方法，包括下述步骤：首先提供一基材，并于基材的表面上形成至少一个凹陷部沿第一方向延伸进入基材中。之后，形成多个牺牲层和多个绝缘层，使这些牺牲层和绝缘层平行第一方向交错叠层于凹陷部的底面上。再于这些牺牲层和绝缘层中形成至少一个凹室，沿第一方向穿过这些牺牲层和绝缘层，使凹室具有垂直第一方向的一底部截面尺寸和一开口尺寸，且底部截面尺寸实质大于开口尺寸。然后，于凹室之中至少部分地填充介电材质。接着，形成至少一个贯穿孔穿过这些牺牲层，并将牺牲层部分暴露于外。再于贯穿孔的至少一个侧壁上形成一个存储层，并于存储层上形成一个通道层。后续，移除这些牺牲层，并于牺牲层原来的位置上形成多个导电层，藉以在导电层、存储层和通道层的多个重叠区域形成多个存储单元。
根据上述实施例，本说明书是在提供一种立体存储器元件及其制作方法。其在基材表面的一个凹陷部中形成多层叠层结构，使多层叠层结构具有沿第一方向交错叠层的多个导电层和多个绝缘层。再于多层叠层结构中形成穿过导电层和绝缘层的至少一个凹室。通过贯穿多层叠层结构的凹室，可以缓冲介电材质与导电层施加于基材上的本征应力与热应力。
在本书明书的一些实施例中，更可通过改变凹室的外型设计，更进一步移除位于凹室中的一部分多层叠层结构，藉以于多层叠层结构的底部形成侧蚀开口(undercut)，使该多层叠层结构具有远离基材表面往凹陷部的底面逐渐窄的截面外观(cross-sectionalprofile)，并使凹室垂直第一方向的底部截面尺寸实质大于凹室的开口尺寸，可进一步提升应力缓冲效果，以防止基材在立体存储器元件工艺中弯曲变形，改善后续工艺的对准精度，提高立体存储器元件的工艺合格率和元件效能。
为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1A至图1F为根据本说明书的一实施例所绘示制作立体存储器元件的工艺结构剖面示意图；
图2A至图2E为根据本说明书的另一实施例所绘示制作立体存储器元件的工艺结构剖面示意图；
图3A至图3H为根据本说明书的又一实施例所绘示制作立体存储器元件的工艺结构剖面示意图；以及
图4A至图4B为根据本说明书的再一实施例所绘示制作立体存储器元件的工艺结构剖面示意图。
【符号说明】
100、200、300、400：立体存储器元件
101、401：基材 101a、401a：基材表面
102、402：凹陷部 102a：凹陷部的底面
102b：凹陷部的侧壁 103、303：导电层
103a：导电条状 104、304：绝缘层
104a：绝缘条带 105、205、305：光刻胶层
106、206、306：第一刻蚀工艺
107、207、307：开孔 208、308：第二刻蚀工艺
110、310：多层叠层结构
110a：多层叠层结构的顶面110b：底部
110C：脊状叠层
111、211：介电材质 113、213、313：覆盖层
114、214、314：沟道 115、215、315：存储层
116、216、316：通道层 117、217、317：存储单元
118、218、322：层间介电层
119、219、323：金属接触结构
209、309：凹室 209a、309a：侧蚀开口
212、312：空气间隙 301：牺牲层
318：绝缘材料 319：贯穿开口
320：空间 321：介电材料
411：图案化介电层
DB2、DB3：底部截面尺寸 DT2、DT3：凹室开口尺寸
具体实施方式
本说明书是提供一种立体存储器元件及其制作方法，可防止基材在立体存储器元件工艺中弯曲变形，改善立体存储器元件的工艺合格率和元件效能。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为优选实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求保护范围。本领域技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1F，图1A至图1F为根据本说明书的一实施例所绘示制作立体存储器元件100的工艺结构剖面示意图。在本实施例之中，立体存储器元件100可以是(但不限于)一种具有U型垂直通道的NAND存储器元件。制作存储器元件100的方法包括下述步骤：
首先，提供一个半导体基材101，并在基材101表面101a形成至少一个凹陷部102(请参照图1A)。在本说明书的一些实施例中，半导体层基材101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成。在本实施例中，半导体层基材101可以是一种由无掺杂多晶硅所构成的硅晶圆。
在本说明书的一些实施例中，凹陷部102可以是通过非等向刻蚀工艺(anisotropic etching process)工艺，例如反应式离子刻蚀(Reactive Ion Etch，RIE)工艺，沿着第一方向移除一部分半导体层基材101，在半导体层基材101中所形成的凹室。例如，在本实施例中，第一方向可以是(但不限定为)平行Z轴的方向。通过反应式离子刻蚀工艺所形成的凹陷部102具有一个实质垂直第一方向(即平行X-Y平面)的水平底面102a，以及至少一个由基材101表面101a沿着第一方向向下延伸至底面102a，且与水平底面102a相互连接的侧壁102b。其中，凹室(凹陷部102)具有平行X-Y平面实质为矩形的截面外观。为了方便描述起见，图1A的基材101表面101a仅绘示一个凹陷部102。但须理解的是，基材101(硅晶圆)表面101a可以包括多个凹陷部102。
之后，于半导体基材101上形成一个多层叠层结构110，并且延伸进入凹陷部102之中。多层叠层结构110，包括交错叠层的多个导电层103和多个绝缘层104。其中，导电层103和绝缘层104相互平行，并且沿着第一方向彼此交错叠层在半导体层基材101表面101a上。意即是，每二相邻的导电层103通过一绝缘层104彼此隔离。其中，位于最底层的绝缘层104与半导体层基材101表面101a以及凹陷部102的底面102a和侧壁102b接触；且通过绝缘层104使导电层103与半导体层基材101电性隔离(如图1B所绘示)。
在本说明书的一些实施例中，绝缘层104可以是由介电材料，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合，所构成。导电层103可以是包括一种导电材料，例如掺杂或无掺杂的多晶硅或金属。导电层103和绝缘层104可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。凹陷部102的深度，由半导体层基材101表面101a起算至凹陷部102的底面102a，实质介于1微米(μm)至10微米之间。在本实施例中，每一个导电层103可以是由多晶硅所构成。每一个绝缘层104可以是由二氧化硅(SiO2)所构成。凹陷部102的深度为5微米。
然后，对多层叠层结构110进行图案化。例如，在本说明书的一些实施例之中，是以图案化的光刻胶层105为刻蚀掩模板，进行第一次刻蚀工艺106，移除一部分多层叠层结构110，藉以于凹陷部102之中形成至少一个开孔107，由多层叠层结构110的一顶面110a，平行第一方向往凹陷部102的底面102a延伸。其中，第一次刻蚀工艺106可以是一种非等向刻蚀工艺(anisotropic etching process)，例如在本实施例之中，刻蚀工艺106可以是一种采用三氟甲烷(CHF3)或四氟化碳(CF4)为反应气体的反应离子刻蚀(Reactive Ion Etching，RIE)工艺，用来移除位于基材101表面101a上的一部分多层叠层结构110以及位于凹陷部102之中，未被图案化光刻胶层105所覆盖的一部分多层叠层结构110。基于非等向刻蚀工艺的特性，开孔107可能会具有由多层叠层结构110的顶面110a平行第一方向往凹陷部102的底面102a逐渐变小的尺寸(如图1C所绘示)。
在剥除光刻胶层105之后，可通过沉积工艺，例如低压化学气相沉积工艺，于基材101表面101a和开孔107的侧壁及底面形成一覆盖层113。再于覆盖层113上沉积介电材质111，并填充于开孔107之中。在本说明书的一些实施例之中，构成覆盖层113的材质可以是氮化硅。介电材质111可以与构成绝缘层104的材料相同或不同。例如，在本实施例中，介电材质111可以是由二氧化硅所构成。接着，以覆盖层113为停止层，进行一平坦化工艺，例如化学机械研磨(Chemical Mechanical Polishing，CMP)，移除位于基材101表面101a上的介电材质111，且使剩余多层叠层结构110的顶部110a、位于开孔107中的介电材质111的顶部以及基材101表面101a实质共平面(如图1D所绘示)。
接着，对剩余的多层叠层结构110进行另一次图案化工艺，以在剩余的多层叠层结构110中形成多个脊状叠层110C。在本发明的一些实施例中，多层叠层结构110的图案化工艺，包括采用非等向刻蚀工艺，例如反应离子刻蚀工艺，在多层叠层结构110中形成至少一条，实质平行第一方向，由多层叠层结构110的顶部110a向下延伸进入剩余多层叠层结构110的沟道114，藉以将多层叠层结构110分割成多个脊状叠层110C。在本实施例中，每一个脊状叠层110C都包含多个由图案化导电层103所形成的导电条状103a。相邻的二个导电条状103a则通过图案化的绝缘层104所形成的绝缘条带104a来彼此隔离(如图1E所绘示)。
然后，再通过不同的沉积工艺，在这些脊状叠层110C的表面上形成存储层115和通道层116，藉以在导电条带103a、存储层115和通道层116的多个重叠区域形成多个存储单元117(如图1F所绘示)。在本说明书的一些实施例中，存储层115至少包括由第一硅氧化物(silicon oxide)层、氮化硅(silicon nitride)层和第二硅氧化物层所构成的硅氧化物-氮化硅-硅氧化物复合结构。构成通道层116的材质，可以包括掺杂或无掺杂的多品硅、金属硅化物(silicides)，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)或两种或多种上述材质的组合物。
后续，进行一连串后段工艺(未绘示)，于脊状叠层110C、存储层115和通道层116上形成层间介电层118、金属接触结构119和其他布线，例如位线、共同源极线和字线(未绘示)，完成立体存储器元件100的制备。
请参照图2A至图2E，图2A至图2E为根据本说明书的另一实施例所绘示制作立体存储器元件200的工艺结构剖面示意图。在本实施例之中，立体存储器元件200可以是(但不限于)一种具有U型垂直通道的NAND存储器元件。制作存储器元件200的方法包括下述步骤：
首先，提供一个半导体基材101，并在基材101表面101a形成至少一个凹陷部102(请参照图1A)。之后，于半导体基材101上形成一个多层叠层结构110(请参照图1B)。由于基材101和多层叠层结构110的结构和材料以及形成步骤已详述如上，不在此赘述。
然后，对多层叠层结构110进行图案化。例如，在本说明书的一些实施例之中，是以图案化的光刻胶层205为刻蚀掩模板，进行第一刻蚀工艺206，以沿着第一方向移除位于凹陷部102之中的一部分多层叠层结构110，藉以形成至少一个开孔207，由多层叠层结构110的一顶面110a，沿着平行第一方向延伸进入多层叠层结构110中(如图2A所绘示)。其中，第一方向可以是(但不限定为)平行Z轴的方向。第一刻蚀工艺206可以是一种非等向刻蚀工艺，例如在本实施例之中，第一刻蚀工艺206可以包括采用三氟甲烷或四氟化碳为反应气体的反应离子刻蚀工艺，藉以移除位于基材101表面101a上的一部分的多层叠层结构110，以及位于凹陷部102之中，未被图案化光刻胶层205所覆盖的一部分多层叠层结构110。
接着，再以图案化的光刻胶层205为刻蚀掩模板，进行一第二刻蚀工艺208，以移除位于基材101表面101a上的一部分的多层叠层结构110，并经由开孔207移除一部分位于凹陷部102中的多层叠层结构110，以扩大开孔207而形成一个底部尺寸大于开口尺寸的凹室209。在本说明书的一些实施例中，第二刻蚀工艺208可以是一种反应体中包含有聚合物的非等向刻蚀工艺。例如，在本实施例之中，第二刻蚀工艺208是使用反应体中包含有六氟丁二烯(C4F6)、二氟甲烷(CH2F2)或二者的组合的低压等离子体刻蚀(plasma etching)工艺来移除一部分的多层叠层结构110。
在第二刻蚀工艺208中，大部分的聚合物会沉积于基材101表面101a和开孔207的开口四周，而较不易沉积在开孔207的侧壁和底部上。沉积在开孔207入口四周的聚合物会对靠近开孔207入口的一部份多层叠层结构110起保护作用，且会阻挡进入开孔207中的等离子体流出开孔207，导致等离子体侵蚀开孔207的侧壁。故而，在移除位于基材101表面101a的一部分多层叠层结构110同时，也会对位于凹陷部102中的多层叠层结构110进行横向刻蚀，藉以在开孔207中靠近多层叠层结构110的底部110b形成至少一个侧蚀开口(undercut)209a，并与开孔207结合形成凹室209，将一部分的基材101由凹室209暴露于外。
又由于，沉积在开孔207侧壁上的聚合物厚度会由开孔207入口至开孔207底部逐渐变薄。因此，位于凹陷部102中的多层叠层结构110，经过第二刻蚀工艺208的横向刻蚀之后，会具有远离基材101表面101a往凹陷部102底面102a逐渐窄的截面外观；且凹室209具有垂直第一方向的底部截面尺寸DB2实质大于凹室209的开口尺寸DT2(如图2B所绘示)。其中，开口尺寸DT2与底部截面尺寸DB2的比值实质介于0.5至0.9之间(即0.5＜DT2/DB2＜0.9)。
剥除光刻胶层205之后，通过沉积工艺，例如低压化学气相沉积工艺，于基材101表面101a和凹室209的侧壁及底面形成一覆盖层213。再于基材101表面101a沉积介电材质211，并至少部分填充于凹室209之中。在本说明书的一些实施例之中，构成覆盖层213的材质可以是氮化硅。介电材质211可以与绝缘层104相同或不同。例如，在本实施例中，介电材质211可以是由二氧化硅所构成。介电材质211可以完全或部分地填充于凹室209之中。在本实施例中，介电材质211仅覆盖于凹室209侧壁与底部，并且封闭凹室209的开口，而在凹室209中定义出至少一个空气间隙(air gap)212。
接着，以覆盖层213为停止层，进行一平坦化工艺，例如化学机械研磨，移除位于基材101表面101a上的介电材质211，且使剩余的多层叠层结构110的顶面与基材101表面101a实质共平面(如图2C所绘示)。在本说明书的一些实施例之中，空气间隙212与顶面(基材101表面101a)之间的距离，实质介于500埃
至1000埃之间。
后续，对位于凹陷部102中的多层叠层结构110进行图案化工艺，以形成多个脊状叠层210C。在本发明的一些实施例中，对位于凹陷部102中的多层叠层结构110所进行的图案化工艺，包括采用非等向刻蚀工艺，例如反应离子刻蚀工艺。可藉以在多层叠层结构110中形成至少一条实质平行第一方向，向下延伸进入多层叠层结构110中的沟道214；将多层叠层结构210分割成多个脊状叠层110C。在本实施例中，每一个脊状叠层110C都包含多个由图案化导电层103所形成的导电条状103a。相邻的二个导电条状103a，则通过图案化的绝缘层104所形成的绝缘条带104a来彼此隔离(如图2D所绘示)。
然后，再通过不同的沉积工艺，在这些脊状叠层110C的表面上形成存储层215和通道层216，藉以在导电条带103a、存储层215和通道层216的多个重叠区域形成多个存储单元217(如图2E所绘示)。在本说明书的一些实施例中，存储层215至少包括由第一硅氧化物层、氮化硅层和第二硅氧化物层所构成的硅氧化物-氮化硅-硅氧化物复合结构。构成通道层216的材质，可以包括掺杂或无掺杂的多晶硅、金属硅化物(例如硅化钛、硅化钴或硅锗)、氧化物半导体(例如，氧化铟锌或氧化铟镓锌)或两种或多种上述材质的组合物。
再进行一连串后段工艺(未绘示)，于脊状叠层110C和存储层215和通道层216上形成层间介电层218、金属接触结构219和其他布线，例如位线、共同源极线和字线(未绘示)，完成立体存储器元件200的制备。
请参照图3A至图3G，图3A至图3G为根据本说明书的又一实施例所绘示制作立体存储器元件300的工艺结构剖面示意图。在本实施例之中，立体存储器元件300可以是(但不限于)一种具有垂直通道的全包覆式(Gate-All-Around，GAA)NAND存储器元件。制作立体存储器元件300。制作存储器元件300的方法包括下述步骤：
首先，提供一个半导体基材101，并在基材101表面101a形成至少一个凹陷部102(请参照图1A)。由于基材101的结构和材料以及凹陷部102的形成步骤以详述如上，不在此赘述。
之后，于半导体基材101上形成交错叠层的多个牺牲层301和多个绝缘层304。其中，牺牲层301和绝缘层304相互平行，并且沿着第一方向彼此交错叠层在半导体层基材101表面101a上。其中，位于最底层的绝缘层304与半导体层基材101表面101a、凹陷部102的底面102a以及凹陷部102的侧壁接触(如图3A所绘示)。
在本说明书的一些实施例中，牺牲层301和绝缘层104可通过，例如低压化学气相沉积工艺，所制作而成。而且，牺牲层301和绝缘层304的材料必须不同。例如，牺牲层301可以是由含硅氮化物，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。绝缘层304可以是由，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合，所构成。在本实施例中，牺牲层301由氮化硅所构成。绝缘层304由二氧化硅所构成。
接着，对牺牲层301和绝缘层304进行图案化，例如，在本说明书的一些实施例之中，是以图案化的光刻胶层305为刻蚀掩模板，进行第一刻蚀工艺306，以移除一部分牺牲层301和绝缘层304，藉以在位于凹陷部102中的牺牲层301和绝缘层304之中，形成至少一个开孔307，穿过至少一部分牺牲层301和绝缘层304。(如图3B所绘示)。其中，第一刻蚀工艺306可以是一种非等向刻蚀工艺，例如在本实施例之中，第一刻蚀工艺306可以是采用三氟甲烷或四氟化碳为反应气体的反应离子刻蚀工艺，藉以移除位于基材101表面101a上的一部分牺牲层301和绝缘层304，以及位于凹陷部102之中，未被图案化光刻胶层305所覆盖的一部分牺牲层301和绝缘层304。
再以图案化的光刻胶层305为刻蚀掩模板，对剩余的牺牲层301和绝缘层304进行第二刻蚀工艺308，以移除位于基材101表面101a上的一部分牺牲层301和绝缘层304，并经由开孔307移除位于凹陷部102中的一部分牺牲层301和绝缘层304，以扩大开孔307而形成一个底部尺寸大于开口尺寸的凹室309。在本说明书的一些实施例中，第二刻蚀工艺308可以是一种反应体中包含有聚合物的非等向刻蚀工艺。例如在本实施例之中，第二刻蚀工艺308是采用反应体中包含有六氟丁二烯、二氟甲烷或二者的组合的低压等离子体刻蚀工艺，来移除一部分的牺牲层301和绝缘层304。
由于大部分的聚合物会沉积于基材101表面101a和开孔307的入口四周，而较不易沉积在开孔307的侧壁和底部上。沉积在开孔307入口的聚合物会对靠近开孔307入口的一部份牺牲层301和绝缘层304起保护作用，且会阻挡进入开孔307中的等离子体流出开孔307，导致等离子体侵蚀开孔307的侧壁。故而，第二刻蚀工艺308在移除位于基材101表面101a上的一部分牺牲层301和绝缘层304同时，会对位于凹陷部102中的一部分牺牲层301和绝缘层304的叠层进行横向刻蚀，藉以在开孔307中靠近牺牲层301和绝缘层304的叠层底部形成至少一个侧蚀开口309a，与开孔307结合形成凹室309，将一部分的基材101暴露于外。
又由于，沉积在开孔307侧壁上的聚合物厚度会由基材101表面101a往凹陷部102底面102a逐渐变薄。因此，经过第二刻蚀工艺308的横向刻蚀之后，位于凹陷部102中的一部分牺牲层301和绝缘层304叠层会具有远离基材101表面101a往凹陷部102底面102a逐渐窄的截面外观；且使凹室309垂直第一方向的底部截面尺寸DB3实质大于凹室309的开口尺寸DT3(如图3C所绘示)。其中，开口尺寸DT3与底部截面尺寸DB3的比值实质介于0.5至0.9之间(即0.5＜DT3/DB3＜0.9)。
在剥除光刻胶层305之后，通过沉积工艺，例如低压化学气相沉积工艺，于基材101表面101a和凹室309的侧壁及底面形成一覆盖层313。再于基材101表面101a沉积介电材质311，并至少部分填充于凹室309之中。在本说明书的一些实施例之中，构成覆盖层313的材质可以是氮化硅。介电材质311可以与绝缘层304相同或不同。例如，在本实施例中，介电材质311可以是由二氧化硅所构成。介电材质311可以完全或部分地填充于凹室309之中。在本实施例中，介电材质311仅覆盖于凹室309侧壁与底部，并且封闭凹室309的开口，而在凹室309中定义出至少一个空气间隙312。
然后，再以覆盖层313为停止层，进行一平坦化工艺，例如化学机械研磨，移除位于基材101表面101a上的介电材质311，且使剩余的牺牲层301和绝缘层304的叠层顶部与基材101表面101a实质共平面(如图3D所绘示)。在本说明书的一些实施例之中，空气间隙312与基材101表面101a之间的距离，实质介于500埃至1000埃之间。
接着，对剩余的牺牲层301和绝缘层304叠层进行图案化工艺，以形成多个贯穿开口302，贯穿牺牲层301，藉以将位于最底层的一部分绝缘层304暴露于外(如图3E所绘示)。在本说明书的一些实施例中，形成贯穿开口302的工艺，包括通过非等向刻蚀工艺，例如反应离子刻蚀工艺。
之后，于贯穿开口302的侧壁上依序形成存储层315和通道层316，。再沉积绝缘材料318，例如二氧化硅或其他合适的介电材料于贯穿开口302中，以形成一柱状的垂直通道结构(如图3F所绘示)。在本说明书的一些实施中，存储层315至少包括硅氧化物-氮化硅-硅氧化物复合结构。通道层316可以由未掺杂的多晶硅材质所构成。
在形成存储层315和通道层316之后，进行另一个刻蚀工艺，在剩余的牺牲层301和绝缘层304叠层中形成至少一个沿着平行第一方向延伸，贯穿多剩余的牺牲层301和绝缘层304的贯穿开口319，并将一部分的半导体层基材101、绝缘层304和牺牲层301暴露于外。在本说明书的一些实施例中，贯穿开口319包括多个贯穿牺牲层301和绝缘层304的狭缝(slits)。
后续，移除剩余的牺牲层301。在本实施例之中，采用磷酸(H3PO4)溶液通过贯穿开口319将剩余的牺牲层301予以移除，藉以在绝缘层304之间形成多个空间320并将一部分的存储层315暴露于外(如图3G所绘示)。
之后，以沉积工艺，例如低压化学气相沉积工艺，形成多个导电层303填充于被移除的剩余牺牲层301原来的位置上(空间320中)，进而在空间320中形成由导电层303和绝缘层304所构成的多层叠层结构310，且在每一个导电层303、存储层315和通道层316重叠的区域形成一个存储单元317，并在多层叠层结构310中形成至少一条包含多个存储单元317，并由通道层316垂直串接而成的存储单元串行(如图3H所绘示)。在本说明书的一些实施例中，导电层303可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，导电层303可以是钨(W)金属层。
后续，于贯穿开口319的侧壁上形成介电材料321，再经由一连串后段工艺(未绘示)，于柱状的垂直通道结构和存储层315和通道层316上形成层间介电层322、金属接触结构323和其他布线，例如位线、共同源极线和字线(未绘示)，完成存储器元件300的制备。
请参照图4A至图4B，图4A至图4B为根据本说明书的再一实施例所绘示制作立体存储器元件400的工艺结构剖面示意图。其中，立体存储器元件400的结构与工艺大致上与立体存储器元件200相同，差别仅在于凹陷部402的形成方式。制作立体存储器元件400的方法包括下述步骤：
首先，提供一个半导体基材401，并在基材401表面401a形成一个图案化介电层411。通过半导体基材401和图案化介电层411在基材401表面401a定义出至少一个凹陷部402(请参照图4A)。在本说明书的一些实施例中，半导体层基材401可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成；图案化介电层411可以包括硅氧化物。在本实施例中，半导体层基材401可以是一种由无掺杂多晶硅所构成的硅晶圆；构成图案化介电层411的材料可以二氧化硅。
后续在基材401表面401a进行如图2A至图2E所绘示的工艺步骤，完成如图4B所绘示的立体存储器元件400的制作。
根据上述实施例，本说明书是在提供一种立体存储器元件及其制作方法。其在基材表面的一个凹陷部中形成多层叠层结构，使多层叠层结构具有沿第一方向交错叠层的多个导电层和多个绝缘层。再于多层叠层结构中形成穿过导电层和绝缘层的至少一个凹室。通过贯穿多层叠层结构的凹室，可以缓冲介电材质与导电层施加于基材上的本征应力与热应力。
在本书明书的一些实施例中，更可通过改变凹室的外型设计，更进一步移除位于凹室中的一部分多层叠层结构，藉以于多层叠层结构的底部形成侧蚀开口，使该多层叠层结构具有远离基材表面往凹陷部的底面渐窄的截面外观，并使凹室垂直第一方向的底部截面尺寸实质大于凹室的开口尺寸，可进一步提升应力缓冲效果，以防止基材在立体存储器元件工艺中弯曲变形，改善后续工艺的对准精度，提高立体存储器元件的工艺合格率和元件效能。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以前述的权利要求所界定的为准。
Claims (9)
1.一种立体存储器元件，包括：
一基材具有一表面以及至少一凹陷部由该表面沿一第一方向延伸进入该基材；
一多层叠层结构，包括多个导电层和多个绝缘层平行该第一方向交错叠层于该至少一凹陷部的一底面上，其中该多层叠层结构具有至少一凹室，该至少一凹室是由该多层叠层结构的一顶面沿该第一方向穿过这些导电层和这些绝缘层向往该底面延伸，并在该多层叠层结构的一底部形成至少一侧蚀开口，使该多层叠层结构具有远离该基材的表面逐渐窄的一截面外观，该至少一凹室具有垂直该第一方向的一底部截面尺寸和一开口尺寸，且该底部截面尺寸大于该开口尺寸；以及一介电材质，至少部分填充于该至少一凹室之中。
2.如权利要求1所述的立体存储器元件，其中该介电材质未填满该至少一凹室，使该至少一凹室具有一空气间隙。
3.如权利要求2所述的立体存储器元件，其中该顶面与该表面共平面，且该空气间隙与该顶面之间具有介于500埃至1000埃的一距离。
4.如权利要求1所述的立体存储器元件，其中该开口尺寸与该底部截面尺寸具有介于0.5至0.9之间的一比值。
5.一种立体存储器元件的制作方法，包括：
提供一基材，并于该基材的一表面上形成至少一凹陷部沿一第一方向延伸进入该基材；
形成一多层叠层结构，包括多个导电层和多个绝缘层平行该第一方向交错叠层于该至少一凹陷部的一底面上；
于该多层叠层结构上形成至少一凹室，该至少一凹室是由该多层叠层结构的一顶面沿该第一方向穿过这些导电层和这些绝缘层向往该底面延伸，并在该多层叠层结构的一底部形成至少一侧蚀开口，使该多层叠层结构具有远离该基材的表面逐渐窄的一截面外观，使该至少一凹室具有垂直该第一方向的一底部截面尺寸和一开口尺寸，且该底部截面尺寸大于该开口尺寸；以及
于该至少一凹室之中至少部分填充一介电材质。
6.如权利要求5所述的立体存储器元件的制作方法，其中该至少一凹室的形成，包括：
进行一第一刻蚀工艺，以形成至少一开孔由该多层叠层结构的一顶面，沿该第一方向往该底面延伸；以及
进行一第二刻蚀工艺，经由该至少一开孔移除一部分的该多层叠层结构，藉以在该多层叠层结构的一底部形成至少一侧蚀开口，将一部分的该基材暴露于外，并使该多层叠层结构具有远离该基材的表面逐渐窄的一截面外观。
7.如权利要求6所述的立体存储器元件的制作方法，其中该第二刻蚀工艺包括内含有一聚合物的一反应气体。
8.如权利要求5所述的立体存储器元件的制作方法，其中该介电材质未填满该至少一凹室，且使该至少一凹室具有一空气间隙。
9.一种立体存储器元件的制作方法，包括：
提供一基材，并于该基材的一表面上形成至少一凹陷部沿一第一方向延伸进入该基材；
形成多个牺牲层和多个绝缘层的多层叠层结构，使这些牺牲层和这些绝缘层平行该第一方向交错叠层于凹陷部的一底面上；
于这些牺牲层和这些绝缘层中形成至少一凹室，该至少一凹室是由该多层叠层结构的一顶面沿该第一方向穿过这些牺牲层和这些绝缘层向往该底面延伸，并在该多层叠层结构的一底部形成至少一侧蚀开口，使该多层叠层结构具有远离该基材的表面逐渐窄的一截面外观，使该至少一凹室具有垂直该第一方向的一底部截面尺寸和一开口尺寸，且该底部截面尺寸大于该开口尺寸；
于该至少一凹室之中至少部分填充一介电材质；
形成至少一贯穿孔穿过这些牺牲层，并将这些牺牲层部分暴露于外；
于该贯穿孔的至少一侧壁上形成一存储层；
于该存储层上形成一通道层；
移除这些牺牲层；以及于这些牺牲层原来的位置上形成多个导电层，藉以在这些导电层、该存储层和该通道层的多个重叠区域形成多个存储单元。
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| WO2015195405A1 (en) * | 2014-06-17 | 2015-12-23 | SanDisk Technologies, Inc. | A three-dimensional non-volatile memory device having a silicide source line and method of making thereof |
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