CN111785730B - 三维存储器及制备方法、电子设备 - Google Patents

Abstract

本申请提供了三维存储器及制备方法、电子设备。其中制备方法包括提供衬底，形成覆盖衬底的牺牲层。形成覆盖牺牲层的叠层结构。形成贯穿叠层结构与牺牲层的NAND串，NAND串包括沟道层、存储器层。形成贯穿叠层结构的栅缝隙。去除牺牲层以形成空隙。去除位于空隙内的至少部分存储器层与至少部分沟道层，以露出填充层。在空隙内形成半导体材料层。通过去除位于空隙内的部分存储器层与沟道层。此时沟道层在空隙内还可形成新的断面，该新鲜的断面由于原先为沟道层内部的某一层的表面，因此其表面的洁净程度较高，并不含有其他层结构与杂质。因此在后续形成半导体材料层时，可在该断面处形成良好的半导体材料层，从而提高三维存储器的质量。

Description

三维存储器及制备方法、电子设备

技术领域

本申请属于电子产品技术领域，具体涉及三维存储器及制备方法、电子设备。

背景技术

由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，目前通常会在衬底与叠层结构之间增设半导体材料层从而降低制备插塞时蚀刻NAND串的制备难度。大体的制备方法为：在衬底上先依次层叠沉积牺牲层与叠层结构，再形成NAND串与栅缝隙，随后去除牺牲层以形成空隙。随后去除空隙内的NAND串外围的存储器层露出沟道层。再向栅缝隙内通气以在空隙内形成半导体材料层。但由于三维存储器的尺寸与结构限制，通常无法良好地去除存储器层，从而导致形成的半导体材料层的质量较差，严重影响三维存储器的质量。

发明内容

鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：

提供衬底，形成覆盖所述衬底的牺牲层；

形成覆盖所述牺牲层的叠层结构；

形成贯穿所述叠层结构与所述牺牲层的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层；

形成贯穿所述叠层结构的栅缝隙；

去除所述牺牲层以形成空隙；

去除位于所述空隙内的至少部分所述存储器层与至少部分所述沟道层；

在所述空隙内形成半导体材料层。

本申请第一方面提供的制备方法，通过去除位于空隙内的至少部分存储器层与至少部分沟道层，以露出所述填充层。此时沟道层在空隙内还可形成新的表面，即新鲜的“断面”，该新鲜的断面由于原先为沟道层内部的某一层的表面，因此其表面的洁净程度较高，并不含有其他层结构与杂质。因此在后续形成半导体材料层时，可在该断面处形成良好的半导体材料层，从而提高三维存储器的质量。

“形成贯穿所述叠层结构与所述牺牲层的NAND串”包括：

形成贯穿所述叠层结构与所述牺牲层的沟道孔；所述沟道孔具有位于所述牺牲层内的突出区域，所述突出区域沿径向凸出；

在所述沟道孔内形成NAND串。

在所述沟道孔内形成NAND串。

其中，“在所述空隙内形成半导体材料层”包括：

在所述衬底上、以及位于所述空隙内的所述沟道层上形成半导体材料层，以填充部分所述空隙。

其中，所述叠层结构包括多个堆叠对，每个所述堆叠对包括层叠设置的绝缘层与替换层，所述绝缘层相较于所述替换层靠近所述衬底，在“在所述衬底上、以及位于所述空隙内的所述沟道层上形成半导体材料层”之后，还包括：

在所述半导体材料层上形成所述绝缘层；

去除所述替换层，以使所述绝缘层间隔设置；

在相邻的两个所述绝缘层之间形成栅极层，并使所述栅极层填充剩余的所述空隙。

其中，“提供衬底，形成覆盖所述衬底的牺牲层”包括：

提供衬底；

形成覆盖所述衬底的第一保护层；

形成覆盖所述第一保护层的牺牲层。

其中，在“形成贯穿所述叠层结构的栅缝隙”之后，还包括：

形成覆盖所述栅缝隙侧壁的第二保护层；其中，所述第二保护层包括依次沿远离所述栅缝隙侧壁方向且层叠设置的第一子保护层、第二子保护层、第三子保护层、以及第四子保护层。

其中，在“去除所述牺牲层以形成空隙”之前，还包括：

去除靠近所述牺牲层一侧的至少部分所述第二保护层，以使所述牺牲层露出。

其中，所述存储器层包括依次沿远离所述沟道层方向且层叠设置的隧穿层、存储层、以及阻挡层；在“去除所述牺牲层以形成空隙”之后，还包括：

去除所述第一保护层与所述阻挡层。

其中，“去除位于所述空隙内的部分所述存储器层与所述沟道层”包括：

去除所述第四子保护层；

去除所述第三子保护层与部分所述存储层；

去除部分所述隧穿层以露出所述沟道层，去除部分所述第二子保护层；

去除至少部分所述沟道层以露出所述填充层。

本申请第二方面提供了一种三维存储器，所述三维存储器包括：

衬底；

设于所述衬底上的半导体材料层；

设于所述半导体材料层上的堆栈结构；

贯穿所述堆栈结构与所述半导体材料层的NAND串，所述NAND串包括沟道层、以及设于部分所述沟道层周缘的存储器层；

所述沟道层包括穿过所述堆栈结构的第一部分和穿过所述半导体材料层的第二部分，所述第二部分与所述第一部分相连，且所述第二部分与所述第一部分非一体成型。

本申请第二方面提供的三维存储器，通过使所述第二部分与所述第一部分相连，且所述第二部分与所述第一部分非一体成型。第二部分是基于第一部分形成的，这样通过使沟道层的第一部分与第二部分分开成型，利用第一部分的新鲜的断面形成第二部分与半导体材料层，从而提高半导体材料层的质量，提高NAND串的结构稳定性，防止NAND串产生断裂，提高三维存储器的质量。

其中，所述第二部分与所述半导体材料层的材料相同。

其中，所述第二部分与所述半导体材料层一体成型。

其中，所述堆栈结构包括第一堆栈结构与第二堆栈结构，所述第一堆栈结构相较于所述第二堆栈结构远离所述衬底；

所述第一堆栈结构包括多个堆叠对，每个所述堆叠对包括层叠设置的第一绝缘层与第一栅极层，所述第一绝缘层相较于所述第一栅极层靠近所述衬底；

所述第二堆栈结构包括第二绝缘层与第二栅极层，所述第二绝缘层设于所述半导体材料层与所述第二部分上，所述第二栅极层设于所述第二绝缘层背离所述半导体材料层与所述第二部分的一侧，且所述第二栅极层连接所述第一绝缘层。

其中，所述NAND串具有位于所述半导体材料层内与所述第二堆栈结构内的突出部，所述突出部沿径向突出。

其中，所述第一部分包括穿过所述第一堆栈结构的第一部、以及穿过至少部分所述第二堆栈结构的第二部；所述第二部包括第一子部与第二子部，所述第一子部正对应所述第一部且连接所述第一部，所述第二子部连接所述第一子部，且所述第二子部沿径向突出设置，所述第二部的形状为L型；

所述沟道层还包括穿过至少部分所述半导体材料层的第三部分，所述第三部分包括第三子部与第四子部，所述第三子部正对应所述第一部，所述第四子部连接所述第三子部，且所述第四子部沿径向突出设置，所述第三部分的形状为L型，所述第二子部与所述第四子部构成所述突出部。

其中，所述第二部分还穿过所述第二堆栈结构，且所述第二部分连接所述第二子部与所述第四子部。

其中，所述存储器层包括穿过部分所述堆栈结构的第一存储器层，以及穿过部分所述半导体材料层的第二存储器层；所述第一存储器层设于所述第一堆栈结构、所述第一部分、以及所述第二部分之间；所述第二存储器层设于所述衬底、所述第二部分、以及所述第三部分之间。

其中，所述NAND串还包括设于所述沟道层内的填充层，所述填充层包括穿过所述堆栈结构与所述半导体材料层的第一填充层，以及连接所述第一填充层且沿径向突出设置的第二填充层，所述第二填充层设于所述第二子部与所述第四子部之间，且所述第二填充层连接所述第二部分。

本申请第三方面提供了一种电子设备，所述电子设备包括处理器和如本申请第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。

本申请第三方面提供的电子设备，通过采用本申请第二方面提供的三维存储器，从而可有效提高三维存储器与电子设备的质量。

附图说明

为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。

图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。

图2-图8分别为图1中S100，S200，S300，S400，S500，S600，S700对应的结构示意图。

图9为本申请另一实施方式中三维存储器的制备方法的工艺流程图。

图10-图11分别为图9中S310，S320对应的结构示意图。

图12为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图13为图12中S710对应的结构示意图。

图14为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图15-图17分别为图14中S720，S730，S740对应的结构示意图。

图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图19-图21分别为图18中S110，S120，S130对应的结构示意图。

图22为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图24为图23中S420对应的结构示意图。

图25为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图26为图25中S430对应的结构示意图。

图27为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图28为图27中S510对应的结构示意图。

图29为本申请又一实施方式中三维存储器的制备方法的工艺流程图。

图30-图33分别为图29中S610，S620，S630，S640对应的结构示意图。

图34为本申请一实施方式中三维存储器的结构示意图。

图35为本申请另一实施方式中三维存储器的结构示意图。

标号说明：

三维存储器-1，衬底-10，形成表面-11，牺牲层-20，空隙-21，叠层结构-30，堆叠对-31，绝缘层-32，替换层-33，栅极层-34，NAND串-40，突出部-400，填充层-41，第一填充层-411，第二填充层-412，沟道层-42，存储器层-43，第一存储器层-431，第二存储器层-432，栅缝隙-44，沟道孔-45，突出区域-450，隧穿层-46，存储层-47，阻挡层-48，阵列公共源极-49，半导体材料层-50，第二保护层-60，第一子保护层-61，第二子保护层-62，第三子保护层-63，第四子保护层-64，堆栈结构-70，第一堆栈结构-71，第二堆栈结构-72，第一绝缘层-73，第一栅极层-74，第二绝缘层-75，第二栅极层-76，第一保护层-80，第一部分-81，第二部分-82，第三部分-83，第一部-91，第二部-92，第一子部-93，第二子部-94，第三子部-95，第四子部-96。

具体实施方式

以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

在介绍本申请的技术方案之前，再详细介绍下相关技术中的背景问题。

目前三维存储器的层数越来越多，即堆叠对的数量越来越多，导致三维存储器的高度越来越高，这样就会导致NAND串的高度越来越高，从而使得NAND串的制备越来越困难，尤其是对于NAND串底部的插塞结构的制备越来越困难。因此目前通常会在衬底与叠层结构之间制备半导体材料层，即设置一整层的半导体材料层来替代插塞从而降低制备难度。

大体的制备方法为：在衬底上先依次层叠沉积牺牲层与叠层结构，再形成NAND串与栅缝隙，随后去除牺牲层以形成空隙。随后去除空隙内的NAND串外围的存储器层露出沟道层。再向栅缝隙内通气以在空隙内形成半导体材料层，此时半导体材料层会以沟道层与衬底的表面进行硅外延生长。但由于三维存储器的尺寸与结构限制，通常无法良好地去除存储器层，导致其沟道层表面的洁净程度较差，甚至根本没有露出沟道层。另外，在去除、洁净的过程中，位于空隙内上下边角的区域也同样无法得到有效的洁净。因此，在NAND串处无法形成良好的半导体材料层，严重影响三维存储器的质量，甚至还有可能在后续的制备过程中使空隙处的NAND串产生断裂，进一步影响三维存储器的质量。

鉴于此，本申请为了解决上述问题，提供了一种三维存储器的制备方法，通过利用新鲜的断面来制备半导体材料层从而来形成良好的半导体材料层，提高三维存储器的质量。

请一并参考图1-图8，图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2-图8分别为图1中S100，S200，S300，S400，S500，S600，S700对应的结构示意图。本申请实施方式提供了一种三维存储器1的制备方法，所述制备方法包括S100，S200，S300，S400，S500，S600，S700。其中，S100，S200，S300，S400，S500，S600，S700的详细介绍如下。

请参考图2，S100，提供衬底10，形成覆盖所述衬底10的牺牲层20。

本申请可先在衬底10的一侧形成牺牲层20，其中，牺牲层20起到支撑后续制备的其他结构的作用，并且牺牲层20为后续会被半导体材料层50进行替换，事先预留出半导体材料层50的制备空间。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(Silicon On Insulator，SOI)衬底10或绝缘体上锗(Germanium On Insulator，GOI)衬底10等。可选地，牺牲层20的材质包括多晶硅。

请参考图3，S200，形成覆盖所述牺牲层20的叠层结构30。

随后继续在牺牲层20上制备出叠层结构30。可选地，叠层结构30包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨)进行替换从而制备成栅极层34，最终使中间态的叠层结构30变成最终态的堆栈结构70。

请参考图4，S300，形成贯穿所述叠层结构30与所述牺牲层20的NAND串40，所述NAND串40包括沟道层42、以及设于所述沟道层周缘的存储器层43。

可选地，所述NAND串40包括填充层41、设于所述填充层41周缘的沟道层42、以及设于所述沟道层42周缘的存储器层43。本申请在蚀刻掉牺牲层20之前需先制备出NAND串40，这样在蚀刻掉牺牲层20时可利用NAND串40来支撑叠层结构30，保证三维存储器1结构的稳定性。其中，NAND串40包括填充层41、沟道层42、以及存储器层43。其中填充层41为NAND串40的最内层，占据NAND串40的中心位置。填充层41主要用于填满NAND串40，使NAND串40成为一实心结构。沟道层42设于所述填充层41的周缘，即沟道层42对应所述填充层41的外表面的周缘设置。存储器层43设于所述沟道层42的周缘，即存储器层43对应沟道层42的外表面的周缘设置。可选地，填充层41的材质可以为绝缘材料设置，例如氧化硅。沟道层42由非结晶、多结晶、或单晶硅制成。存储器层43的材质包括绝缘材料与导电材料，例如氧化硅与硅。至于存储层47具体的结构，本申请在后文在进行介绍。可选地，NAND串40可贯穿所述叠层结构30、所述牺牲层20、以及部分所述衬底10(如图4所示)。

请参考图5，S400，形成贯穿所述叠层结构30的栅缝隙44。

随后本申请可形成至少贯穿叠层结构30的栅缝隙44，并露出所述牺牲层20。其中栅缝隙44用于后续在栅缝隙44内形成阵列公共源极49。另外，栅缝隙44率先形成可将叠层结构30与牺牲层20露出，从而为后续对叠层结构30与牺牲层20的处理提供了良好的通道。

请参考图6，S500，去除所述牺牲层20以形成空隙21。

随后可通过栅缝隙44来将牺牲层20进行去除。可选地，利用湿法蚀刻来将牺牲层20进行去除。

请参考图7，S600，去除位于所述空隙21内的至少部分所述存储器层43与至少部分所述沟道层42，以露出所述填充层41。

从相关技术中的内容可知，在相关技术中通常只去除存储器层43，从而露出沟道层42，后续在沟道层42表面形成半导体材料层50。但由于存储器层43的清除效果不佳，且不均匀，从而影响在沟道层42表面形成的半导体材料层50。而本申请不仅去除位于空隙21内存储器层43，还去除部分沟道层42，以露出填充层41。这样可将设有存储器层43的部分沟道层42进行去除。因此在露出填充层41的同时，也会露出原来在沟道层42内部某一层的表面，从而形成去除后的沟道层42的表面，即新鲜的“断面”。由于该断面原来位于沟道层42的内部，因此该断面表面并不设有存储器层43，也没有其他杂质，为非常干净的表面，其洁净程度较高，解决了相关技术问题中沟道层42表面不干净而导致的半导体材料层50生长不好的问题。可选地，本实施方式以去除位于所述空隙21内的全部所述存储器层43与全部所述沟道层42进行示意。

请参考图8，S700，在所述空隙21内形成半导体材料层50。

最后本申请只需要在空隙21内形成半导体材料即可。可选地，采用外延生长法在空隙21内形成半导体材料层50。进一步可选地，可通过栅缝隙44向空隙21内通入气体从而形成半导体材料层50。外延生长法可在沟道层42的表面以及衬底10的表面同时外延生长半导体材料层50。由于在S600中形成了干净的断面，因此在沟道层42的该断面上可形成质量良好的半导体材料层50。之后便可在栅缝隙44内形成阵列公共源极49。

可选地，本申请可将在衬底10上形成的半导体材料层50称为半导体材料层50，将在沟道层42表面形成半导体材料层50称为第二部分82，并使半导体材料层50连接第二部分82，从而使整个半导体材料层50电性相同。

综上所述，本申请提供的制备方法，通过去除位于空隙21内的部分存储器层43与沟道层42，以露出所述填充层41。此时沟道层42在空隙21内还可形成新的表面，即新鲜的“断面”，该新鲜的断面由于原先为沟道层42内部的某一层的表面，因此其表面的洁净程度较高，并不含有其他层结构与杂质。因此在后续形成半导体材料层50时，可在该断面处形成良好的半导体材料层50，从而提高三维存储器1的质量。

请一并参考图9-图11。图9为本申请另一实施方式中三维存储器的制备方法的工艺流程图。图10-图11分别为图9中S310，S320对应的结构示意图。本实施方式中，定义形成所述牺牲层20的所述衬底10表面为形成表面11，S300“形成贯穿所述叠层结构30与所述牺牲层20的NAND串40”包括S310，S320。其中，S310，S320的详细介绍如下。

请参考图10，S310，形成贯穿所述叠层结构30与所述牺牲层20的沟道孔45；所述沟道孔45具有位于所述牺牲层20内的突出区域450，所述突出区域450沿径向凸出。也可以理解为，形成贯穿所述叠层结构30与所述牺牲层20的沟道孔45。使在平行于形成表面11的方向上，贯穿所述叠层结构30的所述沟道孔45的宽度小于贯穿所述牺牲层20的所述沟道孔45的宽度。

请参考图11，S320，在所述沟道孔45内形成NAND串40。

本申请可先形成贯穿所述叠层结构30与所述牺牲层20的沟道孔45，在形成沟道孔45的过程中，可在牺牲层20内沿径向突出加宽，形成突出区域450。也可以理解为，形成贯穿所述叠层结构30与所述牺牲层20的沟道孔45；并使在平行于形成表面11的方向上，贯穿所述叠层结构30的所述沟道孔45的宽度小于贯穿所述牺牲层20的所述沟道孔45的宽度，随后在沟道孔45内形成NAND串40，这样在形成NAND串时便可在牺牲层20处形成突出部400。可选地，可先在沟道孔45的孔壁上形成存储器层43，随后在存储器层43的表面上形成沟道层42，最后在沟道层42的表面上形成填充层41，来将沟道孔45填充满。

从相关技术中的内容可知，在相关技术中在将牺牲层20去除后，在空隙21的边缘位置的NAND串40的存储器层43去除不干净，即在空隙21内NAND串40靠近衬底10的位置与靠近叠层结构30的位置，也同样会影响后续在NAND串40形成的半导体材料层50的质量。而本申请控制位于牺牲层20处的沟道孔45更宽，这样在形成NAND串40的过程中，例如在形成存储器层43时，存储器层43的形状可变成“L”型(如图11所示)，而不是相关技术中的竖直的形状。即存储器层43占据了空隙21的边缘位置。在接下来是被沟道层42，沟道层42的位置会朝中间移动，以让出边缘位置。这样可进一步提高存储器层43与沟道层42的清除效果，提高半导体材料层50与三维存储器1的质量。

请一并参考图12-图13。图12为本申请又一实施方式中三维存储器1的制备方法的工艺流程图。图13为图12中S710对应的结构示意图。本实施方式中，S700“在所述空隙21内形成半导体材料层50”包括S710。其中，S710的详细介绍如下。

请参考图13，S710，在所述衬底10上、以及位于所述空隙21内的所述沟道层42上形成半导体材料层50，以填充部分所述空隙21。

在形成半导体材料层50时可仅填充部分空隙21，即使半导体材料层50占据空隙21的下部空间的位置，而不使半导体材料层50连接叠层结构30，从而为后续工艺流出制备空间。

请一并参考图14-图17。图14为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图15-图17分别为图14中S720，S730，S740对应的结构示意图。本实施方式中，所述叠层结构30包括多个堆叠对31，每个所述堆叠对31包括层叠设置的绝缘层32与替换层33，所述绝缘层32相较于所述替换层33靠近所述衬底10，在S710“在所述衬底10上、以及位于所述空隙21内的所述沟道层42上形成半导体材料层50”之后，还包括S720，S730，S740。其中，S720，S730，S740的详细介绍如下。

请参考图15，S720，在所述半导体材料层50上形成所述绝缘层32。

请参考图16，S730，去除所述替换层33，以使所述绝缘层32间隔设置。

请参考图17，S740，在相邻的两个所述绝缘层32之间形成栅极层34，并使所述栅极层34填充剩余的所述空隙21。

在相关技术中，半导体材料层50会填充全部空隙21，并使半导体材料层50连接叠层结构30。这样的话，可使叠层结构30中最靠近衬底10的替换层33后续替换成栅极层34，并形成底部选择栅极。但这样底部选择栅极距离衬底10的距离较远，不利于电信号的传输。

因此本申请在形成半导体材料层50，填充部分空隙21后，可在半导体上形成绝缘层32。可选地，从上述内容可知，半导体材料层50包括半导体材料层50与第二部分82，即半导体材料层50与第二部分82可通过一道工序制备而成，但人为将其进行不同的命名。因此绝缘层32的形状为“L”型，即部分绝缘层32平行于形成表面11，部分绝缘层32垂直于形成表面11。随后在绝缘层32上形成替换层33，从而形成新的叠层结构30。随后去除替换层33，并在替换层33的位置形成栅极层34，同时在绝缘层32的表面上形成栅极层34来填充剩余的空隙21，使栅极层34连接叠层结构30中的绝缘层32，构成新的叠层结构30。这样可使该栅极层34来充当底部选择栅极，可减少底部选择栅极与衬底10之间的距离，提高电信号的传输性能，提高底部选择栅极的控制性能。

另外，在填充剩余的所述空隙21后，可通过栅缝隙44蚀刻部分栅极层34，或者部分栅极层34与绝缘层32，以露出半导体材料层50，从而形成新的栅缝隙44，随后在该新的栅缝隙44内形成阵列公共源极49。

请一并参考图18-图21。图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图19-图21分别为图18中S110，S120，S130对应的结构示意图。本实施方式中，S100“提供衬底10，形成覆盖所述衬底10的牺牲层20”包括S110，S120，S130。其中，S110，S120，S130的详细介绍如下。

请参考图19，S110，提供衬底10。

请参考图20，S120，形成覆盖所述衬底10的第一保护层60。

请参考图21，S130，形成覆盖所述第一保护层60的牺牲层20。

本申请在形成牺牲层20之前，可先形成覆盖所述衬底10的第一保护层60。这样在去除牺牲层20使，可利用第一保护层60来保护衬底10，防止衬底10被部分去除，有效地保护了衬底10的结构。可选地，第一保护层60的材质可以为氧化硅。

请一并参考图5，图22。图22为本申请又一实施方式中三维存储器的制备方法的工艺流程图。本实施方式中，S400“形成贯穿所述叠层结构30的栅缝隙44”包括S410。其中，S410的详细介绍如下。

请参考图5，S410，形成贯穿所述叠层结构30的栅缝隙44，并使所述栅缝隙44靠近所述衬底10的开口与所述叠层结构30靠近所述衬底10的表面齐平。

本申请在形成栅缝隙44时，还可使栅缝隙44靠近所述衬底10的开口与所述叠层结构30靠近所述衬底10的表面齐平。这样在去除牺牲层20可将牺牲层20的上部即靠近叠层结构30的部分牺牲层20更好地去除，提高牺牲层20的去除效果。

请一并参考图23-图24。图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图24为图23中S420对应的结构示意图。本实施方式中，在S400“形成贯穿所述叠层结构30的栅缝隙44”之后，还包括S420。其中，S420的详细介绍如下。

请参考图24，S420，形成覆盖所述栅缝隙44侧壁的第二保护层60。其中，所述第二保护层60包括依次沿远离所述栅缝隙44侧壁方向且层叠设置的第一子保护层61、第二子保护层62、第三子保护层63、以及第四子保护层64。

在形成栅缝隙44后，本申请还可形成覆盖所述栅缝隙44侧壁的第二保护层60，从而在后续的制备过程中保护栅缝隙44的的侧壁被部分去除与破坏。可选地，所述第二保护层60包括依次沿远离所述栅缝隙44侧壁方向且层叠设置的第一子保护层61、第二子保护层62、第三子保护层63、以及第四子保护层64。进一步可选地，第一子保护层61的材质可以为氮化硅，第二子保护层62的材质可以为氧化硅，第三子保护层63的材质可以为氮化硅，第四子保护层64的材质可为氧化铝。

请一并参考图25-图26。图25为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图26为图25中S430对应的结构示意图。本实施方式中，在S500“去除所述牺牲层20以形成空隙21”之前，还包括S430。其中，S430的详细介绍如下。

请参考图26，S430，去除靠近所述牺牲层20一侧的至少部分所述第二保护层60，以使所述牺牲层20露出。

本申请还可去除靠近所述牺牲层20一侧的至少部分所述第二保护层60，以使所述牺牲层20露出，从而更好地去除牺牲层20，由于栅缝隙44表面有第四子保护层64，从而可防止在去除牺牲层20时影响到栅缝隙44。

请一并参考图27-图28。图27为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图28为图27中S510对应的结构示意图。本实施方式中，所述存储器层43包括依次沿远离所述沟道层42方向且层叠设置的隧穿层46、存储层47、以及阻挡层48；在S500“去除所述牺牲层20以形成空隙21”之后，还包括S510。其中，S510的详细介绍如下。

请参考图28，S510，去除所述第一保护层60与所述阻挡层48。

本实施方式提供的存储器层43包括依次沿远离所述沟道层42方向且层叠设置的隧穿层46、存储层47、以及阻挡层48。可选地，隧穿层46的材质可以包括氧化硅、氮化硅中的至少一种。存储层47的材质可以包括氮化硅、氮氧化硅、硅中的至少一种。阻挡层48的材质可以由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。

本申请在去除牺牲层20后，随后可将保护衬底10的第一保护层60进行去除。另外，本申请还可将位于空隙21内的NAND串40阻挡层48先去除。可选地，第一保护层60与阻挡层48的材质相同，例如均为氧化硅。此时可同时去除第一保护层60与阻挡层48。

请一并参考图29-图33。图29为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图30-图33分别为图29中S610，S620，S630，S640对应的结构示意图。本实施方式中，S600“去除位于所述空隙21内的部分所述存储器层43与所述沟道层42”包括S610，S620，S630，S640。其中，S610，S620，S630，S640的详细介绍如下。

请参考图30，S610，去除所述第四子保护层64。

请参考图31，S620，去除所述第三子保护层63与部分所述存储层47。

请参考图32，S630，去除部分所述隧穿层46以露出所述沟道层42，去除部分所述第二子保护层62。

请参考图33，S640，去除至少部分所述沟道层42以露出所述填充层41。

本申请在去除存储器层43与沟道层42时，可与第二保护层60中的各个子保护层一同去除，从而提高制备效果。例如可先去除第四子保护层64氧化铝层，随后去除第三子保护层63与部分所述存储层47。可选地，第三子保护层63与存储层47的材质相同，例如均为氮化硅，从而可同时去除第三子保护层63与部分所述存储层47。随后去除隧穿层46与第二子保护层62。可选地，第二子保护层62与隧穿层46的材质相同，例如均为氧化硅，从而可同时去除部分隧穿层46与第二子保护层62。另外，本申请可仅去除部分第二子保护层62，即还包括有部分第二子保护层62。这样可防止后续在形成半导体材料层50时，半导体材料层50生长在栅缝隙44的侧壁上。第二子保护层62可使半导体材料层50不生长在第二子保护层62上。最后在去除部分沟道层42从而露出填充层41，形成新鲜的断面。

可选地，当半导体材料层50形成后可将剩余的第二子保护层62去除。随后可将第一子保护层61与替换层33共同去除，再在替换层的位置上形成栅极层34。

除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。

请参考图34，图34为本申请一实施方式中三维存储器的结构示意图。本实施方式提供了一种三维存储器1，所述三维存储器1包括：

衬底10。

设于所述衬底10上的半导体材料层50。

设于所述半导体材料层50上的堆栈结构70。

贯穿所述堆栈结构70与所述半导体材料层50的NAND串40，所述NAND串40包括沟道层41、以及设于部分所述沟道层41周缘的存储器层43。可选地，所述NAND串40包括填充层41、设于部分所述填充层41周缘的沟道层42、以及设于所述沟道层42周缘的存储器层43。

所述沟道层42包括穿过所述堆栈结构70的第一部分81和穿过所述半导体材料层50的第二部分82，所述第二部分82与所述第一部分81相连，且所述第二部分82与所述第一部分81非一体成型。

本申请提供的三维存储器，通过使所述第二部分82与所述第一部分81相连，且所述第二部分82与所述第一部分81非一体成型。这样通过使沟道层42的第一部分81与第二部分82分开成型，第二部分82是基于第一部分81的基础上制备而成，即先制备出第一部分81，随后利用第一部分81的新鲜的断面形成第二部分82与半导体材料层50，从而提高半导体材料层50的质量，提高NAND串40的结构稳定性，防止NAND串40产生断裂，提高三维存储器1的质量。

可选地，所述第二部分82与所述半导体材料层50的材料相同。本实施方式还可使所述第二部分82与所述半导体材料层50的材料相同，从而降低三维存储器1的制备难度，提高三维存储器1的制备效率。进一步可选地，所述第二部分82与所述半导体材料层50一体成型。在本实施方式中，第二部分82与半导体材料层50也可以是一同形成的，即在形成第二部分82的时候，半导体材料层50也会一同制备出来。也可以理解为，第二部分82与半导体材料层50其实是同一种物质制备出来的结构，是一体式的结构，但只是人为地将其区分成了两个不同的部分，并分别对其部分进行了不同的命名。

请一并参考图35，图35为本申请另一实施方式中三维存储器的结构示意图。本实施方式中，所述堆栈结构70包括第一堆栈结构71与第二堆栈结构72，所述第一堆栈结构71相较于所述第二堆栈结构72远离所述衬底10；所述第一堆栈结构71包括多个堆叠对31，每个所述堆叠对31包括层叠设置的第一绝缘层73与第一栅极层74，所述第一绝缘层73相较于所述第一栅极层74靠近所述衬底10；所述第二堆栈结构72包括第二绝缘层75与第二栅极层76，所述第二绝缘层75设于所述半导体材料层50与所述第二部分82上，所述第二栅极层76设于所述第二绝缘层75背离所述半导体材料层50与所述第二部分82的一侧，且所述第二栅极层76连接所述第一绝缘层73。

本申请不仅可使第二栅极层76更靠近衬底10，从而提高电信号的传输效率，提高三维存储器1的电学性能，而且还可利用“L”型的第二绝缘层75来将第二栅极层76与半导体擦料层电性隔离开来。

请再次参考图35，本实施方式中，所述三维存储器1还包括贯穿所述堆栈结构70的阵列公共源极49，且所述阵列公共源极49靠近所述衬底10的表面与所述堆栈结构70靠近所述衬底10的表面齐平。

本申请还可包括阵列公共源极49，并使阵列公共源极49靠近所述衬底10的表面与所述堆栈结构70靠近所述衬底10的表面齐平，从而提高半导体材料层50的形成质量。

请再次参考图35，本实施方式中，所述NAND串40具有位于所述半导体材料层50内与所述第二堆栈结构72内的突出部400，所述突出部400沿径向突出。也可以理解为，定义设置所述半导体材料层50的所述衬底10表面为形成表面11，在平行于形成表面11的方向上，贯穿所述堆栈结构70的所述NAND串40的宽度小于贯穿所述半导体材料层50的所述NAND串40的宽度。

从相关技术中的内容可知，在相关技术中在将牺牲层20去除后，在空隙21的边缘位置的NAND串40的存储器层43去除不干净，即在空隙21内NAND串40靠近衬底10的位置与靠近叠层结构30的位置，也同样会影响后续在NAND串40形成的半导体材料层50的质量。而本申请控制位于牺牲层20处的沟道孔45更宽，这样在形成NAND串40的过程中，例如在形成存储器层43时，存储器层43的形状可变成“L”型(如图35所示)，而不是相关技术中的竖直的形状。即存储器层43占据了空隙21的边缘位置。即位于突出部400处的存储器层43。因此沟道层42的位置也会朝中间移动，以让出边缘位置。这样可进一步提高提高半导体材料层50的成型质量，提高三维存储器1的质量。

由于突出部400的设置，使得NAND串40的结构会发生一些改变，因此接下来将详细介绍关于NAND串40的具体结构。

请再次参考图35，本实施方式中，所述第一部分81包括穿过所述第一堆栈结构71的第一部91、以及穿过至少部分所述第二堆栈结构72的第二部92。所述第二部92包括第一子部93与第二子部94，所述第一子部93正对应所述第一部91且连接所述第一部91，所述第二子部94连接所述第一子部93，且所述第二子部94沿径向突出设置，所述第二部的形状为L型。

所述沟道层42还包括穿过至少部分所述半导体材料层50的第三部分83，所述第三部分83包括第三子部95与第四子部96，所述第三子部95正对应所述第一部91，所述第四子部96连接所述第三子部95，且所述第四子部96沿径向突出设置，所述第三部分95的形状为L型，所述第二子部94与所述第四子部96构成所述突出部400。

本实施方式中的第一部分可具体分为第一部91与第二部92。而第二部92又可分为第一子部93与第二子部94。其中第一部91、第一子部93、以及第二子部94的形状为L型。其中第一部91与第一子部93则为相关技术中沿NAND串40轴向设置的部分沟道层，第二子部94则为由于形成突出部400从而出现的结构。

另外，由于NAND串40的突出部400的设置，沟道层42还包括设于底部的第三部分83，其中第三部分83包括第三子部95与第四子部96，其中第三子部95同样为相关技术中沿NAND串40轴向设置的部分沟道层，第四子部96则为由于形成突出部400从而出现的结构。第三部分83的形状也同样为L型。

请再次参考图35，本实施方式中，所述第二部分82还穿过所述第二堆栈结构72，且所述第二部分82连接所述第二子部94与所述第四子部96。

由于突出部400的设置，使得第二部分82连接突出部400。具体地，第二部分82连接所述第二子部94与所述第四子部96。本申请正是由于在制备的过程中在突出区域450内形成NAND串40后，将部分存储器层43与沟道层42去除，从而露出第二子部94与所述第四子部96的干净的断面，并利用该断面形成第二部分82，第二部分82连接所述第二子部94与所述第四子部96，使得从而提高第二部分82与半导体材料层50的质量。

请再次参考图35，本实施方式中，所述存储器层43包括穿过部分所述堆栈结构70的第一存储器层431，以及穿过部分所述半导体材料层50第二存储器层432；所述第一存储器层431设于所述第一堆栈结构71、所述第一部分81、以及所述第二部分82之间。所述第二存储器层432设于所述衬底10、所述第二部分82、以及所述第三部分83之间。

从上述内容可知，由于突出部400的设置，导致沟道层42的形状发生了变化，同样的，存储器层43的结构也会发生一定的改变。具体地，存储器层包括位于三维存储器1上部的第一存储器层431，以及位于三维存储器1下部的第二存储器层432，其中，所述第一存储器层431设于所述第一堆栈结构71、所述第一部分81、以及所述第二部分82之间。由于第一部分81的形状为L型，因此第一存储器层431的形状相应为L型。另外，由于突出部400的形成，导致所述第二存储器层432设于所述衬底10、所述第二部分82、以及所述第三部分83之间。由于第三部分83的形状为L型，因此第二存储器层432的形状也为L型。

请再次参考图35，本实施方式中，所述NAND串40还包括设于所述沟道层42内的填充层41，所述填充层41包括穿过所述堆栈结构70与所述半导体材料层50的第一填充层411，以及连接所述第一填充层411且沿径向突出设置的第二填充层412，所述第二填充层412设于所述第二子部94与所述第四子部96之间，且所述第二填充层412连接所述第二部分82。

从上述内容可知，由于突出部400的设置，导致沟道层42和存储器层43的形状发生了变化，同样的，填充层41的结构也会发生一定的改变。填充层41包括相关技术中沿NAND串40轴向设置第一填充层411，以及沿径向突出设置的第二填充层412。其中，第二填充层412构成突出部400的一部分。具体地，如图35所示，从上之下突出部的结构为第一存储器层431、第二子部94、第二填充层-412、第四子部-96、以及第二存储器层432。

本申请还提供了一种电子设备，所述电子设备包括处理器和如本申请上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。

本申请还提供了一种电子设备，包括本申请提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过采用本申请上述实施方式提供的三维存储器1，从而可有效提高三维存储器1与电子设备的质量。

以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (14)

1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：

提供衬底，形成覆盖所述衬底的牺牲层；

形成覆盖所述牺牲层的叠层结构；

形成贯穿所述叠层结构与所述牺牲层的沟道孔；所述沟道孔具有位于所述牺牲层内的突出区域，所述突出区域沿径向凸出；

在所述沟道孔内形成NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层；

形成贯穿所述叠层结构的栅缝隙；

去除所述牺牲层以形成空隙；

去除位于所述空隙内的至少部分所述存储器层与至少部分所述沟道层；

在所述空隙内形成半导体材料层。

2.如权利要求1所述的制备方法，其特征在于，“在所述空隙内形成半导体材料层”包括：

在所述衬底上、以及位于所述空隙内的所述沟道层上形成半导体材料层，以填充部分所述空隙。

3.如权利要求2所述的制备方法，其特征在于，所述叠层结构包括多个堆叠对，每个所述堆叠对包括层叠设置的绝缘层与替换层，所述绝缘层相较于所述替换层靠近所述衬底，在“在所述衬底上、以及位于所述空隙内的所述沟道层上形成半导体材料层”之后，还包括：

在所述半导体材料层上形成所述绝缘层；

去除所述替换层，以使所述绝缘层间隔设置；

在相邻的两个所述绝缘层之间形成栅极层，并使所述栅极层填充剩余的所述空隙。

4.如权利要求1所述的制备方法，其特征在于，“提供衬底，形成覆盖所述衬底的牺牲层”包括：

提供衬底；

形成覆盖所述衬底的第一保护层；

形成覆盖所述第一保护层的牺牲层。

5.如权利要求4所述的制备方法，其特征在于，在“形成贯穿所述叠层结构的栅缝隙”之后，还包括：

形成覆盖所述栅缝隙侧壁的第二保护层；其中，所述第二保护层包括依次沿远离所述栅缝隙侧壁方向且层叠设置的第一子保护层、第二子保护层、第三子保护层、以及第四子保护层。

6.如权利要求5所述的制备方法，其特征在于，在“去除所述牺牲层以形成空隙”之前，还包括：

去除靠近所述牺牲层一侧的至少部分所述第二保护层，以使所述牺牲层露出。

7.如权利要求6所述的制备方法，其特征在于，所述存储器层包括依次沿远离所述沟道层方向且层叠设置的隧穿层、存储层、以及阻挡层；在“去除所述牺牲层以形成空隙”之后，还包括：

去除所述第一保护层与所述阻挡层。

8.如权利要求7所述的制备方法，其特征在于，所述NAND串还包括填充层，所述填充层设于所述沟道层内，“去除位于所述空隙内的部分所述存储器层与所述沟道层”包括：

去除所述第四子保护层；

去除所述第三子保护层与部分所述存储层；

去除部分所述隧穿层以露出所述沟道层，去除部分所述第二子保护层；

去除至少部分所述沟道层以露出所述填充层。

9.一种三维存储器，其特征在于，所述三维存储器包括：

衬底；

设于所述衬底上的半导体材料层；

设于所述半导体材料层上的堆栈结构；

贯穿所述堆栈结构与所述半导体材料层的NAND串，所述NAND串包括沟道层、以及设于部分所述沟道层周缘的存储器层；以及

所述沟道层包括穿过所述堆栈结构的第一部分和穿过所述半导体材料层的第二部分，所述第二部分与所述第一部分相连，且所述第二部分与所述第一部分非一体成型；

所述第二部分与所述半导体材料层的材料相同；所述第二部分与所述半导体材料层一体成型；

所述堆栈结构包括第一堆栈结构与第二堆栈结构，所述第一堆栈结构相较于所述第二堆栈结构远离所述衬底；

所述第一堆栈结构包括多个堆叠对，每个所述堆叠对包括层叠设置的第一绝缘层与第一栅极层，所述第一绝缘层相较于所述第一栅极层靠近所述衬底；

所述第二堆栈结构包括第二绝缘层与第二栅极层，所述第二绝缘层设于所述半导体材料层与所述第二部分上，所述第二栅极层设于所述第二绝缘层背离所述半导体材料层与所述第二部分的一侧，且所述第二栅极层连接所述第一绝缘层；

所述NAND串具有位于所述半导体材料层内与所述第二堆栈结构内的突出部，所述突出部沿径向突出。

10.如权利要求9所述的三维存储器，其特征在于，所述第一部分包括穿过所述第一堆栈结构的第一部、以及穿过至少部分所述第二堆栈结构的第二部；所述第二部包括第一子部与第二子部，所述第一子部正对应所述第一部且连接所述第一部，所述第二子部连接所述第一子部，且所述第二子部沿径向突出设置，所述第二部的形状为L型；

所述沟道层还包括穿过至少部分所述半导体材料层的第三部分，所述第三部分包括第三子部与第四子部，所述第三子部正对应所述第一部，所述第四子部连接所述第三子部，且所述第四子部沿径向突出设置，所述第三部分的形状为L型，所述第二子部与所述第四子部构成所述突出部。

11.如权利要求10所述的三维存储器，其特征在于，所述第二部分还穿过所述第二堆栈结构，且所述第二部分连接所述第二子部与所述第四子部。

12.如权利要求11所述的三维存储器，其特征在于，所述存储器层包括穿过部分所述堆栈结构的第一存储器层，以及穿过部分所述半导体材料层的第二存储器层；所述第一存储器层设于所述第一堆栈结构、所述第一部分、以及所述第二部分之间；所述第二存储器层设于所述衬底、所述第二部分、以及所述第三部分之间。

13.如权利要求12所述的三维存储器，其特征在于，所述NAND串还包括设于所述沟道层内的填充层，所述填充层包括穿过所述堆栈结构与所述半导体材料层的第一填充层，以及连接所述第一填充层且沿径向突出设置的第二填充层，所述第二填充层设于所述第二子部与所述第四子部之间，且所述第二填充层连接所述第二部分。

14.一种电子设备，其特征在于，所述电子设备包括处理器和如权利要求9-13任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。

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