CN111341777B - 三维存储器及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供了三维存储器及其制备方法、电子设备。其中，制备方法包括提供衬底，在衬底的一侧依次形成牺牲层与叠层结构。形成贯穿叠层结构与牺牲层的多个NAND串。形成贯穿叠层结构的虚拟栅缝隙与多个栅缝隙，定义多个栅缝隙的排列方向为第一方向，虚拟栅缝隙设于沿第一方向排列的相邻的两个栅缝隙之间。去除牺牲层以形成空隙。在空隙内形成半导体材料层。在栅缝隙内形成阵列公共源极在虚拟栅缝隙内形成隔离件。通过在相邻的两个栅缝隙之间增设虚拟栅缝隙，有利于减少牺牲层的蚀刻时间。并且在形成半导体材料层时，提高了半导体材料层的稳定性从而解决了远离栅缝隙处无法形成半导体材料层而形成孔洞的问题。
Description
技术领域
本申请属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，目前通常会在衬底与叠层结构之间增设半导体材料层从而降低制备外延层时蚀刻NAND串的制备难度。大体的制备方法为：在衬底上先依次层叠沉积牺牲层与叠层结构，随后在阵列层存储、牺牲层与衬底上形成NAND串，再在NAND串的相对两侧形成栅缝隙，随后去除牺牲层，再向栅缝隙内通气以在衬底与叠层结构之间形成半导体材料层。但靠近栅缝隙处的半导体材料层会优先生长，将气体的流通通道堵住，导致远离栅缝隙处无法形成半导体材料层从而形成孔洞，严重影响半导体材料层的形成，影响三维存储器的制备与性能。
发明内容
鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：
提供衬底，在所述衬底的一侧依次形成牺牲层与叠层结构；
形成贯穿所述叠层结构与所述牺牲层的多个NAND串；
形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙，定义所述多个栅缝隙的排列方向为第一方向，所述虚拟栅缝隙设于沿所述第一方向排列的相邻的两个所述栅缝隙之间；
去除所述牺牲层以形成空隙；
在所述空隙内形成半导体材料层；以及
在所述栅缝隙内形成阵列公共源极，在所述虚拟栅缝隙内形成隔离件。
本申请第一方面提供的制备方法，通过在相邻的两个所述栅缝隙之间增设虚拟栅缝隙，首先虚拟栅缝隙的增加有利于减少牺牲层的蚀刻时间，提高蚀刻效果。其次，在形成半导体材料层时，通过对虚拟栅缝隙进行通气来使远离栅缝隙处也可以形成半导体材料层，提高了半导体材料层的稳定性从而解决了由于靠近栅缝隙处优先生长半导体材料层、导致远离栅缝隙处无法形成半导体材料层而形成孔洞的问题。另外，本申请提供的制备方法还有利于远离栅缝隙附近导电材料的填充，改善漏电问题。
其中，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为一个，所述虚拟栅缝隙沿平行于所述栅缝隙的延伸方向延伸设置；
或者，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为多个，所述多个虚拟栅缝隙在沿所述第一方向排列的相邻的两个所述栅缝隙之间间隔设置。
其中，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为多个时，所述多个虚拟栅缝隙沿平行于所述栅缝隙的延伸方向间隔设置。
其中，“形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙”包括：
蚀刻所述叠层结构以形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙，并使所述栅缝隙与所述虚拟栅缝隙靠近所述衬底的开口、以及所述叠层结构靠近所述衬底的表面齐平。
其中，“形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙”包括：
形成贯穿所述叠层结构的多个栅缝隙；其中，在沿所述第一方向排列的相邻的两个所述栅缝隙包括第一栅缝隙与第二栅缝隙；
在所述第一栅缝隙与所述第二栅缝隙之间形成贯穿所述叠层结构的虚拟栅缝隙，并使所述虚拟栅缝隙与第一栅缝隙之间的所述NAND串的数量与所述虚拟栅缝隙与第二栅缝隙之间的所述NAND串的数量相等。
其中，所述虚拟栅缝隙与第一栅缝隙之间的垂直距离和所述虚拟栅缝隙与第二栅缝隙之间的垂直距离相等。
其中，在“去除所述牺牲层以形成空隙，还包括：
在所述栅缝隙与所述虚拟栅缝隙的侧壁上形成保护层；
去除靠近所述牺牲层的至少部分所述保护层，以使所述牺牲层露出。
其中，所述NAND串包括沟道层和设于所述沟道层周缘的存储器层，在“去除所述牺牲层以形成空隙”之后，还包括：
去除位于所述衬底与所述叠层结构之间的所述存储器层，以使所述沟道层露出。
其中，定义所述衬底靠近所述牺牲层的表面为第一表面，在平行于所述第一表面的方向上，所述栅缝隙的宽度大于所述虚拟栅缝隙的宽度。
其中，“在所述栅缝隙内形成阵列公共源极，在所述虚拟栅缝隙内形成隔离件”包括：
去除所述保护层；
形成覆盖所述栅缝隙侧壁的隔离层，且形成填充所述虚拟栅缝隙的隔离件；以及
在所述栅缝隙内形成阵列公共源极。
其中，在“提供衬底，在所述衬底的一侧依次形成牺牲层与叠层结构”之后，还包括：
蚀刻所述叠层结构背离所述衬底的端部，以在所述叠层结构背离所述衬底的一侧形成顶层选择栅。
本申请第二方面还提供了一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
半导体材料层，所述半导体材料层设于所述衬底的一侧；
堆栈结构，所述堆栈结构设于所述半导体材料层背离所述衬底的一侧；
多个NAND串，所述多个NAND串贯穿所述堆栈结构、所述半导体材料层；以及
贯穿所述堆栈结构的隔离件与多个阵列公共源极，定义所述多个阵列公共源极的排列方向为第一方向，所述隔离件设于沿所述第一方向排列的相邻的两个所述阵列公共源极之间。
本申请第二方面提供的三维存储器，通过在相邻的两个所述阵列公共源极之间增设隔离件，首先，在形成半导体材料层时，通过对隔离件中的虚拟栅缝隙进行通气来使远离栅缝隙处也可以形成半导体材料层，提高了半导体材料层的稳定性从而解决了由于靠近阵列公共源极中的栅缝隙处优先生长半导体材料层、导致远离阵列公共源极中的栅缝隙处无法形成半导体材料层而形成孔洞的问题。其次，本申请提供的制备方法还有利于远离阵列公共源极中的栅缝隙附近导电材料的填充，改善漏电问题。
其中，若相邻的两个所述阵列公共源极之间的所述隔离件的数量为一个，所述隔离件沿平行于所述阵列公共源极的延伸方向延伸设置；
或者，若相邻的两个所述阵列公共源极之间的所述隔离件的数量为多个，所述多个隔离件在沿所述第一方向排列的相邻的两个所述阵列公共源极之间间隔设置。
其中，当所述隔离件的数量为多个时，所述多个隔离件沿平行于所述阵列公共源极的延伸方向间隔设置。
其中，所述阵列公共源极与所述隔离层靠近所述衬底的表面、以及所述堆栈结构靠近所述衬底的表面齐平。
其中，所述隔离件为绝缘柱。
其中，在所述第一方向上相邻的两个所述阵列公共源极包括第一阵列公共源极与第二阵列公共源极，所述第一阵列公共源极与所述隔离件之间的所述NAND串的数量和所述第二阵列公共源极与所述隔离件之间的所述NAND串的数量相等。
其中，所述第一阵列公共源极与所述隔离件之间的垂直距离和所述第二阵列公共源极与所述隔离件之间的垂直距离相等。
其中，在所述第一方向上，所述阵列公共源极的宽度大于所述隔离件的宽度。
本申请第三方面提供了一种电子设备，其特征在于，包括处理器和如本申请第一方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请第三方面提供的电子设备，通过采用本申请第一方面提供的三维存储器，可提高半导体材料层的质量，提高三维存储器与电子设备的质量与稳定性。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请第一实施方式提供的三维存储器的制备方法的工艺流程图。
图2-图7分别为图1中S100、S200、S300、S400、S500、S600对应的示意图。
图8为本申请一实施方式中三维存储器的示意图。
图9为图8的俯视图。
图10为本申请另一实施方式中三维存储器的示意图。
图11为本申请又一实施方式中三维存储器的示意图。
图12为图11的俯视图。
图13为本申请第二实施方式提供的三维存储器的制备方法的工艺流程图。
图14为图13中S320对应的示意图。
图15为本申请第三实施方式提供的三维存储器的制备方法的工艺流程图。
图16-图17分别为图15中S330，S340对应的示意图。
图18为本申请第四实施方式提供的三维存储器的制备方法的工艺流程图。
图19-图20分别为图18中S350，S360对应的示意图。
图21为本申请第五实施方式提供的三维存储器的制备方法的工艺流程图。
图22为图21中S410对应的示意图。
图23为本申请又一实施方式中三维存储器的示意图。
图24为本申请第六实施方式提供的三维存储器的制备方法的工艺流程图。
图25-图27分别为图24中S610，S620，S630对应的示意图。
图28为本申请第七实施方式提供的三维存储器的制备方法的工艺流程图。
图29为图28中S110对应的示意图。
图30为本申请第一实施方式提供的三维存储器的示意图。
图31为本申请第二实施方式提供的三维存储器的示意图。
图32为图31的俯视图。
图33为本申请第三实施方式提供的三维存储器的示意图。
图34为本申请第四实施方式提供的三维存储器的示意图。
图35为图34的俯视图。
图36为本申请第五实施方式提供的三维存储器的示意图。
图37为本申请第六实施方式提供的三维存储器的示意图。
标号说明：
三维存储器-1，衬底-10，牺牲层-20，叠层结构-30，堆栈结构-300，堆叠对-31，绝缘层-32，替换层-33，NAND串-34，沟道层-35，存储器层-36，空隙-361，栅缝隙-37，第一栅缝隙-371，第一阵列公共源极-3710，第二栅缝隙-372，第二阵列公共源极-3720，虚拟栅缝隙-38，半导体材料层-40，阵列公共源极-50，隔离件-60，隔离层-600，顶层选择栅-70，平坦层-80，保护层-90，第一表面-91。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。
在相关技术中，当三维存储器的层数较多时，在制备栅缝隙并蚀刻掉牺牲层后，需要向栅缝隙内通气来在衬底和叠层结构之间生长形成半导体材料层。但由于靠近栅缝隙处清洗更加充分、表面清洁程度更好；另外由于靠近栅缝隙处的反应气体更加充足，导致靠近栅缝隙处的半导体材料层会优先形成。当靠近栅缝隙的半导体材料层从衬底生长至叠层结构时，便会阻挡气体向远离栅缝隙处流动，因此远离栅缝隙处便无法继续生长半导体材料层，最终形成孔洞。因此这将严重影响三维存储器的结构与性能。
鉴于此，本申请提供了一种三维存储器的制备方法，通过在在相邻的两个所述栅缝隙之间增设虚拟栅缝隙，从而使远离虚拟栅缝隙处也可以通入气体从而形成半导体材料层。
请一并参考图1-图7，图1为本申请第一实施方式提供的三维存储器的制备方法的工艺流程图。图2-图7分别为图1中S100、S200、S300、S400、S500、S600对应的示意图。本申请提供了一种三维存储器1的制备方法，所述制备方法包括：
请参考图2，S100，提供衬底10，在所述衬底10的一侧依次形成牺牲层20与叠层结构30。
本申请可先在衬底10的一侧形成牺牲层20，其中牺牲层20起到支撑后续制备的其他结构的作用，并且牺牲层20后续会被半导体材料层40进行替换。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(Silicon On Insulator，SOI)衬底10或绝缘体上锗(Germanium On Insulator，GOI)衬底10等。可选地，牺牲层20的材质包括多晶硅。随后继续在牺牲层20上制备出叠层结构30，可选地，叠层结构30包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨)从而制备成栅极层，最终使中间态的叠层结构30变为最终态的堆栈结构300。
请参考图3，S200，形成贯穿所述叠层结构30与所述牺牲层20的多个NAND串34。
本申请在蚀刻掉牺牲层20之前需先制备出NAND串34，这样在蚀刻掉牺牲层20时可利用NAND串34来支撑叠层结构30，保证三维存储器1结构的稳定性。其中，NAND串34包括沟道层35以及设于所述沟道层35周缘外侧的存储器层36。可选地，沟道层35由非结晶、多结晶、或单晶硅制成。存储器层36包括一个隧道层，一个存储单元层和一个阻隔层。所述隧道层由氧化硅、氮化硅或者其组合制成。所述阻隔层由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。存储单元层由氮化硅、氮氧化硅、硅或以上材料的组合制成。可选地，NAND串34可贯穿所述叠层结构30、所述牺牲层20、以及部分所述衬底10(如图3所示)。
请参考图4，S300，形成贯穿所述叠层结构30的虚拟栅缝隙38与多个栅缝隙37，定义所述多个栅缝隙37的排列方向为第一方向(如图4中的D方向所示)，所述虚拟栅缝隙38设于沿所述第一方向排列的相邻的两个所述栅缝隙37之间。
上述提及的栅缝隙37即为相关技术中的栅缝隙37结构，而虚拟栅缝隙38则为本申请新增的结构。本申请可使虚拟栅缝隙38设置在相邻的两个所述栅缝隙37之间，也可以理解为相邻的两个所述栅缝隙37设于多个NAND串34的相对两侧，而虚拟栅缝隙38设置在多个NAND串34之间。而对于虚拟栅缝隙38数量、结构与排列方式，本申请在此不做限定，在后文会进行详细介绍。
请参考图5，S400，去除所述牺牲层20以形成空隙361。
由于增设了虚拟栅缝隙38，因此可降低牺牲层20的蚀刻时间，提高蚀刻效果。
请参考图6，S500，在所述空隙361内形成半导体材料层40。
在形成半导体材料层40时，可同时向栅缝隙37与虚拟栅缝隙38内通入气体，这样半导体材料层40从原先只能从两处进行变成了可以从多处进气，这样即使处于相对两侧靠近栅缝隙37处的半导体材料层40优先生长时，处于中部的虚拟栅缝隙38也可继续提供气体，从而使远离栅缝隙37处也可继续生长半导体材料层40。可选地，半导体材料层40可以为硅外延层。进一步可选地，半导体材料层40的材质包括单晶硅。
请参考图7，S600，在所述栅缝隙37内形成阵列公共源极50，在所述虚拟栅缝隙38内形成隔离件60。
在形成半导体材料层40后，本申请可继续在栅缝隙37内形成阵列公共源极50，而此时虚拟栅缝隙38后续已没有作用，因此只需利用隔离件60将虚拟栅缝隙38填充即可。
通过上述内容可知，本申请提供的制备方法，通过在相邻的两个所述栅缝隙37之间增设虚拟栅缝隙38，首先虚拟栅缝隙38的增加有利于减少牺牲层20的蚀刻时间，提高蚀刻效果。其次，在形成半导体材料层40时，通过对虚拟栅缝隙38进行通气来使远离栅缝隙37处也可以形成半导体材料层40，提高了半导体材料层40的稳定性从而解决了由于靠近栅缝隙37处优先生长半导体材料层40、导致远离栅缝隙37处无法形成半导体材料层40而形成孔洞的问题。另外，本申请提供的制备方法还有利于远离栅缝隙37附近导电材料的填充，改善漏电问题。
请一并参考图8-图10，图8为本申请一实施方式中三维存储器的示意图。图9为图8的俯视图。图10为本申请另一实施方式中三维存储器的示意图。请参考图8与图9，若相邻的两个所述栅缝隙37之间的所述虚拟栅缝隙38的数量为一个，所述虚拟栅缝隙38沿平行于所述栅缝隙37的延伸方向延伸设置。请参考图10，若相邻的两个所述栅缝隙37之间的所述虚拟栅缝隙38的数量为多个，所述多个虚拟栅缝隙38在沿所述第一方向排列的相邻的两个所述栅缝隙37之间间隔设置。
在制备虚拟栅缝隙38时，可仅制备一个虚拟栅缝隙38即可解决上述提到的技术问题，可选地，所述虚拟栅缝隙38沿平行于所述栅缝隙37的延伸方向延伸设置(如图9中的D1方向所示)，使虚拟栅缝隙38与栅缝隙37也可以通过同一道制备工序来制备，以此来降低虚拟栅缝隙38的制备难度。当虚拟栅缝隙38的数量为多个时，所述多个虚拟栅缝隙38在沿所述第一方向排列的相邻的两个所述栅缝隙37之间间隔设置(如图10所示)。设置多个间隔设置的虚拟栅缝隙38可使虚拟栅缝隙38与虚拟栅缝隙38之间仍具有部分叠层结构30的结构，这样在提高通气效果，提高半导体材料层40的稳定性的同时也不会影响NAND串34之间电信号的传输。并且，间隔设置的、非连续的虚拟栅缝隙38还可降低制备虚拟栅缝隙38时的工艺难度。
请一并参考图11与图12，图11为本申请又一实施方式中三维存储器的示意图。图12为图11的俯视图。本实施方式中，若相邻的两个所述栅缝隙37之间的所述虚拟栅缝隙38的数量为多个时，所述多个虚拟栅缝隙38沿平行于所述栅缝隙37的延伸方向间隔设置。
当虚拟栅缝隙38的数量为多个时，本申请还可使所述多个虚拟栅缝隙38沿平行于所述栅缝隙37的延伸方向间隔设置(如图12中的D1方向所示)。也可以理解为将多个虚拟栅缝隙38设置成一列多排的形式，从而降低三维存储器1的宽度，简化三维存储器1的结构。
请一并参考图13-图14，图13为本申请第二实施方式提供的三维存储器的制备方法的工艺流程图。图14为图13中S320对应的示意图。本实施方式中，S300“形成贯穿所述叠层结构30的虚拟栅缝隙38与多个栅缝隙37”包括S320。其中，S320的详细介绍如下。
请参考图14，S320，蚀刻所述叠层结构30以形成贯穿所述叠层结构30的虚拟栅缝隙38与多个栅缝隙37，并使所述栅缝隙37与所述虚拟栅缝隙38靠近所述衬底10的开口、以及所述叠层结构30靠近所述衬底10的表面齐平。
本申请还可使所述叠层结构30形成所述栅缝隙37与所述虚拟栅缝隙38且靠近所述衬底10的开口、以及所述叠层结构30靠近所述衬底10的表面齐平。这样有利于提高蚀刻牺牲层20时的蚀刻效果，使牺牲层20均可被蚀刻掉，为半导体材料层40的形成提供有利条件。
请一并参考图15-图17，图15为本申请第三实施方式提供的三维存储器的制备方法的工艺流程图。图16-图17分别为图15中S330，S340对应的示意图。本实施方式中，S300“形成贯穿所述叠层结构30的虚拟栅缝隙38与多个栅缝隙37”包括S330，S340。其中，S330，S340的详细介绍如下。
请参考图16，S330，形成贯穿所述叠层结构30的多个栅缝隙37；其中，在沿所述第一方向排列的相邻的两个所述栅缝隙37包括第一栅缝隙371与第二栅缝隙372。
请参考图17，S340，在所述第一栅缝隙371与所述第二栅缝隙372之间形成贯穿所述叠层结构30的虚拟栅缝隙38，并使所述虚拟栅缝隙38与第一栅缝隙371之间的所述NAND串34的数量与所述虚拟栅缝隙38与第二栅缝隙372之间的所述NAND串34的数量相等。
本申请在制备虚拟栅缝隙38的时候，还可使所述虚拟栅缝隙38与第一栅缝隙371之间的所述NAND串34的数量与所述虚拟栅缝隙38与第二栅缝隙372之间的所述NAND串34的数量相等。在相关技术中，多个NAND串34通常呈阵列排布，即呈多排多列分布。而本申请上述方案也可以理解为虚拟栅缝隙38与第一栅缝隙371之间的排数与列数和虚拟栅缝隙38与第二栅缝隙372之间的排数与列数相同。为了实现上述方案。当NAND串34的排列方式为奇数排时，则可使虚拟栅缝隙38占据中间一排NAND串34的位置。当NAND串34的排列方式为偶数排时，则可使虚拟栅缝隙38设于中间两排的NAND串34之间并使中间两排NAND串34之间的距离增加(如图17所示)，从而更好地设置虚拟栅缝隙38。
可选地，所述虚拟栅缝隙38与第一栅缝隙371之间的垂直距离和所述虚拟栅缝隙38与第二栅缝隙372之间的垂直距离相等。也可以理解为本申请将虚拟栅缝隙38设于多个NAND串34的中间，从而进一步提高蚀刻效果与半导体材料层40的稳定性。
请一并参考图18-图20，图18为本申请第四实施方式提供的三维存储器的制备方法的工艺流程图。图19-图20分别为图18中S350，S360对应的示意图。本实施方式中，在S400“去除所述牺牲层20以形成空隙361，还包括S350，S360。其中，S350，S360的详细介绍如下。
请参考图19，S350，在所述栅缝隙37与所述虚拟栅缝隙38的侧壁上形成保护层90。
请参考图20，S360，去除靠近所述牺牲层20的至少部分所述保护层90，以使所述牺牲层20露出。
本申请在蚀刻牺牲层20之前可现在所述栅缝隙37与所述虚拟栅缝隙38的侧壁上形成保护层90以保护栅缝隙37与虚拟栅缝隙38的侧壁在蚀刻牺牲层20时不会被蚀刻掉。随后再蚀刻靠近所述牺牲层20的所述保护层90，以使所述牺牲层20露出。这样便可只蚀刻掉牺牲层20而不损坏栅缝隙37与虚拟栅缝隙38的侧壁。可选地，本申请的保护层90包括依次层叠设置的氮化硅、氧化硅、氮化硅。
请一并参考图21-图22，图21为本申请第五实施方式提供的三维存储器的制备方法的工艺流程图。图22为图21中S410对应的示意图。所述NAND串34包括沟道层35和设于所述沟道层35周缘的存储器层36，在S400“去除所述牺牲层20以形成空隙361”之后，还包括S410。其中，S410的详细介绍如下。
请参考图22，S410，去除位于所述衬底10与所述叠层结构30之间的所述存储器层36，以使所述沟道层35露出。
本申请在蚀刻掉牺牲层20之后还可蚀刻掉位于所述衬底10与所述叠层结构30之间的所述存储器层36，以使所述沟道层35露出，这样在后续形成半导体材料层40时可直接使半导体材料层40电连接沟道层35。
请一并参考图23，图23为本申请又一实施方式中三维存储器的示意图。本实施方式中，定义所述衬底10靠近所述牺牲层20的表面为第一表面91(如图23中的D2方向所示)，在平行于所述第一表面91的方向上，所述栅缝隙37的宽度大于所述虚拟栅缝隙38的宽度。
由于虚拟栅缝隙38的作用就是了后续可以通过虚拟栅缝隙38向中部区域进行通气，防止两侧的半导体材料层40阻挡气体流通从而出现的孔洞问题。因此虚拟栅缝隙38的宽度不需太大，只要能进气即可，可选地，虚拟栅缝隙38的宽度小于阵列公共源极50的宽度即可，减小三维存储器1的宽度，简化三维存储器1的结构。
请一并参考图24-图27，图24为本申请第六实施方式提供的三维存储器的制备方法的工艺流程图。图25-图27分别为图24中S610，S620，S630对应的示意图。S600“在所述栅缝隙37内形成阵列公共源极50，在所述虚拟栅缝隙38内形成隔离件60”包括S610，S620，S630。其中，S610，S620，S630的详细介绍如下。
请参考图25，S610，去除所述保护层90。
请参考图26，S620，形成覆盖所述栅缝隙37侧壁的隔离层600，且形成填充所述虚拟栅缝隙38的隔离件60。
请参考图27，S630，在所述栅缝隙37内形成阵列公共源极50。
本申请在形成公共源级之前还需先蚀刻掉已经无用的保护层90，并且在所述栅缝隙37与所述虚拟栅缝隙38的所述侧壁上形成隔离层600，并且由于虚拟栅缝隙38的宽度较小，因此隔离层600便可将虚拟栅缝隙38全部填满，最终形成隔离件60。而在栅缝隙37中后续还可继续形成导体层以及其他结构，最终形成阵列公共源极50。
可选地，在虚拟栅缝隙38内形成隔离件60后，还可在隔离件60内设置一些其他结构件，例如内芯，只需保证该内芯周缘设有隔离件60即可，从而利用隔离件60将内芯与叠层结构30绝缘设置。至于内芯的结构与材料如何，本申请在此不做限制。
请一并参考图28-图29，图28为本申请第七实施方式提供的三维存储器的制备方法的工艺流程图。图29为图28中S110对应的示意图。在S100“提供衬底10，在所述衬底10的一侧依次形成牺牲层20与叠层结构30”之后，还包括S110。其中，S110的详细介绍如下。
请参考图29，S110，蚀刻所述叠层结构30背离所述衬底10的端部，以在所述叠层结构30背离所述衬底10的一侧形成顶层选择栅70。
本申请在形成叠层结构30之后，还可将最上层的几个堆叠对31进行蚀刻将局部区域的绝缘层32和替换层33蚀刻掉(即变成多段不连续的替换层33)来形成顶层选择栅70，这样可减小在三维存储器1中信号之间的串扰问题。
除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。
请参考图30，图30为本申请第一实施方式提供的三维存储器的示意图。本申请提供了一种三维存储器1，所述三维存储器1包括衬底10，半导体材料层40，所述半导体材料层40设于所述衬底10的一侧。堆栈结构300，所述堆栈结构300设于所述半导体材料层40背离所述衬底10的一侧。多个NAND串34，所述多个NAND串34贯穿所述堆栈结构300、所述半导体材料层40。贯穿所述堆栈结构300的隔离件60与多个阵列公共源极50，定义所述多个阵列公共源极50的排列方向为第一方向(如图30中的D方向所示)，所述隔离件60设于沿所述第一方向排列的相邻的两个所述阵列公共源极50之间。
本申请提供的三维存储器1，通过在相邻的两个所述阵列公共源极50之间增设隔离件60，首先，在形成半导体材料层40时，通过对隔离件60中的虚拟栅缝隙38进行通气来使远离栅缝隙37处也可以形成半导体材料层40，提高了半导体材料层40的稳定性从而解决了由于靠近阵列公共源极50中的栅缝隙37处优先生长半导体材料层40、导致远离阵列公共源极50中的栅缝隙37处无法形成半导体材料层40而形成孔洞的问题。其次，本申请提供的制备方法还有利于远离阵列公共源极50中的栅缝隙37附近导电材料的填充，改善漏电问题。
可选地，隔离件60为绝缘柱，即整个隔离件60由一个绝缘柱构成。进一步可选地，还可在隔离件60内设置一些其他结构件，例如内芯，只需保证该内芯周缘设有隔离件60即可，从而利用隔离件60将内芯与叠层结构30绝缘设置。至于内芯的结构与材料如何，本申请在此不做限制。
请一并参考图31-图33，图31为本申请第二实施方式提供的三维存储器的示意图。图32为图31的俯视图。图33为本申请第三实施方式提供的三维存储器的示意图。请参考图31-图32，若相邻的两个所述阵列公共源极50之间的所述隔离件60的数量为一个，所述隔离件60沿平行于所述阵列公共源极50的延伸方向延伸设置。或者，请参考图33，若相邻的两个所述阵列公共源极50之间的所述隔离件60的数量为多个，所述多个隔离件60在沿所述第一方向排列的相邻的两个所述阵列公共源极50之间间隔设置。
在制备隔离件60时，可仅制备一个隔离件60即可解决上述提到的技术问题，可选地，所述隔离件60沿平行于所述阵列公共源极50的延伸方向延伸设置(如图32中的D3方向所示)，使隔离件60与阵列公共源极50也可以通过同一道制备工序来制备，以此来降低隔离件60的制备难度。当隔离件60的数量为多个时，所述多个隔离件60在沿所述第一方向排列的相邻的两个所述阵列公共源极50之间间隔设置(如图33所示)。设置多个间隔设置的隔离件60可使隔离件60与隔离件60之间仍具有部分叠层结构30的结构，这样在提高通气效果，提高半导体材料层40的稳定性的同时也不会影响NAND串34之间电信号的传输。并且，间隔设置的、非连续的隔离件60还可降低制备隔离件60时的工艺难度。
请一并参考图34-图35，图34为本申请第四实施方式提供的三维存储器的示意图。图35为图34的俯视图。本实施方式中，当所述隔离件60的数量为多个时，所述多个隔离件60沿平行于所述阵列公共源极50的延伸方向间隔设置。
当隔离件60的数量为多个时，本申请还可使所述多个隔离件60沿平行于所述阵列公共源极50的延伸方向间隔设置(如图35中的D3方向所示)。也可以理解为将多个虚拟栅缝隙38设置成一列多排的形式，从而降低三维存储器1的宽度，简化三维存储器1的结构。
请一并参考图36，图36为本申请第五实施方式提供的三维存储器的示意图。本实施方式中，所述阵列公共源极50与所述隔离层600靠近所述衬底10的表面、以及所述堆栈结构300靠近所述衬底10的表面齐平。
本申请还可使所述阵列公共源极50与所述隔离件60且靠近所述衬底10的表面、以及所述堆栈结构300靠近所述衬底10的表面齐平。这样有利于提高蚀刻牺牲层20时的蚀刻效果，使牺牲层20均可被蚀刻掉，为半导体材料层40的形成提供有利条件。
请一并参考图37，图37为本申请第六实施方式提供的三维存储器的示意图。本实施方式中，在所述第一方向上相邻的两个所述阵列公共源极50包括第一阵列公共源极3710与第二阵列公共源极3720，所述第一阵列公共源极3710与所述隔离件60之间的所述NAND串34的数量和所述第二阵列公共源极3720与所述隔离件60之间的所述NAND串34的数量相等。
本申请在制备隔离件60的时候，还可使所述隔离件60与第一阵列公共源极3710之间的所述NAND串34的数量与所述隔离件60与第二阵列公共源极3720之间的所述NAND串34的数量相等。在相关技术中，多个NAND串34通常呈阵列排布，即呈多排多列分布。而本申请上述方案也可以理解为隔离件60与第一子阵列公共源极50之间的排数与列数和隔离件60与第二子阵列公共源极50之间的排数与列数相同。为了实现上述方案。当NAND串34的排列方式为奇数排时，则可使隔离件60占据中间一排NAND串34的位置。当NAND串34的排列方式为偶数排时，则可使隔离件60设于中间两排的NAND串34之间并使中间两排NAND串34之间的距离增加(如图17所示)，从而更好地设置隔离件60。
可选地，所述第一阵列公共源极3710与所述隔离件60之间的垂直距离和所述第二阵列公共源极3720与所述隔离件60之间的垂直距离相等。也可以理解为本申请将隔离件60设于多个NAND串34的中间，从而进一步提高蚀刻效果与半导体材料层40的稳定性。
请再次参考图37，本实施方式中，在所述第一方向上，所述阵列公共源极50的宽度大于所述隔离件60的宽度。
由于隔离件60的作用就是了后续可以通过虚拟栅缝隙38向中部区域进行通气，防止两侧的半导体材料层40阻挡气体流通从而出现的孔洞问题。因此隔离件60的宽度不需太大，只需能进气即可。可选地，隔离件60的宽度小于阵列公共源极50的宽度即可，减小三维存储器1的宽度，简化三维存储器1的结构。
本申请还提供了一种电子设备，包括处理器和如本申请上述实施方式提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请还提供了一种电子设备，包括本申请提供的三维存储器。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器中写入数据，也可以从存储装置，即本申请提供的三维存储器中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过利用本申请上述实施方式提供的三维存储器，可提高三维存储器的质量与稳定性；提高电子设备的质量与稳定性。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (20)
1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底，在所述衬底的一侧依次形成牺牲层与叠层结构；
形成贯穿所述叠层结构与所述牺牲层的多个NAND串；
形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙，定义所述多个栅缝隙的排列方向为第一方向，所述虚拟栅缝隙设于沿所述第一方向排列的相邻的两个所述栅缝隙之间；
去除所述牺牲层以形成空隙；
在所述空隙内形成半导体材料层；以及
在所述栅缝隙内形成阵列公共源极，在所述虚拟栅缝隙内形成隔离件。
2.如权利要求1所述的制备方法，其特征在于，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为一个，所述虚拟栅缝隙沿平行于所述栅缝隙的延伸方向延伸设置；
或者，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为多个，所述多个虚拟栅缝隙在沿所述第一方向排列的相邻的两个所述栅缝隙之间间隔设置。
3.如权利要求2所述的制备方法，其特征在于，若相邻的两个所述栅缝隙之间的所述虚拟栅缝隙的数量为多个时，所述多个虚拟栅缝隙沿平行于所述栅缝隙的延伸方向间隔设置。
4.如权利要求1所述的制备方法，其特征在于，“形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙”包括：
蚀刻所述叠层结构以形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙，并使所述栅缝隙与所述虚拟栅缝隙靠近所述衬底的开口、以及所述叠层结构靠近所述衬底的表面齐平。
5.如权利要求1所述的制备方法，其特征在于，“形成贯穿所述叠层结构的虚拟栅缝隙与多个栅缝隙”包括：
形成贯穿所述叠层结构的多个栅缝隙；其中，在沿所述第一方向排列的相邻的两个所述栅缝隙包括第一栅缝隙与第二栅缝隙；
在所述第一栅缝隙与所述第二栅缝隙之间形成贯穿所述叠层结构的虚拟栅缝隙，并使所述虚拟栅缝隙与第一栅缝隙之间的所述NAND串的数量与所述虚拟栅缝隙与第二栅缝隙之间的所述NAND串的数量相等。
6.如权利要求5所述的制备方法，其特征在于，所述虚拟栅缝隙与第一栅缝隙之间的垂直距离和所述虚拟栅缝隙与第二栅缝隙之间的垂直距离相等。
7.如权利要求1所述的制备方法，其特征在于，在“去除所述牺牲层以形成空隙”之前，还包括：
在所述栅缝隙与所述虚拟栅缝隙的侧壁上形成保护层；
去除靠近所述牺牲层的至少部分所述保护层，以使所述牺牲层露出。
8.如权利要求1所述的制备方法，其特征在于，所述NAND串包括沟道层和设于所述沟道层周缘的存储器层，在“去除所述牺牲层以形成空隙”之后，还包括：
去除位于所述衬底与所述叠层结构之间的所述存储器层，以使所述沟道层露出。
9.如权利要求7所述的制备方法，其特征在于，定义所述衬底靠近所述牺牲层的表面为第一表面，在平行于所述第一表面的方向上，所述栅缝隙的宽度大于所述虚拟栅缝隙的宽度。
10.如权利要求9所述的制备方法，其特征在于，“在所述栅缝隙内形成阵列公共源极，在所述虚拟栅缝隙内形成隔离件”包括：
去除所述保护层；
形成覆盖所述栅缝隙侧壁的隔离层，且形成填充所述虚拟栅缝隙的隔离件；以及
在所述栅缝隙内形成阵列公共源极。
11.如权利要求1所述的制备方法，其特征在于，在“提供衬底，在所述衬底的一侧依次形成牺牲层与叠层结构”之后，还包括：
蚀刻所述叠层结构背离所述衬底的端部，以在所述叠层结构背离所述衬底的一侧形成顶层选择栅。
12.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
半导体材料层，所述半导体材料层设于所述衬底的一侧；
堆栈结构，所述堆栈结构设于所述半导体材料层背离所述衬底的一侧；
多个NAND串，所述多个NAND串贯穿所述堆栈结构、所述半导体材料层；以及
贯穿所述堆栈结构的隔离件与多个阵列公共源极，定义所述多个阵列公共源极的排列方向为第一方向，所述隔离件设于沿所述第一方向排列的相邻的两个所述阵列公共源极之间。
13.如权利要求12所述的三维存储器，其特征在于，若相邻的两个所述阵列公共源极之间的所述隔离件的数量为一个，所述隔离件沿平行于所述阵列公共源极的延伸方向延伸设置；
或者，若相邻的两个所述阵列公共源极之间的所述隔离件的数量为多个，所述多个隔离件在沿所述第一方向排列的相邻的两个所述阵列公共源极之间间隔设置。
14.如权利要求13所述的三维存储器，其特征在于，当所述隔离件的数量为多个时，所述多个隔离件沿平行于所述阵列公共源极的延伸方向间隔设置。
15.如权利要求12所述的三维存储器，其特征在于，所述阵列公共源极与所述隔离件靠近所述衬底的表面、以及所述堆栈结构靠近所述衬底的表面齐平。
16.如权利要求12所述的三维存储器，其特征在于，所述隔离件为绝缘柱。
17.如权利要求12所述的三维存储器，其特征在于，在所述第一方向上相邻的两个所述阵列公共源极包括第一阵列公共源极与第二阵列公共源极，所述第一阵列公共源极与所述隔离件之间的所述NAND串的数量和所述第二阵列公共源极与所述隔离件之间的所述NAND串的数量相等。
18.如权利要求17所述的三维存储器，其特征在于，所述第一阵列公共源极与所述隔离件之间的垂直距离和所述第二阵列公共源极与所述隔离件之间的垂直距离相等。
19.如权利要求18所述的三维存储器，其特征在于，在所述第一方向上，所述阵列公共源极的宽度大于所述隔离件的宽度。
20.一种电子设备，其特征在于，包括处理器和如权利要求12-19任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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