JP5670681B2 - ３次元半導体メモリ装置及びその製造方法 - Google Patents

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Description

本発明は、３次元半導体メモリ装置及びその製造方法に関する。
消費者が要求する優れた性能及び低価格を実現するために、半導体装置の集積度の増加が要求されている。半導体メモリ装置の場合、その集積度は製品の価格を決める重要な要因になっているので、さらに高い集積度が特に要求されている。従来の２次元または平面的半導体メモリ装置の場合、その集積度は単位メモリセルが占有する面積によって主に決められるので、微細パターン形成技術水準に大きく影響を受ける。しかし、パターンの微細化のためには非常に高価な設備が必要になるので、２次元半導体メモリ装置の集積度は増加しているが、相変らず制限的である。
このような制約を克服するため、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。しかし、３次元半導体メモリ装置の大量生産のためには、ビット当たりの製造費用を２次元半導体メモリ装置のそれより減らすことができ、且つ高い信頼性の製品特性を実現することができる工程技術が要求されている。
特開２００８−１８６８６８号公報
本発明の課題は、セルの電気的特性の均一性を向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
本発明の課題は、セルの電気的特性の均一性及び製造工程での単純性をどちらも向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
本発明の課題は、セルの電気的特性の均一性が向上した３次元半導体メモリ装置を提供することにある。
本発明の技術的思想に基づいた実施形態によれば、３次元半導体装置の製造方法を提供する。前記３次元半導体装置は積層された導電パターン、前記導電パターンを貫通する活性パターン及び前記導電パターンと前記活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、前記活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。この時、１つのメモリ構造体を構成する前記情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する前記下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。
一実施形態によれば、前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部貫通ホールを満たす前記下部半導体パターンを形成する段階と、前記下部半導体パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部半導体パターンを露出させる前記上部貫通ホールを形成する段階と、前記上部貫通ホールを満たす前記上部半導体パターンを形成する段階とを含むことができる。
他の実施形態によれば、前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する下部犠牲パターンを形成する段階と、前記下部犠牲パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部犠牲パターンを露出させる前記上部貫通ホールを形成する段階と、前記露出した下部犠牲パターンを除去することによって、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部及び上部半導体パターンを前記下部及び上部貫通ホール内に各々形成する段階とを含むことができる。この時、前記下部及び上部半導体パターンは同一の工程を利用して実質的に同時に形成され得る。
一実施形態によれば、前記導電パターン及び前記情報貯蔵膜を形成する段階は、交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、前記上部及び下部犠牲膜を実質的に同時に除去し、前記下部絶縁膜の間及び前記上部絶縁膜の間に各々下部リセス領域及び上部リセス領域を形成する段階と、前記上部及び下部リセス領域の各々を満たす情報貯蔵膜及び導電パターンを形成する段階とを含むことができる。これに加えて、前記下部及び上部リセス領域を形成する前に、前記活性パターンから離隔されて前記下部及び上部薄膜構造体の全部を貫通するトレンチを形成する段階をさらに含み、前記トレンチは一回のパターニング段階を利用して形成され得る。
本発明の技術的思想に基づいた実施形態によれば、３次元半導体装置の製造方法が提供される。この方法は交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成し、前記下部薄膜構造体を貫通する下部パターンを形成し、前記下部パターン上に交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成し、前記上部及び下部犠牲膜を実質的に同時に除去し、下部リセス領域及び上部リセス領域を各々前記下部絶縁膜の間及び前記上部絶縁膜の間に形成した後、前記上部及び下部リセス領域を満たす情報貯蔵膜及び導電パターンを形成する段階を含むことができる。
本発明の技術的思想に基づいた実施形態によれば、積層された複数の導電パターンを含み、基板上に配置される電極構造体、順に積層された下部パターン及び上部パターンを含み、前記電極構造体を貫通する半導体パターン、及び前記電極構造体を貫通する絶縁性電極分離パターンを含む３次元半導体装置が提供される。前記上部パターンは前記下部パターンの上部領域より狭い下部領域を有し、前記電極分離パターンは前記電極構造体より厚い厚さを有する一体であり得る。
一実施形態によれば、前記電極分離パターンは、その内部に前記電極分離パターンを垂直に分離させる水平的境界面（ｈｏｒｉｚｏｎｔａｌ ｂｏｕｎｄａｒｙ ｉｎｔｅｒｆａｃｅ）を有しない。また、前記下部パターン及び前記上部パターンは連続して連結されることによって、前記電極構造体を貫通する前記半導体パターンは、その内部に水平的境界面を有しないこともある。
前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも２つの極値（ｅｘｔｒｅｍａｌ ｖａｌｕｅｓ）を有することができる。
一実施形態によれば、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は単調増加（ｍｏｎｏｔｏｎｅ ｉｎｃｒｅａｓｉｎｇ）してよい。他の一実施形態によれば、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は、前記半導体パターンの幅が極値を有するのと同一の高さで極値を有することができる。
本発明の技術的思想に基づいた実施形態によれば、積層された導電パターンを貫通する半導体パターン及び前記導電パターンと前記半導体パターンとの間に介在される情報貯蔵膜が提供される。前記半導体パターンの各々は下部及び上部半導体パターンを含むことができ、前記下部及び上部半導体パターンは互いに異なる工程段階を利用して形成される下部及び上部貫通ホールを満たすように形成され得る。これに比べて、前記情報貯蔵膜は一回の工程段階を利用して形成され得るので、前記下部及び上部半導体パターンの周辺に形成される２つの情報貯蔵膜は実質的に同時に形成され得る。これによって、メモリセルの間の電気的特性の不均一を抑制することができる。
一方、前記下部及び上部貫通ホールは互いに異なる工程段階を利用して形成されるが、これらを満たす前記下部及び上部半導体パターンは同一の工程を利用して一回で形成され得る。例えば、本発明の技術的思想に基づいた一実施形態によれば、前記下部及び上部貫通ホールは犠牲膜を利用して順に形成され得るが、前記下部及び上部半導体パターンは犠牲膜が除去されることによって形成される貫通ホールを一回で満たすように形成され得る。このような実施形態によれば、前記下部及び上部半導体パターンも、不連続的な境界面なしに、同一の物質で形成され得るので、メモリセルの間の電気的特性の不均一をさらに抑制することができる。
本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第１実施形態の変形例を示す断面図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。 本発明の技術的思想に基づいた第２実施形態の変形例を示す断面図である。 本発明の第１及び第２実施形態から変形可能な実施形態を例示的に説明するための断面図である。 本発明の第１及び第２実施形態から変形可能な実施形態を例示的に説明するための断面図である。 本発明の第１及び第２実施形態から変形可能な実施形態を例示的に説明するための断面図である。 本発明の第１及び第２実施形態から変形可能な実施形態を例示的に説明するための断面図である。 本発明の第１及び第２実施形態から変形可能な実施形態を例示的に説明するための断面図である。 本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。 本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。 本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。 本発明の技術的思想に基づいた一実施形態によって形成される半導体パターンを例示的に示す斜視図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３実施形態の変形例に係る半導体装置を説明するための斜視図である。 第３実施形態の変形例に係る半導体装置を説明するための斜視図である。 第３実施形態の変形例に係る半導体装置を説明するための斜視図である。 本発明の技術的思想に基づいたメモリ装置を具備するメモリカードの一例を簡略に示すブロック図である。 本発明の技術的思想に基づいたメモリシステムを装着する情報処理システムを簡略に示すブロック図である。
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもある。ここで紹介される実施形態は開示された内容が徹底且つ完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
本明細書において、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されるか、またはそれらの間に第３の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されている。また、本明細書の多様な実施形態において、第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはいけない。これら用語はただある所定領域または膜を他の領域または膜と区別するために使われただけである。したがって、一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもある。ここに説明して例示する各実施形態はその相補的な実施形態も含む。
[第１実施形態]
図１〜図６は、本発明の技術的思想に基づいた第１実施形態に係る３次元半導体装置の製造方法を示す斜視図である。
図１を参照すれば、基板１０上に下部薄膜構造体１００を形成する。前記下部薄膜構造体１００は複数の下部絶縁膜１２１〜１２７（１２０）及び複数の下部犠牲膜１３１〜１３６（１３０）を含むことができる。前記下部絶縁膜１２０及び前記下部犠牲膜１３０は、示したように、交互に、且つ繰り返して積層される。
一実施形態によれば、前記基板１０は半導体特性を有する物質（例えば、シリコンウェーハ）であり得る。他の実施形態によれば、前記基板１０は絶縁性物質（例えば、ガラス）であるか、または絶縁性物質によって覆われた半導体または導電体であり得る。
前記下部絶縁膜１２０及び前記下部犠牲膜１３０はエッチング選択性を有するように互いに異なる物質で形成され得る。例えば、前記下部絶縁膜１２０はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも１つであり得る。前記下部犠牲膜１３０はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜のうちから選択される前記下部絶縁膜１２０と異なる物質であり得る。
一実施形態によれば、前記下部薄膜構造体１００を形成する前に、前記基板１０内にまたは前記基板１０上に下部導電パターン５０を形成する段階をさらに含むことができる。前記基板１０が半導体特性を有する物質の場合、前記下部導電パターン５０は前記基板１０内に形成される不純物領域であり得る。前記基板１０が絶縁性物質の場合、前記下部導電パターン５０は前記基板１０上に配置される導電膜または導電パターンであり得る。
図２を参照すれば、前記下部薄膜構造体１００を貫通する下部貫通ホール１４０を形成した後、前記下部貫通ホール１４０を満たす下部半導体パターン１５０を形成する。前記下部貫通ホール１４０は２次元的に配列され、前記基板１０または前記下部導電パターン５０の上部面を露出させるように形成され得る。その結果、前記下部半導体パターン１５０は前記基板１０または前記下部導電パターン５０の上部面に直接接触しながら２次元的に配列され得る。
前記下部貫通ホール１４０を形成する段階は、前記下部薄膜構造体１００上に前記下部貫通ホール１４０の位置を定義するマスクパターンを形成する段階と、前記マスクパターンをエッチングマスクとして用いて前記下部薄膜構造体１００をエッチングする段階とを含むことができる。前記下部薄膜構造体１００をエッチングする段階は異方性エッチングの方法で実施することができる。しかし、前記下部薄膜構造体１００が多層の薄膜を含むので、前記下部貫通ホール１４０は示したように、下方に先細になるテーパー形状を有することができる。すなわち、前記下部貫通ホール１４０の各々はその上部よりもその下部でさらに狭い幅を有するように形成され得る。
前記下部半導体パターン１５０は半導体物質（例えば、シリコン）のうちの１つで形成され得る。この結晶構造は多結晶、単結晶及び非晶質構造のうちの一であり得る。前記下部半導体パターン１５０を形成する段階は、前記下部貫通ホール１４０を満たす下部半導体膜を形成する半導体膜形成段階と、前記下部半導体膜をエッチングして前記下部薄膜構造体１００の上部面を露出させるノード分離段階とを含むことができる。前記半導体膜形成段階はエピタキシャル技術または化学気相蒸着技術を用いて実施することができる。前記ノード分離段階は化学機械的研磨技術及びエッチバック技術を用いて実施することができる。
上述のように、前記下部貫通ホール１４０が下方に先細になるテーパー形状を有する場合、これを鋳型として形成される前記下部半導体パターン１５０も下方に先細になるテーパー形状を有することができる。すなわち、前記下部半導体パターン１５０の各々は示したようにその上部よりもその下部でさらに狭い幅を有するように形成され得る（ｗ１<ｗ２）。一方、前記下部貫通ホール１４０及び前記下部半導体パターン１５０の水平断面は、示した四角形と異なり、円形または楕円形でも良い。
図３を参照すれば、前記下部半導体パターン１５０が形成された結果物上に、上部薄膜構造体２００及び上部半導体パターン２５０を形成する。
前記上部薄膜構造体２００は複数の上部絶縁膜２２１〜２２７（２２０）及び複数の上部犠牲膜２３１〜２３６（２３０）を含むことができ、前記下部薄膜構造体１００と同一の方式で形成され得る。すなわち、前記上部絶縁膜２２０及び前記上部犠牲膜２３０は物質、厚さ、形成方法のうちの少なくとも１つにおいて前記下部絶縁膜１２０及び前記下部犠牲膜１３０と同一に形成され得る。しかし、変形された実施形態によれば、物質、厚さ、形成方法のうちの少なくとも１つにおいて、これらは互いに異なることもある。また、前記上部薄膜構造体２００と前記下部薄膜構造体１００はこれらを構成する薄膜の数において互いに異なることができる。
一実施形態によれば、前記上部半導体パターン２５０は前記下部半導体パターン１５０と同一のフォトマスクをエッチングマスクとして利用するパターニング工程を通じて形成され得る。この場合、示したように、前記下部貫通ホール１４０の各々の上部には前記上部半導体パターン２５０の位置を定義する上部貫通ホール２４０が形成され得る。前記上部半導体パターン２５０の各々は前記下部半導体パターン１５０上に整列されて積層され得る。
これに加えて、前記上部半導体パターン２５０は前記下部半導体パターン１５０と同一の形成方法を利用して形成され得る。具体的には、前記上部半導体パターン２５０は図２を参照して説明した前記半導体膜形成段階及び前記ノード分離段階を利用して形成され得る。これによって、前記上部半導体パターン２５０は、形、物質及び結晶構造のうちの少なくとも１つにおいて、前記下部半導体パターン１５０と同一であり得る。例えば、示したように、前記上部半導体パターン２５０も下方に先細になるテーパー形状（ｗ３<ｗ４）を有するように形成され得る。上述の実施形態によれば、前記上部半導体パターン２５０の底面は前記下部半導体パターン１５０の上部面より狭い面積を有することができる。
本発明の変形された実施形態によれば、前記上部薄膜構造体２００及び前記上部半導体パターン２５０を形成する前に、少なくとも１つの中間薄膜構造体及び中間半導体パターンを形成する段階をさらに含むことができる。前記中間薄膜構造体及び前記中間半導体パターンは各々前記下部及び上部薄膜構造体１００、２００のうちの１つ及び前記下部及び上部半導体パターン１５０、２５０のうちの少なくとも１つを形成するための方法を同一にまたは変形して形成することができる。
図４を参照すれば、前記上部半導体パターン２５０の間に、前記上部及び下部薄膜構造体１００、２００を貫通するトレンチ３００を形成する。前記トレンチ３００は前記上部及び下部半導体パターン１５０、２５０から離隔されて形成され、前記上部及び下部犠牲膜２３０、１３０及び前記上部及び下部絶縁膜２２０、１２０の側壁を露出させる。
前記トレンチ３００は、一回のパターニング工程を通じて少なくとも２回の別個の工程段階を利用して形成される複数の薄膜構造体（例えば、前記上部及び下部薄膜構造体）を貫通するように形成され得る。例えば、上述のように、前記最上部の薄膜構造体を形成する前に、その下部の薄膜構造体を貫通する貫通ホール及び半導体パターンを形成する段階をさらに含むことができる。
水平の形において、前記トレンチ３００はライン形態に形成され得る。具体的には、前記トレンチ３００は複数の上部半導体パターンの幅の和より長い長さ及びこれより短い幅を有するように形成され得る。前記トレンチ３００の長さは４ｗ４〜１０００００ｗ４のうちの一つの値であり、その幅は０．５ｗ４〜３ｗ４のうちの一つの値であり得る。
垂直断面において、（前記上部薄膜構造体２００の上部面に隣接した）前記トレンチ３００の上部入口の幅ｗ６は（前記下部薄膜構造体１００の下部面に隣接した）前記トレンチ３００の下部入口の幅ｗ５より広いことがある（すなわち、ｗ５<ｗ６）。すなわち、上述の実施形態によれば、前記トレンチ３００は下方に先細になるテーパー形状を有するように形成され得る。
本発明の変形された実施形態によれば、前記トレンチ３００は前記上部薄膜構造体２００を構成する薄膜の全部及び前記下部薄膜構造体１００を構成する薄膜のうちの一部を貫通するように形成され得る。例えば、前記トレンチ３００は前記下部薄膜構造体１００を構成する最下部薄膜を貫通せずに、その上部面を露出させるように形成され得る。
図５を参照すれば、前記トレンチ３００によってその側壁が露出した前記上部及び下部犠牲膜２３０、１３０を選択的に除去し、前記上部及び下部絶縁膜２２０、１２０の間に上部及び下部リセス領域３５２、３５１を形成する。
一実施形態によれば、前記上部及び下部リセス領域３５２、３５１は前記トレンチ３００から前記上部及び下部絶縁膜２２０、１２０の間に水平に延長されたギャップ領域であり得、前記上部及び下部半導体パターン２５０、１５０の側壁を露出させるように形成され得る。
前記上部及び下部リセス領域３５２、３５１を形成する段階は、前記上部及び下部絶縁膜２２０、１２０に対してエッチング選択性を有するエッチングレシピを用いて前記上部及び下部犠牲膜２３０、１３０を等方的にエッチングする段階を含むことができる。例えば、前記上部及び下部犠牲膜２３０、１３０がシリコン窒化膜でり、前記上部及び下部絶縁膜２２０、１２０がシリコン酸化膜の場合、前記エッチング段階はリン酸を含むエッチング液を用いて実行することができる。このような実施形態によれば、前記上部及び下部リセス領域３５２、３５１は実質的に同時に形成され得る。
図６を参照すれば、前記上部及び下部リセス領域３５２、３５１内の各々に情報貯蔵膜４００及び導電パターン４５０を形成する。この段階は前記トレンチ３００及び前記上部及び下部リセス領域３５２、３５１を順に覆う前記情報貯蔵膜４００及び導電膜を形成する段階と、前記トレンチ３００内で前記導電膜を除去し、前記上部及び下部リセス領域３５２、３５１内に前記導電パターン４５０を残す段階とを含むことができる。次に、前記トレンチ３００を満たす電極分離パターン４６０を形成する。
前記情報貯蔵膜４００は優れたステップカバレッジを提供することができる蒸着技術（例えば、化学気相蒸着または原子層蒸着技術）を用いて形成され、前記上部及び下部リセス領域３５２、３５１の厚さの半分より薄い厚さに形成され得る。これによって、前記情報貯蔵膜４００は前記上部及び下部リセス領域３５２、３５１が形成された結果物を実質的にコンフォーマルに覆うように形成され得る。フラッシュメモリのための本発明の一実施形態によれば、前記情報貯蔵膜４００は電荷貯蔵膜を含むことができる。例えば、前記情報貯蔵膜４００はトラップ絶縁膜、浮遊ゲート電極または導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏｄｏｔｓ）を含む絶縁膜のうちの１つを含むことができる。一実施形態によれば、前記情報貯蔵膜４００はトンネル絶縁膜及びブロッキング絶縁膜をさらに含むことができる。
前記導電膜は、前記情報貯蔵膜４００によって覆われた前記上部及び下部リセス領域３５２、３５１及び前記トレンチ３００を満たすように形成され得る。前記導電膜はドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドのうちの少なくとも１つを含むことができる。一方、本発明の技術的思想はフラッシュメモリ装置に限定的に適用されるのではないので、前記情報貯蔵膜４００及び前記導電膜は物質及び構造などで多様に変形可能である。
前記トレンチ３００内で前記導電膜を除去する段階は、前記上部薄膜構造体２００を構成する最上部の上部絶縁膜２２０、またはその上部に追加で形成されるマスクパターン（図示せず）をエッチングマスクとして用いて、前記導電膜を異方性エッチングする段階を含むことができる。前記トレンチ３００内で前記導電膜が除去される場合、前記導電膜は垂直に分離し、その結果として、前記導電パターン４５０が形成される。すなわち、前記導電パターン４５０は前記上部または下部リセス領域３５２、３５１内に局所的に形成され得る。
前記電極分離パターン４６０を形成する段階は、絶縁性物質のうちの少なくとも１つで前記導電膜が除去された前記トレンチ３００を満たす段階を含むことができる。一実施形態によれば、前記電極分離パターン４６０はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のうちの少なくとも一つであり得る。
一方、一実施形態によれば、前記導電膜を除去する間、前記導電パターン４５０は水平にリセスされ、図７に示したように、該当のリセス領域３５２、３５１の幅より小さい幅を有することができる。この場合、前記電極分離パターン４６０は前記トレンチ３００から水平に延長され、前記上部及び下部リセス領域３５２、３５１内に配置される水平突出部を有することができる。
上述の実施形態によれば、前記情報貯蔵膜４００及び前記導電膜は前記上部及び下部リセス領域３５２、３５１が形成された結果物上に形成されるので、前記上部リセス領域３５２内に形成される前記情報貯蔵膜４００及び前記導電パターン４５０は前記下部リセス領域３５１内に形成されるものと実質的に同時に形成される。これによって、前記上部薄膜構造体２００及び前記下部薄膜構造体１００内に形成される電子素子の間の電気的特性の不均一を抑制することができる。
[第２実施形態]
図８〜図１４は、本発明の技術的思想に基づいた第２実施形態に係る３次元半導体装置の製造方法を示す斜視図である。説明の便宜のために、図１〜図７を参照して説明した本発明の第１実施形態と重複する内容は省略可能である。
図８を参照すれば、基板１０上に下部薄膜構造体１００を形成した後、前記下部薄膜構造体１００を貫通する下部犠牲パターン１６０を形成する。前記下部薄膜構造体１００は図１を参照して説明した実施形態と同一の方法で形成され得る。すなわち、前記下部薄膜構造体１００は、交互に、且つ繰り返して積層された複数の下部絶縁膜１２１〜１２７（１２０）及び複数の下部犠牲膜１３１〜１３６（１３０）を含むことができる。これに加えて、前記第１実施形態のように、前記下部薄膜構造体１００と前記基板１０との間には下部導電パターン５０がさらに形成され得る。
前記下部犠牲パターン１６０を形成する段階は、前記下部薄膜構造体１００を貫通する下部貫通領域１４５を形成する段階と、前記下部貫通領域１４５を満たす前記下部犠牲パターン１６０を形成する段階と、を含むことができる。
前記下部貫通領域１４５は前記基板１０上に２次元的に配列される下部貫通ホール１４０及び前記下部貫通ホール１４０の間に配置されるライン形の下部トレンチ１４４を含むことができる。図２を参照して説明した実施形態の下部貫通ホール１４０を形成するために用いられたパターニング方法は、この実施形態の前記下部貫通領域１４５を形成するための方法と同一または変形して用いることができる。これによって、前記下部貫通ホール１４０及び前記下部トレンチ１４４は示したように、下方に先細になるテーパー形状を有するように形成され得る。一実施形態によれば、前記下部貫通ホール１４０及び前記下部トレンチ１４４は各々上述の第１実施形態の前記下部半導体パターン１５０及び前記トレンチ３００が形成される位置に形成され得る。
前記下部犠牲パターン１６０を形成する段階は、前記下部貫通領域１４５を満たす下部犠牲膜を形成する段階と、前記下部薄膜構造体１００の上部面が露出するまで前記下部犠牲膜をエッチングする段階とを含むことができる。このように前記下部犠牲パターン１６０は前記下部貫通領域１４５を鋳型（ｍｏｌｄ）として形成されるので、前記下部犠牲パターン１６０は前記基板１０上に２次元的に配列されるプラグ型の下部パターン１６２及び前記プラグ型の下部パターン１６２の間に配置されるライン型の下部パターン１６４を含むことができる。
一方、前記下部犠牲パターン１６０は前記下部薄膜構造体１００を構成する薄膜に対してエッチング選択性を有するように、これらと異なる物質で形成され得る。例えば、前記下部犠牲パターン１６０は、シリコン酸化膜、シリコン窒化膜、シリコン膜、シリコンカーバイド、金属窒化膜及び金属膜のうちで、前記下部薄膜構造体１００に使われない物質で形成され得る。他の実施形態によれば、前記下部犠牲パターン１６０は複数の薄膜を含むことができる。例えば、前記下部犠牲膜は前記下部貫通領域１４５の内壁を実質的にコンフォーマルに覆う第１膜及び前記第１膜が形成された前記下部貫通領域１４５を満たす第２膜を含むことができる。
本発明の他の実施形態によれば、前記下部貫通ホール１４０及び前記下部トレンチ１４４は互いに異なるパターニング工程を利用して順に形成され得る。同様に、前記プラグ型の下部パターン１６２及び前記ライン型の下部パターン１６４は互いに異なる工程を利用して互いに異なる物質で形成され得る。
図９を参照すれば、前記下部犠牲パターン１６０が形成された結果物上に上部薄膜構造体２００を形成した後、前記上部薄膜構造体２００を貫通して前記プラグ型の下部パターン１６２の上部面を露出させる上部貫通ホール２４０を形成する。次に、前記露出したプラグ型の下部パターン１６２を選択的に除去し、前記下部導電パターン５０または前記基板１０の上部面を露出させる前記下部貫通ホール１４０を再びオープンさせる。
前記上部薄膜構造体２００は図３を参照して説明した実施形態と同一の方法で形成され得る。すなわち、前記上部薄膜構造体２００は、交互に、且つ繰り返して積層された複数の上部絶縁膜２２１〜２２７（２２０）及び複数の上部犠牲膜２３１〜２３６（２３０）を含むことができる。
前記上部貫通ホール２４０は図３を参照して説明した実施形態と同一の方法を用いて形成され得る。また、前記上部貫通ホール２４０は図３を参照して説明した実施形態と同一の位置に形成され得る。これによって、前記上部貫通ホール２４０は前記プラグ型の下部パターン１６２の上部で前記プラグ型の下部パターン１６２の上部面を露出させるように形成され、前記ライン型の下部パターン１６４は前記上部薄膜構造体２００によって覆われる。また、前記上部貫通ホール２４０は示したように、下方に先細になるテーパー形状を有するように形成され得る。
前記プラグ型の下部パターン１６２を選択的に除去する段階は、前記上部及び下部薄膜構造体２００、１００を構成する薄膜に対してエッチング選択性を有するエッチングレシピを用いて実施することができる。この段階は等方性エッチングの方法で実施することができる。これによって、前記下部薄膜構造体１００を貫通する前記下部貫通ホール１４０の内部が再び空きになり、前記下部導電パターン５０または前記基板１０の上部面が露出する。
図１０を参照すれば、前記露出した下部導電パターン５０または前記基板１０に接触し、前記下部及び上部貫通ホール１４０、２４０内に配置される半導体パターン１５５を形成する。前記半導体パターン１５５は化学気相蒸着工程またはエピタキシャル成長工程を利用して形成され得る。
前記半導体パターン１５５は半導体物質（例えば、シリコン）のうちの１つで形成され、その結晶構造は多結晶、単結晶及び非晶質構造のうちの一つであり得る。一実施形態によれば、前記半導体パターン１５５は、図１０に示したように、前記下部及び上部貫通ホール１４０、２４０を完全に満たすように形成され得る。
しかし、変形された実施形態によれば、図１５に示したように、前記半導体パターン１５５は前記下部及び上部貫通ホール１４０、２４０の内壁を実質的にコンフォーマルに覆うように形成され得る。この場合、前記半導体パターン１５５はカップ形の下部半導体パターン及びパイプ形の上部半導体パターンを含むことができる。具体的に、図２４に示したように、前記下部半導体パターンはパイプ形の下部側壁部ＬＰ及びその下部入口を塞ぐ板型の底部（ｐｌａｔｅ−ｓｈａｐｅｄ ｂｏｔｔｏｍ ｐｏｒｔｉｏｎ）ＬＢを含み、前記上部半導体パターンはパイプ形の上部側壁部ＵＰ及びその下部入口から前記下部側壁部ＬＰの上部入口に連続して延長されるリング型の底部（ｒｉｎｇ−ｓｈａｐｅｄ ｂｏｔｔｏｍ ｐｏｒｔｉｏｎ）ＵＢを含むことができる。
また、前記半導体パターン１５５が形成された前記下部及び上部貫通ホール１４０、２４０は埋め込み絶縁膜１９０で満たされる。この変形された実施形態によれば、前記半導体パターン１５５は化学気相蒸着技術を用いて形成される多結晶シリコン膜であり得る。その厚さは１ｎｍ〜１００ｎｍであり得る。これに加えて、前記半導体パターン１５５を形成した後、水素または重水素を含む物質のうちの少なくとも１つを利用し、前記半導体パターン１５５を処理する段階をさらに実施することができる。この場合、前記半導体パターン１５５内に形成された結晶欠陥は前記水素または重水素の原子によって治癒され得る。
前記半導体パターン１５５の各々は前記上部貫通ホール２４０内に配置される上部半導体パターン及び前記下部貫通ホール１４０内に配置される下部半導体パターンに区分される。すなわち、前記上部半導体パターン及び前記下部半導体パターンは各々前記上部及び下部貫通ホール２４０、１４０を鋳型として形成される。この時、前記上部及び下部貫通ホール２４０、１４０の各々は下方に先細になるテーパー形状を有するように形成されるので、前記上部及び下部半導体パターンも下方に先細になるテーパー形状を有するように形成される。それにもかかわらず、上述の第２実施形態によれば、前記上部及び下部半導体パターンは同一の工程段階を利用して実質的に同時に形成される。これによって、前記上部及び下部半導体パターンは連続して連結された一体（ｓｉｎｇｌｅ ｂｏｄｙ）を構成することができる。
図１１に示したように、前記上部薄膜構造体２００を貫通して前記ライン型の下部パターン１６４の上部面を露出させる上部トレンチ２４４を形成した後、図１２に示したように、前記露出したライン型の下部パターン１６４を選択的に除去して前記下部トレンチ１４４を再びオープンさせる。
前記上部トレンチ２４４を形成する段階は、所定のマスクパターン（図示せず）を利用して前記上部薄膜構造体２００をパターニングする段階を含むことができる。前記マスクパターンは、前記ライン型の下部パターン１６４の上部に形成される開口部を有し、前記半導体パターン１５５の上部に配置され得る。前記上部薄膜構造体２００をパターニングする段階は図３または図９を参照して説明したエッチング方法を利用して実施することができる。例えば、異方性エッチング方法が前記上部トレンチ２４４を形成するために使用され得る。しかし、前記上部薄膜構造体２００が多層の薄膜を含むので、前記上部トレンチ２４４は下方に先細になるテーパー形状を有するように形成され得る。すなわち、前記上部トレンチ２４４の各々はその上部よりその下部でさらに狭い幅を有するように形成され得る。
前記ライン型の下部パターン１６４を選択的に除去する段階は、前記上部及び下部薄膜構造体２００、１００を構成する薄膜に対してエッチング選択性を有するエッチングレシピを用いて、前記ライン型の下部パターン１６４を等方性エッチングする段階を含むことができる。前記上部トレンチ２４４及び前記再びオープンされた下部トレンチ１４４は全部が下方に先細になるテーパー形状を有し、且つ前記上部及び下部薄膜構造体２００、１００の内側壁を露出させる。
図１３を参照すれば、前記上部及び下部トレンチ２４４、１４４によって露出する前記上部犠牲膜２３０及び前記下部犠牲膜１３０を選択的に除去し、前記上部及び下部絶縁膜２２０、１２０の間に上部及び下部リセス領域３５２、３５１を形成する。この段階は図５を参照して説明したエッチング方法を利用して実施することができる。その結果、前記上部及び下部リセス領域３５２、３５１は実質的に同時に形成され得る。
図１４を参照すれば、前記上部及び下部リセス領域３５２、３５１内の各々に情報貯蔵膜４００及び導電パターン４５０を形成した後、前記上部及び下部トレンチ２４４、１４４を満たす電極分離パターン４６０を形成する。この段階は図６を参照して説明した段階を利用して実施することができる。
前記情報貯蔵膜４００及び前記導電パターン４５０は前記上部及び下部リセス領域３５２、３５１が全部形成された結果物上に形成されるので、前記上部リセス領域３５２内に形成される前記情報貯蔵膜４００及び前記導電パターン４５０は前記下部リセス領域３５１内に形成されるものと実質的に同時に形成される。これによって、前記上部薄膜構造体２００及び前記下部薄膜構造体１００内に形成される電子素子の間の電気的特性での不均一を抑制することができる。
[第１及び第２実施形態の変形例]
図１６〜図２０は、本発明の第１及び第２実施形態から変形される実施形態を例示的に説明するための断面図である。説明の便宜のために、図１〜図１５を参照して説明した実施形態と重複される技術的特徴に対する説明は省略する。また、別途に説明されない図１６〜図２０に示した構成要素は、同一の参照番号が与えられる上述の第１及び第２実施形態の構成要素と同一の方法を通じて形成され得る。
本発明の技術的思想に基づいた変形された一実施形態によれば、下部及び上部薄膜構造体１００、２００及びこれらを貫通する半導体パターン２５０が提供される。前記下部及び上部薄膜構造体１００、２００は図１及び図２を参照して説明した製造方法を利用して形成され、前記半導体パターン２５０は図８〜図１４を参照して説明した第２実施形態での製造方法を利用して形成され得る。これに加えて、情報貯蔵膜４００、導電パターン４５０及び電極分離パターン４６０は図１〜図７を参照して説明した実施形態での製造方法を利用して形成され得る。この場合、図１６に示したように、前記半導体パターン２５０の各々は前記下部薄膜構造体１００を貫通する下部半導体パターン及び前記上部薄膜構造体２００を貫通する上部半導体パターンに区分することができる。
知られたように、２つの薄膜が互いに異なる工程を通じて形成される場合、これらの間には境界面（ｂｏｕｎｄａｒｙ ｉｎｔｅｒｆａｃｅ）が形成され、このような境界面はデキャップ（ｄｅｃａｐ）またはチップリバースエンジニアリング（ｃｈｉｐ ｒｅｖｅｒｓｅ ｅｎｇｉｎｅｅｒｉｎｇ）と呼ばれる分析過程を通じて確認することができる。例えば、前記境界面は前記デキャップ過程での走査電子顕微鏡または透過電子顕微鏡の写真を通じて視覚的に確認することができる。しかし、上述の第２実施形態によれば、図１０を参照して説明したように、前記下部及び上部半導体パターンは同一の工程を利用して形成されるので、実質的に同時に形成され得る。その結果、前記下部及び上部半導体パターンは連続的に続くようになり、これらの間には前記境界面（ｂｏｕｎｄａｒｙ ｉｎｔｅｒｆａｃｅ）が形成されない。すなわち、この実施形態に係る前記半導体パターン２５０は、その内部に境界面（ｂｏｕｎｄａｒｙ ｉｎｔｅｒｆａｃｅ）を有しない一体（ｓｉｎｇｌｅ ｂｏｄｙ）であり得る。下記で、“連続的に続く”、“境界面”及び“一体”という表現は、ここに説明された技術的意味として用いられる。
この実施形態によれば、前記情報貯蔵膜４００及び前記電極分離パターン４６０も図１〜図７を参照して説明した実施形態での製造方法を利用して形成されるので、これら各々は前記半導体パターン２５０と類似に、その内部に境界面を有しない一体として提供され得る。
本発明の技術的思想に基づいた変形された他の実施形態によれば、図１７に示したように、下部及び上部薄膜構造体１００、２００、前記下部薄膜構造体１００を貫通する下部半導体パターン１５０、前記上部薄膜構造体２００を貫通する上部半導体パターン２５０、及び電極分離パターン４６０が提供される。前記電極分離パターン４６０は図１〜図７を参照して説明した実施形態での製造方法を利用して形成され得る。これによって、前記電極分離パターン４６０はその内部に境界面を有しない一体として提供され得る。
これと異なり、前記上部及び下部半導体パターン２５０、１５０は、図１〜図７を参照して説明した第１実施形態での製造方法に基づいて、図１５を参照して説明した実施形態での製造方法を変形して適用することによって形成され得る。具体的に、前記下部半導体パターン１５０及び前記上部半導体パターン２５０は、上述の第１実施形態のように、互いに異なる工程段階を利用して形成することができるが、その各々は図１５を参照して説明したように、下部及び上部貫通ホール１４０、２４０の内壁を実質的にコンフォーマルに覆うように形成することができる。これによって、示したように、前記下部及び上部半導体パターン１５０、２５０は各々“Ｕ”字形の断面を有するように形成され得る。
これに加えて、この変形された他の実施形態によれば、前記下部及び上部半導体パターン１５０、２５０が形成された前記下部及び上部貫通ホール１４０、２４０は各々下部埋め込み絶縁膜１９１及び上部埋め込み絶縁膜１９２で満たされる。また、前記下部及び上部半導体パターン１５０、２５０の間には中間導電パターン１１１がさらに配置され得る。前記中間導電パターン１１１は前記下部及び上部半導体パターン１５０、２５０の間の連結信頼性及びオミック接触特性を改善することができる導電性物質のうちの１つで形成され得る。
本発明の技術的思想に基づいた変形されたまた他の実施形態によれば、図１８〜図２０に示したように、基板１０上に順に積層された複数のメモリ構造体１０００、１１００が提供される。前記積層されたメモリ構造体１０００、１１００の各々は図１〜図１７を参照して説明した実施形態のうちの１つであり得る。すなわち、前記積層されたメモリ構造体１０００、１１００は前記基板１０からの距離の差を除けば、互いに実質的に同一の構造であり得るが、互いに異なる構造でも良い。説明の便宜のために、下部のメモリ構造体１０００を構成する要素に対応される上部のメモリ構造体１１００を構成する要素１５９、２４９、２５９、４０９、４５９、４６９に対する別途の説明は省略する。
図１８を参照すれば、前記メモリ構造体１０００、１１００の各々は図１〜図７を参照して説明した第１実施形態の製造方法を利用して形成され得る。
図１９を参照すれば、前記メモリ構造体１０００、１１００の各々は図１６を参照して説明した実施形態の製造方法を利用して形成され得る。
図２０を参照すれば、前記メモリ構造体１０００、１１００を全部貫通する電極分離パターン４６０が配置される。前記電極分離パターン４６０は、犠牲膜をトレンチの形を定義するための鋳型として使用した後、これを選択的に除去する段階を含む、図８〜図１５を参照して説明した第２実施形態の製造方法を利用して形成され得る。これによって、前記電極分離パターン４６０はその内部に境界面を有しない一体として提供され、且つ複数のメモリ構造体１０００、１１００を貫通するように形成され得る。
一方、図１〜図１９を参照して説明した実施形態の製造方法は、図２０に示したように、半導体パターンに接続するプラグＰＬＧ及び導電パターン４５０を横切る上部配線ＵＬを形成する段階をさらに含むことができる。本発明の技術的思想がフラッシュメモリ素子を実現するために適用される場合、前記上部配線ＵＬはメモリセルアレイのビットラインとして使用され、前記導電パターン４５０、４５９はメモリセルアレイのワードラインとして使用され得る。特に、ＮＡＮＤフラッシュメモリのための実施形態の場合、最上部及び最下部の導電パターンは各々ストリング選択ライン及び接地選択ラインとして使用され得る。
図２１〜図２３は、本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。より具体的には、図２１〜図２３は、本発明の技術的思想に基づいた実施形態での基板からの距離（すなわち、高さ）による半導体パターンの幅と電極分離パターンの幅を例示的に示すグラフである。グラフにおいて、Ｃ１は基板からの距離による半導体パターンの幅を示す曲線であり、Ｃ２は基板からの距離による電極分離パターンの幅を示すグラフである。
本発明の技術的思想に基づいた実施形態によれば、図３〜図７及び図１０〜図２０に示したように、半導体パターンの幅は基板からの距離が増加するほど下部及び上部薄膜構造体１００、２００内では増加するが、下部及び上部薄膜構造体１００、２００の境界のあたりでは減少することができる。これによって、図２１〜図２３に示したように、曲線Ｃ１は下部及び上部薄膜構造体１００、２００の境界のあたりで２つの極値（ｅｘｔｒｅｍａｌ ｖａｌｕｅｓ）Ｅ１、Ｅ２を有することができる。ここで、極値は曲線勾配の符号が変わる点での関数値（すなわち、幅）を意味する。また、半導体パターンの表面粗度による曲線勾配の微細な変化を無視することができるように、前記極値は半導体パターンの厚さ水準で補間した（ｉｎｔｅｒｐｏｌａｔｅｄ）曲線から得られる結果を意味する。
本発明の技術的思想に基づいた一実施形態によれば、図６、図７及び図１６〜図２０に示したように、電極分離パターンの幅は基板からの距離が増加するほど単調増加（ｍｏｎｏｔｏｎｅ ｉｎｃｒｅａｓｉｎｇ）できる。ここで、“単調増加”は、図２１で曲線ａ、ｂ、ｃによって例示的に示したように、曲線勾配の符号が正の数の条件を維持しながら曲線の勾配が変わることができるすべての場合を含む。例えば、前記電極分離パターンは線形的に変わる幅（ｌｉｎｅａｒｌｙ ｖａｒｙｉｎｇ ｗｉｄｔｈ）を有するか、または勾配符号の不変性（ａｎｉｎｖａｒｉａｎｔ ｓｉｇｎ ｏｆ ｇｒａｄｉｅｎｔ）を有する曲線によって表現される幅を有することもある。
本発明の技術的思想に基づいた他の一実施形態によれば、前記導電パターン４５０を水平にリセスした場合、図７に示したように、前記電極分離パターン４６０は前記トレンチ３００から水平に延長され、前記上部及び下部リセス領域３５２、３５１内に配置される水平突出部を有することができる。このような実施形態の場合、曲線Ｃ２は図２２に示したように、のこぎり波（ｓａｗ−ｔｏｏｔｈｅｄ ｗａｖｅ）の形を有することができる。それにもかかわらず、曲線Ｃ２は単調増加するエンベロープ（ｅｎｖｅｌｏｐｅ）内で実質的に単調増加する。例えば、マーク“＋”によって表現されるように、前記導電パターン４５０の高さで測定される前記電極分離パターンの幅の補間曲線は単調増加（ｍｏｎｏｔｏｎｅ ｉｎｃｒｅａｓｉｎｇ）する。
本発明の技術的思想に基づいたさらに他の一実施形態によれば、図２３に示したように、電極分離パターンの幅を表現する曲線Ｃ２も複数の極値（ｅｘｔｒｅｍａｌ ｖａｌｕｅｓ）Ｅ３、Ｅ４を有することができる。例えば、図８〜図１４を参照して説明した第２実施形態のように、前記プラグ型の下部パターン１６２及び前記ライン型の下部パターン１６４が各々半導体パターン及び電極分離パターンを形成するための鋳型として使用される場合、このような技術的特徴を見つけることができる。このような第２実施形態の場合、曲線Ｃ２の極値Ｅ３、Ｅ４は、曲線Ｃ１と同様に、前記下部及び上部薄膜構造体１００、２００の境界のあたりで示すことができる。すなわち、電極分離パターンの幅が極値を有するようになる高さ（すなわち、基板からの距離）は、図２３に示したように、半導体パターン幅が極値を有するようになる高さと実質的に同一であり得る。
[第３実施形態]
図２５〜図３１は、本発明の技術的思想に基づいた第３実施形態に係る半導体装置の製造方法を説明するための断面図である。説明の便宜のために、上述の実施形態と重複される技術的特徴に対する説明は省略する。
図２５を参照すれば、基板１０内に埋め込み犠牲パターン（ｂｕｒｉｅｄ ｓａｃｒｉｆｉｃｉａｌ ｐａｔｔｅｒｎ）１３９を形成した後、その結果物上に下部薄膜構造体１００を形成する。前記下部薄膜構造体１００は、交互に、且つ繰り返して積層された複数の下部絶縁膜１２０及び複数の下部犠牲膜１３０を含むことができ、図１を参照して説明した実施形態と同一であり得る。
前記埋め込み犠牲パターン１３９は前記下部絶縁膜１２０及び前記下部犠牲膜１３０に対してエッチング選択性を有する物質で形成され得る。前記埋め込み犠牲パターン１３９は島形を有し、２次元的に配列される（図３３のＰＳ参照）。一実施形態によれば、前記埋め込み犠牲パターン１３９は素子分離のための絶縁パターンを形成する工程を利用して形成され得る。
図２６を参照すれば、前記下部薄膜構造体１００を貫通して前記埋め込み犠牲パターン１３９の上部面を露出させる下部貫通ホール１４０を形成した後、前記露出した埋め込み犠牲パターン１３９を選択的に除去して水平貫通部１４９を形成する。前記下部貫通ホール１４０は１つの埋め込み犠牲パターン１３９上に２つずつ形成され得る。これによって、示したように、１つの水平貫通部１４９及びその上部に形成される一対の下部貫通ホール１４０は“Ｕ”字形の開口部を形成することができる。
図２７を参照すれば、前記“Ｕ”字形の開口部の内壁を覆う半導体パターン１５０を形成する。前記半導体パターン１５０は示したように前記“Ｕ”字形の開口部を完全に満たさないように形成され得る。前記半導体パターン１５０が形成された前記“Ｕ”字形の開口部の少なくとも一部分は埋め込み絶縁膜１９０で満たされる。前記半導体パターン１５０及び前記埋め込み絶縁膜１９０は図１５を参照して説明した実施形態での製造方法を利用して形成され得る。
変形された実施形態によれば、前記半導体パターン１５０を形成する前に、前記水平貫通部１４９によって露出する基板１０の内壁に絶縁膜１１がさらに形成され得る。例えば、前記絶縁膜１１は熱酸化工程または化学気相蒸着工程を用いて形成され得る。
図２８を参照すれば、前記下部薄膜構造体１００をパターニングして前記水平貫通部１４９を横切るトレンチ３００を形成する。前記トレンチ３００は１つの水平貫通部１４９に連結される一対の下部貫通ホール１４０の間に形成され得る。前記トレンチ３００は図４を参照して説明した実施形態でのパターニング方法を利用して形成され、前記下部絶縁膜１２０及び前記下部犠牲膜１３０の内側壁を露出させるように形成され得る。
図２９を参照すれば、前記トレンチ３００によって、その側壁が露出した前記下部犠牲膜１３０を選択的に除去し、前記下部絶縁膜１２０の間に下部リセス領域３５１を形成する。一実施形態によれば、前記下部リセス領域３５１は前記トレンチ３００から前記下部絶縁膜１２０の間に水平に延長されたギャップ領域であり得、前記下部半導体パターン１５０の側壁を露出させるように形成され得る。前記下部リセス領域３５１を形成する段階は前記下部絶縁膜１２０に対してエッチング選択性を有するエッチングレシピを用いて、前記下部犠牲膜１３０を等方的にエッチングする段階を含むことができる。
図３０を参照すれば、前記リセス領域３５１内の各々に情報貯蔵膜４００及び導電パターン４５０を形成する。この段階は前記トレンチ３００及び前記下部リセス領域３５１を順に覆う前記情報貯蔵膜４００及び導電膜を形成する段階と、及び前記トレンチ３００内で前記導電膜を除去して前記下部リセス領域３５１内に前記導電パターン４５０を局所的に残す段階とを含むことができる。次に、前記トレンチ３００を満たす電極分離パターン４６０を形成する。
一実施形態によれば、示したように、前記導電パターン４５０のうちの最上部層をパターニングしてストリング選択ラインＳＳＬを定義する段階をさらに実施することができる。または、前記導電パターン４５０上にストリング選択ラインＳＳＬまたは接地選択ラインＧＳＬを形成する段階をさらに実施することができる。
図３１を参照すれば、前記半導体パターン１５０に接続するパッドＰＡＤ及び共通ソースラインＣＳＬを形成した後、前記パッドＰＡＤに接続するビットラインＢＬをさらに形成され得る。前記パッドＰＡＤ及び共通ソースラインＣＳＬは互いに異なる高さで形成されることもある。また、前記ビットラインＢＬと前記パッドＰＡＤとの間には導電性プラグＰＬＧが配置され得る。このような実施形態によれば、前記導電パターン４５０の一部はＮＡＮＤフラッシュメモリのセルアレイを構成するワードラインとして使用され得る。
[第３実施形態の変形例]
図３２〜図３４は、上述の第３実施形態の変形例に係る半導体装置を説明するための斜視図である。具体的に、図３２及び図３３は２つの異なる方向から見た第３実施形態に係る半導体装置の斜視図であり、図３４は、この装置でのワードライン配置を説明するための斜視図である。
この実施形態に係る半導体装置は、図３２及び図３３に示したように、基板１０上のビットラインＢＬ、前記基板１０と前記ビットラインＢＬとの間のゲート構造体ＧＴＳ、前記ゲート構造体ＧＴＳと前記ビットラインＢＬとの間の共通ソースラインＣＳＬ、及び前記ゲート構造体ＧＴＳを貫通するパイプ構造体ＰＳを含むことができる。前記パイプ構造体ＰＳは前記ビットラインＢＬ及び前記共通ソースラインＣＳＬに各々接続する両端を有する“Ｕ”字形であり得る。前記ゲート構造体ＧＴＳと前記ビットラインＢＬとの間には、これらの間の電気的連結のためのプラグＰＬＧ及びパッドＰＡＤがさらに配置され得る。
前記ゲート構造体ＧＴＳは順に積層された複数のワードラインＷＬ及び前記ワードラインＷＬと前記ビットラインＢＬとの間に配置される選択ラインを含むことができる。前記選択ラインは前記ワードラインＷＬと前記パッドＰＡＤとの間に配置されるストリング選択ラインＳＳＬ及び前記共通ソースラインＣＳＬと前記ワードラインＷＬとの間に配置される接地選択ラインＧＳＬを含むことができる。前記ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは前記ワードラインＷＬを形成する工程段階を利用して形成されるか、またはこれとは独立的に形成され得る。
前記ワードラインＷＬは、前記ワードラインＷＬの両端に各々配置される一対の全域ワードラインＧＷＬをさらに含むことができる。図３４に示したように、前記一対の全域ワードラインのうちの１つには偶数番目のワードラインが電気的に連結され、他の１つには奇数番目のワードラインが電気的に連結され得る。
前記パイプ構造体ＰＳは半導体パターン１５０及び前記半導体パターン１５０の外壁を覆う情報貯蔵膜４００を含むことができる。前記半導体パターン１５０の各々は前記ゲート構造体ＧＴＳを貫通する一対の垂直半導体パターン及び前記ゲート構造体ＧＴＳ下で前記垂直半導体パターンを連結する水平半導体パターンを含むことができる。１つの半導体パターン１５０を構成する２つの垂直半導体パターンは図３２及び図３３に示したように、互いに分離したワードラインＷＬを貫通することができる。また、前記水平半導体パターンは１つのワードラインＷＬの下から、ここに隣接する他のワードラインＷＬの下に延長され得る。
一実施形態によれば、前記半導体パターン１５０は図１５を参照して説明した実施形態での製造方法を変形して適用することによって形成され得る。この場合、示したように、前記半導体パターン１５０は前記ゲート構造体ＧＴＳを貫通するホールの内壁をコンフォーマルに覆うことができる。他の実施形態によれば、前記半導体パターン１５０は図１〜図６を参照して説明した実施形態のように、前記ゲート構造体ＧＴＳを貫通するホールを満たすように形成されることもある。
前記ワードラインＷＬは前記半導体パターン１５０の電位を制御するように構成され得る。これによって、前記ビットラインＢＬと前記共通ソースラインＣＳＬとの間の電気的連結は前記ワードラインＷＬ、前記ストリング選択ラインＳＳＬ及び前記接地選択ラインＧＳＬによって制御され得る。このような構成によれば、前記半導体パターン１５０はＮＡＮＤ型セルアレイ構造の単位セルストリングを構成することができる。
本発明の一実施形態によれば、前記ゲート構造体ＧＴＳは上述の第１実施形態または第２実施形態の製造方法を利用して形成され得る。この場合、前記半導体パターン１５０は、図３２及び図３３に示し、図２１〜図２３を参照して説明したように、前記基板１０からの距離によって増加する幅を有する区間及び減少する幅を有する区間を有することができる。しかし、第１及び第２実施形態と異なり、この実施形態に係る半導体パターン１５０は前記ストリング選択ラインＳＳＬと前記接地選択ラインＧＳＬとの間でパイプ形を有することができる。
一実施形態によれば、前記情報貯蔵膜４００は図３２〜図３３に示したように、前記半導体パターン１５０の外側壁を連続して覆うように形成され得る。他の実施形態によれば、前記情報貯蔵膜４００は前記半導体パターン１５０と前記ワードラインＷＬの側壁との間から水平に延長され、前記ワードラインＷＬの上部面及び下部面を覆うことができる。例えば、前記半導体パターン１５０及び前記情報貯蔵膜４００は図２５〜図３１を参照して説明した実施形態の製造方法に基づいて、上述の第１実施形態または第２実施形態の製造方法を変形して適用することによって形成され得る。この場合、図３１に示したように、前記情報貯蔵膜４００は前記導電パターン４５０（すなわち、ワードラインＷＬ）の上部面及び下部面を覆うことができる。
図３５は、本発明に係るフラッシュメモリ装置を具備するメモリカード１２００の一例を簡略に示すブロック図である。図３５を参照すれば、高容量のデータ貯蔵能力を支援するためのメモリカード１２００は、本発明に係るフラッシュメモリ装置１２１０を装着する。本発明に係るメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間のあらゆるデータ交換を制御するメモリコントローラ１２２０を含む。
ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリとして使用される。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリ装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース１２２５は本発明のフラッシュメモリ装置１２１０とインタペーシングする。プロセッシングユニット１２２２はメモリコントローラ１２２０のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本発明に係るメモリカード１２００にはホスト（Ｈｏｓｔ）とのインターフェーシングのためのコードデータを貯蔵するＲＯＭ（図示せず）などがさらに提供され得ることはこの分野の通常的な知識を習得した者等に自明である。
以上の本発明のフラッシュメモリ装置及びメモリカードまたはメモリシステムによれば、ダミーセルの消去特性が改善したフラッシュメモリ装置１２１０を通じて信頼性高いメモリシステムを提供することができる。特に、最近活発に進行されている半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ:以下ＳＳＤ）のようなメモリシステムで本発明のフラッシュメモリ装置が提供され得る。この場合、ダミーセルから惹起される読み出しエラーを遮断することによって、信頼性高いメモリシステムを実現することができる。
図３６は、本発明に係るフラッシュメモリシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図３６を参照すれば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本発明に係る情報処理システム１３００は、フラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０を含む。フラッシュメモリシステム１３１０は上述のメモリシステムまたはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータまたは外部から入力されたデータが貯蔵される。ここで、上述のフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成され得る。この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に貯蔵することができる。そして信頼性の増大によって、フラッシュメモリシステム１３１０はエラー訂正に必要となる資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供する。図示しないが、本発明に係る情報処理システム１３００に応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ:ＣＩＳ）、入出力装置などがさらに提供され得ることはこの分野の通常的な知識を習得した者等に自明である。
また、本発明に係るフラッシュメモリ装置またはメモリシステムは多様な形態にパッケージ化して実装され得る。例えば、本発明に係るフラッシュメモリ装置またはメモリシステムは、 ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装され得る。
１０ 基板
５０ 下部導電パターン
１００ 下部薄膜構造体
１２０ 下部絶縁膜
１３０ 下部犠牲膜
１４０ 下部貫通ホール
１５０ 半導体パターン

Claims (16)

  1. ３次元半導体装置の製造方法において、
    前記３次元半導体装置は積層された導電パターン、前記導電パターンを貫通する活性パターン及び前記導電パターンと前記活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、前記活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含み、
    １つのメモリ構造体を構成する前記情報貯蔵膜は同一の工程段階を利用して同時に形成され、１つのメモリ構造体を構成する前記下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され、
    前記活性パターンを形成する段階は、
    下部薄膜構造体を形成する段階と、
    前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、
    前記下部貫通ホールを満たす前記下部半導体パターンを形成する段階と、
    前記下部半導体パターン上に上部薄膜構造体を形成する段階と、
    前記上部薄膜構造体を貫通して前記下部半導体パターンを露出させる前記上部貫通ホールを形成する段階と、
    前記上部貫通ホールを満たす前記上部半導体パターンを形成する段階とを含む
    ことを特徴とする３次元半導体装置の製造方法。
  2. 前記上部半導体パターンを形成する前に、前記下部半導体パターンの上部に中間導電パターンを形成する段階をさらに含む
    ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  3. 前記導電パターン及び前記情報貯蔵膜を形成する段階は、
    交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、
    交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、
    前記上部及び下部犠牲膜を同時に除去し、前記下部絶縁膜の間及び前記上部絶縁膜の間に各々下部リセス領域及び上部リセス領域を形成する段階と、
    前記上部及び下部リセス領域の各々を満たす情報貯蔵膜及び導電パターンを形成する段階とを含む
    ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  4. 前記下部及び上部リセス領域を形成する前に、前記活性パターンから離隔されて前記下部及び上部薄膜構造体の全部を貫通するトレンチを形成する段階をさらに含み、
    前記トレンチは一回のパターニング段階を利用して形成される
    ことを特徴とする請求項３に記載の３次元半導体装置の製造方法。
  5. 前記上部薄膜構造体を形成する前に、前記下部薄膜構造体を貫通する下部分離パターンを形成する段階と、
    前記下部及び上部リセス領域を形成する前に、前記下部分離パターンの上部面を露出させる上部分離領域を形成する段階と、
    前記下部及び上部リセス領域を形成する前に、前記露出した下部分離パターンを除去する段階と、をさらに含む
    ことを特徴とする請求項３に記載の３次元半導体装置の製造方法。
  6. 前記少なくとも１つのメモリ構造体は順に積層された複数のメモリ構造体を含み、
    前記積層されたメモリ構造体を形成する段階は前記メモリ構造体を形成する段階を繰り返して実施する過程を含む
    ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  7. 交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、
    前記下部薄膜構造体を貫通する下部パターンを形成する段階と、
    前記下部パターン上に交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、
    前記上部及び下部犠牲膜を同時に除去し、下部リセス領域及び上部リセス領域を各々前記下部絶縁膜の間及び前記上部絶縁膜の間に形成する段階と、
    前記上部及び下部リセス領域を満たす情報貯蔵膜及び導電パターンを形成する段階と、を含む
    ことを特徴とする３次元半導体装置の製造方法。
  8. 前記情報貯蔵膜は前記上部リセス領域内に形成される上部情報貯蔵膜及び前記下部リセス領域内に形成される下部情報貯蔵膜を含み、
    前記導電パターンは前記上部リセス領域内に形成される上部導電パターン及び前記下部リセス領域内に形成される下部導電パターンを含み、
    前記上部及び下部情報貯蔵膜は同時に形成され、
    前記上部及び下部導電パターンは同時に形成される
    ことを特徴とする請求項７に記載の３次元半導体装置の製造方法。
  9. 積層された複数の導電パターンを含み、基板上に配置される電極構造体と、
    順に積層された下部パターン及び上部パターンを含み、前記電極構造体を貫通する半導体パターンと、
    前記電極構造体を貫通する絶縁性電極分離パターンを含み、
    前記上部パターンは前記下部パターンの上部領域より狭い下部領域を有し、前記電極分離パターンは前記電極構造体より厚い厚さを有する一体であり、
    前記電極分離パターンは、その内部に前記電極分離パターンを垂直に分離させる水平的境界面を有しない
    ことを特徴とする３次元半導体装置。
  10. 前記下部パターン及び前記上部パターンが連続して連結されることによって、前記電極構造体を貫通する前記半導体パターンは、その内部に水平的境界面を有しない
    ことを特徴とする請求項９に記載の３次元半導体装置。
  11. 前記下部パターン及び前記上部パターンのうちの少なくとも１つは満たされた柱形である
    ことを特徴とする請求項９に記載の３次元半導体装置。
  12. 前記下部パターン及び前記上部パターンはどちらもパイプ形の前記側壁部を有し、
    前記下部パターンはその下部入口を塞ぐ板型の底部をさらに含み、
    前記上部パターンはその下部入口から前記下部パターンの上部入口に連続して延長されるリング型の底部をさらに含む
    ことを特徴とする請求項９に記載の３次元半導体装置。
  13. 前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも２つの極値を有し、
    前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は単調増加する
    ことを特徴とする請求項９に記載の３次元半導体装置。
  14. 前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも２つの極値を有し、
    前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は前記半導体パターンの幅が極値を有するのと同一の高さで極値を有する
    ことを特徴とする請求項９に記載の３次元半導体装置。
  15. トンネル絶縁膜、ブロッキング絶縁膜及びこれらの間に介在される電荷貯蔵膜を含み、前記導電パターンと前記半導体パターンの側壁との間に介在される情報貯蔵膜をさらに含み、
    前記情報貯蔵膜は前記導電パターンと前記半導体パターンとの間から水平に延長されて前記導電パターンの上部面及び下部面を覆う
    ことを特徴とする請求項９に記載の３次元半導体装置。
  16. 前記下部パターン及び前記上部パターンの間に介在される中間導電パターンをさらに含む
    ことを特徴とする請求項９に記載の３次元半導体装置。
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