JP7234110B2 - メモリセル及び半導体装置 - Google Patents

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Description

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ）と、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置が注目されている（特許文献１参照）。
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献２、３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
特開２０１１－１１９６７４ 特開２０１１－６６４１７ 特開２０１６－２２５６１３
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、第２の容量素子と、を有するメモリセルであって、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第２の導電体と、第２の導電体上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、を有する積層体と、第２の導電体が有する開口部の側面に、環状に配置された第１の酸化物と、第１の酸化物の内壁に接して環状に配置された第４の導電体と、積層体、第１の酸化物、および第４の導電体を貫通して配置された、筒状の第３の絶縁体と、第３の絶縁体の内壁に接して配置された第２の酸化物と、を有し、第１のトランジスタは、第１の導電体の一部と、第２の導電体の一部と、第３の導電体の一部と、第４の導電体の一部と、第１の酸化物、第１の絶縁体の一部と、および第２の絶縁体の一部とを有し、第２のトランジスタは、第１の導電体の一部と、第３の絶縁体の一部と、および第２の酸化物の一部とを有し、第３のトランジスタは、第３の導電体の一部と、第３の絶縁体の一部と、および第２の酸化物の一部とを有し、第４のトランジスタは、第４の導電体の一部と、第３の絶縁体の一部と、第２の酸化物の一部とを有し、第１の容量素子は、第１の導電体の一部と、第１の絶縁体の一部と、および第４の導電体の一部とを有し、第２の容量素子は、第３の導電体の一部と、第２の絶縁体の一部と、および第４の導電体の一部とを有する。
上記構成において、積層体上に、第４の絶縁体を有し、積層体および第４の絶縁体は、基体が有する一の面に対して垂直な方向に、ｍｖ個（ｍｖは２以上の整数）配置されている。
上記構成において、半導体装置は、基体と、第５の絶縁体と、を有し、基体が有する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、第５の絶縁体は、第１の導電体の側面と、第２の導電体の側面と、第３の導電体の側面と接する。
上記構成において、半導体装置は、第５の導電体、第５の導電体上の第６の絶縁体と、第６の絶縁体上の積層体と、積層体上の第７の絶縁体と、第７の絶縁体上の第６の導電体と、を有し、第５の導電体、第３の絶縁体、および第２の酸化物は、第５のトランジスタとして機能し、第６の導電体、第３の絶縁体、および第２の酸化物は、第６のトランジスタとして機能する。
上記構成において、第１の酸化物、および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造の半導体装置の駆動方法を提供することができる。または、生産性の高い半導体装置を提供することができる。
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する回路図および断面図。 本発明の一態様に係る半導体装置を説明するブロック図。 本発明の一態様に係る半導体装置を説明するブロック図。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置を説明する断面図および平面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置を説明する断面図および平面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、任意の電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０－２１Ａ以下である、とは、トランジスタのオフ電流が１０－２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図６を参照して説明する。
〈メモリセル〉
はじめに、後述する半導体装置のメモリセルの回路構成について、図１（Ａ）及び図１（Ｂ）を参照して説明する。ここで、図１（Ａ）は半導体装置の立体的な構成に対応させて、メモリセル７００の回路構成を立体的に示した回路図の一例であり、図１（Ｂ）は、メモリセル７００の構成例を示す断面模式図である。
メモリセル７００は、図１に示すように、トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、容量素子７０４、および容量素子７０６を有し、配線ＳＬ、配線ＢＬ、配線ＰＬ、配線ＷＢＬおよび配線ＷＷＬと電気的に接続される。なお、以降の説明ではトランジスタ７０１、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７をｎチャネル型トランジスタとして説明を行う。
図１（Ａ）に示すメモリセル７００において、トランジスタ７０１の第１のゲート電極は、配線ＷＷＬと電気的に接続され、トランジスタ７０１の第２のゲート電極は、配線ＷＢＬと電気的に接続されている。また、トランジスタ７０１のソース電極（またはドレイン電極）は、配線ＰＬと電気的に接続され、トランジスタ７０１のドレイン電極（またはソース電極）は、ノードＦＮに接続されている。トランジスタ７０３のゲート電極は、配線ＷＢＬ、および容量素子７０４の電極の他方と、電気的に接続されている。また、トランジスタ７０３のソース電極（またはドレイン電極）は、配線ＳＬに接続され、トランジスタ７０３のドレイン電極（またはソース電極）は、トランジスタ７０５のソース電極（またはドレイン電極）に接続されている。トランジスタ７０７のゲート電極は、配線ＷＷＬと、容量素子７０６の電極の一方と、電気的に接続されている。また、トランジスタ７０７のソース電極（またはドレイン電極）は、トランジスタ７０５のドレイン電極（またはソース電極）に接続され、トランジスタ７０７のドレイン電極（またはソース電極）は、配線ＢＬに接続されている。また、トランジスタ７０５のゲート電極、容量素子７０４の電極の他方、および容量素子７０６の電極の他方は、ノードＦＮに電気的に接続されている。
ここで、トランジスタ７０１には、チャネル形成領域に金属酸化物を用いたトランジスタを用いることが好ましい。詳しくは後述するが、チャネル形成領域に金属酸化物を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ７０１をオフ状態とすることで、トランジスタ７０５のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子７０４、および容量素子７０６を有することにより、トランジスタ７０５のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
また、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７にも、チャネル形成領域に金属酸化物を用いたトランジスタを用いることが好ましい。トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７をチャネル形成領域に金属酸化物を用いたトランジスタとすることで、配線ＳＬと配線ＢＬの間に流れる貫通電流を低減することができる。
図１（Ａ）、および図１（Ｂ）に示すメモリセル７００では、トランジスタ７０５のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、配線ＷＷＬ、及び配線ＷＢＬの電位を、トランジスタ７０１がオン状態となる電位にして、トランジスタ７０１をオン状態とする。これにより、配線ＰＬの電位が、トランジスタ７０１のドレイン電極（またはソース電極）と、トランジスタ７０５のゲート電極と、容量素子７０４、および容量素子７０６の他方の電極が電気的に接続されたノードに与えられる。すなわち、トランジスタ７０５のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、配線ＷＷＬ、及び配線ＷＢＬの電位を、トランジスタ７０１がオフ状態となる電位にして、トランジスタ７０１をオフ状態とすることにより、トランジスタ７０５のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ７０１のオフ電流は極めて小さいため、トランジスタ７０５のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＷＷＬ、および配線ＷＢＬに適切な電位（読み出し電位）を与えると、トランジスタ７０５のゲート電極に保持された電荷量に応じて、配線ＢＬは異なる電位をとる。これは、トランジスタ７０５のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ７０５のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。
ここで、見かけのしきい値電圧とは、トランジスタ７０５を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な電位をいうものとする。したがって、配線ＷＷＬ、および配線ＷＢＬの電位を、Ｖｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とし、トランジスタ７０５のゲートに読み出し電圧として印加することにより、トランジスタ７０５のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、配線ＷＷＬ、配線ＷＢＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ７０５は「オン状態」となる。ＱＬが与えられた場合には、配線ＷＷＬ、および配線ＷＢＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ７０５は「オフ状態」のままである。このため、配線ＷＷＬに印加した電圧による配線ＢＬの電位の出力を検出することで、保持されている情報を読み出すことができる。
なお、メモリセルをマトリクス状に配置して用いる場合には、所望の選択したメモリセルの情報のみを読み出せることが必要になる。各メモリセルにおいて、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７がそれぞれ直列に接続され、各メモリセルが直列に接続されている場合、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、読み出しの対象ではない非選択のメモリセルの配線ＷＷＬ、および配線ＷＢＬに対して、ゲート電極の状態にかかわらずトランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電圧を与えればよい。従って、配線ＷＷＬ、および配線ＷＢＬにＶｔｈ＿Ｌより大きい電圧を与えると、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７のゲート電極に、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７が「オン状態」となるような電位が加わり、オン状態とすることができる。
次に、情報の書き換えについて説明する。まず、配線ＷＷＬ、および配線ＷＢＬの電位を、トランジスタ７０１がオン状態となる電位とする。トランジスタ７０１がオン状態になると、配線ＰＬの電位（新たな情報に係る電位）が、トランジスタ７０５のゲート電極および容量素子７０４、および容量素子７０６に与えられる。その後、配線ＷＷＬ、および配線ＷＢＬの電位を、トランジスタ７０１がオフ状態となる電位にして、トランジスタ７０１をオフ状態とすることにより、トランジスタ７０５のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
上記より、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。つまり、フラッシュメモリの消去動作などにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ７０１のドレイン電極（またはソース電極）と、トランジスタ７０５のゲート電極と、容量素子７０４の一方の電極と、容量素子７０６の他方の電極と、が電気的に接続されたノードＦＮは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ７０１がオフの場合、当該ノードＦＮは絶縁体中に埋設されていると見ることができ、ノードＦＮには電荷が保持される。金属酸化物などの酸化物半導体をチャネル形成領域に用いたトランジスタ７０１のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、オフ状態の場合、疑似的に絶縁体として機能する。従って、ノードＦＮに蓄積された電荷を長期間保持することが可能である。つまり、酸化物半導体を用いたトランジスタ７０５により、電力の供給が無くても情報の長期間保持が可能な記憶装置を実現することが可能である。
例えば、トランジスタ７０１の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０－２１Ａ）以下であり、容量素子７０４、および容量素子７０６の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、本実施の形態に示すメモリセル７００においては、データを書き換える場合、金属酸化物などの酸化物半導体をチャネル形成領域に用いたトランジスタ７０１を介して、電荷のやり取りが行われる。従って、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
メモリセル７００においては、ノードＦＮが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＮは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２値（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ７０５のゲート電極に与えることで、多値化を実現することができる。多値のデータとしては、例えば、４値（２ビット）、８値（３ビット）、１６値（４ビット）などのデータを、蓄積電荷量に応じて保持できるようにすればよい。
ここで、図１（Ａ）に示した回路図の具体的な構成を、図１（Ｂ）に示す。メモリセル７００は、トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、容量素子７０４、および容量素子７０６を有する。
トランジスタ７０１のソース又はドレインの一方として機能する導電体は、紙面奥方向に延伸して設けられており、配線ＰＬとしても機能する。トランジスタ７０１のソース又はドレインの他方として機能する導電体は、容量素子７０４の電極の一方、容量素子７０６の電極の他方、ノードＦＮ、およびトランジスタ７０５のゲートとしての機能を有する。また、トランジスタ７０１の第１のゲートとして機能する導電体は、紙面奥方向に延伸して設けられており、トランジスタ７０７のゲート、および配線ＷＷＬとしても機能する。また、トランジスタ７０１の第２のゲートとして機能する導電体は、紙面奥方向に延伸して設けられており、トランジスタ７０３のゲート、および配線ＷＢＬとしても機能する。
トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７の活性層として機能する酸化物半導体は、円筒状に設けられており、配線ＢＬ、および配線ＳＬと電気的に接続している。
なお、図１（Ｂ）に示すメモリセル７００のより具体的な構成については、実施の形態２において説明する。
図１（Ｂ）に示すように、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７を、チャネル長方向が基板の上面に垂直になるように設ける回路構成とすることが好ましい。当該構成により、ゲート電極がトランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７のチャネル形成領域の周囲を囲み、ソースとドレインがトランジスタの上下に設けられる構造の縦型トランジスタを容易に用いることができる。標準的なプレーナー型のトランジスタに対して、本発明のトランジスタは占有面積が非常に小さい。これにより、さらに単位面積当たりの記憶容量を増加させることができる。
〈メモリセルアレイ〉
以下では、図１に示すメモリセル７００を応用した、より具体的な回路構成および動作について、図２乃至図６を参照して説明する。
メモリセル７００を集積したメモリセルアレイ７９０を有する半導体装置のブロック回路図の一例を図２、および図３に示す。以下においては、図２、および図３に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
メモリセルアレイ７９０は、ｍ１×ｍ２×ｍ３個（ｍ１、ｍ２、ｍ３は自然数）のメモリセル７００を有する。また、メモリセルアレイ７９０において、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル７００が直方体状に配列している。以下、メモリセル７００に座標を付して、メモリセル７００（１，１，１）乃至（ｍ１，ｍ２，ｍ３）と示す場合がある。
ここで、図２（Ａ）には、メモリセル７００（１，１，１）を含むｘ－ｚ面のブロック図、図２（Ｂ）には、メモリセル７００（１，１，１）を含むｙ－ｚ面のブロック図を示す。また、図３（Ａ）には、メモリセル７００（１，１，１）を含むｘ－ｙ面のブロック図、図３（Ｂ）には、メモリセル７００（ｍ１，ｍ２，ｍ３）を含むｘ－ｙ面のブロック図を示す。
図２に示すように、ｚ軸方向にｍ３個のメモリセル７００が積層したセルストリングを、ストリング７９２とする。なお、ストリング７９２は、ｍ３個のメモリセルが、直列に接続している。また、ストリング７９２は、図３に示すように、ｘ軸方向にｍ１行、ｙ軸方向にｍ２列のマトリクス状に配列される。従って、ストリング７９２に座標を付して、ストリング７９２（１，１）乃至（ｍ１，ｍ２）と示す場合がある。
また、図２、および図３（Ａ）に示すように、ストリング７９２の一端に位置するメモリセル７００、具体的にはメモリセル７００（１，１，１）等は、選択トランジスタとして機能するトランジスタ７０８のソース電極（またはドレイン電極）と電気的に接続される。また、図２、および図３（Ｂ）に示すように、ストリング７９２の他の一端に位置するメモリセル７００、具体的にはメモリセル７００（１，１，ｍ３）等は、選択トランジスタとして機能するトランジスタ７０９のソース電極（またはドレイン電極）と電気的に接続される。
つまり、メモリセルアレイ７９０は、ストリング７９２の個数と対応した、ｍ１×ｍ２個のトランジスタ７０８、およびトランジスタ７０９を有する。また、トランジスタ７０８、およびトランジスタ７０９は、ストリング７９２と同様に、ｘ軸方向にｍ１行、ｙ軸方向にｍ２列のマトリクス状に配列される。従って、以下では、トランジスタ７０８、およびトランジスタ７０９に座標を付して、トランジスタ７０８（１，１）乃至（ｍ１，ｍ２）、およびトランジスタ７０９（１，１）乃至（ｍ１，ｍ２）と示す場合がある。
トランジスタ７０８のドレイン電極（またはソース電極）は、配線ＢＬと電気的に接続される。トランジスタ７０８のゲート電極は、配線ＤＳＬと電気的に接続される。また、トランジスタ７０９のドレイン電極（またはソース電極）は、配線ＳＬと電気的に接続される。トランジスタ７０９のゲート電極は、配線ＳＳＬと電気的に接続される。
メモリセルアレイ７９０は、図２（Ａ）に示すように、ｘ軸方向に伸長して設けられた配線ＤＳＬを有する。配線ＤＳＬは、図３（Ａ）に示すように、１本の配線ＤＳＬに、ｍ１個のトランジスタ７０８と電気的に接続されている。また、配線ＤＳＬは、ｙ軸方向に並列して、ｍ２本設けられる。
また、メモリセルアレイ７９０は、図２（Ａ）に示すように、ｘ軸方向に伸長して設けられた配線ＳＳＬを有する。配線ＳＳＬは、図３（Ｂ）に示すように、１本の配線ＳＳＬに、ｍ１個のトランジスタ７０９と電気的に接続している。また、配線ＤＳＬは、ｙ軸方向に並列して、ｍ２本設けられる。
また、メモリセルアレイ７９０は、図２、および図３に示すように、配線ＷＷＬ、配線ＷＢＬ、および配線ＰＬを有する。図２（Ａ）、および図３に示すように、配線ＷＷＬ、配線ＷＢＬ、および配線ＰＬは、ｙ軸方向に並列して設けられた、ｍ２本のｘ軸方向に延伸した領域を有する。また、該ｍ２本のｘ軸方向に延伸した領域の端部は、ｙ軸方向に延伸した領域と、電気的に接続している。また、配線ＷＷＬ、配線ＷＢＬ、および配線ＰＬは、１本のｘ軸方向に延伸した領域において、ｍ１個のメモリセル７００と電気的に接続する。従って、図３（Ａ）、および図３（Ｂ）に示すように、１本の配線ＷＷＬ、配線ＷＢＬ、および配線ＰＬは、ｍ１×ｍ２個のメモリセル７００と、電気的に接続している。また、配線ＷＷＬ、配線ＷＢＬ、および配線ＰＬは、ｚ軸方向に並列して、ｍ３本設けられる。
メモリセルアレイ７９０は、図２（Ｂ）に示すように、ｙ軸方向に伸長して設けられた配線ＢＬを有する。配線ＢＬは、図３（Ａ）に示すように、１本の配線ＢＬに、トランジスタ７０８を介して、ｍ２個のメモリセル７００が、電気的に接続されている。また、配線ＢＬは、ｘ軸方向に並列して、ｍ１本設けられる。
また、メモリセルアレイ７９０は、図２（Ｂ）に示すように、ｙ軸方向に伸長して設けられた配線ＳＬを有する。配線ＳＬは、図３（Ｂ）に示すように、１本の配線ＳＬに、トランジスタ７０９を介して、ｍ２個のメモリセル７００が、電気的に接続されている。また、配線ＳＬは、ｘ軸方向に並列して、ｍ１本設けられる。
ここで、任意のメモリセル７００（ｎ１，ｎ２，ｎ３）（ｎ１は１以上ｍ１以下の自然数、ｎ２は１以上ｍ２以下の自然数、ｎ３は１以上ｍ３以下の自然数を示す。）は、トランジスタ７０１（ｎ１，ｎ２，ｎ３）、トランジスタ７０３（ｎ１，ｎ２，ｎ３）、トランジスタ７０５（ｎ１，ｎ２，ｎ３）、トランジスタ７０７（ｎ１，ｎ２，ｎ３）、容量素子７０４（ｎ１，ｎ２，ｎ３）、および容量素子７０６（ｎ１，ｎ２，ｎ３）を有する。
また、メモリセル７００（ｎ１，ｎ２，ｎ３）において、トランジスタ７０１（ｎ１，ｎ２，ｎ３）の第１のゲート電極は、配線ＷＷＬ（ｎ３）と電気的に接続され、トランジスタ７０１（ｎ１，ｎ２，ｎ３）の第２のゲート電極は、配線ＷＢＬ（ｎ３）と電気的に接続されている。
また、トランジスタ７０１（ｎ１，ｎ２，ｎ３）のソース電極（またはドレイン電極）は、配線ＰＬ（ｎ３）と電気的に接続され、トランジスタ７０１（ｎ１，ｎ２，ｎ３）のドレイン電極（またはソース電極）は、ノードＦＮ（ｎ１，ｎ２，ｎ３）に接続されている。
トランジスタ７０３（ｎ１，ｎ２，ｎ３）のゲート電極は、配線ＷＢＬ（ｎ３）、および容量素子７０４（ｎ１，ｎ２，ｎ３）の電極の一方と、電気的に接続されている。また、トランジスタ７０３（ｎ１，ｎ２，ｎ３）のソース電極（またはドレイン電極）は、トランジスタ７０９（ｎ１，ｎ２）を介して、配線ＳＬ（ｎ１）に接続され、トランジスタ７０３（ｎ１，ｎ２，ｎ３）のドレイン電極（またはソース電極）は、トランジスタ７０５（ｎ１，ｎ２，ｎ３）のソース電極（またはドレイン電極）に接続されている。
トランジスタ７０７（ｎ１，ｎ２，ｎ３）のゲート電極は、配線ＷＷＬ（ｎ３）と、容量素子７０６（ｎ１，ｎ２，ｎ３）の電極の一方と、電気的に接続されている。また、トランジスタ７０７（ｎ１，ｎ２，ｎ３）のソース電極（またはドレイン電極）は、トランジスタ７０５（ｎ１，ｎ２，ｎ３）のドレイン電極（またはソース電極）に接続され、トランジスタ７０７（ｎ１，ｎ２，ｎ３）のドレイン電極（またはソース電極）は、トランジスタ７０８（ｎ１，ｎ２）を介して、配線ＢＬ（ｎ１）に接続されている。
また、トランジスタ７０５（ｎ１，ｎ２，ｎ３）のゲート電極、容量素子７０４（ｎ１，ｎ２，ｎ３）の電極の他方、および容量素子７０６（ｎ１，ｎ２，ｎ３）の電極の他方は、ノードＦＮ（ｎ１，ｎ２，ｎ３）に電気的に接続されている。
上記より、ストリング７９２には複数のメモリセル７００が含まれており、メモリセルとして機能するトランジスタ７０５が、直列接続するように積層させる。ストリング７９２は、メモリセル７００の積層数に応じて、ストリング７９２の記憶容量を増加させることができる。よって、ストリング７９２をマトリクス状に配したメモリセルアレイ７９０は、メモリセル７００の積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
また、メモリセルアレイ７９０において、メモリセル７００は、図２、および図３に示すように、トランジスタ７０１のチャネル長方向、トランジスタ７０５のチャネル長方向、配線ＤＳＬ、配線ＢＬ、配線ＳＳＬ、配線ＳＬ、配線ＰＬ、配線ＷＷＬ、及び配線ＷＢＬが立体的に交差して設けられることが好ましい。
また、トランジスタ７０１のチャネル長方向と、トランジスタ７０５のチャネル長方向が略垂直であることが好ましい。また、メモリセル７００が設けられる基板の上面に対して、トランジスタ７０５のチャネル長方向は略垂直であり、トランジスタ７０１のチャネル長方向は略平行であることが好ましい。
また、配線ＳＳＬ、配線ＤＳＬに対して、配線ＰＬ、配線ＷＷＬ及び配線ＷＢＬは略垂直である複数の領域を有することが好ましい。また、メモリセル７００が設けられる基板の上面に対して配線ＢＬ、配線ＳＬ、配線ＰＬ、配線ＷＷＬ及び配線ＷＢＬは略平行であることが好ましい。
このようにメモリセル７００を構成することにより、複数のメモリセル７００は、それぞれのトランジスタ７０５を、直列に接続するように積層させることができる。これにより、メモリセル７００の積層数に応じて、単位面積あたりの記憶容量を増加させることができる半導体装置を提供することができる。
＜メモリセルアレイの動作例＞
図４乃至図６に、メモリセル７００にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートを示す。図４、および図５は、データの書き込み行う選択したメモリセル７００（ここでは、メモリセル７００（１，１，１）、およびメモリセル７００（１，１，ｎ３））、又は読み出しを行う選択したメモリセル７００（ここでは、メモリセル７００（１，１，１））を動作させるに際して、各配線に与える電位のタイミングチャートを示す。
ここで、メモリセル７００（１，１，１）が、ある大きさの正の電荷（データ“０”）と、空の状態（データ“１”）のどちらかを保持できる１ビット（２値）のメモリセルである場合、データ保持時には、ノードＦＮ（１，１，１）が、正、又は０Ｖのいずれかの電位となる。すなわち、データ保持時には、ノードＦＮ（１，１，１）と接続するトランジスタ７０５（１，１，１）のゲート電極は、正、又は０Ｖのいずれかの電位となる。
また、図６は、メモリセル７００（１，１，１）が有するノードＦＮ（１，１，１）、および非選択メモリセルが有するノードＦＮに与える電位のタイミングチャートを示している。
なお、図４乃至図６では、上で定義したデータ“１”の書き込み、同データの保持、同データの読み出しの一連の動作を、期間Ｔ１乃至期間Ｔ１０で示している。
なお、メモリセル７００が保持できるデータは、上で定義した２値に限られない。例えば、ノードＦＮに与える電位の範囲を広げ、当該範囲内の電位を分割することによって、２値以上のデータを保持することもできる。これにより、メモリセル７００に記憶させることが可能な情報量を、増加させることができる。
以下では、一例として、任意の大きさの電位ＶＲ、電位ＶＬ、電位ＶＨ、電位ＶＨＨ、電位ＶＨＨＨ、及び電位ＶＷを用いたメモリセル７００の各動作例を説明する。
なお、電位ＶＲは読み出し用の電位、電位ＶＷは書き込み用の電位とする。また、書き込み電位＋ＶＷを階調にすることで多値化することができる。
電位ＶＲ、電位ＶＬ、電位ＶＨ、および電位ＶＨＨ、及び電位ＶＷの絶対値の大小関係は、０＜ＶＷ≦ＶＬ＜ＶＨ＜ＶＨＨとする。なお、電位「＋ＶＬ」、電位「＋ＶＷ」、電位「＋ＶＨ」、電位「＋ＶＨＨ」は、トランジスタ７０５の閾値電圧よりも大きい電位とし、電位「ＶＲ」は、トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７の閾値電圧よりも小さい電位とする。また、トランジスタ７０１は、ノーマリーオフ特性を有する。トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７は、ノーマリーオフ特性、またはノーマリーオンの特性を有するものとする。
なお、本明細書等において、ノーマリーオフとは、電源による電位の印加がないときにオフ状態であることをいう。具体的には、ゲートに電圧を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１８Ａ以下、または１２５℃において１×１０－１６Ａ以下であることをいう。また、ノーマリーオンとは、電源による電位の印加がないときにオン状態であることをいう。
［データ書き込み動作］
まず、図４乃至図６に示すタイミングチャートを用いて、ストリング７９２（１，１）内に配置されたメモリセル７００（１，１，１）、およびメモリセル７００（１，１，ｎ３）へのデータ書き込み動作の例について説明する。図４乃至図６において、期間Ｔ１乃至期間Ｔ３は、メモリセル７００（１，１，１）にデータ“０”、およびメモリセル７００（１，１，ｎ３）にデータ“１”の書き込みを行う期間である。また、期間Ｔ５乃至期間Ｔ７は、メモリセル７００（１，１，１）にデータ“１”、およびメモリセル７００（１，１，ｎ３）にデータ“０”の書き込みを行う期間である。
なお、図６に示すように、期間Ｔ１の直前では、各ノードＦＮは、０Ｖの電位が保持されており、メモリセル７００にデータ“０”が記憶されているものとする。
まず、非選択セルの誤書き換えを防止するために、非選択のメモリセル７００のトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７にプリチャージを行う。
期間Ｔ１において、配線ＤＳＬ（１）乃至配線ＤＳＬ（ｍ２）に電位＋ＶＨＨを与え、ストリング７９２（１，１）乃至ストリング７９２（１，ｍ２）に対応しているストリング選択トランジスタとして機能するトランジスタ７０８（１，１）乃至トランジスタ７０８（１，ｍ２）をオン状態とする。また、配線ＳＳＬ（１）乃至配線ＳＳＬ（ｍ２）に電位＋ＶＨＨを与え、ストリング７９２（１，１）乃至ストリング７９２（１，ｍ２）に対応しているストリング選択トランジスタとして機能するトランジスタ７０９（１，１）乃至トランジスタ７０９（１，ｍ２）をオン状態とする。
続いて、配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、および配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に、電位＋ＶＨを与え、非選択のメモリセル７００のトランジスタ７０３の活性層、トランジスタ７０５の活性層、およびトランジスタ７０７の活性層に電位＋ＶＨのプリチャージを行う。
次に、配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）には電位＋ＶＨＨを与え、配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）には電位＋ＶＨＨを与え、配線ＰＬ（１）乃至配線ＰＬ（ｍ３）には電位＋ＶＨＨを与え、トランジスタ７０３、トランジスタ７０５およびトランジスタ７０７をオン状態とする。なお、配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）、および配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）よりも、配線ＰＬ（１）乃至配線ＰＬ（ｍ３）の電位を高くすることで、プリチャージを行う際に、トランジスタ７０１はオフ状態となり、ノードＦＮに保持されているデータの書き換えを防止することができる。
つまり、上記非選択のメモリセルに対するプリチャージにより、メモリセル７００（１，ｎ２，ｎ３）のノードＦＮ（１，ｎ２，ｎ３）、メモリセル７００（ｎ１，１，１）のノードＦＮ（ｎ１，１，１）、メモリセル７００（ｎ１，１，ｎ３）のノードＦＮ（ｎ１，１，ｎ３）、メモリセル７００（ｎ１，ｎ２，１）のノードＦＮ（ｎ１，ｎ２，１）、メモリセル７００（ｎ１，ｎ２，ｎ３）のノードＦＮ（ｎ１，ｎ２，ｎ３）などの非選択のメモリセル７００のノードＦＮの電位が、期間Ｔ１時のノードＦＮの電位に依らず、容量結合により、電位＋ＶＨと、電位＋ＶＨＨとの間の電位となる。
また、非選択のメモリセル７００のトランジスタ７０１のゲート電圧は、トランジスタ７０１のゲート電位＋ＶＨＨと、トランジスタ７０１のドレイン電位（またはソース電位）＋ＶＨＨとの電位差となる。また、非選択のメモリセル７００のノードＦＮの電位は、ノードＦＮの電位に蓄えられた電荷と、配線ＷＷＬ（ｎ３）及び配線ＷＢＬ（ｎ３）と、トランジスタ７０５の活性層の電位との容量結合により決定する。
非選択のメモリセル７００のノードＦＮに正の電荷が蓄積されている場合は、配線ＷＷＬ（ｎ３）及び配線ＷＢＬ（ｎ３）と、トランジスタ７０５の活性層との容量結合により、電位＋ＶＨＨより高い電位となる。従って、非選択のメモリセル７００のトランジスタ７０１はオフ状態となるため、誤書き換えを防止することができる。一方、非選択のメモリセル７００のノードＦＮに電荷が蓄積されていない場合は、配線ＷＷＬ（ｎ３）及び配線ＷＢＬ（ｎ３）とトランジスタ７０５の活性層との容量結合により、電位＋ＶＨＨ、または近似できる程度の電位となる。従って、非選択のメモリセル７００のトランジスタ７０１のドレイン（またはソース）と、ノードＦＮとの間では、電荷の移動は起こらない。従って、トランジスタ７０１のゲート電圧が、非選択のメモリセル７００のノードＦＮの電位よりも低い電位とすることで、トランジスタ７０１のオフ状態が保持し、誤書き換えを防止することができる。
次に、選択したＤＳＬ（１）以外の配線ＤＳＬ、すなわち非選択の配線ＤＳＬ（２）乃至配線ＤＳＬ（ｍ２）の電位を０とする。また、選択した配線ＳＳＬ（１）以外の配線ＳＳＬ、すなわち非選択の配線ＳＳＬ（２）乃至配線ＳＳＬ（ｍ２）の電位を０とする。つまり、選択したストリング７９２（１，１）に対応するトランジスタ７０８（１，１）、およびトランジスタ７０９（１，１）以外のトランジスタ７０８、およびトランジスタ７０９、すなわち非選択のストリング７９２（２，１）乃至ストリング７９２（ｍ１，ｍ２）に対応するトランジスタ７０８（２，１）、およびトランジスタ７０９（ｎ１，ｎ２）をオフ状態とする。従って、選択したストリング７９２（１，１）以外のストリング７９２、すなわち非選択のストリング７９２のメモリセル７００が有するトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層は、フローティング状態となる。
上記より、書き込み動作を行う期間は、プリチャージを行った非選択のストリング７９２におけるメモリセル７００が有するトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層に、電位＋ＶＨを保持することができる。
また、期間Ｔ２において、配線ＤＳＬ（１）に電位＋ＶＨＨを与え、配線ＢＬ（ｎ１）に電位＋ＶＨを与え、配線ＤＳＬ（１）電気的に接続するトランジスタ７０８（１，１）以外のトランジスタ７０８、すなわちトランジスタ７０８（２，１）乃至トランジスタ７０８（ｍ１，１）を、オフ状態とする。また、期間Ｔ２において、配線ＳＳＬ（１）に電位＋ＶＨＨを与え、配線ＳＬ（ｎ１）に電位＋ＶＨを与え、配線ＳＳＬ（１）と電気的に接続するトランジスタ７０９（１，１）以外のトランジスタ７０９、すなわちトランジスタ７０９（２，１）乃至トランジスタ７０９（ｎ１，１）は、オフ状態とする。
ここで、選択したストリング７９２と同じ配線ＤＳＬ（１）及び配線ＳＳＬ（１）を共有するトランジスタ７０８（ｎ１，１）及びトランジスタ７０９（ｎ１，１）は、配線ＤＳＬ（１）及び配線ＳＳＬ（１）を電位＋ＶＨＨにするとオン状態となる。つまり、先にトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層にプリチャージした電位＋ＶＨがチャージできない。このため、配線ＢＬ（ｎ１）及びに配線ＳＬ（ｎ１）に電位＋ＶＨを与えることにより、トランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層にプリチャージした電位＋ＶＨを保持する。
従って、非選択のストリング７９２のメモリセル７００（１，ｎ２，１）、およびメモリセル７００（１，ｎ２，ｎ３）、およびメモリセル７００（２，１，１）、およびメモリセル７００（ｎ１，ｎ２，ｎ３）において、メモリセル７００が有するトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層の電位を＋ＶＨに保持し、非選択のストリング７９２のメモリセル７００（１，ｎ２，１）、およびメモリセル７００（１，ｎ２，ｎ３）、およびメモリセル７００（２，１，１）、およびメモリセル７００（ｎ１，ｎ２，ｎ３）の誤書き換えを防止させることができる。
次に、期間Ｔ２において、メモリセル７００（１，１，１）にデータ“０”を、メモリセル７００（１，１，ｎ３）にデータ”１”を書き込む。
まず、配線ＤＳＬ（１）に、電位＋ＶＨＨを与え、選択したメモリセル７００（１，１，１）、およびメモリセル７００（１，１，ｎ３）を有するストリング７９２（１，１）と対応するトランジスタ７０８（１，１）をオン状態とする。また、配線ＳＳＬ（１）に電位＋ＶＨＨを与え、ストリング７９２（１，１）のトランジスタ７０９（１，１）をオン状態とする。
続いて、配線ＢＬ（１）、および配線ＳＬ（１）に、電位０を与える。また、配線ＰＬ（１）に、電位＋ＶＷを与え、配線ＷＷＬ（１）に電位＋ＶＬを与え、配線ＷＢＬ（１）に電位＋ＶＬを与えることで、メモリセル７００（１，１，１）のトランジスタ７０１をオン状態とする。トランジスタ７０１がオン状態となることで、ノードＦＮ（１，１，１）に電位＋ＶＷが与えられる。従って、ノードＦＮ（１，１，１）の電位＋Ｖｗと、トランジスタ７０１のゲート電位＋ＶＬの電位差が、トランジスタ７０１の閾値電圧よりも小さくなるまでノードＦＮ（１，１，１）の電位が上昇し、トランジスタ７０１がオフ状態になる。すなわち、ノードＦＮ（１，１，１）の電位が、電位＋ＶＷとなることで、ノードＦＮ（１，１，１）には、データ”０”が書き込まれた状態となる。
また、メモリセル７００（１，１，１）の書き込みと同時に、選択したストリング７９２（１，１）におけるメモリセル７００（１，１，ｎ３）に、データ”１”を書き込むことができる。その場合、配線ＰＬ（ｎ）に電位０を与え、ＷＷＬ（ｎ３）および配線ＷＢＬ（ｎ３）に電位＋ＶＬを与えることで、選択したメモリセル７００（１，１，ｎ３）のトランジスタ７０１をオン状態とする。ノードＦＮ（１，１，ｎ３）に、データ”１”の電位に該当する電位０を与えることで、ノードＦＮ（１，１，ｎ３）に、データ”１”が書き込まれた状態となる。
なお、メモリセル７００（１，１，１）乃至メモリセル７００（１，１，ｍ３）へのデータ書き込みは、個別に行うことができる。一方、メモリセル７００（１，１，１）乃至メモリセル７００（１，１，ｍ３）へのデータ書き込みを、同時に行うことで、誤書き換えを防止することができるため、好ましい。
また、選択したメモリセル７００にデータを書き込みした後は、配線ＷＷＬ（１）乃至ＷＷＬ（ｍ３）、および配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）に電位０を与える。
次に、期間Ｔ３において、非選択のメモリセル７００のトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７において、期間Ｔ１でプリチャージした電位を元に戻す。まず、配線ＤＳＬ（１）乃至配線ＤＳＬ（ｍ２）、に電位＋ＶＨＨを与え、ストリング７９２（１，１）乃至ストリング７９２（１、ｍ２）に対応するトランジスタ７０８（１，１）乃至トランジスタ７０８（１、ｍ２）をオン状態とする。また、配線ＳＳＬ（１）乃至配線ＳＳＬ（ｍ２）に電位＋ＶＨＨを与え、ストリング７９２（１，１）乃至ストリング７９２（１、ｍ２）に対応するトランジスタ７０９（１，１）乃至トランジスタ７０９（１、ｍ２）をオン状態とする。
次に、配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に電位０を与え、プリチャージしたトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７の活性層中の電位を、期間Ｔ１の直前の状態に戻す。なお、プリチャージした電位が保持される時間は、トランジスタ７０８、およびトランジスタ７０９のオフ状態のリーク電流に依存する。そのため、プリチャージした電位が保持される時間が、書き込み時間以下であれば、期間Ｔ３におけるプリチャージした電位を元に戻すステップは、省略することができる。
また、図４乃至図６において、期間Ｔ５－Ｔ７に示すように、同一のストリング７９２（１，１）において、メモリセル７００（１，１，１）にデータ“１”を、メモリセル７００（１，１，ｎ３）にデータ“０”を書き込むことができる。当該書き込み処理は、書き込み期間Ｔ１乃至Ｔ３を参照することができる。つまり、上書き込み期間Ｔ１乃至Ｔ３に示した書き込み処理において、書き込み電位を変えることで、メモリセル７００（１，１，１）にデータ“１”を、メモリセル７００（１，１，ｎ３）にデータ“０”を書き込むことができる。
［データ読み出し動作］
以下では、図４乃至図６に示すタイミングチャートを用いて、メモリセル７００（１，１，１）に記憶されたデータの読み出し動作の例について説明する。図４乃至図６において、期間Ｔ９乃至が、データの読み出しを行う期間である。
図４乃至図６のタイミングチャートに示すように、期間Ｔ９の前の時点では、選択したメモリセル７００（ここでは、メモリセル７００（１，１，１）とする）に、データ“１”が記憶されている。すなわち、メモリセル７００（１，１，１）において、ノードＦＮ（１，１，１）には０Ｖの電位が与えられた状態である。
図４乃至図６に示すように、期間Ｔ９において、メモリセル７００（１，１，１）に記憶されたデータの読み出しを行う。
まず、選択するメモリセル７００を有するストリング７９２（１，１）と対応するトランジスタ７０８、およびトランジスタ７０９をオン状態とする。配線ＤＳＬ（１）、配線ＳＳＬ（１）、およびＳＬ（１）に、それぞれ電位＋ＶＲを与えることで、トランジスタ７０８、およびトランジスタ７０９をオン状態とする。
次に、配線ＷＷＬ（１）、配線ＷＢＬ（１）に、電位０を与え、メモリセル７００（１，１，１）のノードＦＮ（１，１，１）に記憶されたデータを読み出す。
また、読み出す際に、配線ＷＷＬ（２）乃至配線ＷＷＬ（ｍ３）、および配線ＷＢＬ（２）乃至配線ＷＢＬ（ｍ３）に電位＋ＶＲを与えることで、選択したストリング７９２（１，１）における非選択のメモリセル７００が有するノードＦＮの電位が、容量結合により上昇し、選択したストリング７９２（１，１）における非選択のメモリセル７００が有するトランジスタ７０３、トランジスタ７０５、トランジスタ７０７は、オン状態となる。
上記より、選択したストリング７９２内で選択したメモリセル７００（１，１，１）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７以外の非選択のメモリセル７００（１，１，ｍ３）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７はオン状態となる。従って、選択したメモリセル７００（１，１，１）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７のオン、またはオフ、並びに駆動能力によって、メモリセル７００（１，１，１）のノードＦＮ（１，１，１）のデータ状態に応じた電位が、配線ＢＬ（１）に出力されて、メモリセル７００（１，１，１）に記憶されたデータを読み出すことができる。
以上の一連の動作（期間Ｔ９）により、メモリセル７００（１，１，１）に記憶されているデータを読み出すことができる。
［データ保持動作］
本発明の一態様に係るメモリセル７００は、ノードＦＮに印加された電位が、正、０Ｖ、負のいずれであっても、その電位を保持することができる。
基本的に、データ保持動作は、上で説明したデータ書き込み動作後に、全ての配線にかかる電位をオフ（０Ｖ）するだけで実現することができる。
なお、長期間のメモリセル７００のデータ保持を実現するためには、メモリセル７００を構成するトランジスタ７０１のオフ電流（Ｖｇ－Ｉｄ特性のＶｇ＝０ＶにおけるＩｄと換言してもよい。）をできるだけ小さくする必要がある。本発明の一態様に係るトランジスタ７０１では、チャネル形成領域に金属酸化物を用いることによって、Ｓｉなどを用いる場合と比べて、大幅にトランジスタのオフ電流を小さくすることができる。そのため、本発明の一態様に係る半導体装置では、極めて長期間のデータ保持が可能となる。また、長期間のデータ保持が可能となることで、メモリセル７００のリフレッシュ動作が不要となるか、リフレッシュ動作の頻度を極めて少なくすることができる。そのため、本発明の一態様では、極めて消費電力の小さい半導体装置を提供することができる。
以上のように、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置は、良好な信頼性と低消費電力の双方を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係るメモリセルおよびメモリセルアレイを含む半導体装置の構成について、図７乃至図３２を用いて説明する。
＜半導体装置の構成＞
メモリセル７００および、当該メモリセル７００が複数配列したメモリセルアレイ７９０の構成について図７を用いて説明する。図７（Ａ）は、メモリセルアレイ７９０の上面図である。図７（Ｂ）は、図７（Ａ）にＡ１－Ａ２、Ａ３－Ａ４、Ａ５－Ａ６の一点鎖線で示す部位の断面図である。また、図７（Ｃ）は、図７（Ａ）にＡ７－Ａ８の一点鎖線で示す部位の断面図である。また、図７（Ｄ）は、図７（Ｃ）に示すメモリセル７００の拡大図である。なお、以下においては、図７に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７９０を設ける基体の上面に平行にとり、ｚ軸は基体の上面に垂直にとる。
なお、図７では、メモリセルアレイ７９０の一部の構成を省略して表現している。
ここで、メモリセルアレイ７９０は、ｍ１×ｍ２個のストリング７９２、およびトランジスタ７０８、およびトランジスタ７０９を有し、１個のストリング７９２は、ｍ３個のメモリセル７００を有する（なお、ｍ１、ｍ２、およびｍ３は、２以上の自然数）。また、１個のメモリセル７００は、１個のトランジスタ７０１、１個のトランジスタ７０３、１個のトランジスタ７０５、１個のトランジスタ７０７、１個の容量素子７０４、１個の容量素子７０６を、有する。
具体的には、メモリセルアレイ７９０は、絶縁体７１２と、絶縁体７１２上の絶縁体７１３、および導電体７１４と、絶縁体７１３、および導電体７１４上の絶縁体７１６を有する。また、絶縁体７１６上には、導電体７１８、導電体７１８上の絶縁体７２０、絶縁体７２０上の導電体７２１、導電体７２１上の絶縁体７２２、絶縁体７２２上の導電体７２４、導電体７２４上の絶縁体７２５、絶縁体７２５上の導電体７２６、導電体７２６上の絶縁体７２８が、積層した積層体を、ｍ３層有する。なお、以下では、積層体において、序数を各符号の後ろに付与して区別する場合がある。具体的には、基体に近接する１層目の積層体の各構成を、絶縁体７２０＿１、導電体７２１＿１、絶縁体７２２＿１、導電体７２４＿１、絶縁体７２５＿１、導電体７２６＿１、絶縁体７２８＿１、ｍ３層目の積層体の各構成を、絶縁体７２０＿ｍ３、導電体７２１＿ｍ３、絶縁体７２２＿ｍ３、導電体７２４＿ｍ３、絶縁体７２５＿ｍ３、導電体７２６＿ｍ３、絶縁体７２８＿ｍ３と記載する場合がある。
また、図７（Ａ）に示すように、導電体７１８、導電体７２１、導電体７２４、導電体７２６および導電体７１９は、絶縁体７５０で分断されており、ｙ軸方向に延伸して設けられる。
また、上記積層体の最上層である絶縁体７２８＿ｍ上に、導電体７１９、導電体７１９上に絶縁体７５０を有する。また、上記積層体、導電体７１９、絶縁体７５０を貫通するように形成された開口部を有し、上記積層体の導電体７２４の開口部の側面には、環状の酸化物７３０、および酸化物７３０を介して環状の導電体７３４を有し、導電体７３４の酸化物７３０と接していない側面は、絶縁体７２５の開口部の側面と同一面を有する。
また、上記貫通するように形成された開口部内には、絶縁体７４１を有し、絶縁体７４１の内側に酸化物７４３を有し、酸化物７４３の内側には、絶縁体７４８を有する。酸化物７４３の上端部と接するように導電体７５２を有し、絶縁体７５０、および導電体７５２上に絶縁体７５１を有する。
また、絶縁体７２０、絶縁体７２２、絶縁体７２５、絶縁体７２８、絶縁体７５０、および絶縁体７５１は、導電体７１８、導電体７２１、導電体７２４、導電体７２６、導電体７１９、導電体７５３に達する開口部を有し、当該開口部内には、導電体７１８と接する導電体７５４、導電体７２１と接する導電体７６１、導電体７２４と接する導電体７６３、導電体７２６と接する導電体７６５、導電体７５２と接する導電体７５３を有し、導電体７５４上の導電体７５６、導電体７６１上の導電体７６２、導電体７６３上の導電体７６４、導電体７６５上の導電体７６６、導電体７５３上の導電体７５５を有する。なお、以下では、導電体７６１乃至導電体７６６において、序数を各符号の後ろに付与して区別する場合がある。具体的には、導電体７６１、導電体７６３、および導電体７６５が接続する導電体７２１、導電体７２４、および導電体７２６に付与された序数と同じ序数を付与する。また、導電体７６２、導電体７６４、および導電体７６６が接続する、導電体７６１、導電体７６３、および導電体７６５に付与された序数と同じ序数を付与する。
また、絶縁体７５１、導電体７５６、導電体７６２、導電体７６４、導電体７６６、および導電体７５５上に絶縁体７５７を有し、絶縁体７５１、および絶縁体７５７は導電体７５３に達する開口部を有し、当該開口部内に導電体７５５を有し、導電体７５５、および絶縁体７５７上に導電体７５９を有する。
ここで、図７（Ａ）、および図７（Ｂ）に示すように、導電体７１８、導電体７１９、導電体７２１、導電体７２４、および導電体７２６は、ｘ軸方向に延伸して設けられる。また、図７（Ａ）、および図７（Ｃ）に示すように、導電体７１４、および導電体７５５は、ｙ軸方向に延伸して設けられる。つまり、導電体７１８と、および導電体７１９と、導電体７１４、および導電体７５５とは、互いに交差して設けられることが好ましい。また、図７（Ｂ）、および図７（Ｃ）に示すように、導電体７５４、導電体７６１、導電体７６３、導電体７６５、および酸化物７４３はｚ軸方向に延伸して設けられる。
なお、各開口部は図７等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、開口部の上面形状に合わせて、開口部内の構造体の上面形状も変化することがある。また、各開口部は、上方の開口部のｚ軸に垂直な断面積に比較して下方（基板側）の開口部のｚ軸に垂直な断面積が狭くなる形状としてもよい。
ここで、図７（Ｃ）に示すように、トランジスタ７０８は、ゲートとして機能する導電体７１９と、ゲート絶縁体として機能する絶縁体７４１と、チャネル形成領域として機能する酸化物７４３と、絶縁体７４８と、を有する。また酸化物７４３の一部の領域は、トランジスタ７０８のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ７０９は、ゲートとして機能する導電体７１８と、ゲート絶縁体として機能する絶縁体７４１と、チャネル形成領域として機能する酸化物７４３と、絶縁体７４８と、を有する。また、酸化物７４３の一部の領域は、トランジスタ７０９のソース領域およびドレイン領域として機能する場合がある。
また、メモリセル７００は、図７（Ｄ）に示すように、トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、容量素子７０４、容量素子７０６を有する。トランジスタ７０１は、ゲートとして機能する導電体７２１、および導電体７２６と、チャネル形成領域として機能する酸化物７３０と、ゲート絶縁体として機能する絶縁体７２２、および絶縁体７２５と、ソースまたはドレインの一方として機能する導電体７２４と、ソースまたはドレインの他方として機能する７３４と、を有する。
また、トランジスタ７０３は、ゲートとして機能する導電体７２１と、チャネル形成領域として機能する酸化物７４３と、ゲート絶縁体として機能する絶縁体７４１と、を有する。また、酸化物７４３の一部の領域は、トランジスタ７０３のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ７０５は、ゲートとして機能する導電体７３４と、チャネル形成領域として機能する酸化物７４３と、ゲート絶縁体として機能する絶縁体７４１と、を有する。また酸化物７４３の一部の領域は、トランジスタ７０５のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ７０７は、ゲートとして機能する導電体７２６と、チャネル形成領域として機能する酸化物７４３と、ゲート電極として機能する７４１と、を有する。また酸化物７４３の一部の領域は、トランジスタ７０７のソース領域およびドレイン領域として機能する場合がある。
ここで、絶縁体７４８は、層間膜として機能する場合があるが、必ずしも設けなくともよい。その場合、絶縁体７４８により、開口部を充填してもよい。または、絶縁体７４８の代わりに、不活性ガスにより充填されていてもよい。または、絶縁体７４８の領域が、真空でもよい。
また、容量素子７０４は、電極の一方として機能する導電体７２１と、電極の他方として機能する導電体７３４と、誘電体として機能する絶縁体７２２を有する。容量素子７０６は、電極の一方として機能する導電体７３４と、電極の他方として機能する導電体７２６と、誘電体として機能する絶縁体７２５を有する。
従って、導電体７２１は、トランジスタ７０１のゲート、トランジスタ７０３のゲート、および容量素子７０４の電極の他方として機能する。導電体７２６は、トランジスタ７０１のゲート、トランジスタ７０７のゲート、および容量素子７０６の電極の一方として機能する。絶縁体７２２は、トランジスタ７０１のゲート絶縁体、および容量素子７０４の誘電体として機能する。絶縁体７２５は、トランジスタ７０１のゲート絶縁体、および容量素子７０６の誘電体として機能する。導電体７３４は、トランジスタ７０１のソースまたはドレインの一方、およびトランジスタ７０５のゲートとして機能する。
絶縁体７４１は、トランジスタ７０８、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０９のゲート絶縁体として機能する領域を有する。また、酸化物７４３は、トランジスタ７０８、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０９のチャネル形成領域、並びにソース領域およびドレイン領域として機能する領域を有する。
また、図７に示すように、導電体７２１、導電体７２４、および導電体７２６は、絶縁体７５０で分断されており、ｘ軸方向に配列したメモリセル７００において、共有されており、図２などに示す配線ＷＷＬ、配線ＷＢＬ、配線ＰＬとしての機能を有する。また、導電体７２１、導電体７２４、および導電体７２６は、酸化物７４３に貫通されており、導電体７２１、導電体７２４、および導電体７２６と、酸化物７４３との間には、酸化物７４３の周囲を囲むように絶縁体７４１が設けられる。
また、図７に示すように、導電体７１８、および導電体７１９は、絶縁体７５０で分断されており、ｘ軸方向に配列したトランジスタ７０８、またはトランジスタ７０９において、共有されており、図２などに示す配線ＳＳＬ、配線ＤＳＬとしての機能を有する。また、導電体７１８、および導電体７１９は、酸化物７４３に貫通されており、導電体７１８、および導電体７１９と、酸化物７４３との間には、酸化物７４３の周囲を囲むように絶縁体７４１が設けられる。
また、図７に示すように、導電体７１４、および導電体７５５は、ｙ軸方向に配列したトランジスタ７０８、またはトランジスタ７０９において、共有されており、図２などに示す配線ＳＬ、または配線ＢＬとしての機能を有する。
また、図７（Ａ）、および図７（Ｂ）に示すように、導電体７１８、導電体７２１、導電体７２４および導電体７１９は、下層の導電体が上層の導電体より、さらにｘ軸方向に延伸し、階段状に設けられることが好ましい。絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４および導電体７１９を、階段状に設けることで、下層の導電体の一部の領域が、上層の導電体と重ならないため、各導電体の重ならない領域とプラグ状に設けた導電体７５４、導電体７６１、導電体７６３、導電体７６５、導電体７５３、導電体７５８を接続することができる。
また、プラグ状に設けた導電体７５４、導電体７６１、導電体７６３、導電体７６５、導電体７５３上に、導電体７５６、導電体７６２、導電体７６４、導電体７６６を設ける。導電体７５６、導電体７６２、導電体７６４、導電体７６６は、配線として用いることができる。
同様に導電体７５６、導電体７６２、導電体７６４、導電体７６６上に絶縁体７５７を設け、導電体７１９と接続する導電体７５８を設け、導電体７５８上に配線として機能する導電体７５９を設けてもよい。
上記より、メモリセルアレイ７９０は、ｍ３層の積層体がｚ軸方向に繰り返し積層されることで、ｚ軸方向にメモリセル７００が配列される。メモリセル７００は、ｚ軸方向に配列され、上記実施の形態に示すストリング７９２を構成する。さらに、導電体７２４に囲まれた、環状の酸化物７３０、環状の導電体７３４、絶縁体７４１、酸化物７４３等がｙ軸方向に、ｍ２列繰り返し配列されることで、ｍ２個のメモリセル７００が、ｙ軸方向に配列される。同様に、ｍ１行のストリング７９２がｘ軸方向に配列され、ストリング７９２は、上記実施の形態に示すメモリセルアレイ７９０を構成する。
＜半導体装置の構成材料＞
以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明する。
まず、メモリセルアレイ７９０を設ける基体（図示しない）は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁膜が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。なお、半導体基板上に駆動回路用のトランジスタを設けたものを用いてよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。上記実施の形態に示す絶縁体は、その機能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、窒化酸化シリコン、窒化シリコン、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。例えば、このような絶縁体を容量素子の誘電体として用いてもよい。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
絶縁体７１２、絶縁体７１３、絶縁体７１６、絶縁体７２８、絶縁体７４８、絶縁体７５０、絶縁体７５１、絶縁体７５７は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、絶縁体７１２、絶縁体７１３、絶縁体７１６、絶縁体７２８、絶縁体７４８、絶縁体７５０、絶縁体７５１、絶縁体７５７としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いてもよい。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
例えば、絶縁体７１２、絶縁体７１３、絶縁体７１６、絶縁体７２２、絶縁体７２５、絶縁体７２８、絶縁体７４１、絶縁体７４８、絶縁体７５０、絶縁体７５１、絶縁体７５７として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物、を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
例えば、ゲート絶縁体の一部として機能する絶縁体７２２、絶縁体７２５、および絶縁体７４１は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを、金属酸化物のチャネルが形成される領域と接する構造とすることで、金属酸化物のチャネルが形成される領域が有する酸素欠損を補償する場合がある。
例えば、絶縁体７２２、絶縁体７２５、および絶縁体７４１には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。
さらに、絶縁体７２２、絶縁体７２５、および絶縁体７４１において、上記絶縁体に加えて、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を積層してもよい。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体７１４、導電体７１８、導電体７１９、導電体７２１、導電体７２４、導電体７２６、導電体７３４、導電体７５２、導電体７５３、導電体７５４、導電体７５５、導電体７５６、導電体７５８、導電体７５９、導電体７６１、導電体７６２、導電体７６３、導電体７６４、導電体７６５、および導電体７６６としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
なお、導電体７１４、導電体７１８、導電体７１９、導電体７２１、および導電体７２６と、導電体７２４とは、異なる導電性材料を用いることが好ましい。導電体７１４、導電体７１８、導電体７１９、導電体７２１、導電体７２６と、導電体７２４とに異なる導電性材料を用いることにより、互いのエッチング速度を変えて、導電体７１４、導電体７１８、導電体７１９、導電体７２１、導電体７２６と、導電体７２４との側面の位置をずらすことができる。
＜＜金属酸化物＞＞
酸化物７４３、および酸化物７３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物７４３、および酸化物７３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜メモリセルアレイの作製方法＞
次に、上記半導体装置の作製方法について、図８乃至図２９を用いて説明する。図８乃至図２９は、上記半導体装置のメモリセルアレイ７９０の一部のメモリセル７００の作製過程を示した図である。
なお、以下に用いる絶縁性材料および導電性材料は、上記＜半導体装置の構成材料＞の記載を参酌することができる。
各図（Ａ）は、メモリセルアレイ７９０の上面図である。各図（Ｂ）は、各図（Ａ）にＡ１－Ａ２、Ａ３－Ａ４、Ａ５－Ａ６の一点鎖線で示す部位の断面図である。また、各図（Ｃ）は、各図（Ａ）にＡ７－Ａ８の一点鎖線で示す部位の断面図である。なお、以下においては、各図に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７９０を設ける基体の上面に平行にとり、ｚ軸は基体の上面に垂直にとる。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体７１２を成膜する。絶縁体７１２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に絶縁体７１２上に絶縁体７１３を成膜する。絶縁体７１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体７１３に、絶縁体７１２に達する開口部を形成する。開口部とは、例えば、溝やスリットなども含まれる。また、開口部が形成された領域を指して開口部とする場合がある。開口部の形成にはウェットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体７１２は、絶縁体７１３をエッチングして開口部を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口部を形成する絶縁体７１３に酸化シリコン膜を用いた場合は、絶縁体７１２は、エッチングストッパ膜として機能する絶縁膜として、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
なお、ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
開口部の形成後に、導電体７１４となる導電膜を成膜する。当該導電膜は、例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。特に、銅などの低抵抗導電性材料を用いることが好ましい。なお、導電体７１４となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ（化学的機械研磨）処理を行うことで、導電体７１４となる導電膜の一部を除去し、絶縁体７１３を露出する。その結果、開口部のみに、導電体７１４となる導電膜が残存する。これにより、上面が平坦な、導電体７１４を形成することができる（図８参照。）。なお、当該ＣＭＰ処理により、絶縁体７１３の一部が除去される場合がある。
続いて、絶縁膜７１３Ａ、および導電膜７１８Ａを、順に積層して成膜する（図８参照）。また、これらの絶縁膜および導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、導電膜７１８Ａ上に、絶縁膜７２０Ａ、導電膜７２１Ａ、絶縁膜７２２Ａ、導電膜７２４Ａ、絶縁膜７２５Ａ、導電膜７２６Ａ、および絶縁体７２８Ａを、この順番に積層して成膜する（図９参照）。さらに、ストリング７９２が有するメモリセル７００の数（ｍ３個）に合わせて、この積層体を繰り返し形成する。また、これらの絶縁膜および導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
続いて、積層体の最上層となる絶縁体７２８Ａ上に、導電膜７１９Ａを成膜する。導電膜７１９Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。なお、回路構成等に応じて、導電膜７１９Ａ上に、適宜、絶縁膜、導電膜、半導体膜、などを設けてもよい。
ここで、導電膜７２４Ａは、後述する工程において、導電膜７２１Ａ、導電膜７２６Ａ、および導電膜７１８Ａ、導電膜７１９Ａに対して選択的にエッチングを行う。当該エッチング処理において、導電膜７３４Ａのエッチング速度が、導電膜７２１Ａ、導電膜７２６Ａ、および導電膜７１８Ａ、導電膜７１９Ａのエッチング速度に比べて著しく大きくなることが好ましい。導電膜７２１Ａ、導電膜７２６Ａ、および導電膜７１８Ａ、導電膜７１９Ａのエッチング速度を１とすると、導電膜７２４Ａのエッチング速度は５以上が好ましく、より好ましくは１０以上である。よって、導電膜７２１Ａ、導電膜７２６Ａ、および導電膜７１８Ａ、導電膜７１９Ａ、および導電膜７２４Ａにとして用いる導電性材料は、上記のエッチング速度を満たすように、エッチング条件等に合わせて適宜選択することが好ましい。
次に、マスク７８０を用いて、絶縁体７１６、導電体７１８、導電体７１９、絶縁膜７２０Ａ、導電膜７２１Ａ、絶縁膜７２２Ａ、導電膜７２４Ａ、絶縁膜７２５Ａ、導電膜７２６Ａ、および絶縁体７２８Ａを含む積層体に、分断加工を行う（図１０参照）。絶縁体７１６、導電体７１８、導電体７１９、絶縁膜７２０Ａ、導電膜７２１Ａ、絶縁膜７２２Ａ、導電膜７２４Ａ、絶縁膜７２５Ａ、導電膜７２６Ａ、および絶縁体７２８Ａを含む積層体は、後の工程で絶縁体７５０が埋め込まれる開口部によって分断される。当該開口部は、ｘ軸方向に延伸された溝状の開口部である。よって、絶縁体７１６、導電体７１８、導電体７１９、絶縁膜７２０Ａ、導電膜７２１Ａ、絶縁膜７２２Ａ、導電膜７２４Ａ、絶縁膜７２５Ａ、導電膜７２６Ａ、および絶縁体７２８Ａは、ｘ軸方向に延伸した板状の形状になる。上記開口部の形成には、例えば、ドライエッチング処理などの異方性の強いエッチング処理を行えばよい。
加工には、リソグラフィー法を用いてもよい。リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
続いて、マスク７８０を除去し、マスク７８２を形成する（図１１参照）。次に、導電体７１８、導電膜７２１Ａ、導電膜７２４Ａ、導電膜７２６Ａ、および導電体７１９のｘ軸方向に延伸した端部を階段状に加工し、導電体７１８と、導電体７２１、導電体７２４、導電体７２６、および導電体７１９を形成する（図１２参照）。
導電体７１８と、導電体７２１、導電体７２４、導電体７２６、および導電体７１９の階段状の加工において、導電体７１８と、導電膜７２１Ａ、導電膜７２４Ａ、導電膜７２６Ａ、および導電体７１９とのエッチングと、マスク７８２のスリミングを交互に行うことで、階段状の導電体７１８と、導電体７２１、導電体７２４、導電体７２６、および導電体７１９を形成することができる。導電体７１８と、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９の加工により、マスク７８２は、幅、厚さ共に縮小する場合がある（図１２参照。）。
上記構造では、導電体７１８と、導電体７２１、導電体７２４、導電体７２６、および導電体７１９の階段状の部分が、駆動回路と接続された配線とのコンタクト部となる。従って、導電体７１８と、導電体７２１、導電体７２４、導電体７２６、および導電体７１９は、当該配線と接続されたプラグと容易にコンタクトを取ることができる。
続いて、マスク７８２を除去する（図１３参照）。その後、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９のｘ軸方向に延伸された溝状の開口部を埋め込むように絶縁体７５０を成膜する（図１４参照）。絶縁体７５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体７５０を形成してもよい。絶縁体７５０は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
続いて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９に、導電体７１４に達する開口部を形成する（図１５参照）。開口部の形成にはウェットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。
続いて、導電体７２４に対し、サイドエッチング処理を行い、導電体７２４の一部を選択的に除去する。導電体７２４と、導電体７１８、導電体７１９、導電体７２１、および導電体７２６とに、異なる導電性材料を用いることで、導電体７２４と、導電体７１８、導電体７２１、および導電体７２６とのサイドエッチング速度を変えることで、導電体７２４に形成する開口部は、導電体７１８、導電体７２１、および導電体７２６に形成する開口部よりも、大きくなる。従って、貫通した開口部において、導電体７２４の側面は、導電体７１８、導電体７２１、および導電体７２６の側面より、外側に位置させることができる。導電体７２４のサイドエッチングは、ウェットエッチング法または等方性の高い条件のドライエッチング法を用いることができる。
なお、等方性の高い条件のドライエッチングとしては、例えば、反応性ガスを用いたエッチングを用いればよい。反応性ガスを用いたエッチングでは、意図的に基板などにバイアスを掛けないようにして、エッチングの等方性を高くする。また、反応性ガスを用いたエッチングでは、反応性ガスを高温にする、または反応性ガスをプラズマ化することにより、エッチングガスの反応性を向上させてもよい。
次に、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体に形成された開口部に酸化物７３０Ａを成膜する（図１７参照）。酸化物７３０Ａは、スパッタリング法、ＣＶＤ法、およびＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物７３０Ａを形成してもよい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物７３０Ａを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
次に、異方性のドライエッチングを行って、酸化物７３０Ａを選択的に除去し、環状の酸化物７３０Ｂを形成する（図１８参照）。酸化物７３０Ｂは、図１８に示すように、導電体７２４が有する開口部の側面に形成され、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部の側面は露出する。つまり、酸化物７３０Ａは、ｍ３個に分割され、酸化物７３０Ｂ＿１、乃至酸化物７３０Ｂ＿ｍ３となる。図１９（Ａ）に示すように、酸化物７３０Ｂは、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部と同心円の開口部を有する円筒状の形状となる。なお、上記の酸化物７３０Ａを選択的に除去する際には、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９の側面が揃うようにしてもよい。
続いて、酸化物７３０Ｂ＿１、乃至酸化物７３０Ｂ＿ｍ３に対し、サイドエッチング処理を行うことで、環状の酸化物７３０＿１乃至環状の酸化物７３０＿ｍ３を形成する（図１９参照）。酸化物７３０Ｂの一部を除去することで、露出した酸化物７３０の側面は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部の側面よりも、外側に位置させることができる。従って、酸化物７３０が有する開口部は、導電体７１８、導電体７２１、および導電体７２６に形成する開口部よりも、大きくなる。
当該エッチング処理には、ウェットエッチング、または等方性の高い条件のドライエッチング法を用いることが好ましい。また、当該エッチング処理においては、酸化物７３０の側面方向のエッチング速度が、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９のエッチング速度に比べて著しく大きくなることが好ましい。導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を１とすると、酸化物７３０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。よって、上記のエッチング速度を満たすように、適宜エッチング条件を選択すればよい。
次に、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、酸化物７３０、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体に形成された開口部に導電膜７３４Ａを成膜する（図２０参照）。導電膜７３４Ａは、ＣＶＤ法、およびＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電膜７３４Ａを形成してもよい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。導電膜７３４Ａを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
次に、異方性ドライエッチングを行って、導電膜７３４Ａを選択的に除去し、環状の導電体７３４を形成する（図２１参照）。導電体７３４は、図２１に示すように、酸化物７３０が有する開口部の側面に形成され、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部の側面は露出する。つまり、導電体７３４は、ｍ３個に分割され、導電体７３４＿１、乃至導電体７３４＿ｍ３となる。また、図２１（Ａ）に示すように、導電体７３４は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、酸化物７３０、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部と同心円の開口部を有する円筒状の形状となる。また、導電体７３４が有する開口部の側面は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部の側面と、同一面上となることが好ましい。なお、上記の導電膜７３４Ａを選択的に除去する際には、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９の側面が揃うようにしてもよい。
続いて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、酸化物７３０、導電体７３４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体が有する開口部内に、絶縁体７４１Ａを成膜する（図２２参照）。
絶縁体７４１Ａの成膜は、ＡＬＤ法ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはスパッタリング法、などを用いて行うことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体７４１Ａを形成してもよい。
次に、絶縁体７４１Ａの不要な部分を除去し、絶縁体７４１を形成する（図２３参照）。当該工程では、エッチバック処理などを用いることができる。導電体７１４が露出するまで、絶縁体７４１Ａの一部を除去するとよい。従って、図２３に示すように、絶縁体７４１は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、酸化物７３０、導電体７３４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部と同心円の開口部を有する円筒状の形状となる。
続いて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、酸化物７３０、導電体７３４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体が有する開口部内に、酸化物７４３Ａ、および絶縁体７４８Ａを成膜する（図２３参照）。なお、酸化物７４３の底部は、図２４に示すように導電体７１４と接する。
酸化物７４３Ａ、および絶縁体７４８Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物７４３Ａ、および絶縁体７４８Ａを形成してもよい。
次に、酸化物７４３Ａ、および絶縁体７４８Ａの不要な部分を除去し、酸化物７４３、および絶縁体７４８を形成する（図２４参照）。例えば、当該処理には、化学機械研磨処理などにより、絶縁体７５０が露出するまで、酸化物７４３Ａ、および絶縁体７４８Ａの一部を除去することで、酸化物７４３、および絶縁体７４８を形成する。この際、絶縁体７５０をストッパ層として使用することもでき、絶縁体７５０が薄くなる場合がある。
次に、導電体７５２、および絶縁体７５１を形成する（図２５参照）。導電体７５２は、導電体７５２となる膜を成膜した後、リソグラフィー法などを用いて加工するとよい。また、絶縁体７５１は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。絶縁体７５１は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
次に、絶縁体７５１、および絶縁体７５０を、リソグラフィー法を用いて加工し、導電体７１８、導電体７２１、導電体７２４、導電体７２６、および導電体７５２を露出するように開口部を形成する（図２６参照）。当該開口部は、階段状に形成された導電体７２１、導電体７２４、および導電体７２６それぞれに対して形成する。
続いて、絶縁体７５１上、および絶縁体７５０、絶縁体７５１が有する開口部に導電膜７５３Ａを成膜する（図２７参照）。導電膜７５３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電膜７５３Ａを形成してもよい。また、導電膜７５３Ａは、複数の層からなる積層構造を有していてもよい。
次に、導電膜７５３Ａの一部を除去し、上記開口部に埋め込むように導電体７５３、導電体７５４、導電体７６１、導電体７６３、導電体７６５を形成する（図２８参照）。当該加工は、ＣＭＰなどを用いて不要な導電膜７５３Ａを除去することで、形成することができる。
次に、導電体７５５、導電体７５６、導電体７６２、導電体７６４、および導電体７６６を形成する（図２９参照）。導電体７５５、導電体７５６、導電体７６２、導電体７６４、および導電体７６６となる膜を成膜した後、リソグラフィー法などを用いて加工するとよい。
続いて、絶縁体７５７を成膜する（図３０参照）。絶縁体７５７は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。絶縁体７５１は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
続いて、導電体７５８、および導電体７５９を形成する（図３０参照）。絶縁体７５７、絶縁体７５１、および絶縁体７５０に、導電体７１９に達する開口部を設ける。当該開口部に導電体７５８を形成すればよい。導電体７５９は、リソグラフィー法などを用いて形成することができる。
以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタの層数を増やしても、メモリトランジスタのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
また、メモリセルを基板の上面に垂直な方向に積層した３次元メモリセルアレイを提供することができる。メモリセルを積層して設けることにより、積層数に応じて単位面積当たりの記憶容量を増加させることができる。当該メモリセルにおいては、２個のトランジスタと１個の容量素子が含まれており、比較的素子数が多い。これに対して本実施の形態に示す半導体装置を用いることにより、上記のような良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
＜半導体装置の変形例＞
以下では、図３０乃至図３２を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。なお、図３０乃至図３２に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
以下、半導体装置の構成についてそれぞれ図３０乃至図３２用いて説明する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
図３０（Ｄ）には、図３０（Ｃ）のメモリセル７００の拡大図を示す。トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、容量素子７０４、容量素子７０６を有する。トランジスタ７０１は、ゲートとして機能する導電体７２１、および導電体７２６と、チャネル形成領域として機能する酸化物７３０と、ゲート絶縁体として機能する絶縁体７２２、および絶縁体７２５と、ソースまたはドレインの一方として機能する導電体７２４と、ソースまたはドレインの他方として機能する７３４と、を有する。
図３０に示すメモリセルアレイ７９０は、＜半導体装置の構成例＞に示したメモリセルアレイ７９０とは、酸化物７３０、および導電体７３４の形状が異なる。導電体７３４は、図７に示すメモリセル７００と異なり、絶縁体７２２、または絶縁体７２５とは、酸化物７３０を介して、設けられる。従って、酸化物７３０の側面は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、導電体７３４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９の側面と同一面上となる領域を有する。
以下では、図３１、および図３２を用いて、図３０に示すメモリセルアレイ７９０の作製方法を説明する。
本項目で示すメモリセルアレイ７９０は、図８乃至図２９に示すメモリセルアレイ７９０の作製方法と、図１６に示す工程までは、同じ作成方法を用いることができる。つまり、導電体７２４の一部を除去する工程まで、上述した説明を参照することができる。
導電体７２４の一部を除去した後、酸化物７３０Ａ、および導電膜７３４Ａを成膜する（図３１参照）。酸化物７３０Ａ、および導電膜７３４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物７３０Ａ、および絶縁膜７５０Ａを形成してもよい。
続いて、異方性エッチングを行って、酸化物７３０Ａ、および導電膜７３４Ａを選択的に除去し、酸化物７３０、および導電体７３４を形成する（図３２参照）。酸化物７３０、および導電膜７３４は、図３２に示すように、導電体７２４が有する開口部の側面に形成され、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部の側面は露出する。つまり、酸化物７３０Ａ、および導電膜７３４Ａは、ｍ３個に分割され、酸化物７３０＿１、乃至酸化物７３０＿ｍ３、および導電体７３４＿１、乃至導電体７３４＿ｍ３となる。図３２（Ａ）に示すように、酸化物７３０、および導電体７３４は、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９が有する開口部と同心円の開口部を有する円筒状の形状となる。なお、上記の酸化物７３０Ａ、および導電膜７３４Ａを選択的に除去する際には、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体７１８、絶縁体７２０、導電体７２１、絶縁体７２２、導電体７２４、絶縁体７２５、導電体７２６、絶縁体７２８、および導電体７１９の側面が揃うようにしてもよい。
従って、図３２に示すメモリセルアレイ７９０は、図７に示すメモリセルアレイよりも、工程を短縮することができる。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図３３乃至図３７を用いて説明する。なお、図３３乃至図３７に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
＜半導体装置の応用例１＞
以下では、図３３乃至図４０を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。以下、半導体装置の構成についてそれぞれ図３３用いて説明する。
図３３に示す半導体装置は、メモリセル７００、およびトランジスタ７０８を有する。また、図３３（Ｄ）は、図３３（Ａ）にＡ５－Ａ６で示す一点鎖線で示す部位の断面、およびＡ６よりも先の部位の断面を示す。図３３（Ｄ）に示すように、半導体装置は、少なくとも２つのストリング７９２に対し、１つの導電体７１４を共通して有していてもよい。
図３３に示すトランジスタ７０８は、実施の形態１に示したメモリセルアレイ７９０とは、メモリセル７００、およびトランジスタ７０８の構造が異なる。具体的には、酸化物７４３の代わりに、半導体７４２を用いる。
ここで、半導体７４２としては、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。例えば、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。また、半導体７４２に酸化物７４３と同じものを用いてもよい。
つまり、図３３に示す半導体装置は、開口部内に、半導体７４２としてシリコンなどの半導体を用いることで、ｐチャネル型のトランジスタを設けることができる。具体的には、半導体装置において、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０８をｐチャネル型のトランジスタとして設けることができる。一方、トランジスタ７０１は、ｎチャネル型のトランジスタとすることができる。なお、実施の形態１と同様に、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０８をｎチャネル型のトランジスタとしてもよい。
具体的には、半導体７４２にポリシリコンを用いればよい。また、半導体７４２に対し、ドーパントを選択的に添加することで、半導体７４２の１部を導電体として用いることができる。従って、図３３に示すように、半導体７４２の１部にドーパントを添加することで、領域７４４を形成することができる。また、導電体７１４として、ｐ型のドーパントを添加したポリシリコンを用いることができる。あるいは、実施の形態１と同様に、トランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０８をｎチャネル型のトランジスタとした際、導電体７１４として、ｎ型のドーパントを添加したポリシリコンを用いてもよい。
また、１つのストリング７９２は、配線ＷＢＬとして機能する導電体７２１、および配線ＷＷＬとして機能する導電体７２６を共通する他のストリング７９２を有する。図３３に示す構造は、配線ＷＢＬとして機能する導電体７２１、および配線ＷＷＬとして機能する導電体７２６を共通する２つのストリング７９２は、同じ情報を記憶する。従って、記憶情報の冗長性が向上し、メモリの保持特性、または信頼性を向上させることができる。
＜半導体装置の応用例２＞
以下では、図３４を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。
図３４に示す半導体装置は、図３３に示す半導体装置に加え、トランジスタ７０９を有する。つまり、ストリング７９２の上下に選択トランジスタとして機能するトランジスタ７０８、およびトランジスタ７０９が配置される。従って、半導体装置の応用例１では配線ＷＷＬとして機能する導電体７２６を共通する２つのストリング７９２で動作させるのに対して、本応用例では、一つのストリング７９２で動作を行うことができるため、図３３で説明した半導体装置よりも、記憶データの集積度を高くすることができる。
＜半導体装置の応用例３＞
以下では、図３５を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。
図３５に示す半導体装置において、導電体７６３は、トランジスタ７０１が有する酸化物７３０の側面と接する。具体的には、Ａ１－Ａ２の一点鎖線で示す領域において、ビアの開口を行った後、トランジスタ７０１が有する酸化物７３０は等方性のサイドエッチングを行い、導電体７６３の埋め込みを行う。当該構造とすることで、ゲートとして機能する導電体７２１、または導電体７２６とのオフセット領域を縮小することができる。従って、トランジスタ７０１の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
なお、本構造においても、図３４に示す半導体装置のように、トランジスタ７０９を設けてもよい。
＜半導体装置の応用例４＞
以下では、図３６を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。
図３６に示す半導体装置は、導電体７２４を有することで、ｘ軸方向に伸びた酸化物７３０を導電する際の導電率を高めることに寄与することができる。従って、トランジスタ７０１の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
導電体７２４は、導電体７２１、絶縁体７２２、酸化物７３０、絶縁体７２５、導電体７２６をｙ軸方向間でストリング７９２を分離した後に、酸化物７３０を等方性エッチングで一部除去して、導体を埋め込むことで作製することができる。埋め込んだ導体の不要な部分は、異方性または等方性のエッチングで除去して導体７２４を形成することができる。
なお、本構造においても、図３４に示す半導体装置のように、トランジスタ７０９を設けてもよい。また、図３５の導体７６３と図３６の導体７２４を組み合わせて設けてもよい。
＜半導体装置の応用例５＞
以下では、図３７を用いて、本発明の一態様に係るメモリセルアレイ７９０を有する半導体装置の一例について説明する。なお、図３７（Ｄ）は、図３７（Ａ）にＡ５－Ａ６で示す一点鎖線で示す部位の断面、およびＡ６よりも先の部位の断面を示す。
図３７に示す半導体装置において、導電体７６３は、トランジスタ７０１が有する酸化物７３０の側面と接する。具体的には、Ａ１－Ａ２の一点鎖線で示す領域において、ビアの開口を行った後、トランジスタ７０１が有する酸化物７３０に対して等方性のサイドエッチングを行い、導電体７６３の埋め込みを行う。当該構造とすることで、ゲートとして機能する導電体７２１、または導電体７２６とのオフセット領域を縮小することができる。従って、トランジスタ７０１の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
また、導電体７２４を有することで、トランジスタ７０１のソース電極またはドレイン電極の一方として機能する導電体７６３と、ソース電極またはドレイン電極の他方として機能する導電体７３４までのチャネル長を縮小することができる。すなわち、導電体７６３と導電体７３４の距離を近づけることで、ゲートとして機能する導電体７２１、または導電体７２６で囲まれたチャネルとして機能する酸化物７３０の長さを縮小することができる。これにより、ｘ軸方向に配置されたストリング７９２間で各トランジスタ７０１のチャネル長が変わっていたのを同等の長さのチャネル長にすることができる。従って、メモリ動作において、律速される最も遅いトランジスタ７０１の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
また、図３７に示す半導体装置においては、図３７（Ｄ）に示したように、ｘ軸方向で隣接するストリング７９２間の酸化物７３０を分離して、絶縁体７５０で埋め込まれた領域を有する。これにより、隣接するストリング７９２間のメモリセル７００どうしがメモリ動作の際における干渉を防止することができる。隣接するストリング７９２間の酸化物７３０の分離は、導電体７２１、絶縁体７２２、酸化物７３０、絶縁体７２５、導電体７２６をｙ軸方向間で分離したのと同じように、ｘ軸方向間でも行えばよい。その後、酸化物７３０を等方性のサイドエッチングをして、導体を埋め込み、導体の不要な部分をエッチング除去して導体７２４を形成する。これにより、ｘ軸方向間に配置されたメモリセル７００の酸化物７３０は分離されるが、ソース電極またはドレイン電極として機能する導体７６３は、導体７２４を介して各メモリセル７００の酸化物７３０と接続される。
なお、本構造においても、図３４に示す半導体装置のように、トランジスタ７０９を設けてもよい。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。また、実施の形態、応用例に示す構成は、実施の形態、応用例に示す他の構成に対して適宜、適用、組み合わせ、置き換えなどを行って、本発明の一態様としてもよい。
＜＜メモリセルアレイの動作例＞＞
図３８乃至図４０に、図３５に示す半導体装置のメモリセル７００にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートの例を示す。図３８、および図３９は、データの書き込み行う選択したメモリセル７００（ここでは、メモリセル７００（１，１，１）、およびメモリセル７００（１，１，ｎ３））、又は読み出しを行う選択したメモリセル７００（ここでは、メモリセル７００（１，１，１））を動作させるに際して、各配線に与える電位のタイミングチャートを示す。また、ここでは、メモリセル７００内のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７、およびトランジスタ７０８、トランジスタ７０９でｐチャネル型のトランジスタを設けた例に関して説明する。
ここで、メモリセル７００（１，１，１）が、ある大きさの正の電荷（データ“０”）と、空の状態（データ“１”）のどちらかを保持できる１ビット（２値）のメモリセルである場合、データ保持時には、ノードＦＮ（１，１，１）が、正、又は０Ｖのいずれかの電位となる。すなわち、データ保持時には、ノードＦＮ（１，１，１）と接続するトランジスタ７０５（１，１，１）のゲート電極は、正、又は０Ｖのいずれかの電位となる。
また、図４０は、メモリセル７００（１，１，１）が有するノードＦＮ（１，１，１）、および非選択メモリセルが有するノードＦＮに与える電位のタイミングチャートを示している。
なお、図３８乃至図４０では、上で定義したデータ“１”の書き込み、同データの保持、同データの読み出しの一連の動作を、期間Ｔ１乃至期間Ｔ１０で示している。
なお、メモリセル７００が保持できるデータは、上で定義した２値に限られない。例えば、ノードＦＮに与える電位の範囲を広げ、当該範囲内の電位を分割することによって、２値以上の多値データを保持することもできる。これにより、メモリセル７００に記憶させることが可能な情報量を、増加させることができる。
以下では、一例として、任意の大きさの電位ＶＲ、電位ＶＬ、電位ＶＨ、電位ＶＨＨ、及び電位ＶＷを用いたメモリセル７００の各動作例を説明する。
なお、電位ＶＲは読み出し用の電位、電位ＶＷは書き込み用の電位とする。また、書き込み電位＋ＶＷを階調にすることで多値化することができる。
なお、電位「－ＶＬ」、電位「－ＶＷ」、電位「－ＶＨ」、電位「－ＶＨＨ」、トランジスタ７０１、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７のの閾値電圧よりも低い電位とし、電位「＋ＶＲ」は、電位ＶＷよりも小さい電位とする。また、トランジスタ７０１は、ノーマリーオフ特性を有する。トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７は、ノーマリーオフ特性、またはノーマリーオンの特性を有するものとする。
［データ書き込み動作］
まず、図３８乃至図４０に示すタイミングチャートを用いて、ストリング７９２（１，１）内に配置されたメモリセル７００（１，１，１）へのデータ書き込み動作の例について説明する。図３８乃至図４０において、期間Ｔ１乃至期間Ｔ３は、メモリセル７００（１，１，１）にデータ“０”の書き込みを行う期間である。また、期間Ｔ５乃至期間Ｔ７は、メモリセル７００（１，１，１）にデータ“１”の書き込みを行う期間である。
なお、図４０に示すように、期間Ｔ１の直前では、各ノードＦＮは、０Ｖの電位が保持されており、メモリセル７００にデータ“０”が記憶されているものとする。
まず、非選択セルの誤書き換えを防止するために、非選択のメモリセル７００のトランジスタ７０３、トランジスタ７０５およびトランジスタ７０７にプリチャージを行う。
期間Ｔ１において、配線ＳＳＬ（１）および配線ＤＳＬ（１）を除く、非選択である配線ＳＳＬ（ｎ２）および配線ＤＳＬ（ｎ２）に、電位－ＶＬを与え、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７をオン状態とする。また、配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、および配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に電位＋ＶＨを与え、非選択のメモリセル７００のトランジスタ７０３の活性層、トランジスタ７０５の活性層、およびトランジスタ７０７の活性層に電位＋ＶＨのプリチャージを行う。
このとき、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７のゲート電圧は、相対的に低い電位となり、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７はオン状態となる。つまり、ほぼ均一に電位＋ＶＨが半導体７４２中に印加されることで、非選択であるノードＦＮ（ｎ１，１，１）を持つメモリセル７００（ｎ１，１，１）、ノードＦＮ（ｎ１，ｎ２，１）を持つメモリセル７００（ｎ１，ｎ２，１）、ノードＦＮ（ｎ１，１，ｎ３）を持つメモリセル７００（ｎ１，１，ｎ３）、およびノードＦＮ（ｎ１，ｎ２，ｎ３）を持つメモリセル７００（ｎ１，ｎ２，ｎ３）などのノードＦＮの電位が、容量結合により、高いプラス電位となる。従って、各メモリセル７００内のトランジスタ７０１のゲート電圧に対し、相対的に低いプラス電位が与えられた場合でも、トランジスタ７０１がオフ状態を保つため、誤書き換えを防止することができる。あるいは、各メモリセル７００内のトランジスタ７０１のソースとドレイン間の電位差を生じさせないことで、オフ状態を保つため、非選択セルは誤書き換えを防止することができる。
続いて、配線ＳＳＬ（１）および配線ＤＳＬ（１）を除く、非選択である配線ＳＳＬ（ｎ２）および配線ＤＳＬ（ｎ２）の電位を＋ＶＨとし、非選択のストリング７９２のトランジスタ７０８をオフ状態とすることで、非選択のストリング７９２の半導体７４２をフローティング状態にする。これにより、プリチャージした非選択のストリング７９２の半導体７４２の電位＋ＶＨを、書き込み時の期間において、保持することができる。
次に、期間Ｔ２において、選択メモリセル７００（１，１，１）にデータ”０”を書き込む。配線ＳＳＬ（１）および配線ＤＳＬ（１）に電位－ＶＬを与え、選択したメモリセル７００が属するストリング７９２のトランジスタ７０８およびトランジスタ７０９をオン状態とする。また、配線ＢＬ（１）、配線ＳＬ（１）には電位０を与え、配線ＰＬ（１）には電位＋Ｖｗを与え、配線ＷＷＬ（１）には電位＋ＶＬを与え、および配線ＷＢＬ（１）には電位－ＶＬを与えることで、選択したメモリセル７００のトランジスタ７０１をオン状態とする。
トランジスタ７０１がオン状態となることで、ノードＦＮ（１，１，１）の電位が上昇し、ノードＦＮ（１，１，１）と、トランジスタ７０１のゲート電位差が小さくなる。トランジスタ７０１がオフ状態になる電位＋ＶＷまで、ノードＦＮ（１，１，１）の電位が上昇した時、データ”０”の電位に該当する電位＋ＶＷが、ノードＦＮ（１，１，１）に入る。
また、選択したストリング７９２内で非選択メモリセルのトランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７をオン状態とするため、配線ＷＷＬ（１）、配線ＷＢＬ（１）以外の非選択である配線ＷＷＬ（ｎ３）、配線ＷＢＬ（ｎ３）には電位－ＶＬを与える。これにより、配線ＢＬ（１）、配線ＳＬ（１）の電位が、選択したストリング７９２内の半導体７４２に印加される。また、選択したストリング７９２中の非選択であるメモリセル７００のトランジスタ７０１は、オフ状態となるため、ノードＦＮ（１，１，ｎ３）を持つメモリセル７００（１，１，ｎ３）の誤書き換えを防止することができる。
なお、配線ＳＳＬ（１）、配線ＷＷＬ（１）、配線ＷＢＬ（１）を共有する非選択であるメモリセル７００の誤書き換えを防止するため、非選択の配線ＢＬ（ｎ１）、および配線ＳＬ（ｎ１）に電位＋ＶＨを与えておくとよい。配線ＳＳＬ（１）を共有する非選択であるメモリセル７００には、配線ＳＳＬ（１）に電位－ＶＬが与えられ、ストリング７９２のトランジスタ７０８がオン状態となる。従って、上述のプリチャージ動作と同様に、非選択の配線ＢＬ（ｎ１）、配線ＳＬ（ｎ１）などに電位＋ＶＨを入れて、当該ストリング７９２内の半導体７４２の電位を＋ＶＨに上昇させることで、ノードＦＮ（１，ｎ２，１）を持つメモリセル７００（１，ｎ２，１）の誤書き換えを防止させる。
なお、データの書き込み後は、配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）、配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）、および配線ＰＬ（１）の電位を０とする。
次に、期間Ｔ３において、期間Ｔ１でプリチャージした電位を元に戻すため、非選択となる配線ＳＳＬ（ｎ２）に電位－ＶＬを与え、ストリング７９２のトランジスタ７０８をオン状態にする。続いて、各配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に、電位０を与え、半導体７４２を電位０とする。
ここで、プリチャージした電位が保持する時間は、ストリング７９２のトランジスタ７０８のオフ状態のリーク電流に依存する。しかしながら、プリチャージした電位の保持する時間が、書き込み時間と実質同じであれば、期間Ｔ３のプリチャージした電位を元に戻す動作は省略してもよい。
なお、上述の書き込み電位＋ＶＷを階調にすることで多値化することができる。また、配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）、および配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）に書き込みするデータに該当する電圧を印加して、配線ＢＬ、配線ＳＬ、配線ＳＳＬを共有するストリング７９２の単位でのページ書き込みを行ってもよい。
あるいは、配線ＳＳＬ、および配線ＷＬ（例えば配線ＷＷＬ（ｎ３）と配線ＷＢＬ（ｎ３））を共有するメモリセル７００で、書き込むデータ”０”または”１”が同じであるメモリセル７００の単位でのページ書き込みを行ってもよい。
一方、期間Ｔ５乃至期間Ｔ７は、選択したメモリセル７００（１，１，１）に対するデータ“１”の書き込み動作あるいは消去動作である。当該動作は、データ”０”の書き込み期間Ｔ１乃至期間Ｔ３とほぼ同様の方法を用いることができ、上述の期間Ｔ２でのＰＬ（１）の電位を０にすることでデータ“１”を書き込むことができる。
期間Ｔ５において、配線ＳＳＬ（１）および配線ＤＳＬ（１）を除く、非選択である配線ＳＳＬ（ｎ２）および配線ＤＳＬ（ｎ２）に、および配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）、配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）に、電位－ＶＨＨを与え、トランジスタ７０３をオン状態とする。また、配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、および配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に電位－ＶＨを与え、非選択のメモリセル７００のトランジスタ７０３の活性層、トランジスタ７０５の活性層、およびトランジスタ７０７の活性層に電位－ＶＨのプリチャージを行う。
このとき、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７のゲート電圧は、相対的に低い電位となり、トランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７はオン状態となる。つまり、ほぼ均一に電位－ＶＨが半導体７４２中に印加されることで、選択メモリセルの配線ＷＷＬ（１）および配線ＷＢＬ（１）を共有する非選択であるノードＦＮ（ｎ１，１，１）を持つメモリセル７００（ｎ１，１，１）、ノードＦＮ（ｎ１，ｎ２，１）を持つメモリセル７００（ｎ１，ｎ２，１）などのノードＦＮの電位が、容量結合により、電位が下げられる。これにより、非選択セルが各メモリセル７００がデータ”０”の高い電位を保持したノードＦＮを持つ場合は、そのメモリセル７００内のトランジスタ７０１のソースとドレイン間の電位差が生じないようにすることでオフ状態を保ち、選択メモリセルの配線ＷＷＬ（１）を共有する非選択メモリセルは誤書き換えを防止することができる。なお、非選択メモリセル７００がデータ”１”の電位０を保持する場合は、選択セルに書き込むデータ”１”が非選択セルにも同じデータが書き込まれる可能性があるが、期間Ｔ５乃至期間Ｔ７の一連の動作後には、同じデータ状態に戻る。
続いて、配線ＳＳＬ（１）および配線ＤＳＬ（１）を除く、非選択である配線ＳＳＬ（ｎ２）および配線ＤＳＬ（ｎ２）の電位を０とし、非選択のストリング７９２のトランジスタ７０８をオフ状態とすることで、非選択のストリング７９２の半導体７４２をフローティング状態にする。これにより、プリチャージした非選択のストリング７９２の半導体７４２の電位－ＶＨを、書き込み時の期間において、保持することができる。
次に、期間Ｔ６において、選択メモリセル７００（１，１，１）にデータ”１”を書き込む。配線ＳＳＬ（１）および配線ＤＳＬ（１）に電位－ＶＬを与え、選択したメモリセル７００が属するストリング７９２（１，１）のトランジスタ７０８およびトランジスタ７０９をオン状態とする。また、配線ＢＬ（１）、配線ＳＬ（１）には電位０を与え、配線ＰＬ（１）には電位０を与え、配線ＷＷＬ（１）には電位＋ＶＬを与えることで、選択したメモリセル７００のトランジスタ７０１をオン状態とする。配線ＷＢＬ（１）には電位－ＶＬを与え、選択したメモリセル７００中のトランジスタ７０３をオン状態とし、隣接するトランジスタ７０５の活性層の電位を０に固定して、データ”１”を書き込むという消去動作を行いやすくする。
また、選択したストリング７９２内で非選択メモリセル（１，１，２）乃至メモリセル（１，１，ｍ３）のトランジスタ７０３、トランジスタ７０５、およびトランジスタ７０７をオン状態とするため、配線ＷＷＬ（１）、配線ＷＢＬ（１）以外の非選択である配線ＷＷＬ（ｎ１）、配線ＷＢＬ（ｎ１）には電位－ＶＬを与える。これにより、配線ＢＬ（１）、配線ＳＬ（１）の電位が、選択したストリング７９２内の半導体７４２に印加される。また、選択したストリング７９２中の非選択であるメモリセル７００のトランジスタ７０１は、オフ状態となるため、ノードＦＮ（１，１，ｎ３）を持つメモリセル７００（１，１，ｎ３）の誤書き換えを防止することができる。
次に、期間Ｔ７において、期間Ｔ５でプリチャージした電位を元に戻すため、非選択となる配線ＳＳＬ（１）乃至配線ＳＳＬ（ｍ２）および配線ＤＳＬ（１）乃至配線ＤＳＬ（ｍ２）に電位－ＶＬを与え、ストリング７９２のトランジスタ７０８およびトランジスタ７０９をオン状態にする。続いて、各配線ＢＬ（１）乃至配線ＢＬ（ｍ１）、配線ＳＬ（１）乃至配線ＳＬ（ｍ１）に、電位０を与え、半導体７４２を電位０とする。
ここで、プリチャージした電位が保持する時間は、ストリング７９２のトランジスタ７０８のオフ状態のリーク電流に依存する。しかしながら、プリチャージした電位の保持する時間が、書き込み時間と実質同じであれば、期間Ｔ７のプリチャージした電位を元に戻す動作は省略してもよい。
なお、データの書き込み後は、配線ＷＷＬ（１）乃至配線ＷＷＬ（ｍ３）、配線ＷＢＬ（１）乃至配線ＷＢＬ（ｍ３）、および配線ＳＳＬ（１）乃至配線ＳＳＬ（ｍ２）、および配線ＤＳＬ（１）乃至配線ＤＳＬ（ｍ２）の電位を０とする。
［データ読み出し動作］
一方、期間Ｔ９では、選択したメモリセル７００（１，１，１）に対するデータの読み出し動作を行う期間の例である。
図３８乃至図４０のタイミングチャートに示すように、期間Ｔ９の前の時点では、選択したメモリセル７００（ここでは、メモリセル７００（１，１，１）とする）に、データ“１”が記憶されている。すなわち、メモリセル７００（１，１，１）において、ノードＦＮ（１，１，１）には０Ｖの電位が与えられた状態の例である。
まず、選択するメモリセル７００を有するストリング７９２（１，１）と対応するトランジスタ７０８、およびトランジスタ７０９をオン状態とする。配線ＳＳＬ（１）、配線ＤＳＬ（１）には、それぞれ電位－ＶＲを与えることで、トランジスタ７０８、およびトランジスタ７０９をオン状態とする。また、配線ＳＬ（１）には、電位＋ＶＲを入力する。
次に、配線ＷＷＬ（１）、配線ＷＢＬ（１）に、電位０を与え、メモリセル７００（１，１，１）のノードＦＮ（１，１，１）に記憶されたデータを読み出す。
また、読み出す際に、配線ＷＷＬ（２）乃至配線ＷＷＬ（ｍ３）、および配線ＷＢＬ（２）乃至配線ＷＢＬ（ｍ３）に電位－ＶＲを与えることで、選択したストリング７９２（１，１）における非選択のメモリセル７００（１，１，２）乃至メモリセル７００（１，１，ｍ３）が有するノードＦＮの電位が、容量結合により下降し、選択したストリング７９２（１，１）における非選択のメモリセル７００が有するトランジスタ７０３、トランジスタ７０５、ランジスタ７０７は、オン状態となる。
なお、非選択ストリング７９２（ｎ１，ｎ２）の選択トランジスタ７０８（ｎ１，ｎ２）、トランジスタ７０９（ｎ１，ｎ２）は、配線ＳＬ（１）に入力した電位＋ＶＲよりゲートの電圧を相対的に同等または高くしてオフ状態とするため、配線ＳＳＬ（２）乃至配線ＳＳＬ（ｍ３）、および配線ＤＳＬ（２）乃至配線ＤＳＬ（ｍ３）、に電位＋ＶＲを与えておく。
上記より、選択したストリング７９２内で選択したメモリセル７００（１，１，１）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７以外の非選択のメモリセル７００（１，１，ｎ３）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７はオン状態となる。従って、選択したメモリセル７００（１，１，１）のトランジスタ７０３、トランジスタ７０５、トランジスタ７０７のオン、またはオフ、並びに駆動能力によって、メモリセル７００（１，１，１）のノードＦＮ（１，１，１）のデータ状態に応じた電位が、配線ＢＬ（１）に出力されて、メモリセル７００（１，１，１）に記憶されたデータを読み出すことができる。
以上の一連の動作（期間Ｔ９）により、メモリセル７００，（１，１，１）に記憶されているデータを読み出すことができる。
（実施の形態４）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図４１にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図４１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図４１（Ｂ）はＳＤカードの外観の模式図であり、図４１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図４１（Ｄ）はＳＳＤの外観の模式図であり、図４１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
（実施の形態５）
本実施の形態では、図４２を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図４２はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ－ＮＡＮＤ４０１５を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す半導体装置を用いることができる。
ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ－ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ－ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
３Ｄ－ＮＡＮＤ４０１５はＯＳトランジスタを用いた不揮発性メモリである。３Ｄ－ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量の大きい。
また、３Ｄ－ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ－ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
また、３Ｄ－ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、本実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つ演算を実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図４３を用いて説明を行う。
図４３（Ａ）は、図４２で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図４３（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図４３（Ｂ）は、図４２で説明したＡＩシステム４０４１を図４３（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図４３（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図４３（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図４４に、ＡＩシステムを組み込んだＩＣの一例を示す。図４４に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図４４では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４５乃至図４７明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図４５（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図４５（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記電子部品を用いることができる。
図４５（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
図４５（Ｄ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。
また、図４５（Ｄ）において、使用者は携帯型マイクロフォン２１３１を有する。携帯型マイクロフォン２１３１は、無線通信機能を有し、検知した音声を携帯電子機器２１３０に送信する機能を有する。
図４６（Ａ）は、ペースメーカの一例を示す断面模式図である。
ペースメーカ本体５３００は、バッテリー５３０１ａ、５３０１ｂと、レギュレータと、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３０３とを少なくとも有している。
ペースメーカ本体５３００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
また、アンテナ５３０４で電力が受信でき、その電力は複数のバッテリー５３０１ａ、５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５３０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
図４６（Ｂ）に示すセンサ５９００は、接着パッド等を用いて人体に取り付けられる。センサ５９００は、配線５９３２を介して人体に取り付けられた電極５９３１等に信号を与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読み取り器等の端末に送信される。
図４７は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。また、ディスプレイ５１０１の表示をスマートフォンなどの携帯電子機器で確認することもできる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
７００：メモリセル、７０１：トランジスタ、７０３：トランジスタ、７０４：容量素子、７０５：トランジスタ、７０６：容量素子、７０７：トランジスタ、７０８：トランジスタ、７０９：トランジスタ、７１２：絶縁体、７１３：絶縁体、７１３Ａ：絶縁膜、７１４：導電体、７１６：絶縁体、７１８：導電体、７１８Ａ：導電膜、７１９：導電体、７１９Ａ：導電膜、７２０：絶縁体、７２０＿１：絶縁体、７２０Ａ：絶縁膜、７２１：導電体、７２１＿１：導電体、７２１Ａ：導電膜、７２２：絶縁体、７２２＿１：絶縁体、７２２Ａ：絶縁膜、７２４：導電体、７２４＿１：導電体、７２４Ａ：導電膜、７２５：絶縁体、７２５＿１：絶縁体、７２５Ａ：絶縁膜、７２６：導電体、７２６＿１：導電体、７２６Ａ：導電膜、７２８：絶縁体、７２８＿ｍ：絶縁体、７２８＿１：絶縁体、７２８Ａ：絶縁体、７３０：酸化物、７３０＿１：酸化物７３０Ａ：酸化物、７３０Ｂ：酸化物、７３０Ｂ＿１：酸化物、７３４：導電体、７３４＿１：導電体、７３４Ａ：導電膜、７４１：絶縁体、７４１Ａ：絶縁体、７４３：酸化物、７４３Ａ：酸化物、７４８：絶縁体、７４８Ａ：絶縁体、７５０：絶縁体、７５０Ａ：絶縁膜、７５１：絶縁体、７５２：導電体、７５３：導電体、７５３Ａ：導電膜、７５４：導電体、７５５：導電体、７５６：導電体、７５７：絶縁体、７５８：導電体、７５９：導電体、７６１：導電体、７６２：導電体、７６３：導電体、７６４：導電体、７６５：導電体、７６６：導電体、７８０：マスク、７８２：マスク、７９０：メモリセルアレイ、７９２：ストリング

Claims (5)

  1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、
    第１の容量素子と、第２の容量素子と、を有するメモリセルであって、
    第１の導電体と、前記第１の導電体上の第１の絶縁体と、前記第１の絶縁体上の第２の導電体と、
    前記第２の導電体上の第２の絶縁体と、前記第２の絶縁体上の第３の導電体と、を有する積層体と、
    前記第２の導電体が有する開口部の側面に、環状に配置された第１の酸化物と、
    前記第１の酸化物の内壁に接して環状に配置された第４の導電体と、
    前記積層体、前記第１の酸化物、および前記第４の導電体を貫通して配置された、筒状の第３の絶縁体と、
    前記第３の絶縁体の内壁に接して配置された第２の酸化物と、を有し、
    前記第１のトランジスタは、前記第１の導電体の一部と、前記第２の導電体の一部と、前記第３の導電体の一部と、前記第４の導電体の一部と、前記第１の酸化物、前記第１の絶縁体の一部と、および前記第２の絶縁体の一部とを有し、
    前記第２のトランジスタは、前記第１の導電体の一部と、前記第３の絶縁体の一部と、および前記第２の酸化物の一部とを有し、
    前記第３のトランジスタは、前記第３の導電体の一部と、前記第３の絶縁体の一部と、および前記第２の酸化物の一部とを有し、
    前記第４のトランジスタは、前記第４の導電体の一部と、前記第３の絶縁体の一部と、前記第２の酸化物の一部とを有し、
    前記第１の容量素子は、前記第１の導電体の一部と、前記第１の絶縁体の一部と、および前記第４の導電体の一部とを有し、
    前記第２の容量素子は、前記第３の導電体の一部と、前記第２の絶縁体の一部と、および前記第４の導電体の一部とを有する、メモリセル。
  2. 請求項１に記載のメモリセルを有する半導体装置であって、
    前記積層体上に、第４の絶縁体を有し、
    前記積層体および前記第４の絶縁体は、基体が有する一の面に対して垂直な方向に、ｍｖ個（ｍｖは２以上の整数）配置されている、半導体装置。
  3. 請求項２において、
    前記半導体装置は、前記基体と、第５の絶縁体と、を有し、
    前記基体が有する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、
    前記第５の絶縁体は、前記第１の導電体の側面と、前記第２の導電体の側面と、前記第３の導電体の側面と接する、半導体装置。
  4. 請求項２、または請求項３において、
    前記半導体装置は、第５の導電体と、前記第５の導電体上の第６の絶縁体と、前記第６の絶縁体上の前記積層体と、前記積層体上の第７の絶縁体と、前記第７の絶縁体上の第６の導電体と、を有し、
    前記第５の導電体、前記第３の絶縁体、および前記第２の酸化物は、第５のトランジスタとして機能し、
    前記第６の導電体、前記第３の絶縁体、および前記第２の酸化物は、第６のトランジスタとして機能する、半導体装置。
  5. 請求項２、または請求項３において、
    前記第１の酸化物、および前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置。
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