JP2023062156A - 半導体装置 - Google Patents
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Abstract
【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有するメモリセルであって、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の第2の導電体と、第2の導電体上の第2の絶縁体と、第2の絶縁体上の第3の導電体と、を有する積層体と、第2の導電体が有する開口部の側面に、環状に配置された第1の酸化物と、第1の酸化物の内壁に接して環状に配置された第4の導電体と、積層体、第1の酸化物、および第4の導電体を貫通して配置された、筒状の第3の絶縁体と、第3の絶縁体の内壁に接して配置された第2の酸化物と、を有する。【選択図】図1
Description
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
シリコン(Si)を半導体層に用いたトランジスタと、酸化物半導体(Oxide Semiconductor:OS)を半導体層に用いたトランジスタ(以下、OSトランジスタと呼ぶ)と、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置が注目されている(特許文献1参照)。
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である(特許文献2、3参照)。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有するメモリセルであって、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の第2の導電体と、第2の導電体上の第2の絶縁体と、第2の絶縁体上の第3の導電体と、を有する積層体と、第2の導電体が有する開口部の側面に、環状に配置された第1の酸化物と、第1の酸化物の内壁に接して環状に配置された第4の導電体と、積層体、第1の酸化物、および第4の導電体を貫通して配置された、筒状の第3の絶縁体と、第3の絶縁体の内壁に接して配置された第2の酸化物と、を有し、第1のトランジスタは、第1の導電体の一部と、第2の導電体の一部と、第3の導電体の一部と、第4の導電体の一部と、第1の酸化物、第1の絶縁体の一部と、および第2の絶縁体の一部とを有し、第2のトランジスタは、第1の導電体の一部と、第3の絶縁体の一部と、および第2の酸化物の一部とを有し、第3のトランジスタは、第3の導電体の一部と、第3の絶縁体の一部と、および第2の酸化物の一部とを有し、第4のトランジスタは、第4の導電体の一部と、第3の絶縁体の一部と、第2の酸化物の一部とを有し、第1の容量素子は、第1の導電体の一部と、第1の絶縁体の一部と、および第4の導電体の一部とを有し、第2の容量素子は、第3の導電体の一部と、第2の絶縁体の一部と、および第4の導電体の一部とを有する。
上記構成において、積層体上に、第4の絶縁体を有し、積層体および第4の絶縁体は、基体が有する一の面に対して垂直な方向に、mv個(mvは2以上の整数)配置されている。
上記構成において、半導体装置は、基体と、第5の絶縁体と、を有し、基体が有する一の面に対して水平な方向に、mh個(mhは2以上の整数)のメモリセルを有し、第5の絶縁体は、第1の導電体の側面と、第2の導電体の側面と、第3の導電体の側面と接する。
上記構成において、半導体装置は、第5の導電体、第5の導電体上の第6の絶縁体と、第6の絶縁体上の積層体と、積層体上の第7の絶縁体と、第7の絶縁体上の第6の導電体と、を有し、第5の導電体、第3の絶縁体、および第2の酸化物は、第5のトランジスタとして機能し、第6の導電体、第3の絶縁体、および第2の酸化物は、第6のトランジスタとして機能する。
上記構成において、第1の酸化物、および第2の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有する。
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造の半導体装置の駆動方法を提供することができる。または、生産性の高い半導体装置を提供することができる。
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、任意の電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位(電圧)は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が0Vであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在するとき、AとBとの電気信号の授受を可能とするものをいう。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電位差(VGS)がしきい値電圧(Vth)よりも低い状態、pチャネル型トランジスタでは、VGSがVthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VGSがVthよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、VGSに依存する場合がある。従って、トランジスタのオフ電流が10-21A以下である、とは、トランジスタのオフ電流が10-21A以下となるVGSの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電位差(VDS)に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合VDSの絶対値が0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVDS、または、当該トランジスタが含まれる半導体装置等において使用されるVDSにおけるオフ電流、を表す場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にDOS(Density of States)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が55原子%以上65原子%以下、窒素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が55原子%以上65原子%以下、酸素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。
本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等について、In:Ga:Zn=4:2:3またはその近傍とは、原子数の総和に対して、Inが4の場合、Gaが1以上3以下(1≦Ga≦3)であり、Znが2以上4.1以下(2≦Zn≦4.1)とする。また、In:Ga:Zn=5:1:6またはその近傍とは、原子数の総和に対して、Inが5の場合、Gaが0.1より大きく2以下(0.1<Ga≦2)であり、Znが5以上7以下(5≦Zn≦7)とする。また、In:Ga:Zn=1:1:1またはその近傍とは、原子数の総和に対して、Inが1の場合、Gaが0.1より大きく2以下(0.1<Ga≦2)であり、Znが0.1より大きく2以下(0.1<Zn≦2)とする。
(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図6を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図6を参照して説明する。
〈メモリセル〉
はじめに、後述する半導体装置のメモリセルの回路構成について、図1(A)及び図1(B)を参照して説明する。ここで、図1(A)は半導体装置の立体的な構成に対応させて、メモリセル700の回路構成を立体的に示した回路図の一例であり、図1(B)は、メモリセル700の構成例を示す断面模式図である。
はじめに、後述する半導体装置のメモリセルの回路構成について、図1(A)及び図1(B)を参照して説明する。ここで、図1(A)は半導体装置の立体的な構成に対応させて、メモリセル700の回路構成を立体的に示した回路図の一例であり、図1(B)は、メモリセル700の構成例を示す断面模式図である。
メモリセル700は、図1に示すように、トランジスタ701、トランジスタ703、トランジスタ705、トランジスタ707、容量素子704、および容量素子706を有し、配線SL、配線BL、配線PL、配線WBLおよび配線WWLと電気的に接続される。なお、以降の説明ではトランジスタ701、トランジスタ703、トランジスタ705、トランジスタ707をnチャネル型トランジスタとして説明を行う。
図1(A)に示すメモリセル700において、トランジスタ701の第1のゲート電極は、配線WWLと電気的に接続され、トランジスタ701の第2のゲート電極は、配線WBLと電気的に接続されている。また、トランジスタ701のソース電極(またはドレイン電極)は、配線PLと電気的に接続され、トランジスタ701のドレイン電極(またはソース電極)は、ノードFNに接続されている。トランジスタ703のゲート電極は、配線WBL、および容量素子704の電極の他方と、電気的に接続されている。また、トランジスタ703のソース電極(またはドレイン電極)は、配線SLに接続され、トランジスタ703のドレイン電極(またはソース電極)は、トランジスタ705のソース電極(またはドレイン電極)に接続されている。トランジスタ707のゲート電極は、配線WWLと、容量素子706の電極の一方と、電気的に接続されている。また、トランジスタ707のソース電極(またはドレイン電極)は、トランジスタ705のドレイン電極(またはソース電極)に接続され、トランジスタ707のドレイン電極(またはソース電極)は、配線BLに接続されている。また、トランジスタ705のゲート電極、容量素子704の電極の他方、および容量素子706の電極の他方は、ノードFNに電気的に接続されている。
ここで、トランジスタ701には、チャネル形成領域に金属酸化物を用いたトランジスタを用いることが好ましい。詳しくは後述するが、チャネル形成領域に金属酸化物を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ701をオフ状態とすることで、トランジスタ705のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子704、および容量素子706を有することにより、トランジスタ705のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
また、トランジスタ703、トランジスタ705、およびトランジスタ707にも、チャネル形成領域に金属酸化物を用いたトランジスタを用いることが好ましい。トランジスタ703、トランジスタ705、およびトランジスタ707をチャネル形成領域に金属酸化物を用いたトランジスタとすることで、配線SLと配線BLの間に流れる貫通電流を低減することができる。
図1(A)、および図1(B)に示すメモリセル700では、トランジスタ705のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、配線WWL、及び配線WBLの電位を、トランジスタ701がオン状態となる電位にして、トランジスタ701をオン状態とする。これにより、配線PLの電位が、トランジスタ701のドレイン電極(またはソース電極)と、トランジスタ705のゲート電極と、容量素子704、および容量素子706の他方の電極が電気的に接続されたノードに与えられる。すなわち、トランジスタ705のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位を与える電荷(以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHという)のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、配線WWL、及び配線WBLの電位を、トランジスタ701がオフ状態となる電位にして、トランジスタ701をオフ状態とすることにより、トランジスタ705のゲート電極に与えられた電荷が保持される(保持)。
トランジスタ701のオフ電流は極めて小さいため、トランジスタ705のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。配線SLに所定の電位(定電位)を与えた状態で、配線WWL、および配線WBLに適切な電位(読み出し電位)を与えると、トランジスタ705のゲート電極に保持された電荷量に応じて、配線BLは異なる電位をとる。これは、トランジスタ705のゲート電極にQHが与えられている場合の見かけのしきい値電圧Vth_Hは、トランジスタ705のゲート電極にQLが与えられている場合の見かけのしきい値電圧Vth_Lより低くなるためである。
ここで、見かけのしきい値電圧とは、トランジスタ705を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な電位をいうものとする。したがって、配線WWL、および配線WBLの電位を、Vth_HとVth_Lの間の電位V0とし、トランジスタ705のゲートに読み出し電圧として印加することにより、トランジスタ705のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、配線WWL、配線WBLの電位がV0(>Vth_H)となれば、トランジスタ705は「オン状態」となる。QLが与えられた場合には、配線WWL、および配線WBLの電位がV0(<Vth_L)となっても、トランジスタ705は「オフ状態」のままである。このため、配線WWLに印加した電圧による配線BLの電位の出力を検出することで、保持されている情報を読み出すことができる。
なお、メモリセルをマトリクス状に配置して用いる場合には、所望の選択したメモリセルの情報のみを読み出せることが必要になる。各メモリセルにおいて、トランジスタ703、トランジスタ705、およびトランジスタ707がそれぞれ直列に接続され、各メモリセルが直列に接続されている場合、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、読み出しの対象ではない非選択のメモリセルの配線WWL、および配線WBLに対して、ゲート電極の状態にかかわらずトランジスタ703、トランジスタ705、およびトランジスタ707が「オン状態」となるような電位、つまり、Vth_Lより大きい電圧を与えればよい。従って、配線WWL、および配線WBLにVth_Lより大きい電圧を与えると、トランジスタ703、トランジスタ705、およびトランジスタ707のゲート電極に、トランジスタ703、トランジスタ705、およびトランジスタ707が「オン状態」となるような電位が加わり、オン状態とすることができる。
次に、情報の書き換えについて説明する。まず、配線WWL、および配線WBLの電位を、トランジスタ701がオン状態となる電位とする。トランジスタ701がオン状態になると、配線PLの電位(新たな情報に係る電位)が、トランジスタ705のゲート電極および容量素子704、および容量素子706に与えられる。その後、配線WWL、および配線WBLの電位を、トランジスタ701がオフ状態となる電位にして、トランジスタ701をオフ状態とすることにより、トランジスタ705のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
上記より、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。つまり、フラッシュメモリの消去動作などにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ701のドレイン電極(またはソース電極)と、トランジスタ705のゲート電極と、容量素子704の一方の電極と、容量素子706の他方の電極と、が電気的に接続されたノードFNは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ701がオフの場合、当該ノードFNは絶縁体中に埋設されていると見ることができ、ノードFNには電荷が保持される。金属酸化物などの酸化物半導体をチャネル形成領域に用いたトランジスタ701のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、オフ状態の場合、疑似的に絶縁体として機能する。従って、ノードFNに蓄積された電荷を長期間保持することが可能である。つまり、酸化物半導体を用いたトランジスタ705により、電力の供給が無くても情報の長期間保持が可能な記憶装置を実現することが可能である。
例えば、トランジスタ701の室温(25℃)でのオフ電流が10zA(1zA(ゼプトアンペア)は1×10-21A)以下であり、容量素子704、および容量素子706の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、本実施の形態に示すメモリセル700においては、データを書き換える場合、金属酸化物などの酸化物半導体をチャネル形成領域に用いたトランジスタ701を介して、電荷のやり取りが行われる。従って、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
メモリセル700においては、ノードFNが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFNは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2値(1ビット)の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ705のゲート電極に与えることで、多値化を実現することができる。多値のデータとしては、例えば、4値(2ビット)、8値(3ビット)、16値(4ビット)などのデータを、蓄積電荷量に応じて保持できるようにすればよい。
ここで、図1(A)に示した回路図の具体的な構成を、図1(B)に示す。メモリセル700は、トランジスタ701、トランジスタ703、トランジスタ705、トランジスタ707、容量素子704、および容量素子706を有する。
トランジスタ701のソース又はドレインの一方として機能する導電体は、紙面奥方向に延伸して設けられており、配線PLとしても機能する。トランジスタ701のソース又はドレインの他方として機能する導電体は、容量素子704の電極の一方、容量素子706の電極の他方、ノードFN、およびトランジスタ705のゲートとしての機能を有する。また、トランジスタ701の第1のゲートとして機能する導電体は、紙面奥方向に延伸して設けられており、トランジスタ707のゲート、および配線WWLとしても機能する。また、トランジスタ701の第2のゲートとして機能する導電体は、紙面奥方向に延伸して設けられており、トランジスタ703のゲート、および配線WBLとしても機能する。
トランジスタ703、トランジスタ705、およびトランジスタ707の活性層として機能する酸化物半導体は、円筒状に設けられており、配線BL、および配線SLと電気的に接続している。
なお、図1(B)に示すメモリセル700のより具体的な構成については、実施の形態2において説明する。
図1(B)に示すように、トランジスタ703、トランジスタ705、およびトランジスタ707を、チャネル長方向が基板の上面に垂直になるように設ける回路構成とすることが好ましい。当該構成により、ゲート電極がトランジスタ703、トランジスタ705、およびトランジスタ707のチャネル形成領域の周囲を囲み、ソースとドレインがトランジスタの上下に設けられる構造の縦型トランジスタを容易に用いることができる。標準的なプレーナー型のトランジスタに対して、本発明のトランジスタは占有面積が非常に小さい。これにより、さらに単位面積当たりの記憶容量を増加させることができる。
〈メモリセルアレイ〉
以下では、図1に示すメモリセル700を応用した、より具体的な回路構成および動作について、図2乃至図6を参照して説明する。
以下では、図1に示すメモリセル700を応用した、より具体的な回路構成および動作について、図2乃至図6を参照して説明する。
メモリセル700を集積したメモリセルアレイ790を有する半導体装置のブロック回路図の一例を図2、および図3に示す。以下においては、図2、および図3に示すように、x軸、y軸、z軸からなる直交座標系を便宜上設定して説明する。
メモリセルアレイ790は、m1×m2×m3個(m1、m2、m3は自然数)のメモリセル700を有する。また、メモリセルアレイ790において、x軸方向にm1個、y軸方向にm2個、z軸方向にm3個のメモリセル700が直方体状に配列している。以下、メモリセル700に座標を付して、メモリセル700(1,1,1)乃至(m1,m2,m3)と示す場合がある。
ここで、図2(A)には、メモリセル700(1,1,1)を含むx-z面のブロック図、図2(B)には、メモリセル700(1,1,1)を含むy-z面のブロック図を示す。また、図3(A)には、メモリセル700(1,1,1)を含むx-y面のブロック図、図3(B)には、メモリセル700(m1,m2,m3)を含むx-y面のブロック図を示す。
図2に示すように、z軸方向にm3個のメモリセル700が積層したセルストリングを、ストリング792とする。なお、ストリング792は、m3個のメモリセルが、直列に接続している。また、ストリング792は、図3に示すように、x軸方向にm1行、y軸方向にm2列のマトリクス状に配列される。従って、ストリング792に座標を付して、ストリング792(1,1)乃至(m1,m2)と示す場合がある。
また、図2、および図3(A)に示すように、ストリング792の一端に位置するメモリセル700、具体的にはメモリセル700(1,1,1)等は、選択トランジスタとして機能するトランジスタ708のソース電極(またはドレイン電極)と電気的に接続される。また、図2、および図3(B)に示すように、ストリング792の他の一端に位置するメモリセル700、具体的にはメモリセル700(1,1,m3)等は、選択トランジスタとして機能するトランジスタ709のソース電極(またはドレイン電極)と電気的に接続される。
つまり、メモリセルアレイ790は、ストリング792の個数と対応した、m1×m2個のトランジスタ708、およびトランジスタ709を有する。また、トランジスタ708、およびトランジスタ709は、ストリング792と同様に、x軸方向にm1行、y軸方向にm2列のマトリクス状に配列される。従って、以下では、トランジスタ708、およびトランジスタ709に座標を付して、トランジスタ708(1,1)乃至(m1,m2)、およびトランジスタ709(1,1)乃至(m1,m2)と示す場合がある。
トランジスタ708のドレイン電極(またはソース電極)は、配線BLと電気的に接続される。トランジスタ708のゲート電極は、配線DSLと電気的に接続される。また、トランジスタ709のドレイン電極(またはソース電極)は、配線SLと電気的に接続される。トランジスタ709のゲート電極は、配線SSLと電気的に接続される。
メモリセルアレイ790は、図2(A)に示すように、x軸方向に伸長して設けられた配線DSLを有する。配線DSLは、図3(A)に示すように、1本の配線DSLに、m1個のトランジスタ708と電気的に接続されている。また、配線DSLは、y軸方向に並列して、m2本設けられる。
また、メモリセルアレイ790は、図2(A)に示すように、x軸方向に伸長して設けられた配線SSLを有する。配線SSLは、図3(B)に示すように、1本の配線SSLに、m1個のトランジスタ709と電気的に接続している。また、配線DSLは、y軸方向に並列して、m2本設けられる。
また、メモリセルアレイ790は、図2、および図3に示すように、配線WWL、配線WBL、および配線PLを有する。図2(A)、および図3に示すように、配線WWL、配線WBL、および配線PLは、y軸方向に並列して設けられた、m2本のx軸方向に延伸した領域を有する。また、該m2本のx軸方向に延伸した領域の端部は、y軸方向に延伸した領域と、電気的に接続している。また、配線WWL、配線WBL、および配線PLは、1本のx軸方向に延伸した領域において、m1個のメモリセル700と電気的に接続する。従って、図3(A)、および図3(B)に示すように、1本の配線WWL、配線WBL、および配線PLは、m1×m2個のメモリセル700と、電気的に接続している。また、配線WWL、配線WBL、および配線PLは、z軸方向に並列して、m3本設けられる。
メモリセルアレイ790は、図2(B)に示すように、y軸方向に伸長して設けられた配線BLを有する。配線BLは、図3(A)に示すように、1本の配線BLに、トランジスタ708を介して、m2個のメモリセル700が、電気的に接続されている。また、配線BLは、x軸方向に並列して、m1本設けられる。
また、メモリセルアレイ790は、図2(B)に示すように、y軸方向に伸長して設けられた配線SLを有する。配線SLは、図3(B)に示すように、1本の配線SLに、トランジスタ709を介して、m2個のメモリセル700が、電気的に接続されている。また、配線SLは、x軸方向に並列して、m1本設けられる。
ここで、任意のメモリセル700(n1,n2,n3)(n1は1以上m1以下の自然数、n2は1以上m2以下の自然数、n3は1以上m3以下の自然数を示す。)は、トランジスタ701(n1,n2,n3)、トランジスタ703(n1,n2,n3)、トランジスタ705(n1,n2,n3)、トランジスタ707(n1,n2,n3)、容量素子704(n1,n2,n3)、および容量素子706(n1,n2,n3)を有する。
また、メモリセル700(n1,n2,n3)において、トランジスタ701(n1,n2,n3)の第1のゲート電極は、配線WWL(n3)と電気的に接続され、トランジスタ701(n1,n2,n3)の第2のゲート電極は、配線WBL(n3)と電気的に接続されている。
また、トランジスタ701(n1,n2,n3)のソース電極(またはドレイン電極)は、配線PL(n3)と電気的に接続され、トランジスタ701(n1,n2,n3)のドレイン電極(またはソース電極)は、ノードFN(n1,n2,n3)に接続されている。
トランジスタ703(n1,n2,n3)のゲート電極は、配線WBL(n3)、および容量素子704(n1,n2,n3)の電極の一方と、電気的に接続されている。また、トランジスタ703(n1,n2,n3)のソース電極(またはドレイン電極)は、トランジスタ709(n1,n2)を介して、配線SL(n1)に接続され、トランジスタ703(n1,n2,n3)のドレイン電極(またはソース電極)は、トランジスタ705(n1,n2,n3)のソース電極(またはドレイン電極)に接続されている。
トランジスタ707(n1,n2,n3)のゲート電極は、配線WWL(n3)と、容量素子706(n1,n2,n3)の電極の一方と、電気的に接続されている。また、トランジスタ707(n1,n2,n3)のソース電極(またはドレイン電極)は、トランジスタ705(n1,n2,n3)のドレイン電極(またはソース電極)に接続され、トランジスタ707(n1,n2,n3)のドレイン電極(またはソース電極)は、トランジスタ708(n1,n2)を介して、配線BL(n1)に接続されている。
また、トランジスタ705(n1,n2,n3)のゲート電極、容量素子704(n1,n2,n3)の電極の他方、および容量素子706(n1,n2,n3)の電極の他方は、ノードFN(n1,n2,n3)に電気的に接続されている。
上記より、ストリング792には複数のメモリセル700が含まれており、メモリセルとして機能するトランジスタ705が、直列接続するように積層させる。ストリング792は、メモリセル700の積層数に応じて、ストリング792の記憶容量を増加させることができる。よって、ストリング792をマトリクス状に配したメモリセルアレイ790は、メモリセル700の積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
また、メモリセルアレイ790において、メモリセル700は、図2、および図3に示すように、トランジスタ701のチャネル長方向、トランジスタ705のチャネル長方向、配線DSL、配線BL、配線SSL、配線SL、配線PL、配線WWL、及び配線WBLが立体的に交差して設けられることが好ましい。
また、トランジスタ701のチャネル長方向と、トランジスタ705のチャネル長方向が略垂直であることが好ましい。また、メモリセル700が設けられる基板の上面に対して、トランジスタ705のチャネル長方向は略垂直であり、トランジスタ701のチャネル長方向は略平行であることが好ましい。
また、配線SSL、配線DSLに対して、配線PL、配線WWL及び配線WBLは略垂直である複数の領域を有することが好ましい。また、メモリセル700が設けられる基板の上面に対して配線BL、配線SL、配線PL、配線WWL及び配線WBLは略平行であることが好ましい。
このようにメモリセル700を構成することにより、複数のメモリセル700は、それぞれのトランジスタ705を、直列に接続するように積層させることができる。これにより、メモリセル700の積層数に応じて、単位面積あたりの記憶容量を増加させることができる半導体装置を提供することができる。
<メモリセルアレイの動作例>
図4乃至図6に、メモリセル700にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートを示す。図4、および図5は、データの書き込み行う選択したメモリセル700(ここでは、メモリセル700(1,1,1)、およびメモリセル700(1,1,n3))、又は読み出しを行う選択したメモリセル700(ここでは、メモリセル700(1,1,1))を動作させるに際して、各配線に与える電位のタイミングチャートを示す。
図4乃至図6に、メモリセル700にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートを示す。図4、および図5は、データの書き込み行う選択したメモリセル700(ここでは、メモリセル700(1,1,1)、およびメモリセル700(1,1,n3))、又は読み出しを行う選択したメモリセル700(ここでは、メモリセル700(1,1,1))を動作させるに際して、各配線に与える電位のタイミングチャートを示す。
ここで、メモリセル700(1,1,1)が、ある大きさの正の電荷(データ“0”)と、空の状態(データ“1”)のどちらかを保持できる1ビット(2値)のメモリセルである場合、データ保持時には、ノードFN(1,1,1)が、正、又は0Vのいずれかの電位となる。すなわち、データ保持時には、ノードFN(1,1,1)と接続するトランジスタ705(1,1,1)のゲート電極は、正、又は0Vのいずれかの電位となる。
また、図6は、メモリセル700(1,1,1)が有するノードFN(1,1,1)、および非選択メモリセルが有するノードFNに与える電位のタイミングチャートを示している。
なお、図4乃至図6では、上で定義したデータ“1”の書き込み、同データの保持、同データの読み出しの一連の動作を、期間T1乃至期間T10で示している。
なお、メモリセル700が保持できるデータは、上で定義した2値に限られない。例えば、ノードFNに与える電位の範囲を広げ、当該範囲内の電位を分割することによって、2値以上のデータを保持することもできる。これにより、メモリセル700に記憶させることが可能な情報量を、増加させることができる。
以下では、一例として、任意の大きさの電位VR、電位VL、電位VH、電位VHH、電位VHHH、及び電位VWを用いたメモリセル700の各動作例を説明する。
なお、電位VRは読み出し用の電位、電位VWは書き込み用の電位とする。また、書き込み電位+VWを階調にすることで多値化することができる。
電位VR、電位VL、電位VH、および電位VHH、及び電位VWの絶対値の大小関係は、0<VW≦VL<VH<VHHとする。なお、電位「+VL」、電位「+VW」、電位「+VH」、電位「+VHH」は、トランジスタ705の閾値電圧よりも大きい電位とし、電位「VR」は、トランジスタ701、トランジスタ703、トランジスタ705、およびトランジスタ707の閾値電圧よりも小さい電位とする。また、トランジスタ701は、ノーマリーオフ特性を有する。トランジスタ703、トランジスタ705、およびトランジスタ707は、ノーマリーオフ特性、またはノーマリーオンの特性を有するものとする。
なお、本明細書等において、ノーマリーオフとは、電源による電位の印加がないときにオフ状態であることをいう。具体的には、ゲートに電圧を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりの電流が、室温において1×10-20A以下、85℃において1×10-18A以下、または125℃において1×10-16A以下であることをいう。また、ノーマリーオンとは、電源による電位の印加がないときにオン状態であることをいう。
[データ書き込み動作]
まず、図4乃至図6に示すタイミングチャートを用いて、ストリング792(1,1)内に配置されたメモリセル700(1,1,1)、およびメモリセル700(1,1,n3)へのデータ書き込み動作の例について説明する。図4乃至図6において、期間T1乃至期間T3は、メモリセル700(1,1,1)にデータ“0”、およびメモリセル700(1,1,n3)にデータ“1”の書き込みを行う期間である。また、期間T5乃至期間T7は、メモリセル700(1,1,1)にデータ“1”、およびメモリセル700(1,1,n3)にデータ“0”の書き込みを行う期間である。
まず、図4乃至図6に示すタイミングチャートを用いて、ストリング792(1,1)内に配置されたメモリセル700(1,1,1)、およびメモリセル700(1,1,n3)へのデータ書き込み動作の例について説明する。図4乃至図6において、期間T1乃至期間T3は、メモリセル700(1,1,1)にデータ“0”、およびメモリセル700(1,1,n3)にデータ“1”の書き込みを行う期間である。また、期間T5乃至期間T7は、メモリセル700(1,1,1)にデータ“1”、およびメモリセル700(1,1,n3)にデータ“0”の書き込みを行う期間である。
なお、図6に示すように、期間T1の直前では、各ノードFNは、0Vの電位が保持されており、メモリセル700にデータ“0”が記憶されているものとする。
まず、非選択セルの誤書き換えを防止するために、非選択のメモリセル700のトランジスタ703、トランジスタ705およびトランジスタ707にプリチャージを行う。
期間T1において、配線DSL(1)乃至配線DSL(m2)に電位+VHHを与え、ストリング792(1,1)乃至ストリング792(1,m2)に対応しているストリング選択トランジスタとして機能するトランジスタ708(1,1)乃至トランジスタ708(1,m2)をオン状態とする。また、配線SSL(1)乃至配線SSL(m2)に電位+VHHを与え、ストリング792(1,1)乃至ストリング792(1,m2)に対応しているストリング選択トランジスタとして機能するトランジスタ709(1,1)乃至トランジスタ709(1,m2)をオン状態とする。
続いて、配線BL(1)乃至配線BL(m1)、および配線SL(1)乃至配線SL(m1)に、電位+VHを与え、非選択のメモリセル700のトランジスタ703の活性層、トランジスタ705の活性層、およびトランジスタ707の活性層に電位+VHのプリチャージを行う。
次に、配線WWL(1)乃至配線WWL(m3)には電位+VHHを与え、配線WBL(1)乃至配線WBL(m3)には電位+VHHを与え、配線PL(1)乃至配線PL(m3)には電位+VHHを与え、トランジスタ703、トランジスタ705およびトランジスタ707をオン状態とする。なお、配線WWL(1)乃至配線WWL(m3)、および配線WBL(1)乃至配線WBL(m3)よりも、配線PL(1)乃至配線PL(m3)の電位を高くすることで、プリチャージを行う際に、トランジスタ701はオフ状態となり、ノードFNに保持されているデータの書き換えを防止することができる。
つまり、上記非選択のメモリセルに対するプリチャージにより、メモリセル700(1,n2,n3)のノードFN(1,n2,n3)、メモリセル700(n1,1,1)のノードFN(n1,1,1)、メモリセル700(n1,1,n3)のノードFN(n1,1,n3)、メモリセル700(n1,n2,1)のノードFN(n1,n2,1)、メモリセル700(n1,n2,n3)のノードFN(n1,n2,n3)などの非選択のメモリセル700のノードFNの電位が、期間T1時のノードFNの電位に依らず、容量結合により、電位+VHと、電位+VHHとの間の電位となる。
また、非選択のメモリセル700のトランジスタ701のゲート電圧は、トランジスタ701のゲート電位+VHHと、トランジスタ701のドレイン電位(またはソース電位)+VHHとの電位差となる。また、非選択のメモリセル700のノードFNの電位は、ノードFNの電位に蓄えられた電荷と、配線WWL(n3)及び配線WBL(n3)と、トランジスタ705の活性層の電位との容量結合により決定する。
非選択のメモリセル700のノードFNに正の電荷が蓄積されている場合は、配線WWL(n3)及び配線WBL(n3)と、トランジスタ705の活性層との容量結合により、電位+VHHより高い電位となる。従って、非選択のメモリセル700のトランジスタ701はオフ状態となるため、誤書き換えを防止することができる。一方、非選択のメモリセル700のノードFNに電荷が蓄積されていない場合は、配線WWL(n3)及び配線WBL(n3)とトランジスタ705の活性層との容量結合により、電位+VHH、または近似できる程度の電位となる。従って、非選択のメモリセル700のトランジスタ701のドレイン(またはソース)と、ノードFNとの間では、電荷の移動は起こらない。従って、トランジスタ701のゲート電圧が、非選択のメモリセル700のノードFNの電位よりも低い電位とすることで、トランジスタ701のオフ状態が保持し、誤書き換えを防止することができる。
次に、選択したDSL(1)以外の配線DSL、すなわち非選択の配線DSL(2)乃至配線DSL(m2)の電位を0とする。また、選択した配線SSL(1)以外の配線SSL、すなわち非選択の配線SSL(2)乃至配線SSL(m2)の電位を0とする。つまり、選択したストリング792(1,1)に対応するトランジスタ708(1,1)、およびトランジスタ709(1,1)以外のトランジスタ708、およびトランジスタ709、すなわち非選択のストリング792(2,1)乃至ストリング792(m1,m2)に対応するトランジスタ708(2,1)、およびトランジスタ709(n1,n2)をオフ状態とする。従って、選択したストリング792(1,1)以外のストリング792、すなわち非選択のストリング792のメモリセル700が有するトランジスタ703、トランジスタ705およびトランジスタ707の活性層は、フローティング状態となる。
上記より、書き込み動作を行う期間は、プリチャージを行った非選択のストリング792におけるメモリセル700が有するトランジスタ703、トランジスタ705およびトランジスタ707の活性層に、電位+VHを保持することができる。
また、期間T2において、配線DSL(1)に電位+VHHを与え、配線BL(n1)に電位+VHを与え、配線DSL(1)電気的に接続するトランジスタ708(1,1)以外のトランジスタ708、すなわちトランジスタ708(2,1)乃至トランジスタ708(m1,1)を、オフ状態とする。また、期間T2において、配線SSL(1)に電位+VHHを与え、配線SL(n1)に電位+VHを与え、配線SSL(1)と電気的に接続するトランジスタ709(1,1)以外のトランジスタ709、すなわちトランジスタ709(2,1)乃至トランジスタ709(n1,1)は、オフ状態とする。
ここで、選択したストリング792と同じ配線DSL(1)及び配線SSL(1)を共有するトランジスタ708(n1,1)及びトランジスタ709(n1,1)は、配線DSL(1)及び配線SSL(1)を電位+VHHにするとオン状態となる。つまり、先にトランジスタ703、トランジスタ705およびトランジスタ707の活性層にプリチャージした電位+VHがチャージできない。このため、配線BL(n1)及びに配線SL(n1)に電位+VHを与えることにより、トランジスタ703、トランジスタ705およびトランジスタ707の活性層にプリチャージした電位+VHを保持する。
従って、非選択のストリング792のメモリセル700(1,n2,1)、およびメモリセル700(1,n2,n3)、およびメモリセル700(2,1,1)、およびメモリセル700(n1,n2,n3)において、メモリセル700が有するトランジスタ703、トランジスタ705およびトランジスタ707の活性層の電位を+VHに保持し、非選択のストリング792のメモリセル700(1,n2,1)、およびメモリセル700(1,n2,n3)、およびメモリセル700(2,1,1)、およびメモリセル700(n1,n2,n3)の誤書き換えを防止させることができる。
次に、期間T2において、メモリセル700(1,1,1)にデータ“0”を、メモリセル700(1,1,n3)にデータ”1”を書き込む。
まず、配線DSL(1)に、電位+VHHを与え、選択したメモリセル700(1,1,1)、およびメモリセル700(1,1,n3)を有するストリング792(1,1)と対応するトランジスタ708(1,1)をオン状態とする。また、配線SSL(1)に電位+VHHを与え、ストリング792(1,1)のトランジスタ709(1,1)をオン状態とする。
続いて、配線BL(1)、および配線SL(1)に、電位0を与える。また、配線PL(1)に、電位+VWを与え、配線WWL(1)に電位+VLを与え、配線WBL(1)に電位+VLを与えることで、メモリセル700(1,1,1)のトランジスタ701をオン状態とする。トランジスタ701がオン状態となることで、ノードFN(1,1,1)に電位+VWが与えられる。従って、ノードFN(1,1,1)の電位+Vwと、トランジスタ701のゲート電位+VLの電位差が、トランジスタ701の閾値電圧よりも小さくなるまでノードFN(1,1,1)の電位が上昇し、トランジスタ701がオフ状態になる。すなわち、ノードFN(1,1,1)の電位が、電位+VWとなることで、ノードFN(1,1,1)には、データ”0”が書き込まれた状態となる。
また、メモリセル700(1,1,1)の書き込みと同時に、選択したストリング792(1,1)におけるメモリセル700(1,1,n3)に、データ”1”を書き込むことができる。その場合、配線PL(n)に電位0を与え、WWL(n3)および配線WBL(n3)に電位+VLを与えることで、選択したメモリセル700(1,1,n3)のトランジスタ701をオン状態とする。ノードFN(1,1,n3)に、データ”1”の電位に該当する電位0を与えることで、ノードFN(1,1,n3)に、データ”1”が書き込まれた状態となる。
なお、メモリセル700(1,1,1)乃至メモリセル700(1,1,m3)へのデータ書き込みは、個別に行うことができる。一方、メモリセル700(1,1,1)乃至メモリセル700(1,1,m3)へのデータ書き込みを、同時に行うことで、誤書き換えを防止することができるため、好ましい。
また、選択したメモリセル700にデータを書き込みした後は、配線WWL(1)乃至WWL(m3)、および配線WBL(1)乃至配線WBL(m3)に電位0を与える。
次に、期間T3において、非選択のメモリセル700のトランジスタ703、トランジスタ705およびトランジスタ707において、期間T1でプリチャージした電位を元に戻す。まず、配線DSL(1)乃至配線DSL(m2)、に電位+VHHを与え、ストリング792(1,1)乃至ストリング792(1、m2)に対応するトランジスタ708(1,1)乃至トランジスタ708(1、m2)をオン状態とする。また、配線SSL(1)乃至配線SSL(m2)に電位+VHHを与え、ストリング792(1,1)乃至ストリング792(1、m2)に対応するトランジスタ709(1,1)乃至トランジスタ709(1、m2)をオン状態とする。
次に、配線BL(1)乃至配線BL(m1)、配線SL(1)乃至配線SL(m1)に電位0を与え、プリチャージしたトランジスタ703、トランジスタ705およびトランジスタ707の活性層中の電位を、期間T1の直前の状態に戻す。なお、プリチャージした電位が保持される時間は、トランジスタ708、およびトランジスタ709のオフ状態のリーク電流に依存する。そのため、プリチャージした電位が保持される時間が、書き込み時間以下であれば、期間T3におけるプリチャージした電位を元に戻すステップは、省略することができる。
また、図4乃至図6において、期間T5-T7に示すように、同一のストリング792(1,1)において、メモリセル700(1,1,1)にデータ“1”を、メモリセル700(1,1,n3)にデータ“0”を書き込むことができる。当該書き込み処理は、書き込み期間T1乃至T3を参照することができる。つまり、上書き込み期間T1乃至T3に示した書き込み処理において、書き込み電位を変えることで、メモリセル700(1,1,1)にデータ“1”を、メモリセル700(1,1,n3)にデータ“0”を書き込むことができる。
[データ読み出し動作]
以下では、図4乃至図6に示すタイミングチャートを用いて、メモリセル700(1,1,1)に記憶されたデータの読み出し動作の例について説明する。図4乃至図6において、期間T9乃至が、データの読み出しを行う期間である。
以下では、図4乃至図6に示すタイミングチャートを用いて、メモリセル700(1,1,1)に記憶されたデータの読み出し動作の例について説明する。図4乃至図6において、期間T9乃至が、データの読み出しを行う期間である。
図4乃至図6のタイミングチャートに示すように、期間T9の前の時点では、選択したメモリセル700(ここでは、メモリセル700(1,1,1)とする)に、データ“1”が記憶されている。すなわち、メモリセル700(1,1,1)において、ノードFN(1,1,1)には0Vの電位が与えられた状態である。
図4乃至図6に示すように、期間T9において、メモリセル700(1,1,1)に記憶されたデータの読み出しを行う。
まず、選択するメモリセル700を有するストリング792(1,1)と対応するトランジスタ708、およびトランジスタ709をオン状態とする。配線DSL(1)、配線SSL(1)、およびSL(1)に、それぞれ電位+VRを与えることで、トランジスタ708、およびトランジスタ709をオン状態とする。
次に、配線WWL(1)、配線WBL(1)に、電位0を与え、メモリセル700(1,1,1)のノードFN(1,1,1)に記憶されたデータを読み出す。
また、読み出す際に、配線WWL(2)乃至配線WWL(m3)、および配線WBL(2)乃至配線WBL(m3)に電位+VRを与えることで、選択したストリング792(1,1)における非選択のメモリセル700が有するノードFNの電位が、容量結合により上昇し、選択したストリング792(1,1)における非選択のメモリセル700が有するトランジスタ703、トランジスタ705、トランジスタ707は、オン状態となる。
上記より、選択したストリング792内で選択したメモリセル700(1,1,1)のトランジスタ703、トランジスタ705、トランジスタ707以外の非選択のメモリセル700(1,1,m3)のトランジスタ703、トランジスタ705、トランジスタ707はオン状態となる。従って、選択したメモリセル700(1,1,1)のトランジスタ703、トランジスタ705、トランジスタ707のオン、またはオフ、並びに駆動能力によって、メモリセル700(1,1,1)のノードFN(1,1,1)のデータ状態に応じた電位が、配線BL(1)に出力されて、メモリセル700(1,1,1)に記憶されたデータを読み出すことができる。
以上の一連の動作(期間T9)により、メモリセル700(1,1,1)に記憶されているデータを読み出すことができる。
[データ保持動作]
本発明の一態様に係るメモリセル700は、ノードFNに印加された電位が、正、0V、負のいずれであっても、その電位を保持することができる。
本発明の一態様に係るメモリセル700は、ノードFNに印加された電位が、正、0V、負のいずれであっても、その電位を保持することができる。
基本的に、データ保持動作は、上で説明したデータ書き込み動作後に、全ての配線にかかる電位をオフ(0V)するだけで実現することができる。
なお、長期間のメモリセル700のデータ保持を実現するためには、メモリセル700を構成するトランジスタ701のオフ電流(Vg-Id特性のVg=0VにおけるIdと換言してもよい。)をできるだけ小さくする必要がある。本発明の一態様に係るトランジスタ701では、チャネル形成領域に金属酸化物を用いることによって、Siなどを用いる場合と比べて、大幅にトランジスタのオフ電流を小さくすることができる。そのため、本発明の一態様に係る半導体装置では、極めて長期間のデータ保持が可能となる。また、長期間のデータ保持が可能となることで、メモリセル700のリフレッシュ動作が不要となるか、リフレッシュ動作の頻度を極めて少なくすることができる。そのため、本発明の一態様では、極めて消費電力の小さい半導体装置を提供することができる。
以上のように、本発明の一態様に係るメモリセルアレイ790を有する半導体装置は、良好な信頼性と低消費電力の双方を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、本発明の一態様に係るメモリセルおよびメモリセルアレイを含む半導体装置の構成について、図7乃至図32を用いて説明する。
本実施の形態では、本発明の一態様に係るメモリセルおよびメモリセルアレイを含む半導体装置の構成について、図7乃至図32を用いて説明する。
<半導体装置の構成>
メモリセル700および、当該メモリセル700が複数配列したメモリセルアレイ790の構成について図7を用いて説明する。図7(A)は、メモリセルアレイ790の上面図である。図7(B)は、図7(A)にA1-A2、A3-A4、A5-A6の一点鎖線で示す部位の断面図である。また、図7(C)は、図7(A)にA7-A8の一点鎖線で示す部位の断面図である。また、図7(D)は、図7(C)に示すメモリセル700の拡大図である。なお、以下においては、図7に示すように、x軸、y軸、z軸からなる直交座標系を便宜上設定して説明する。ここで、x軸およびy軸は、メモリセルアレイ790を設ける基体の上面に平行にとり、z軸は基体の上面に垂直にとる。
メモリセル700および、当該メモリセル700が複数配列したメモリセルアレイ790の構成について図7を用いて説明する。図7(A)は、メモリセルアレイ790の上面図である。図7(B)は、図7(A)にA1-A2、A3-A4、A5-A6の一点鎖線で示す部位の断面図である。また、図7(C)は、図7(A)にA7-A8の一点鎖線で示す部位の断面図である。また、図7(D)は、図7(C)に示すメモリセル700の拡大図である。なお、以下においては、図7に示すように、x軸、y軸、z軸からなる直交座標系を便宜上設定して説明する。ここで、x軸およびy軸は、メモリセルアレイ790を設ける基体の上面に平行にとり、z軸は基体の上面に垂直にとる。
なお、図7では、メモリセルアレイ790の一部の構成を省略して表現している。
ここで、メモリセルアレイ790は、m1×m2個のストリング792、およびトランジスタ708、およびトランジスタ709を有し、1個のストリング792は、m3個のメモリセル700を有する(なお、m1、m2、およびm3は、2以上の自然数)。また、1個のメモリセル700は、1個のトランジスタ701、1個のトランジスタ703、1個のトランジスタ705、1個のトランジスタ707、1個の容量素子704、1個の容量素子706を、有する。
具体的には、メモリセルアレイ790は、絶縁体712と、絶縁体712上の絶縁体713、および導電体714と、絶縁体713、および導電体714上の絶縁体716を有する。また、絶縁体716上には、導電体718、導電体718上の絶縁体720、絶縁体720上の導電体721、導電体721上の絶縁体722、絶縁体722上の導電体724、導電体724上の絶縁体725、絶縁体725上の導電体726、導電体726上の絶縁体728が、積層した積層体を、m3層有する。なお、以下では、積層体において、序数を各符号の後ろに付与して区別する場合がある。具体的には、基体に近接する1層目の積層体の各構成を、絶縁体720_1、導電体721_1、絶縁体722_1、導電体724_1、絶縁体725_1、導電体726_1、絶縁体728_1、m3層目の積層体の各構成を、絶縁体720_m3、導電体721_m3、絶縁体722_m3、導電体724_m3、絶縁体725_m3、導電体726_m3、絶縁体728_m3と記載する場合がある。
また、図7(A)に示すように、導電体718、導電体721、導電体724、導電体726および導電体719は、絶縁体750で分断されており、y軸方向に延伸して設けられる。
また、上記積層体の最上層である絶縁体728_m上に、導電体719、導電体719上に絶縁体750を有する。また、上記積層体、導電体719、絶縁体750を貫通するように形成された開口部を有し、上記積層体の導電体724の開口部の側面には、環状の酸化物730、および酸化物730を介して環状の導電体734を有し、導電体734の酸化物730と接していない側面は、絶縁体725の開口部の側面と同一面を有する。
また、上記貫通するように形成された開口部内には、絶縁体741を有し、絶縁体741の内側に酸化物743を有し、酸化物743の内側には、絶縁体748を有する。酸化物743の上端部と接するように導電体752を有し、絶縁体750、および導電体752上に絶縁体751を有する。
また、絶縁体720、絶縁体722、絶縁体725、絶縁体728、絶縁体750、および絶縁体751は、導電体718、導電体721、導電体724、導電体726、導電体719、導電体753に達する開口部を有し、当該開口部内には、導電体718と接する導電体754、導電体721と接する導電体761、導電体724と接する導電体763、導電体726と接する導電体765、導電体752と接する導電体753を有し、導電体754上の導電体756、導電体761上の導電体762、導電体763上の導電体764、導電体765上の導電体766、導電体753上の導電体755を有する。なお、以下では、導電体761乃至導電体766において、序数を各符号の後ろに付与して区別する場合がある。具体的には、導電体761、導電体763、および導電体765が接続する導電体721、導電体724、および導電体726に付与された序数と同じ序数を付与する。また、導電体762、導電体764、および導電体766が接続する、導電体761、導電体763、および導電体765に付与された序数と同じ序数を付与する。
また、絶縁体751、導電体756、導電体762、導電体764、導電体766、および導電体755上に絶縁体757を有し、絶縁体751、および絶縁体757は導電体753に達する開口部を有し、当該開口部内に導電体755を有し、導電体755、および絶縁体757上に導電体759を有する。
ここで、図7(A)、および図7(B)に示すように、導電体718、導電体719、導電体721、導電体724、および導電体726は、x軸方向に延伸して設けられる。また、図7(A)、および図7(C)に示すように、導電体714、および導電体755は、y軸方向に延伸して設けられる。つまり、導電体718と、および導電体719と、導電体714、および導電体755とは、互いに交差して設けられることが好ましい。また、図7(B)、および図7(C)に示すように、導電体754、導電体761、導電体763、導電体765、および酸化物743はz軸方向に延伸して設けられる。
なお、各開口部は図7等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、開口部の上面形状に合わせて、開口部内の構造体の上面形状も変化することがある。また、各開口部は、上方の開口部のz軸に垂直な断面積に比較して下方(基板側)の開口部のz軸に垂直な断面積が狭くなる形状としてもよい。
ここで、図7(C)に示すように、トランジスタ708は、ゲートとして機能する導電体719と、ゲート絶縁体として機能する絶縁体741と、チャネル形成領域として機能する酸化物743と、絶縁体748と、を有する。また酸化物743の一部の領域は、トランジスタ708のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ709は、ゲートとして機能する導電体718と、ゲート絶縁体として機能する絶縁体741と、チャネル形成領域として機能する酸化物743と、絶縁体748と、を有する。また、酸化物743の一部の領域は、トランジスタ709のソース領域およびドレイン領域として機能する場合がある。
また、メモリセル700は、図7(D)に示すように、トランジスタ701、トランジスタ703、トランジスタ705、トランジスタ707、容量素子704、容量素子706を有する。トランジスタ701は、ゲートとして機能する導電体721、および導電体726と、チャネル形成領域として機能する酸化物730と、ゲート絶縁体として機能する絶縁体722、および絶縁体725と、ソースまたはドレインの一方として機能する導電体724と、ソースまたはドレインの他方として機能する734と、を有する。
また、トランジスタ703は、ゲートとして機能する導電体721と、チャネル形成領域として機能する酸化物743と、ゲート絶縁体として機能する絶縁体741と、を有する。また、酸化物743の一部の領域は、トランジスタ703のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ705は、ゲートとして機能する導電体734と、チャネル形成領域として機能する酸化物743と、ゲート絶縁体として機能する絶縁体741と、を有する。また酸化物743の一部の領域は、トランジスタ705のソース領域およびドレイン領域として機能する場合がある。また、トランジスタ707は、ゲートとして機能する導電体726と、チャネル形成領域として機能する酸化物743と、ゲート電極として機能する741と、を有する。また酸化物743の一部の領域は、トランジスタ707のソース領域およびドレイン領域として機能する場合がある。
ここで、絶縁体748は、層間膜として機能する場合があるが、必ずしも設けなくともよい。その場合、絶縁体748により、開口部を充填してもよい。または、絶縁体748の代わりに、不活性ガスにより充填されていてもよい。または、絶縁体748の領域が、真空でもよい。
また、容量素子704は、電極の一方として機能する導電体721と、電極の他方として機能する導電体734と、誘電体として機能する絶縁体722を有する。容量素子706は、電極の一方として機能する導電体734と、電極の他方として機能する導電体726と、誘電体として機能する絶縁体725を有する。
従って、導電体721は、トランジスタ701のゲート、トランジスタ703のゲート、および容量素子704の電極の他方として機能する。導電体726は、トランジスタ701のゲート、トランジスタ707のゲート、および容量素子706の電極の一方として機能する。絶縁体722は、トランジスタ701のゲート絶縁体、および容量素子704の誘電体として機能する。絶縁体725は、トランジスタ701のゲート絶縁体、および容量素子706の誘電体として機能する。導電体734は、トランジスタ701のソースまたはドレインの一方、およびトランジスタ705のゲートとして機能する。
絶縁体741は、トランジスタ708、トランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ709のゲート絶縁体として機能する領域を有する。また、酸化物743は、トランジスタ708、トランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ709のチャネル形成領域、並びにソース領域およびドレイン領域として機能する領域を有する。
また、図7に示すように、導電体721、導電体724、および導電体726は、絶縁体750で分断されており、x軸方向に配列したメモリセル700において、共有されており、図2などに示す配線WWL、配線WBL、配線PLとしての機能を有する。また、導電体721、導電体724、および導電体726は、酸化物743に貫通されており、導電体721、導電体724、および導電体726と、酸化物743との間には、酸化物743の周囲を囲むように絶縁体741が設けられる。
また、図7に示すように、導電体718、および導電体719は、絶縁体750で分断されており、x軸方向に配列したトランジスタ708、またはトランジスタ709において、共有されており、図2などに示す配線SSL、配線DSLとしての機能を有する。また、導電体718、および導電体719は、酸化物743に貫通されており、導電体718、および導電体719と、酸化物743との間には、酸化物743の周囲を囲むように絶縁体741が設けられる。
また、図7に示すように、導電体714、および導電体755は、y軸方向に配列したトランジスタ708、またはトランジスタ709において、共有されており、図2などに示す配線SL、または配線BLとしての機能を有する。
また、図7(A)、および図7(B)に示すように、導電体718、導電体721、導電体724および導電体719は、下層の導電体が上層の導電体より、さらにx軸方向に延伸し、階段状に設けられることが好ましい。絶縁体720、導電体721、絶縁体722、導電体724および導電体719を、階段状に設けることで、下層の導電体の一部の領域が、上層の導電体と重ならないため、各導電体の重ならない領域とプラグ状に設けた導電体754、導電体761、導電体763、導電体765、導電体753、導電体758を接続することができる。
また、プラグ状に設けた導電体754、導電体761、導電体763、導電体765、導電体753上に、導電体756、導電体762、導電体764、導電体766を設ける。導電体756、導電体762、導電体764、導電体766は、配線として用いることができる。
同様に導電体756、導電体762、導電体764、導電体766上に絶縁体757を設け、導電体719と接続する導電体758を設け、導電体758上に配線として機能する導電体759を設けてもよい。
上記より、メモリセルアレイ790は、m3層の積層体がz軸方向に繰り返し積層されることで、z軸方向にメモリセル700が配列される。メモリセル700は、z軸方向に配列され、上記実施の形態に示すストリング792を構成する。さらに、導電体724に囲まれた、環状の酸化物730、環状の導電体734、絶縁体741、酸化物743等がy軸方向に、m2列繰り返し配列されることで、m2個のメモリセル700が、y軸方向に配列される。同様に、m1行のストリング792がx軸方向に配列され、ストリング792は、上記実施の形態に示すメモリセルアレイ790を構成する。
<半導体装置の構成材料>
以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明する。
以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明する。
まず、メモリセルアレイ790を設ける基体(図示しない)は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁膜が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。なお、半導体基板上に駆動回路用のトランジスタを設けたものを用いてよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
<<絶縁体>>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。上記実施の形態に示す絶縁体は、その機能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。上記実施の形態に示す絶縁体は、その機能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high-k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、窒化酸化シリコン、窒化シリコン、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。例えば、このような絶縁体を容量素子の誘電体として用いてもよい。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
絶縁体712、絶縁体713、絶縁体716、絶縁体728、絶縁体748、絶縁体750、絶縁体751、絶縁体757は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、絶縁体712、絶縁体713、絶縁体716、絶縁体728、絶縁体748、絶縁体750、絶縁体751、絶縁体757としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いてもよい。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
例えば、絶縁体712、絶縁体713、絶縁体716、絶縁体722、絶縁体725、絶縁体728、絶縁体741、絶縁体748、絶縁体750、絶縁体751、絶縁体757として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物、を用いることができる。
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
例えば、ゲート絶縁体の一部として機能する絶縁体722、絶縁体725、および絶縁体741は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを、金属酸化物のチャネルが形成される領域と接する構造とすることで、金属酸化物のチャネルが形成される領域が有する酸素欠損を補償する場合がある。
例えば、絶縁体722、絶縁体725、および絶縁体741には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。
さらに、絶縁体722、絶縁体725、および絶縁体741において、上記絶縁体に加えて、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を積層してもよい。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
<<導電体>>
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体714、導電体718、導電体719、導電体721、導電体724、導電体726、導電体734、導電体752、導電体753、導電体754、導電体755、導電体756、導電体758、導電体759、導電体761、導電体762、導電体763、導電体764、導電体765、および導電体766としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
なお、導電体714、導電体718、導電体719、導電体721、および導電体726と、導電体724とは、異なる導電性材料を用いることが好ましい。導電体714、導電体718、導電体719、導電体721、導電体726と、導電体724とに異なる導電性材料を用いることにより、互いのエッチング速度を変えて、導電体714、導電体718、導電体719、導電体721、導電体726と、導電体724との側面の位置をずらすことができる。
<<金属酸化物>>
酸化物743、および酸化物730として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。以下では、本発明に係る酸化物743、および酸化物730に適用可能な金属酸化物について説明する。
酸化物743、および酸化物730として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。以下では、本発明に係る酸化物743、および酸化物730に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
なお、本明細書等において、CAAC(c-axis aligned crystal)、およびCAC(Cloud-Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
CAC-OSまたはCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(または正孔)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OSまたはCAC-metal oxideは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC-OSまたはCAC-metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC-OSまたはCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OSまたはCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSまたはCAC-metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、CAC-OSまたはCAC-metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
[金属酸化物の構造]
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう。)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC-OSは結晶性の高い金属酸化物である。一方、CAAC-OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない金属酸化物ともいえる。したがって、CAAC-OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC-OSを有する金属酸化物は熱に強く、信頼性が高い。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a-like OSは、鬆または低密度領域を有する。すなわち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
[金属酸化物を有するトランジスタ]
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10-9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
<メモリセルアレイの作製方法>
次に、上記半導体装置の作製方法について、図8乃至図29を用いて説明する。図8乃至図29は、上記半導体装置のメモリセルアレイ790の一部のメモリセル700の作製過程を示した図である。
次に、上記半導体装置の作製方法について、図8乃至図29を用いて説明する。図8乃至図29は、上記半導体装置のメモリセルアレイ790の一部のメモリセル700の作製過程を示した図である。
なお、以下に用いる絶縁性材料および導電性材料は、上記<半導体装置の構成材料>の記載を参酌することができる。
各図(A)は、メモリセルアレイ790の上面図である。各図(B)は、各図(A)にA1-A2、A3-A4、A5-A6の一点鎖線で示す部位の断面図である。また、各図(C)は、各図(A)にA7-A8の一点鎖線で示す部位の断面図である。なお、以下においては、各図に示すように、x軸、y軸、z軸からなる直交座標系を便宜上設定して説明する。ここで、x軸およびy軸は、メモリセルアレイ790を設ける基体の上面に平行にとり、z軸は基体の上面に垂直にとる。
まず、基板(図示しない。)を準備し、当該基板上に絶縁体712を成膜する。絶縁体712の成膜は、スパッタリング法、化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、または原子層堆積(ALD:Atomic Layer Deposition)法などを用いて行うことができる。
なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。
プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ALD法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X-ray Photoelectron Spectroscopy)を用いて行うことができる。
CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に絶縁体712上に絶縁体713を成膜する。絶縁体713の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。
次に、絶縁体713に、絶縁体712に達する開口部を形成する。開口部とは、例えば、溝やスリットなども含まれる。また、開口部が形成された領域を指して開口部とする場合がある。開口部の形成にはウェットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体712は、絶縁体713をエッチングして開口部を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口部を形成する絶縁体713に酸化シリコン膜を用いた場合は、絶縁体712は、エッチングストッパ膜として機能する絶縁膜として、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
なお、ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
開口部の形成後に、導電体714となる導電膜を成膜する。当該導電膜は、例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。特に、銅などの低抵抗導電性材料を用いることが好ましい。なお、導電体714となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。
次に、CMP(化学的機械研磨)処理を行うことで、導電体714となる導電膜の一部を除去し、絶縁体713を露出する。その結果、開口部のみに、導電体714となる導電膜が残存する。これにより、上面が平坦な、導電体714を形成することができる(図8参照。)。なお、当該CMP処理により、絶縁体713の一部が除去される場合がある。
続いて、絶縁膜713A、および導電膜718Aを、順に積層して成膜する(図8参照)。また、これらの絶縁膜および導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
次に、導電膜718A上に、絶縁膜720A、導電膜721A、絶縁膜722A、導電膜724A、絶縁膜725A、導電膜726A、および絶縁体728Aを、この順番に積層して成膜する(図9参照)。さらに、ストリング792が有するメモリセル700の数(m3個)に合わせて、この積層体を繰り返し形成する。また、これらの絶縁膜および導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
続いて、積層体の最上層となる絶縁体728A上に、導電膜719Aを成膜する。導電膜719Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。なお、回路構成等に応じて、導電膜719A上に、適宜、絶縁膜、導電膜、半導体膜、などを設けてもよい。
ここで、導電膜724Aは、後述する工程において、導電膜721A、導電膜726A、および導電膜718A、導電膜719Aに対して選択的にエッチングを行う。当該エッチング処理において、導電膜734Aのエッチング速度が、導電膜721A、導電膜726A、および導電膜718A、導電膜719Aのエッチング速度に比べて著しく大きくなることが好ましい。導電膜721A、導電膜726A、および導電膜718A、導電膜719Aのエッチング速度を1とすると、導電膜724Aのエッチング速度は5以上が好ましく、より好ましくは10以上である。よって、導電膜721A、導電膜726A、および導電膜718A、導電膜719A、および導電膜724Aにとして用いる導電性材料は、上記のエッチング速度を満たすように、エッチング条件等に合わせて適宜選択することが好ましい。
次に、マスク780を用いて、絶縁体716、導電体718、導電体719、絶縁膜720A、導電膜721A、絶縁膜722A、導電膜724A、絶縁膜725A、導電膜726A、および絶縁体728Aを含む積層体に、分断加工を行う(図10参照)。絶縁体716、導電体718、導電体719、絶縁膜720A、導電膜721A、絶縁膜722A、導電膜724A、絶縁膜725A、導電膜726A、および絶縁体728Aを含む積層体は、後の工程で絶縁体750が埋め込まれる開口部によって分断される。当該開口部は、x軸方向に延伸された溝状の開口部である。よって、絶縁体716、導電体718、導電体719、絶縁膜720A、導電膜721A、絶縁膜722A、導電膜724A、絶縁膜725A、導電膜726A、および絶縁体728Aは、x軸方向に延伸した板状の形状になる。上記開口部の形成には、例えば、ドライエッチング処理などの異方性の強いエッチング処理を行えばよい。
加工には、リソグラフィー法を用いてもよい。リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
続いて、マスク780を除去し、マスク782を形成する(図11参照)。次に、導電体718、導電膜721A、導電膜724A、導電膜726A、および導電体719のx軸方向に延伸した端部を階段状に加工し、導電体718と、導電体721、導電体724、導電体726、および導電体719を形成する(図12参照)。
導電体718と、導電体721、導電体724、導電体726、および導電体719の階段状の加工において、導電体718と、導電膜721A、導電膜724A、導電膜726A、および導電体719とのエッチングと、マスク782のスリミングを交互に行うことで、階段状の導電体718と、導電体721、導電体724、導電体726、および導電体719を形成することができる。導電体718と、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719の加工により、マスク782は、幅、厚さ共に縮小する場合がある(図12参照。)。
上記構造では、導電体718と、導電体721、導電体724、導電体726、および導電体719の階段状の部分が、駆動回路と接続された配線とのコンタクト部となる。従って、導電体718と、導電体721、導電体724、導電体726、および導電体719は、当該配線と接続されたプラグと容易にコンタクトを取ることができる。
続いて、マスク782を除去する(図13参照)。その後、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719のx軸方向に延伸された溝状の開口部を埋め込むように絶縁体750を成膜する(図14参照)。絶縁体750の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁体750を形成してもよい。絶縁体750は、CMP法や、リフロー法を用いて、平坦化処理されていることが好ましい。
続いて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719に、導電体714に達する開口部を形成する(図15参照)。開口部の形成にはウェットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。
続いて、導電体724に対し、サイドエッチング処理を行い、導電体724の一部を選択的に除去する。導電体724と、導電体718、導電体719、導電体721、および導電体726とに、異なる導電性材料を用いることで、導電体724と、導電体718、導電体721、および導電体726とのサイドエッチング速度を変えることで、導電体724に形成する開口部は、導電体718、導電体721、および導電体726に形成する開口部よりも、大きくなる。従って、貫通した開口部において、導電体724の側面は、導電体718、導電体721、および導電体726の側面より、外側に位置させることができる。導電体724のサイドエッチングは、ウェットエッチング法または等方性の高い条件のドライエッチング法を用いることができる。
なお、等方性の高い条件のドライエッチングとしては、例えば、反応性ガスを用いたエッチングを用いればよい。反応性ガスを用いたエッチングでは、意図的に基板などにバイアスを掛けないようにして、エッチングの等方性を高くする。また、反応性ガスを用いたエッチングでは、反応性ガスを高温にする、または反応性ガスをプラズマ化することにより、エッチングガスの反応性を向上させてもよい。
次に、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体に形成された開口部に酸化物730Aを成膜する(図17参照)。酸化物730Aは、スパッタリング法、CVD法、およびALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて酸化物730Aを形成してもよい。また、CVD法を用いる場合はMOCVD法またはMCVD法を用いてもよい。酸化物730Aを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
次に、異方性のドライエッチングを行って、酸化物730Aを選択的に除去し、環状の酸化物730Bを形成する(図18参照)。酸化物730Bは、図18に示すように、導電体724が有する開口部の側面に形成され、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部の側面は露出する。つまり、酸化物730Aは、m3個に分割され、酸化物730B_1、乃至酸化物730B_m3となる。図19(A)に示すように、酸化物730Bは、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部と同心円の開口部を有する円筒状の形状となる。なお、上記の酸化物730Aを選択的に除去する際には、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719の側面が揃うようにしてもよい。
続いて、酸化物730B_1、乃至酸化物730B_m3に対し、サイドエッチング処理を行うことで、環状の酸化物730_1乃至環状の酸化物730_m3を形成する(図19参照)。酸化物730Bの一部を除去することで、露出した酸化物730の側面は、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部の側面よりも、外側に位置させることができる。従って、酸化物730が有する開口部は、導電体718、導電体721、および導電体726に形成する開口部よりも、大きくなる。
当該エッチング処理には、ウェットエッチング、または等方性の高い条件のドライエッチング法を用いることが好ましい。また、当該エッチング処理においては、酸化物730の側面方向のエッチング速度が、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719のエッチング速度に比べて著しく大きくなることが好ましい。導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719を1とすると、酸化物730のエッチング速度は5以上が好ましく、より好ましくは10以上である。よって、上記のエッチング速度を満たすように、適宜エッチング条件を選択すればよい。
次に、導電体718、絶縁体720、導電体721、絶縁体722、酸化物730、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体に形成された開口部に導電膜734Aを成膜する(図20参照)。導電膜734Aは、CVD法、およびALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて導電膜734Aを形成してもよい。また、CVD法を用いる場合はMOCVD法またはMCVD法を用いてもよい。導電膜734Aを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
次に、異方性ドライエッチングを行って、導電膜734Aを選択的に除去し、環状の導電体734を形成する(図21参照)。導電体734は、図21に示すように、酸化物730が有する開口部の側面に形成され、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部の側面は露出する。つまり、導電体734は、m3個に分割され、導電体734_1、乃至導電体734_m3となる。また、図21(A)に示すように、導電体734は、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、酸化物730、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部と同心円の開口部を有する円筒状の形状となる。また、導電体734が有する開口部の側面は、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部の側面と、同一面上となることが好ましい。なお、上記の導電膜734Aを選択的に除去する際には、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719の側面が揃うようにしてもよい。
続いて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、酸化物730、導電体734、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体が有する開口部内に、絶縁体741Aを成膜する(図22参照)。
絶縁体741Aの成膜は、ALD法CVD法、MBE法、PLD法またはスパッタリング法、などを用いて行うことができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁体741Aを形成してもよい。
次に、絶縁体741Aの不要な部分を除去し、絶縁体741を形成する(図23参照)。当該工程では、エッチバック処理などを用いることができる。導電体714が露出するまで、絶縁体741Aの一部を除去するとよい。従って、図23に示すように、絶縁体741は、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、酸化物730、導電体734、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部と同心円の開口部を有する円筒状の形状となる。
続いて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、酸化物730、導電体734、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体が有する開口部内に、酸化物743A、および絶縁体748Aを成膜する(図23参照)。なお、酸化物743の底部は、図24に示すように導電体714と接する。
酸化物743A、および絶縁体748Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて酸化物743A、および絶縁体748Aを形成してもよい。
次に、酸化物743A、および絶縁体748Aの不要な部分を除去し、酸化物743、および絶縁体748を形成する(図24参照)。例えば、当該処理には、化学機械研磨処理などにより、絶縁体750が露出するまで、酸化物743A、および絶縁体748Aの一部を除去することで、酸化物743、および絶縁体748を形成する。この際、絶縁体750をストッパ層として使用することもでき、絶縁体750が薄くなる場合がある。
次に、導電体752、および絶縁体751を形成する(図25参照)。導電体752は、導電体752となる膜を成膜した後、リソグラフィー法などを用いて加工するとよい。また、絶縁体751は、CVD法やALD法を用いて形成することができる。絶縁体751は、CMP法や、リフロー法を用いて、平坦化処理されていることが好ましい。
次に、絶縁体751、および絶縁体750を、リソグラフィー法を用いて加工し、導電体718、導電体721、導電体724、導電体726、および導電体752を露出するように開口部を形成する(図26参照)。当該開口部は、階段状に形成された導電体721、導電体724、および導電体726それぞれに対して形成する。
続いて、絶縁体751上、および絶縁体750、絶縁体751が有する開口部に導電膜753Aを成膜する(図27参照)。導電膜753Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて導電膜753Aを形成してもよい。また、導電膜753Aは、複数の層からなる積層構造を有していてもよい。
次に、導電膜753Aの一部を除去し、上記開口部に埋め込むように導電体753、導電体754、導電体761、導電体763、導電体765を形成する(図28参照)。当該加工は、CMPなどを用いて不要な導電膜753Aを除去することで、形成することができる。
次に、導電体755、導電体756、導電体762、導電体764、および導電体766を形成する(図29参照)。導電体755、導電体756、導電体762、導電体764、および導電体766となる膜を成膜した後、リソグラフィー法などを用いて加工するとよい。
続いて、絶縁体757を成膜する(図30参照)。絶縁体757は、CVD法やALD法を用いて形成することができる。絶縁体751は、CMP法や、リフロー法を用いて、平坦化処理されていることが好ましい。
続いて、導電体758、および導電体759を形成する(図30参照)。絶縁体757、絶縁体751、および絶縁体750に、導電体719に達する開口部を設ける。当該開口部に導電体758を形成すればよい。導電体759は、リソグラフィー法などを用いて形成することができる。
以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタの層数を増やしても、メモリトランジスタのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
また、メモリセルを基板の上面に垂直な方向に積層した3次元メモリセルアレイを提供することができる。メモリセルを積層して設けることにより、積層数に応じて単位面積当たりの記憶容量を増加させることができる。当該メモリセルにおいては、2個のトランジスタと1個の容量素子が含まれており、比較的素子数が多い。これに対して本実施の形態に示す半導体装置を用いることにより、上記のような良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
<半導体装置の変形例>
以下では、図30乃至図32を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。なお、図30乃至図32に示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
以下では、図30乃至図32を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。なお、図30乃至図32に示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
以下、半導体装置の構成についてそれぞれ図30乃至図32用いて説明する。なお、本項目においても、半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
図30(D)には、図30(C)のメモリセル700の拡大図を示す。トランジスタ701、トランジスタ703、トランジスタ705、トランジスタ707、容量素子704、容量素子706を有する。トランジスタ701は、ゲートとして機能する導電体721、および導電体726と、チャネル形成領域として機能する酸化物730と、ゲート絶縁体として機能する絶縁体722、および絶縁体725と、ソースまたはドレインの一方として機能する導電体724と、ソースまたはドレインの他方として機能する734と、を有する。
図30に示すメモリセルアレイ790は、<半導体装置の構成例>に示したメモリセルアレイ790とは、酸化物730、および導電体734の形状が異なる。導電体734は、図7に示すメモリセル700と異なり、絶縁体722、または絶縁体725とは、酸化物730を介して、設けられる。従って、酸化物730の側面は、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、導電体734、絶縁体725、導電体726、絶縁体728、および導電体719の側面と同一面上となる領域を有する。
以下では、図31、および図32を用いて、図30に示すメモリセルアレイ790の作製方法を説明する。
本項目で示すメモリセルアレイ790は、図8乃至図29に示すメモリセルアレイ790の作製方法と、図16に示す工程までは、同じ作成方法を用いることができる。つまり、導電体724の一部を除去する工程まで、上述した説明を参照することができる。
導電体724の一部を除去した後、酸化物730A、および導電膜734Aを成膜する(図31参照)。酸化物730A、および導電膜734Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて酸化物730A、および絶縁膜750Aを形成してもよい。
続いて、異方性エッチングを行って、酸化物730A、および導電膜734Aを選択的に除去し、酸化物730、および導電体734を形成する(図32参照)。酸化物730、および導電膜734は、図32に示すように、導電体724が有する開口部の側面に形成され、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部の側面は露出する。つまり、酸化物730A、および導電膜734Aは、m3個に分割され、酸化物730_1、乃至酸化物730_m3、および導電体734_1、乃至導電体734_m3となる。図32(A)に示すように、酸化物730、および導電体734は、導電体718、絶縁体720、導電体721、絶縁体722、絶縁体725、導電体726、絶縁体728、および導電体719が有する開口部と同心円の開口部を有する円筒状の形状となる。なお、上記の酸化物730A、および導電膜734Aを選択的に除去する際には、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719を含む積層体に形成された開口部の一部をエッチングして開口部径を広げて、導電体718、絶縁体720、導電体721、絶縁体722、導電体724、絶縁体725、導電体726、絶縁体728、および導電体719の側面が揃うようにしてもよい。
従って、図32に示すメモリセルアレイ790は、図7に示すメモリセルアレイよりも、工程を短縮することができる。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図33乃至図37を用いて説明する。なお、図33乃至図37に示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、本項目においても、半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図33乃至図37を用いて説明する。なお、図33乃至図37に示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、本項目においても、半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
<半導体装置の応用例1>
以下では、図33乃至図40を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。以下、半導体装置の構成についてそれぞれ図33用いて説明する。
以下では、図33乃至図40を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。以下、半導体装置の構成についてそれぞれ図33用いて説明する。
図33に示す半導体装置は、メモリセル700、およびトランジスタ708を有する。また、図33(D)は、図33(A)にA5-A6で示す一点鎖線で示す部位の断面、およびA6よりも先の部位の断面を示す。図33(D)に示すように、半導体装置は、少なくとも2つのストリング792に対し、1つの導電体714を共通して有していてもよい。
図33に示すトランジスタ708は、実施の形態1に示したメモリセルアレイ790とは、メモリセル700、およびトランジスタ708の構造が異なる。具体的には、酸化物743の代わりに、半導体742を用いる。
ここで、半導体742としては、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。例えば、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。また、半導体742に酸化物743と同じものを用いてもよい。
つまり、図33に示す半導体装置は、開口部内に、半導体742としてシリコンなどの半導体を用いることで、pチャネル型のトランジスタを設けることができる。具体的には、半導体装置において、トランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ708をpチャネル型のトランジスタとして設けることができる。一方、トランジスタ701は、nチャネル型のトランジスタとすることができる。なお、実施の形態1と同様に、トランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ708をnチャネル型のトランジスタとしてもよい。
具体的には、半導体742にポリシリコンを用いればよい。また、半導体742に対し、ドーパントを選択的に添加することで、半導体742の1部を導電体として用いることができる。従って、図33に示すように、半導体742の1部にドーパントを添加することで、領域744を形成することができる。また、導電体714として、p型のドーパントを添加したポリシリコンを用いることができる。あるいは、実施の形態1と同様に、トランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ708をnチャネル型のトランジスタとした際、導電体714として、n型のドーパントを添加したポリシリコンを用いてもよい。
また、1つのストリング792は、配線WBLとして機能する導電体721、および配線WWLとして機能する導電体726を共通する他のストリング792を有する。図33に示す構造は、配線WBLとして機能する導電体721、および配線WWLとして機能する導電体726を共通する2つのストリング792は、同じ情報を記憶する。従って、記憶情報の冗長性が向上し、メモリの保持特性、または信頼性を向上させることができる。
<半導体装置の応用例2>
以下では、図34を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
以下では、図34を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
図34に示す半導体装置は、図33に示す半導体装置に加え、トランジスタ709を有する。つまり、ストリング792の上下に選択トランジスタとして機能するトランジスタ708、およびトランジスタ709が配置される。従って、半導体装置の応用例1では配線WWLとして機能する導電体726を共通する2つのストリング792で動作させるのに対して、本応用例では、一つのストリング792で動作を行うことができるため、図33で説明した半導体装置よりも、記憶データの集積度を高くすることができる。
<半導体装置の応用例3>
以下では、図35を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
以下では、図35を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
図35に示す半導体装置において、導電体763は、トランジスタ701が有する酸化物730の側面と接する。具体的には、A1-A2の一点鎖線で示す領域において、ビアの開口を行った後、トランジスタ701が有する酸化物730は等方性のサイドエッチングを行い、導電体763の埋め込みを行う。当該構造とすることで、ゲートとして機能する導電体721、または導電体726とのオフセット領域を縮小することができる。従って、トランジスタ701の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
なお、本構造においても、図34に示す半導体装置のように、トランジスタ709を設けてもよい。
<半導体装置の応用例4>
以下では、図36を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
以下では、図36を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。
図36に示す半導体装置は、導電体724を有することで、x軸方向に伸びた酸化物730を導電する際の導電率を高めることに寄与することができる。従って、トランジスタ701の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
導電体724は、導電体721、絶縁体722、酸化物730、絶縁体725、導電体726をy軸方向間でストリング792を分離した後に、酸化物730を等方性エッチングで一部除去して、導体を埋め込むことで作製することができる。埋め込んだ導体の不要な部分は、異方性または等方性のエッチングで除去して導体724を形成することができる。
なお、本構造においても、図34に示す半導体装置のように、トランジスタ709を設けてもよい。また、図35の導体763と図36の導体724を組み合わせて設けてもよい。
<半導体装置の応用例5>
以下では、図37を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。なお、図37(D)は、図37(A)にA5-A6で示す一点鎖線で示す部位の断面、およびA6よりも先の部位の断面を示す。
以下では、図37を用いて、本発明の一態様に係るメモリセルアレイ790を有する半導体装置の一例について説明する。なお、図37(D)は、図37(A)にA5-A6で示す一点鎖線で示す部位の断面、およびA6よりも先の部位の断面を示す。
図37に示す半導体装置において、導電体763は、トランジスタ701が有する酸化物730の側面と接する。具体的には、A1-A2の一点鎖線で示す領域において、ビアの開口を行った後、トランジスタ701が有する酸化物730に対して等方性のサイドエッチングを行い、導電体763の埋め込みを行う。当該構造とすることで、ゲートとして機能する導電体721、または導電体726とのオフセット領域を縮小することができる。従って、トランジスタ701の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
また、導電体724を有することで、トランジスタ701のソース電極またはドレイン電極の一方として機能する導電体763と、ソース電極またはドレイン電極の他方として機能する導電体734までのチャネル長を縮小することができる。すなわち、導電体763と導電体734の距離を近づけることで、ゲートとして機能する導電体721、または導電体726で囲まれたチャネルとして機能する酸化物730の長さを縮小することができる。これにより、x軸方向に配置されたストリング792間で各トランジスタ701のチャネル長が変わっていたのを同等の長さのチャネル長にすることができる。従って、メモリ動作において、律速される最も遅いトランジスタ701の駆動能力が向上するため、メモリの書き換え速度を向上することができる。
また、図37に示す半導体装置においては、図37(D)に示したように、x軸方向で隣接するストリング792間の酸化物730を分離して、絶縁体750で埋め込まれた領域を有する。これにより、隣接するストリング792間のメモリセル700どうしがメモリ動作の際における干渉を防止することができる。隣接するストリング792間の酸化物730の分離は、導電体721、絶縁体722、酸化物730、絶縁体725、導電体726をy軸方向間で分離したのと同じように、x軸方向間でも行えばよい。その後、酸化物730を等方性のサイドエッチングをして、導体を埋め込み、導体の不要な部分をエッチング除去して導体724を形成する。これにより、x軸方向間に配置されたメモリセル700の酸化物730は分離されるが、ソース電極またはドレイン電極として機能する導体763は、導体724を介して各メモリセル700の酸化物730と接続される。
なお、本構造においても、図34に示す半導体装置のように、トランジスタ709を設けてもよい。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。また、実施の形態、応用例に示す構成は、実施の形態、応用例に示す他の構成に対して適宜、適用、組み合わせ、置き換えなどを行って、本発明の一態様としてもよい。
<<メモリセルアレイの動作例>>
図38乃至図40に、図35に示す半導体装置のメモリセル700にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートの例を示す。図38、および図39は、データの書き込み行う選択したメモリセル700(ここでは、メモリセル700(1,1,1)、およびメモリセル700(1,1,n3))、又は読み出しを行う選択したメモリセル700(ここでは、メモリセル700(1,1,1))を動作させるに際して、各配線に与える電位のタイミングチャートを示す。また、ここでは、メモリセル700内のトランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ708、トランジスタ709でpチャネル型のトランジスタを設けた例に関して説明する。
図38乃至図40に、図35に示す半導体装置のメモリセル700にデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートの例を示す。図38、および図39は、データの書き込み行う選択したメモリセル700(ここでは、メモリセル700(1,1,1)、およびメモリセル700(1,1,n3))、又は読み出しを行う選択したメモリセル700(ここでは、メモリセル700(1,1,1))を動作させるに際して、各配線に与える電位のタイミングチャートを示す。また、ここでは、メモリセル700内のトランジスタ703、トランジスタ705、トランジスタ707、およびトランジスタ708、トランジスタ709でpチャネル型のトランジスタを設けた例に関して説明する。
ここで、メモリセル700(1,1,1)が、ある大きさの正の電荷(データ“0”)と、空の状態(データ“1”)のどちらかを保持できる1ビット(2値)のメモリセルである場合、データ保持時には、ノードFN(1,1,1)が、正、又は0Vのいずれかの電位となる。すなわち、データ保持時には、ノードFN(1,1,1)と接続するトランジスタ705(1,1,1)のゲート電極は、正、又は0Vのいずれかの電位となる。
また、図40は、メモリセル700(1,1,1)が有するノードFN(1,1,1)、および非選択メモリセルが有するノードFNに与える電位のタイミングチャートを示している。
なお、図38乃至図40では、上で定義したデータ“1”の書き込み、同データの保持、同データの読み出しの一連の動作を、期間T1乃至期間T10で示している。
なお、メモリセル700が保持できるデータは、上で定義した2値に限られない。例えば、ノードFNに与える電位の範囲を広げ、当該範囲内の電位を分割することによって、2値以上の多値データを保持することもできる。これにより、メモリセル700に記憶させることが可能な情報量を、増加させることができる。
以下では、一例として、任意の大きさの電位VR、電位VL、電位VH、電位VHH、及び電位VWを用いたメモリセル700の各動作例を説明する。
なお、電位VRは読み出し用の電位、電位VWは書き込み用の電位とする。また、書き込み電位+VWを階調にすることで多値化することができる。
なお、電位「-VL」、電位「-VW」、電位「-VH」、電位「-VHH」、トランジスタ701、トランジスタ703、トランジスタ705、およびトランジスタ707のの閾値電圧よりも低い電位とし、電位「+VR」は、電位VWよりも小さい電位とする。また、トランジスタ701は、ノーマリーオフ特性を有する。トランジスタ703、トランジスタ705、およびトランジスタ707は、ノーマリーオフ特性、またはノーマリーオンの特性を有するものとする。
[データ書き込み動作]
まず、図38乃至図40に示すタイミングチャートを用いて、ストリング792(1,1)内に配置されたメモリセル700(1,1,1)へのデータ書き込み動作の例について説明する。図38乃至図40において、期間T1乃至期間T3は、メモリセル700(1,1,1)にデータ“0”の書き込みを行う期間である。また、期間T5乃至期間T7は、メモリセル700(1,1,1)にデータ“1”の書き込みを行う期間である。
まず、図38乃至図40に示すタイミングチャートを用いて、ストリング792(1,1)内に配置されたメモリセル700(1,1,1)へのデータ書き込み動作の例について説明する。図38乃至図40において、期間T1乃至期間T3は、メモリセル700(1,1,1)にデータ“0”の書き込みを行う期間である。また、期間T5乃至期間T7は、メモリセル700(1,1,1)にデータ“1”の書き込みを行う期間である。
なお、図40に示すように、期間T1の直前では、各ノードFNは、0Vの電位が保持されており、メモリセル700にデータ“0”が記憶されているものとする。
まず、非選択セルの誤書き換えを防止するために、非選択のメモリセル700のトランジスタ703、トランジスタ705およびトランジスタ707にプリチャージを行う。
期間T1において、配線SSL(1)および配線DSL(1)を除く、非選択である配線SSL(n2)および配線DSL(n2)に、電位-VLを与え、トランジスタ703、トランジスタ705、およびトランジスタ707をオン状態とする。また、配線BL(1)乃至配線BL(m1)、および配線SL(1)乃至配線SL(m1)に電位+VHを与え、非選択のメモリセル700のトランジスタ703の活性層、トランジスタ705の活性層、およびトランジスタ707の活性層に電位+VHのプリチャージを行う。
このとき、トランジスタ703、トランジスタ705、およびトランジスタ707のゲート電圧は、相対的に低い電位となり、トランジスタ703、トランジスタ705、およびトランジスタ707はオン状態となる。つまり、ほぼ均一に電位+VHが半導体742中に印加されることで、非選択であるノードFN(n1,1,1)を持つメモリセル700(n1,1,1)、ノードFN(n1,n2,1) を持つメモリセル700(n1,n2,1)、ノードFN(n1,1,n3)を持つメモリセル700(n1,1,n3)、およびノードFN(n1,n2,n3)を持つメモリセル700(n1,n2,n3)などのノードFNの電位が、容量結合により、高いプラス電位となる。従って、各メモリセル700内のトランジスタ701のゲート電圧に対し、相対的に低いプラス電位が与えられた場合でも、トランジスタ701がオフ状態を保つため、誤書き換えを防止することができる。あるいは、各メモリセル700内のトランジスタ701のソースとドレイン間の電位差を生じさせないことで、オフ状態を保つため、非選択セルは誤書き換えを防止することができる。
続いて、配線SSL(1)および配線DSL(1)を除く、非選択である配線SSL(n2)および配線DSL(n2)の電位を+VHとし、非選択のストリング792のトランジスタ708をオフ状態とすることで、非選択のストリング792の半導体742をフローティング状態にする。これにより、プリチャージした非選択のストリング792の半導体742の電位+VHを、書き込み時の期間において、保持することができる。
次に、期間T2において、選択メモリセル700(1,1,1)にデータ”0”を書き込む。配線SSL(1)および配線DSL(1)に電位-VLを与え、選択したメモリセル700が属するストリング792のトランジスタ708およびトランジスタ709をオン状態とする。また、配線BL(1)、配線SL(1)には電位0を与え、配線PL(1)には電位+Vwを与え、配線WWL(1)には電位+VLを与え、および配線WBL(1)には電位-VLを与えることで、選択したメモリセル700のトランジスタ701をオン状態とする。
トランジスタ701がオン状態となることで、ノードFN(1,1,1)の電位が上昇し、ノードFN(1,1,1)と、トランジスタ701のゲート電位差が小さくなる。トランジスタ701がオフ状態になる電位+VWまで、ノードFN(1,1,1)の電位が上昇した時、データ”0”の電位に該当する電位+VWが、ノードFN(1,1,1)に入る。
また、選択したストリング792内で非選択メモリセルのトランジスタ703、トランジスタ705、およびトランジスタ707をオン状態とするため、配線WWL(1)、配線WBL(1)以外の非選択である配線WWL(n3)、配線WBL(n3)には電位-VLを与える。これにより、配線BL(1)、配線SL(1)の電位が、選択したストリング792内の半導体742に印加される。また、選択したストリング792中の非選択であるメモリセル700のトランジスタ701は、オフ状態となるため、ノードFN(1,1,n3)を持つメモリセル700(1,1,n3)の誤書き換えを防止することができる。
なお、配線SSL(1)、配線WWL(1)、配線WBL(1)を共有する非選択であるメモリセル700の誤書き換えを防止するため、非選択の配線BL(n1)、および配線SL(n1)に電位+VHを与えておくとよい。配線SSL(1)を共有する非選択であるメモリセル700には、配線SSL(1)に電位-VLが与えられ、ストリング792のトランジスタ708がオン状態となる。従って、上述のプリチャージ動作と同様に、非選択の配線BL(n1)、配線SL(n1)などに電位+VHを入れて、当該ストリング792内の半導体742の電位を+VHに上昇させることで、ノードFN(1,n2,1)を持つメモリセル700(1,n2,1)の誤書き換えを防止させる。
なお、データの書き込み後は、配線WWL(1)乃至配線WWL(m3)、配線WBL(1)乃至配線WBL(m3)、および配線PL(1)の電位を0とする。
次に、期間T3において、期間T1でプリチャージした電位を元に戻すため、非選択となる配線SSL(n2)に電位-VLを与え、ストリング792のトランジスタ708をオン状態にする。続いて、各配線BL(1)乃至配線BL(m1)、配線SL(1)乃至配線SL(m1)に、電位0を与え、半導体742を電位0とする。
ここで、プリチャージした電位が保持する時間は、ストリング792のトランジスタ708のオフ状態のリーク電流に依存する。しかしながら、プリチャージした電位の保持する時間が、書き込み時間と実質同じであれば、期間T3のプリチャージした電位を元に戻す動作は省略してもよい。
なお、上述の書き込み電位+VWを階調にすることで多値化することができる。また、配線WWL(1)乃至配線WWL(m3)、および配線WBL(1)乃至配線WBL(m3)に書き込みするデータに該当する電圧を印加して、配線BL、配線SL、配線SSLを共有するストリング792の単位でのページ書き込みを行ってもよい。
あるいは、配線SSL、および配線WL(例えば配線WWL(n3)と配線WBL(n3))を共有するメモリセル700で、書き込むデータ”0”または”1”が同じであるメモリセル700の単位でのページ書き込みを行ってもよい。
一方、期間T5乃至期間T7は、選択したメモリセル700(1,1,1)に対するデータ“1”の書き込み動作あるいは消去動作である。当該動作は、データ”0”の書き込み期間T1乃至期間T3とほぼ同様の方法を用いることができ、上述の期間T2でのPL(1)の電位を0にすることでデータ“1”を書き込むことができる。
期間T5において、配線SSL(1)および配線DSL(1)を除く、非選択である配線SSL(n2)および配線DSL(n2)に、および配線WWL(1)乃至配線WWL(m3)、配線WBL(1)乃至配線WBL(m3)に、電位-VHHを与え、トランジスタ703をオン状態とする。また、配線BL(1)乃至配線BL(m1)、および配線SL(1)乃至配線SL(m1)に電位-VHを与え、非選択のメモリセル700のトランジスタ703の活性層、トランジスタ705の活性層、およびトランジスタ707の活性層に電位-VHのプリチャージを行う。
このとき、トランジスタ703、トランジスタ705、およびトランジスタ707のゲート電圧は、相対的に低い電位となり、トランジスタ703、トランジスタ705、およびトランジスタ707はオン状態となる。つまり、ほぼ均一に電位-VHが半導体742中に印加されることで、選択メモリセルの配線WWL(1)および配線WBL(1)を共有する非選択であるノードFN(n1,1,1)を持つメモリセル700(n1,1,1)、ノードFN(n1,n2,1) を持つメモリセル700(n1,n2,1)などのノードFNの電位が、容量結合により、電位が下げられる。これにより、非選択セルが各メモリセル700がデータ”0”の高い電位を保持したノードFNを持つ場合は、そのメモリセル700内のトランジスタ701のソースとドレイン間の電位差が生じないようにすることでオフ状態を保ち、選択メモリセルの配線WWL(1)を共有する非選択メモリセルは誤書き換えを防止することができる。なお、非選択メモリセル700がデータ”1”の電位0を保持する場合は、選択セルに書き込むデータ”1”が非選択セルにも同じデータが書き込まれる可能性があるが、期間T5乃至期間T7の一連の動作後には、同じデータ状態に戻る。
続いて、配線SSL(1)および配線DSL(1)を除く、非選択である配線SSL(n2)および配線DSL(n2)の電位を0とし、非選択のストリング792のトランジスタ708をオフ状態とすることで、非選択のストリング792の半導体742をフローティング状態にする。これにより、プリチャージした非選択のストリング792の半導体742の電位-VHを、書き込み時の期間において、保持することができる。
次に、期間T6において、選択メモリセル700(1,1,1)にデータ”1”を書き込む。配線SSL(1)および配線DSL(1)に電位-VLを与え、選択したメモリセル700が属するストリング792(1,1)のトランジスタ708およびトランジスタ709をオン状態とする。また、配線BL(1)、配線SL(1)には電位0を与え、配線PL(1)には電位0を与え、配線WWL(1)には電位+VLを与えることで、選択したメモリセル700のトランジスタ701をオン状態とする。配線WBL(1)には電位-VLを与え、選択したメモリセル700中のトランジスタ703をオン状態とし、隣接するトランジスタ705の活性層の電位を0に固定して、データ”1”を書き込むという消去動作を行いやすくする。
また、選択したストリング792内で非選択メモリセル(1,1,2)乃至メモリセル(1,1,m3)のトランジスタ703、トランジスタ705、およびトランジスタ707をオン状態とするため、配線WWL(1)、配線WBL(1)以外の非選択である配線WWL(n1)、配線WBL(n1)には電位-VLを与える。これにより、配線BL(1)、配線SL(1)の電位が、選択したストリング792内の半導体742に印加される。また、選択したストリング792中の非選択であるメモリセル700のトランジスタ701は、オフ状態となるため、ノードFN(1,1,n3)を持つメモリセル700(1,1,n3)の誤書き換えを防止することができる。
次に、期間T7において、期間T5でプリチャージした電位を元に戻すため、非選択となる配線SSL(1)乃至配線SSL(m2)および配線DSL(1)乃至配線DSL(m2)に電位-VLを与え、ストリング792のトランジスタ708およびトランジスタ709をオン状態にする。続いて、各配線BL(1)乃至配線BL(m1)、配線SL(1)乃至配線SL(m1)に、電位0を与え、半導体742を電位0とする。
ここで、プリチャージした電位が保持する時間は、ストリング792のトランジスタ708のオフ状態のリーク電流に依存する。しかしながら、プリチャージした電位の保持する時間が、書き込み時間と実質同じであれば、期間T7のプリチャージした電位を元に戻す動作は省略してもよい。
なお、データの書き込み後は、配線WWL(1)乃至配線WWL(m3)、配線WBL(1)乃至配線WBL(m3)、および配線SSL(1)乃至配線SSL(m2)、および配線DSL(1)乃至配線DSL(m2)の電位を0とする。
[データ読み出し動作]
一方、期間T9では、選択したメモリセル700(1,1,1)に対するデータの読み出し動作を行う期間の例である。
一方、期間T9では、選択したメモリセル700(1,1,1)に対するデータの読み出し動作を行う期間の例である。
図38乃至図40のタイミングチャートに示すように、期間T9の前の時点では、選択したメモリセル700(ここでは、メモリセル700(1,1,1)とする)に、データ“1”が記憶されている。すなわち、メモリセル700(1,1,1)において、ノードFN(1,1,1)には0Vの電位が与えられた状態の例である。
まず、選択するメモリセル700を有するストリング792(1,1)と対応するトランジスタ708、およびトランジスタ709をオン状態とする。配線SSL(1)、配線DSL(1)には、それぞれ電位-VRを与えることで、トランジスタ708、およびトランジスタ709をオン状態とする。また、配線SL(1)には、電位+VRを入力する。
次に、配線WWL(1)、配線WBL(1)に、電位0を与え、メモリセル700(1,1,1)のノードFN(1,1,1)に記憶されたデータを読み出す。
また、読み出す際に、配線WWL(2)乃至配線WWL(m3)、および配線WBL(2)乃至配線WBL(m3)に電位-VRを与えることで、選択したストリング792(1,1)における非選択のメモリセル700(1,1,2)乃至メモリセル700(1,1,m3)が有するノードFNの電位が、容量結合により下降し、選択したストリング792(1,1)における非選択のメモリセル700が有するトランジスタ703、トランジスタ705、トランジスタ707は、オン状態となる。
なお、非選択ストリング792(n1,n2)の選択トランジスタ708(n1,n2)、トランジスタ709(n1,n2)は、配線SL(1)に入力した電位+VRよりゲートの電圧を相対的に同等または高くしてオフ状態とするため、配線SSL(2)乃至配線SSL(m3)、および配線DSL(2)乃至配線DSL(m3)、に電位+VRを与えておく。
上記より、選択したストリング792内で選択したメモリセル700(1,1,1)のトランジスタ703、トランジスタ705、トランジスタ707以外の非選択のメモリセル700(1,1,n3)のトランジスタ703、トランジスタ705、トランジスタ707はオン状態となる。従って、選択したメモリセル700(1,1,1)のトランジスタ703、トランジスタ705、トランジスタ707のオン、またはオフ、並びに駆動能力によって、メモリセル700(1,1,1)のノードFN(1,1,1)のデータ状態に応じた電位が、配線BL(1)に出力されて、メモリセル700(1,1,1)に記憶されたデータを読み出すことができる。
以上の一連の動作(期間T9)により、メモリセル700(1,1,1)に記憶されているデータを読み出すことができる。
(実施の形態4)
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図41にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図41にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図41(A)はUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。基板1104のメモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。
図41(B)はSDカードの外観の模式図であり、図41(C)は、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。基板1113のメモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。
図41(D)はSSDの外観の模式図であり、図41(E)は、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。基板1153のメモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。
(実施の形態5)
本実施の形態では、図42を用いて、上記実施の形態に示す半導体装置を適用した、AIシステムについて説明を行う。
本実施の形態では、図42を用いて、上記実施の形態に示す半導体装置を適用した、AIシステムについて説明を行う。
図42はAIシステム4041の構成例を示すブロック図である。AIシステム4041は、演算部4010と、制御部4020と、入出力部4030を有する。
演算部4010は、アナログ演算回路4011と、DOSRAM4012と、NOSRAM4013と、FPGA4014と、3D-NAND4015を有する。DOSRAM4012、NOSRAM4013、およびFPGA4014として、上記実施の形態に示す半導体装置を用いることができる。
ここで、DOSRAM(登録商標)とは、「Dynamic Oxide Semiconductor RAM」の略称であり、1T(トランジスタ)1C(容量)型のメモリセルを有するRAMを指す。
また、NOSRAM(登録商標)とは「Nonvolatile Oxide Semiconductor RAM」の略称であり、ゲインセル型(2T型、3T型)のメモリセルを有するRAMを指す。DOSRAM、NOSRAMは、OSトランジスタのオフ電流が低いことを利用したメモリである。
制御部4020は、CPU(Central Processing Unit)4021と、GPU(Graphics Processing Unit)4022と、PLL(Phase Locked Loop)4023と、SRAM(Static Random Access Memory)4024と、PROM(Programmable Read Only Memory)4025と、メモリコントローラ4026と、電源回路4027と、PMU(Power Management Unit)4028と、を有する。
入出力部4030は、外部記憶制御回路4031と、音声コーデック4032と、映像コーデック4033と、汎用入出力モジュール4034と、通信モジュール4035と、を有する。
演算部4010は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路4011はA/D(アナログ/デジタル)変換回路、D/A(デジタル/アナログ)変換回路、および積和演算回路を有する。
アナログ演算回路4011はOSトランジスタを用いて形成することが好ましい。OSトランジスタを用いたアナログ演算回路4011は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
DOSRAM4012は、OSトランジスタを用いて形成されたDRAMであり、DOSRAM4012は、CPU4021から送られてくるデジタルデータを一時的に格納するメモリである。DOSRAM4012は、OSトランジスタを含むメモリセルと、Siトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、DOSRAM4012は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが1000を超えることがある。上記入力データをSRAMに格納する場合、SRAMは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。DOSRAM4012は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、SRAMに比べて記憶容量が大きい。そのため、DOSRAM4012は、上記入力データを効率よく格納することができる。
NOSRAM4013はOSトランジスタを用いた不揮発性メモリである。NOSRAM4013は、フラッシュメモリや、ReRAM(Resistive Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやReRAMのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、NOSRAM4013は、1ビットの2値データの他に、2ビット以上の多値データを記憶することができる。NOSRAM4013は多値データを記憶することで、1ビット当たりのメモリセル面積を小さくすることができる。
また、NOSRAM4013は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路4011は、NOSRAM4013をアナログメモリとして用いることもできる。NOSRAM4013は、アナログデータのまま記憶することができるため、D/A変換回路やA/D変換回路が不要である。そのため、NOSRAM4013は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、3ビット(8値)以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、NOSRAM4013に格納することができる。上記データやパラメータは、CPU4021を介して、AIシステム4041の外部に設けられたメモリに格納してもよいが、内部に設けられたNOSRAM4013の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、NOSRAM4013は、DOSRAM4012よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
FPGA4014は、OSトランジスタを用いたFPGAである。AIシステム4041は、FPGA4014を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
FPGA4014はOSトランジスタを有するFPGAである。OS-FPGAは、SRAMで構成されるFPGAよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、OS-FPGAはブースティングによりデータやパラメータを高速に伝えることができる。
3D-NAND4015はOSトランジスタを用いた不揮発性メモリである。3D-NAND4015は、高集積化されたメモリであり、単位面積あたりの記憶容量の大きい。
また、3D-NAND4015は、1ビットの2値データの他に、2ビット以上の多値データを記憶することができる。3D-NAND4015は多値データを記憶することで、1ビット当たりのメモリセル面積を、さらに小さくすることができる。
また、3D-NAND4015として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、本実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
AIシステム4041は、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014を1つのダイ(チップ)の上に設けることができる。そのため、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014は、同じ製造プロセスで作製することができる。そのため、AIシステム4041は、低コストで作製することができる。
なお、演算部4010は、DOSRAM4012、NOSRAM4013、およびFPGA4014を、全て有する必要はない。AIシステム4041が解決したい課題に応じて、DOSRAM4012、NOSRAM4013、およびFPGA4014の一または複数を、選択して設ければよい。
AIシステム4041は、解決したい課題に応じて、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの手法を実行することができる。PROM4025は、これらの手法の少なくとも一つ演算を実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、NOSRAM4013に保存してもよい。
ライブラリとして存在する既存のプログラムは、GPUの処理を前提としているものが多い。そのため、AIシステム4041はGPU4022を有することが好ましい。AIシステム4041は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部4010で実行し、それ以外の積和演算をGPU4022で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路4027は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路4027はOSメモリを用いてもよい。電源回路4027は、基準電位をOSメモリに保存することで、消費電力を下げることができる。
PMU4028は、AIシステム4041の電力供給を一時的にオフにする機能を有する。
CPU4021およびGPU4022は、レジスタとしてOSメモリを有することが好ましい。CPU4021およびGPU4022はOSメモリを有することで、電力供給がオフになっても、OSメモリ中にデータ(論理値)を保持し続けることができる。その結果、AIシステム4041は、電力を節約することができる。
PLL4023は、クロックを生成する機能を有する。AIシステム4041は、PLL4023が生成したクロックを基準に動作を行う。PLL4023はOSメモリを有することが好ましい。PLL4023はOSメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
AIシステム4041は、DRAMなどの外部メモリにデータを保存してもよい。そのため、AIシステム4041は、外部のDRAMとのインターフェースとして機能するメモリコントローラ4026を有することが好ましい。また、メモリコントローラ4026は、CPU4021またはGPU4022の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部4020に示す回路の一部または全ては、演算部4010と同じダイの上に形成することができる。そうすることで、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置(HDD(Hard Disk Drive)、SSD(Solid State Drive)など)に保存される場合が多い。そのため、AIシステム4041は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路4031を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、AIシステム4041は音声コーデック4032および映像コーデック4033を有する。音声コーデック4032は、音声データのエンコード(符号化)およびデコード(復号)を行い、映像コーデック4033は、映像データのエンコードおよびデコードを行う。
AIシステム4041は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は汎用入出力モジュール4034を有する。汎用入出力モジュール4034は、例えば、USB(Universal Serial Bus)やI2C(Inter-Integrated Circuit)などを含む。
AIシステム4041は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は、通信モジュール4035を有することが好ましい。
アナログ演算回路4011は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する(演算回路とメモリを同じダイの上に形成する)ことが非常に難しい。
また、アナログ演算回路4011は、ReRAMをアナログメモリとして用いてもよい。しかし、ReRAMは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、2端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路4011は、MRAMをアナログメモリとして用いてもよい。しかし、MRAMは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路4011は、OSメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態6)
<AIシステムの応用例>
本実施の形態では、上記実施の形態に示すAIシステムの応用例について図43を用いて説明を行う。
<AIシステムの応用例>
本実施の形態では、上記実施の形態に示すAIシステムの応用例について図43を用いて説明を行う。
図43(A)は、図42で説明したAIシステム4041を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、AIシステム4041Aである。
図43(A)に図示するAIシステム4041Aは、複数のAIシステム4041_1乃至AIシステム4041_n(nは自然数)を有する。AIシステム4041_1乃至AIシステム4041_nは、バス線4098を介して互いに接続されている。
また図43(B)は、図42で説明したAIシステム4041を図43(A)と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、AIシステム4041Bである。
図43(B)に図示するAIシステム4041Bは、複数のAIシステム4041_1乃至AIシステム4041_nを有する。AIシステム4041_1乃至AIシステム4041_nは、ネットワーク4099を介して互いに接続されている。
ネットワーク4099は、AIシステム4041_1乃至AIシステム4041_nのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばWorld Wide Web(WWW)の基盤であるインターネット、イントラネット、エクストラネット、PAN(Personal Area Network)、LAN(Local Area Network)、CAN(Campus Area Network)、MAN(Metropolitan Area Network)、WAN(Wide Area Network)、GAN(Global Area Network)等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、LTE(Long Term Evolution)、GSM(Global System for Mobile Communication:登録商標)、EDGE(Enhanced Data Rates for GSM Evolution)、CDMA2000(Code Division Multiple Access 2000)、W-CDMA(登録商標)などの通信規格、またはWi-Fi(登録商標)、Bluetooth(登録商標)、ZigBee(登録商標)等のIEEEにより通信規格化された仕様を用いることができる。
図43(A)、(B)の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のAIシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のAIシステムでアナログ信号を処理することができる。別々のAIシステムのそれぞれで信号の処理、または学習を行うことで一つのAIシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのAIシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態7)
本実施の形態は、上記実施の形態に示すAIシステムが組み込まれたICの一例を示す。
本実施の形態は、上記実施の形態に示すAIシステムが組み込まれたICの一例を示す。
上記実施の形態に示すAIシステムは、CPU等のSiトランジスタでなるデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS-FPGAおよびDOSRAM、NOSRAM等のOSメモリを、1のダイに集積することができる。
図44に、AIシステムを組み込んだICの一例を示す。図44に示すAIシステムIC7000は、リード7001及び回路部7003を有する。AIシステムIC7000は、例えばプリント基板7002に実装される。このようなICチップが複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子部品が実装された基板(実装基板7004)が完成する。回路部7003には、上記実施の形態で示した各種の回路が1のダイに設けられている。回路部7003は、先の実施の形態に示すように、積層構造をもち、Siトランジスタ層7031、配線層7032、OSトランジスタ層7033に大別される。OSトランジスタ層7033をSiトランジスタ層7031に積層して設けることができるため、AIシステムIC7000の小型化が容易である。
図44では、AIシステムIC7000のパッケージにQFP(Quad Flat Package)を適用しているが、パッケージの態様はこれに限定されない。
CPU等のデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS-FPGAおよびDOSRAM、NOSRAM等のOSメモリは、全て、Siトランジスタ層7031、配線層7032およびOSトランジスタ層7033に形成することができる。すなわち、上記AIシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すICは、構成する素子が増えても製造プロセスを増やす必要がなく、上記AIシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態8)
<電子機器>
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図45乃至図47明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
<電子機器>
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図45乃至図47明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図45(A)に示すロボット2100は、演算装置2110、照度センサ2101、マイクロフォン2102、上部カメラ2103、スピーカ2104、ディスプレイ2105、下部カメラ2106および障害物センサ2107、移動機構2108を備える。
マイクロフォン2102は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ2104は、音声を発する機能を有する。ロボット2100は、マイクロフォン2102およびスピーカ2104を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ2105は、種々の情報の表示を行う機能を有する。ロボット2100は、使用者の望みの情報をディスプレイ2105に表示することが可能である。ディスプレイ2105は、タッチパネルを搭載していてもよい。
上部カメラ2103および下部カメラ2106は、ロボット2100の周囲を撮像する機能を有する。また、障害物センサ2107は、移動機構2108を用いてロボット2100が前進する際の進行方向における障害物の有無を察知することができる。ロボット2100は、上部カメラ2103、下部カメラ2106および障害物センサ2107を用いて、周囲の環境を認識し、安全に移動することが可能である。
図45(B)に示す飛行体2120は、演算装置2121と、プロペラ2123と、カメラ2122と、を有し、自律して飛行する機能を有する。
飛行体2120において、演算装置2121およびカメラ2122に上記電子部品を用いることができる。
図45(C)は、自動車の一例を示す外観図である。自動車2980は、カメラ2981等を有する。また、自動車2980は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車2980は、カメラ2981が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
図45(D)に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器2130に同時通訳を行わせる状況を示す。
携帯電子機器2130は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。
また、図45(D)において、使用者は携帯型マイクロフォン2131を有する。携帯型マイクロフォン2131は、無線通信機能を有し、検知した音声を携帯電子機器2130に送信する機能を有する。
図46(A)は、ペースメーカの一例を示す断面模式図である。
ペースメーカ本体5300は、バッテリー5301a、5301bと、レギュレータと、制御回路と、アンテナ5304と、右心房へのワイヤ5302、右心室へのワイヤ5303とを少なくとも有している。
ペースメーカ本体5300は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈5305及び上大静脈5306を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
また、アンテナ5304で電力が受信でき、その電力は複数のバッテリー5301a、5301bに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体5300は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ5304とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
図46(B)に示すセンサ5900は、接着パッド等を用いて人体に取り付けられる。センサ5900は、配線5932を介して人体に取り付けられた電極5931等に信号を与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読み取り器等の端末に送信される。
図47は、掃除ロボットの一例を示す模式図である。
掃除ロボット5100は、上面に配置されたディスプレイ5101、側面に配置された複数のカメラ5102、ブラシ5103、操作ボタン5104を有する。また図示されていないが、掃除ロボット5100の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット5100は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット5100は、無線による通信手段を備えている。
掃除ロボット5100は自走し、ゴミ5120を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット5100はカメラ5102が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ5103に絡まりそうな物体を検知した場合は、ブラシ5103の回転を止めることができる。
ディスプレイ5101には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット5100が走行した経路をディスプレイ5101に表示させてもよい。また、ディスプレイ5101をタッチパネルとし、操作ボタン5104をディスプレイ5101に設けてもよい。
掃除ロボット5100は、スマートフォンなどの携帯電子機器5140と通信することができる。カメラ5102が撮影した画像は、携帯電子機器5140に表示させることができる。そのため、掃除ロボット5100の持ち主は、外出先からでも、部屋の様子を知ることができる。また、ディスプレイ5101の表示をスマートフォンなどの携帯電子機器で確認することもできる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記AIシステムが組み込まれたICを用いることができる。これにより、本実施の形態に示す電子機器は、AIシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
700:メモリセル、701:トランジスタ、703:トランジスタ、704:容量素子、705:トランジスタ、706:容量素子、707:トランジスタ、708:トランジスタ、709:トランジスタ、712:絶縁体、713:絶縁体、713A:絶縁膜、714:導電体、716:絶縁体、718:導電体、718A:導電膜、719:導電体、719A:導電膜、720:絶縁体、720_1:絶縁体、720A:絶縁膜、721:導電体、721_1:導電体、721A:導電膜、722:絶縁体、722_1:絶縁体、722A:絶縁膜、724:導電体、724_1:導電体、724A:導電膜、725:絶縁体、725_1:絶縁体、725A:絶縁膜、726:導電体、726_1:導電体、726A:導電膜、728:絶縁体、728_m:絶縁体、728_1:絶縁体、728A:絶縁体、730:酸化物、730_1:酸化物730A:酸化物、730B:酸化物、730B_1:酸化物、734:導電体、734_1:導電体、734A:導電膜、741:絶縁体、741A:絶縁体、743:酸化物、743A:酸化物、748:絶縁体、748A:絶縁体、750:絶縁体、750A:絶縁膜、751:絶縁体、752:導電体、753:導電体、753A:導電膜、754:導電体、755:導電体、756:導電体、757:絶縁体、758:導電体、759:導電体、761:導電体、762:導電体、763:導電体、764:導電体、765:導電体、766:導電体、780:マスク、782:マスク、790:メモリセルアレイ、792:ストリング
Claims (1)
- 第1乃至第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、
第1の導電体と、前記第1の導電体上の第1の絶縁体と、前記第1の絶縁体上の第2の導電体と、前記第2の導電体上の第2の絶縁体と、前記第2の絶縁体上の第3の導電体と、を有する積層体と、
前記第2の導電体が有する開口部の側面に、環状に配置された第1の酸化物と、
前記第1の酸化物の内壁に接して環状に配置された第4の導電体と、
前記積層体、前記第1の酸化物、および第4の導電体を貫通して配置された、筒状の第3の絶縁体と、
前記第3の絶縁体の内壁に接して配置された第2の酸化物と、を有し、
前記第1のトランジスタは、前記第1の導電体の一部と、前記第2の導電体の一部と、前記第3の導電体の一部と、前記第4の導電体の一部と、前記第1の酸化物、第1の絶縁体の一部と、および前記第2の絶縁体の一部とを有し、
前記第2のトランジスタは、前記第1の導電体の一部と、前記第3の絶縁体の一部と、および前記第2の酸化物の一部とを有し、
前記第3のトランジスタは、前記第3の導電体の一部と、前記第3の絶縁体の一部と、および前記第2の酸化物の一部とを有し、
前記第4のトランジスタは、前記第4の導電体の一部と、前記第3の絶縁体の一部と、前記第2の酸化物の一部とを有し、
前記第1の容量素子は、前記第1の導電体の一部と、前記第1の絶縁体の一部と、および前記第4の導電体の一部とを有し、
前記第2の容量素子は、前記第3の導電体の一部と、前記第2の絶縁体の一部と、および前記第4の導電体の一部とを有する、半導体装置。
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