TWI776948B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的一個實施方式提供一種能夠實現高積體化的半導體裝置。本發明的一個實施方式的半導體裝置包括第一電晶體、第二電晶體及電極，其中第一電晶體及第二電晶體包括氧化物、氧化物上的閘極絕緣體、以及閘極，電極與第一電晶體的源極和汲極中的一個以及第二電晶體的源極和汲極中的一個連接，第一電晶體的通道長度比第一導電體的短邊的長度長，第二電晶體的通道長度比第二導電體的短邊的長度長。

Description

半導體裝置及其製造方法
本發明的一個實施方式係關於一種半導體裝置以及半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓、模組以及電子裝置。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置（液晶顯示裝置、發光顯示裝置等）、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、成像裝置及電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。
使用半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路（IC）、影像顯示裝置（簡稱為顯示裝置）等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用以氧化鋅或In-Ga-Zn類氧化物為活性層的電晶體來製造顯示裝置的技術（參照專利文獻1及專利文獻2）。
近年來，公開了使用包含氧化物半導體的電晶體來製造記憶體裝置的積體電路的技術（參照專利文獻3）。此外，除了記憶體裝置之外，運算裝置等也可以使用包含氧化物半導體的電晶體製造。
[專利文獻1]日本專利申請公開第2007-123861號公報 　　[專利文獻2]日本專利申請公開第2007-96055號公報 　　[專利文獻3]日本專利申請公開第2011-119674號公報
隨著電子裝置的高性能化、小型化及輕量化，實現了積體電路的高積體化以及電晶體的微型化。由此，製造電晶體的製程規則也逐年從45nm、32nm縮小到22nm。由此，包含氧化物半導體的電晶體被要求即使具有微型化結構也按照設計具有良好的電特性。
本發明的一個實施方式的目的之一是提供一種能夠實現微型化或高積體化的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種關態電流小的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種通態電流大的電晶體。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗得到降低的半導體裝置。本發明的一個實施方式的目的之一是提供一種生產率高的半導體裝置。
此外，本發明的一個實施方式的目的之一是提供一種能夠長期間保持資料的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種資料的寫入速度快的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種設計彈性高的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，上述目的以外的目的從說明書、圖式、申請專利範圍等的記載中看來是顯而易見的，並且可以從說明書、圖式、申請專利範圍等的記載中抽取上述目的以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：第一絕緣體；第一絕緣體上的第二絕緣體及第三絕緣體；配置在第二絕緣體與第三絕緣體之間的第四絕緣體；以覆蓋第一至第四絕緣體的方式形成的氧化物；氧化物上的第五絕緣體；位於第二絕緣體與第四絕緣體之間且與第五絕緣體接觸的第一導電體；位於第三絕緣體與第四絕緣體之間且與第五絕緣體接觸的第二導電體；以及與第四絕緣體重疊的第三導電體，其中，由氧化物、第五絕緣體及第一導電體構成第一電晶體，由氧化物、第五絕緣體及第二導電體構成第二電晶體，第三導電體配置在第一電晶體與第二電晶體之間且與第一電晶體的源極和汲極中的一個以及第二電晶體的源極和汲極中的一個連接，第一電晶體的通道長度比第一導電體的短邊的長度長，並且第二電晶體的通道長度比第二導電體的短邊的長度長。
另外，本發明的一個實施方式是一種半導體裝置，包括：配置在第三導電體上的第四導電體；配置在第一電晶體上的第五導電體；配置在第二電晶體上的第六導電體；配置在第五導電體上的第一電容器；以及配置在第六導電體上的第二電容器，其中，第四導電體與第三導電體連接，第五導電體與第一電晶體的源極和汲極中的另一個連接且與第一電容器的一個電極連接，第六導電體與第二電晶體的源極和汲極中的另一個連接且第二電容器的一個電極連接。
另外，本發明的一個實施方式是一種半導體裝置，包括：設置在第一電晶體上及第二電晶體上的第六絕緣體；以及設置在第六絕緣體上的第七絕緣體，其中，第六絕緣體包括使氧化物露出的第一開口，第六絕緣體及第七絕緣體包括使氧化物露出的第二開口及第三開口，在第一開口中設置有第三導電體，在第二開口中設置有第五導電體，在第三開口中設置有第六導電體，在第六絕緣體上及第三導電體上設置有被用作佈線的第四導電體。
在上述半導體裝置中，第四導電體的長邊與第一導電體的長邊及第二導電體的長邊大致正交，氧化物的長邊與第四導電體的長邊之間的角度較佳為20°以上且70°以下。
在上述半導體裝置中，氧化物較佳為包含In、元素M（M是Al、Ga、Y、或Sn）及Zn。
根據本發明的一個實施方式，可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種關態電流小的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種通態電流大的電晶體。另外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種功耗降低的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
另外，根據本發明的一個實施方式，可以提供一種能夠長期間保持資料的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種資料的寫入速度快的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種設計彈性高的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式不一定需要實現所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中衍生出上述效果以外的效果。另外，上述效果以外的效果從說明書、圖式、申請專利範圍等的記載中看來是顯而易見的，並且可以從說明書、圖式、申請專利範圍等的記載中抽取上述效果以外的效果。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地減薄，但是為了便於理解有時不反映到圖式。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖（也稱為平面圖）或透視圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書中，為了方便起見，使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地改換詞句。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極（汲極端子、汲極區域或汲極電極）與源極（源極端子、源極區域或源極電極）之間具有通道形成區域，並且電流能夠透過通道形成區域流過汲極與源極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
通道長度是指在電晶體的俯視圖中，半導體（或在電晶體處於開啟狀態時，在半導體中電流流過的部分）和閘極互相重疊的區域或者形成通道的區域中的源極和汲極之間的距離。另外，在一個電晶體中，通道長度在所有區域中不一定為相同。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道長度（以下，也稱為“實效通道長度”）和電晶體的俯視圖所示的通道長度（以下，也稱為“外觀上的通道長度”）不同。例如，在閘極覆蓋半導體的側面的情況下，有時因為實效通道長度大於外觀上的通道長度，所以不能忽略其影響。例如，在微型且閘極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效的通道長度大於外觀上的通道長度。
通道寬度例如是指在電晶體的俯視圖中半導體（或在電晶體處於導通狀態時，在半導體中電流流過的部分）和閘極互相重疊的區域或者其中形成通道的區域中的垂直於通道長度方向的方向的通道形成區域的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度（以下，也稱為“實效通道寬度”）和電晶體的俯視圖所示的通道寬度（以下，也稱為“外觀上的通道寬度”）不同。例如，在閘極覆蓋半導體的側面時，有時因為實效的通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效的通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，要從設計值估算出實效通道寬度，需要假定半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以準確地測量實效通道寬度。
於是，在本說明書中，有時將外觀上的通道寬度稱為“圍繞通道寬度（SCW：Surrounded Channel Width）”。此外，在本說明書中，在簡單地表示為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。有時由於包含雜質，例如造成半導體的DOS（Density of States：態密度）變高，結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。在是氧化物半導體的情況下，有時水也作為雜質起作用。另外，在半導體是氧化物半導體時，有時例如由於雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有除氫之外的第1族元素、第2族元素、第13族元素、第15族元素、氧等。
注意，在本說明書等中，氧氮化矽膜是指氧含量大於氮含量的膜。例如，較佳的是，氧含量為55原子%以上且65原子%以下，氮含量為1原子%以上且20原子%以下，矽含量為25原子%以上且35原子%以下，並且氫含量為0.1原子%以上且10原子%以下的範圍內。另外，氮氧化矽膜是指氮含量大於氧含量的膜。例如，較佳的是，氮含量為55原子%以上且65原子%以下，氧含量為1原子%以上且20原子%以下，矽含量為25原子%以上且35原子%以下，並且氫含量為0.1原子%以上且10原子%以下的範圍內。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”換稱為“導電膜”。此外，例如，有時可以將“絕緣膜”換稱為“絕緣層”。
另外，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。另外，可以將“導電體”換稱為“導電膜”或“導電層”。另外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
另外，除非特別敘述，本說明書等所示的電晶體為場效應電晶體。此外，除非特別敘述，本說明書等所示的電晶體為n通道電晶體。由此，除非特別敘述，其臨界電壓（也稱為“Vth”）大於0V。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
注意，在本說明書中，障壁膜是指具有抑制氫等雜質及氧的透過的功能的膜，在該障壁膜具有導電性的情況下，有時被稱為導電障壁膜。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也簡稱為OS）等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS FET（Field Effect Transistor）稱為包含氧化物或氧化物半導體的電晶體。
實施方式1 　　本發明的一個實施方式的半導體裝置在通道形成區域中包括氧化物。在本實施方式中，使用圖1A至圖21B說明半導體裝置的一個實施方式。
〈半導體裝置的結構例子〉 　　下面，對根據本發明的一個實施方式的包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置的一個例子進行說明。以下，參照圖1A至圖21B對半導體裝置的一個實施方式進行說明。
圖1A及圖2A是包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置的俯視圖。圖1B及圖2B是沿著圖1B及圖2A的A1-A2的點劃線的部分的剖面圖。此外，圖3是沿著圖1A及圖2A中的點劃線A3-A4所示的部分的剖面圖。為了明確起見，在圖1B及圖2A的俯視圖中省略圖式中的部分組件。此外，在圖2A及圖2B中，圖1A及圖1B中的組件附有符號。
如圖1A至圖3所示，本發明的一個實施方式的半導體裝置包括：電晶體200a；電晶體200b；電晶體140a；電晶體140b；電容器100a及電容器100b；以及被用作層間膜的絕緣體210、絕緣體212、絕緣體280、絕緣體283、絕緣體282及絕緣體286。另外，該半導體裝置包括：被用作插頭的導電體240、導電體246_1及導電體246_2；與導電體240電連接且被用作佈線的導電體245；與導電體246_1電連接且被用作電容器100a的下部電極的導電體110_1；與導電體246_2電連接且被用作電容器100b的下部電極的導電體110_2；配置在導電體110_1上及導電體110_2上且被用作電容器100a及電容器100b的介電質的絕緣體130；配置在絕緣體130上且被用作電容器100a的上部電極的導電體120_1；配置在絕緣體130上且被用作電容器100b的上部電極的導電體120_2。
在此，在圖1A所示的部分中，電晶體200a及電晶體200b具有以點劃線A1-A2與點劃線A5-A6交叉的點為中心的點對稱的結構。
同樣地，在圖1A所示的部分中，電晶體140a及電晶體140b具有以點劃線A1-A2與點劃線A5-A6交叉的點為中心的點對稱的結構。
同樣地，在圖1A所示的部分中，電容器100a及電容器100b具有以點劃線A1-A2與點劃線A5-A6交叉的點為中心的點對稱的結構。
藉由採用上述結構，電晶體200a及電晶體200b可以連接到被用作共同插頭的導電體240。換言之，在電晶體200a及電晶體200b中，可以共同使用與源極和汲極中的一個電連接的佈線。由此，可以減小包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置所佔的面積。
此外，在半導體裝置中，較佳為以覆蓋電晶體200a、電晶體200b、電晶體140a、電晶體140b的方式設置絕緣體280。絕緣體280的膜中的水或氫等雜質的濃度較佳為得到降低。
在此，以與絕緣體280的開口內壁接觸的方式形成導電體240。在該開口的底部的至少一部分中配置有氧化物230，並且導電體240與氧化物230接觸（參照圖2B）。
此外，也可以在開口的側壁部形成氧化鋁，然後形成導電體240。藉由在開口的側壁部形成氧化鋁，可以抑制來自外部的氧透過，而可以防止導電體240的氧化。此外，可以防止水、氫等雜質從導電體240擴散到外部。該氧化鋁可以藉由利用ALD法等在開口中形成氧化鋁並進行各向異性蝕刻而形成。
導電體240被用作使電晶體200a的源極和汲極中的一個以及電晶體200b的源極和汲極中的一個與被用作佈線的導電體245連接的插頭。藉由採用上述結構，可以縮短彼此相鄰的電晶體200a與電晶體200b之間的間隔。由此，可以高密度地配置電晶體而可以實現半導體裝置的高積體化。
另外，電晶體200a的源極和汲極中的另一個與電容器100a重疊。同樣地，電晶體200b的源極和汲極中的另一個與電容器100b重疊。
另外，導電體246_1被用作使電晶體200a的源極和汲極中的另一個與電容器100a的下部電極連接的插頭。同樣地，導電體246_2被用作使電晶體200b的源極和汲極中的另一個與電容器100b的下部電極連接的插頭。
另外，如圖1A及圖2A所示，以導電體245的長邊與氧化物230的長邊之間的角度為20°以上且70°以下，較佳為30°以上且60°以下的方式配置導電體245及氧化物230。藉由採用這樣配置，例如，可以使電容器100a及電容器100b與導電體245互不干涉。
在本發明的一個實施方式中，藉由作為多個電容器、多個電晶體以及與各結構連接的插頭採用上述結構，可以提供一種可以實現微型化或高積體化的半導體裝置。
[電晶體200a及電晶體200b] 　　如圖1A至圖3所示，電晶體200a包括：在基板（未圖示）上配置的絕緣體210上的絕緣體212；以嵌入在絕緣體212中的方式配置的導電體203_1；配置在導電體203_1上及絕緣體212上的絕緣體214；配置在絕緣體214上的絕緣體220_2及絕緣體220_3；以覆蓋絕緣體214、絕緣體220_2及絕緣體220_3的方式形成的氧化物230；氧化物230上的絕緣體250；位於絕緣體220_2與絕緣體220_3之間且與絕緣體250接觸的導電體260_2。
另外，如圖1A至圖3所示，電晶體200b包括：在基板（未圖示）上配置的絕緣體210上的絕緣體212；以嵌入在絕緣體212中的方式配置的導電體203_2；配置在導電體203_2上及絕緣體212上的絕緣體214；配置在絕緣體214上的絕緣體220_3及絕緣體220_4；以覆蓋絕緣體214、絕緣體220_3及絕緣體220_4的方式形成的氧化物230；氧化物230上的絕緣體250；位於絕緣體220_3與絕緣體220_4之間且與絕緣體250接觸的導電體260_3。
注意，電晶體200a和電晶體200b都包括單層的氧化物230，但是本發明不侷限於此。例如，氧化物230也可以採用兩層、三層或四層以上的疊層結構。
另外，電晶體200a及電晶體200b中的導電體260_2和導電體260_3都具有兩層結構，但是本發明不侷限於此。例如，導電體260_2及導電體260_3可以採用三層以上的疊層結構。
在此，如上所述，在圖1A所示的部分中，電晶體200a及電晶體200b具有以點劃線A1-A2與點劃線A5-A6交叉的點為中心的點對稱的結構。
換言之，電晶體200b的組件對應於電晶體200a所具有的組件。由此，在圖式中，基本上以3位數的相同數字作為符號表示在電晶體200a及電晶體200b中彼此對應的組件。另外，以下在沒有特別的限制的情況下，電晶體200b可以參照電晶體200a的說明。
作為一個例子，電晶體200a的導電體203_1及導電體260_2分別對應於電晶體200b的導電體203_2及導電體260_3。
注意，氧化物230被電晶體200a和電晶體200b共同使用。由此，氧化物230包括：被用作電晶體200a的通道形成區域的區域；被用作電晶體200a的源極和汲極中的另一個的區域；被用作電晶體200b的通道形成區域的區域；被用作電晶體200b的源極和汲極中的另一個的區域；以及被用作電晶體200a及電晶體200b的源極和汲極中的一個的區域。
藉由採用上述結構，源極和汲極中的一個可以與共同插頭電連接。尤其是，也可以藉由電晶體200a和電晶體200b共同使用氧化物230，將被用作電晶體200a的第一閘極的導電體260_2與被用作電晶體200b的第一閘極的導電體260_3之間設定為最小特徵尺寸。藉由將導電體260_2與導電體260_3間的距離設定為最小特徵尺寸，可以減小兩個電晶體所佔的面積。
作為氧化物230例如較佳為使用以In-M-Zn氧化物（元素M是選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種）等金屬氧化物為代表的氧化物半導體。尤其是，作為元素M較佳為使用鋁、鎵、釔或錫。或者，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
由於在非導通狀態下在通道形成區域中包括氧化物半導體的電晶體200a和電晶體200b的洩漏電流極小，所以可以提供低功耗的半導體裝置。另外，由於氧化物半導體可以使用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體200a及電晶體200b。
在此，圖12示出圖2B的電晶體200a的通道附近的區域的放大圖。
如圖12所示，氧化物230包括：被用作電晶體200a的通道形成區域的區域234；以及被用作電晶體200a的源極或汲極的區域231（區域231a及區域231b）。在圖12中，以虛線示出區域234附近。在圖12中，為了明確起見，區域234位於氧化物230的中央附近，但是不侷限於此，也可以位於氧化物230與絕緣體250的介面附近或氧化物230與絕緣體220_2、絕緣體220_3及絕緣體214的介面附近，或者可以為以虛線示出的範圍內的氧化物230整體。
被用作源極或汲極的區域231是氧濃度低且載子密度高的低電阻區域。另外，被用作通道形成區域的區域234是高電阻區域，其中氧濃度比被用作源極或汲極的區域231高且載子密度比被用作源極或汲極的區域231低。
注意，在氧化物230的區域231中，至少氧化物230的表面附近被低電阻化即可。
在電晶體200a中，氧化物230的各區域藉由將導電體260_2作為遮罩對氧化物230添加雜質或金屬元素，來形成自對準地低電阻化了的區域。另外，在電晶體200b中，藉由將導電體260_3作為遮罩對氧化物230添加雜質或金屬元素，來形成自對準地低電阻化了的區域。由此，在同時形成包括電晶體200a及電晶體200b的多個半導體裝置時，可以減少半導體裝置之間的電特性的偏差。
另外，如圖12所示，電晶體200a的通道長度大致相等於區域234的長度。區域234的長度大致相等於導電體260_2的兩個側面隔著絕緣體250與氧化物230重疊的區域的長度和導電體260_2的短邊隔著絕緣體250與氧化物230重疊的區域的長度的總和。換言之，可以使電晶體200a的通道長度比導電體260_2的短邊的長度260W長。在圖12中以虛線示出區域234的大致長度。
由於可以使電晶體200a的通道長度比長度260W長，所以即使使電晶體200a微型化而更微細地製造長度260W，可以抑制電晶體的短通道效應。另外，電晶體200a的通道長度設定為長度260W的1.5倍以上且10倍以下。
關於電晶體200b的結構及效果也可以參照上述電晶體200a的結構及效果。
以下，說明根據本發明的一個實施方式的電晶體200a及電晶體200b的詳細結構。注意，以下關於電晶體200b的結構也可以參照電晶體200a的結構。
被用作電晶體200a的第二閘極的導電體203_1與氧化物230及導電體260_2重疊。
在此，導電體260_2有時被用作電晶體200a的第一閘極。
注意，作為供應到導電體203_1的電位也可以使用接地電位或與供應到導電體260_2的電位不同的任意的電位。例如，藉由獨立地改變供應到導電體203_1的電位而不使其與供應到導電體260_2的電位聯動，可以控制電晶體200a的臨界電壓。尤其是，藉由對導電體203_1供應負電位，可以使電晶體200a的臨界電壓大於0V且可以減少關態電流。因此，可以減少對導電體260_2供應的電壓為0V時的汲極電流。
另一方面，供應到導電體203_1的電位可以與供應到導電體260_2的電位相同。在供應到導電體203_1的電位與供應到導電體260_2的電位相同的情況下，導電體203_1的通道寬度方向的長度也可以比氧化物230中的區域234的長度大。尤其是，在通道寬度方向上，導電體203_1較佳為延伸到氧化物230的區域234的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向上的側面的外側導電體203_1和導電體260_2隔著絕緣體重疊。
絕緣體210可以被用作防止水或氫等雜質從下層混入電晶體的阻擋絕緣膜。作為絕緣體210，較佳為使用具有抑制水或氫等雜質透過的功能的絕緣材料。例如，較佳的是，作為絕緣體210使用氮化矽、氧化鋁、氧化鉿、含有矽及鉿的氧化物（矽酸鉿）、含有鋁及鉿的氧化物（鋁酸鉿）等。因此，可以抑制氫、水等雜質擴散到絕緣體210的上層。絕緣體210較佳為具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧氮化分子（N2 O、NO及NO2 等）、銅原子等雜質中的至少一個透過的功能。另外，上述內容同樣也適用於以下關於具有抑制雜質透過的功能的絕緣材料的記載。
此外，作為絕緣體210，較佳為使用具有抑制氧（例如，氧原子或氧分子等）透過的功能的絕緣材料。由此，可以抑制絕緣體214等所包含的氧擴散到下方。
絕緣體250可以被用作電晶體200a的第一閘極絕緣膜，絕緣體214可被用作電晶體200a的第二閘極絕緣膜。注意，在電晶體200a中，示出單層的絕緣體214，但是本發明不侷限於此。例如，作為絕緣體214可以採用兩層以上的疊層結構。
作為氧化物230較佳為使用被用作氧化物半導體的金屬氧化物（以下也稱為氧化物半導體）。作為金屬氧化物，較佳為使用其能隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能隙較寬的金屬氧化物，可以降低電晶體的關態電流。
由於使用氧化物半導體的電晶體的非導通狀態下的洩漏電流極小，所以可以提供功耗低的半導體裝置。此外，氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
氧化物半導體較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮氧化物半導體為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M表示鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
另外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
在此，當氧化物半導體除了構成氧化物半導體的元素以外還被添加鋁、釕、鈦、鉭、鉻或鎢等金屬元素時，有時該氧化物半導體成為金屬化合物，其電阻降低。另外，較佳為使用鋁、鈦、鉭或鎢等。當對氧化物半導體添加金屬元素時，例如，較佳為在氧化物半導體上形成包含該金屬元素的金屬膜、包含該金屬元素的氮化膜或包含該金屬元素的氧化膜。另外，當形成該膜時，有時該膜與氧化物半導體的介面或者該介面附近的氧化物半導體中的氧的一部分吸收到該膜等，形成氧缺陷，而降低該介面附近的氧化物半導體的電阻。
形成在上述介面附近的氧缺陷周圍具有畸變。另外，在利用濺射法形成上述膜的情況下，在濺射氣體中含有稀有氣體時，有時在形成上述膜時稀有氣體混入氧化物半導體中。藉由稀有氣體混入氧化物半導體中，在上述介面附近及稀有氣體的周圍產生畸變或結構雜亂。作為上述稀有氣體，可以舉出He、Ar等。由於Ar的原子半徑比He的原子半徑大，所以較佳為使用Ar。藉由該Ar混入氧化物半導體中，適當地產生畸變或結構雜亂。可認為：在這些具有畸變或結構雜亂的區域中增加鍵合了的氧原子的數量少的金屬原子。在增加鍵合了的氧原子的數量少的金屬原子時，上述介面附近及稀有氣體的周圍可能會被低電阻化。
另外，在作為氧化物半導體使用具有結晶性的氧化物半導體時，有時在上述具有畸變或結構雜亂的區域中，結晶性被破壞而被看作非晶氧化物半導體。
另外，較佳為在氧化物半導體上形成金屬膜或者包含金屬元素的氮化膜或包含金屬元素的氧化膜之後在包含氮的氛圍中進行加熱處理。藉由在包含氮的氛圍中進行加熱處理，金屬元素從金屬膜或者包含金屬元素的氮化膜或包含金屬元素的氧化膜擴散到氧化物半導體，可以對氧化物半導體添加金屬元素。
另外，當氧化物半導體中的氫擴散到氧化物半導體的低電阻區域而進入低電阻區域中的氧缺陷中時，變成比較穩定的狀態。另外，已知氧化物半導體的氧缺陷中的氫藉由250℃以上的加熱處理從氧缺陷脫離而擴散到氧化物半導體的低電阻區域，進入低電阻區域的氧缺陷中，變成比較穩定的狀態。因此，藉由進行加熱處理，氧化物半導體的低電阻化了的區域的電阻進一步降低，氧化物半導體的沒被低電阻化的區域成為高度純化（水、氫等雜質減少），其電阻進一步增加。
另外，在氧化物半導體中存在氫或氮等雜質元素的情況下，載子密度增加。有時氧化物半導體中的氫與鍵合於金屬原子的氧起反應而生成水，而形成氧缺陷。在氫進入該氧缺陷的情況下，載子密度增加。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。換言之，包含氮或氫的氧化物半導體其電阻下降。
因此，藉由對氧化物半導體選擇性地添加金屬元素以及氫和氮等雜質元素，可以在氧化物半導體中形成高電阻區域及低電阻區域。換言之，藉由選擇性地降低氧化物230的電阻，可以在氧化物230中形成被用作載子密度低的半導體的區域及被用作源極或汲極的低電阻區域。
[電晶體140a及電晶體140b] 　　如圖1A及圖1B以及圖2A及圖2B所示，電晶體140a及電晶體140b與上述電晶體200a及電晶體200b不同之處是：電晶體140a及電晶體140b不包括被用作電晶體200a的第二閘極的導電體203_1以及被用作電晶體200b的第二閘極的導電體203_2。其他結構與電晶體200a及電晶體200b相同。
如圖1A及圖1B以及圖2A及圖2B所示，電晶體140a及電晶體140b以夾著電晶體200a和電晶體200b的A1-A2方向的兩個端部的方式配置。就是說，以與電晶體200a的A1方向相鄰的方式配置電晶體140a，以與電晶體200b的A2方向相鄰的方式配置電晶體140b。
例如，當在包括由電晶體200a、電晶體200b、電容器100a及電容器100b構成的多個記憶單元的半導體裝置中該記憶單元在圖1A及圖1B以及圖2A及圖2B中的A1-A2方向及A5-A6方向上連續地配置時，由於在A1-A2方向上相鄰的記憶單元包括共用的氧化物230，所以在相鄰的記憶單元之間電晶體彼此被電連接。
藉由包括電晶體140a及電晶體140b，可以使相鄰的記憶單元之間電分離。換言之，電晶體140a具有與在A1方向上相鄰的記憶單元電分離的功能，電晶體140b具有與在A2方向上相鄰的記憶單元電分離的功能。為了發揮這樣功能，使電晶體140a及電晶體140b一直處於關閉狀態即可。為了使電晶體140a及電晶體140b一直處於關閉狀態，對具有電晶體140a的第一閘極的功能的導電體260_1以及具有電晶體140b的第一閘極的功能的導電體260_4供應使電晶體140a及電晶體140b分別處於關閉狀態的電位即可。
另外，如圖6A及圖6B以及圖7所示，也可以設置具有電晶體140a的第二閘極的功能的導電體205_1以及具有電晶體140b的第二閘極的功能的導電體205_2。藉由採用上述結構，例如，藉由對導電體205_1及導電體205_2供應負電位，可以降低為使電晶體140a及電晶體140b處於關閉狀態而供應到導電體260_1及導電體260_4的電位。另外，也可以降低關態電流。
或者，也可以使導電體205_1與導電體260_1連接而對它們供應相同的電位，並且使導電體205_2與導電體260_4連接而對它們供應相同的電位。
[電容器100a及電容器100b] 　　如圖1A及圖1B以及圖2A及圖2B所示，電容器100a隔著導電體246_1與電晶體200a的上方重疊。同樣地，電容器100b隔著導電體246_2與電晶體200b的上方重疊。
電容器100b的組件對應於電容器100a所具有的組件。由此，在圖式中，基本上以3位數的相同數字作為符號表示電容器100a及電容器100b中彼此對應的組件。由此，以下，在沒有特別的限制的情況下，電容器100b可以參照電容器100a的說明。
電容器100a具有如下結構：在絕緣體286所包括的開口的底面及側面中，被用作下部電極的導電體110_1以及被用作上部電極的導電體120_1隔著被用作介電質的絕緣體130彼此相對。由此，可以增大每單位面積的靜電電容。
尤其是，藉由使絕緣體286所包括的開口的深度更深，可以增大電容器100a的靜電電容而不改變投影面積。由此，電容器100a較佳為氣缸型電容器（側面積大於底面積）。
絕緣體130較佳為使用介電常數大的絕緣體。例如，可以使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體較佳為使用氧化鋁、氧化鉿、含有鋁及鉿的氧化物（鋁酸鉿）等。
此外，絕緣體130也可以具有疊層結構。例如，可以具有從氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、含有鋁及鉿的氧化物（鋁酸鉿）等中選擇的兩層以上的疊層結構。例如，較佳為藉由利用ALD法依次形成氧化鉿、氧化鋁及氧化鉿，來形成疊層結構。氧化鉿膜及氧化鋁膜的厚度分別為0.5nm以上且5nm以下。藉由採用上述疊層結構，可以實現電容值大且洩漏電流小的電容器100a。
〈基板〉 　　作為形成電晶體的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板（釔安定氧化鋯基板等）、樹脂基板等。另外，作為半導體基板，例如可以舉出由矽或鍺構成的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI（Silicon On Insulator；絕緣層上覆矽）基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
此外，作為基板也可以使用撓性基板。作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板也可以具有伸縮性。此外，基板可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板例如包括具有如下厚度的區域：5mm以上且700mm以下，較佳為10mm以上且500mm以下，更佳為15mm以上且300mm以下。藉由將基板形成為薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板上的半導體裝置受到的衝擊等。亦即，可以提供一種耐久性高的半導體裝置。
作為撓性基板的基板，例如可以使用金屬、合金、樹脂或玻璃或者其纖維等。撓性基板的基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板，例如使用線性膨脹係數為1´10-3 /K以下、5´10-5 /K以下或1´10-5 /K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板。
〈絕緣體〉 　　作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
藉由使用具有抑制氫等雜質及氧透過的功能的絕緣體圍繞電晶體，能夠使電晶體的電特性穩定。例如，作為絕緣體210及絕緣體282，可以使用具有抑制氫等雜質及氧透過的功能的絕緣體。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
另外，作為絕緣體210及絕緣體282，例如可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、含有矽及鉿的氧化物、含有鋁及鉿的氧化物或者氧化鉭等金屬氧化物、氮氧化矽或氮化矽等形成。另外，絕緣體210及絕緣體282較佳為包含氧化鋁或氧化鉿等。
作為絕緣體214及絕緣體250較佳為包括介電常數高的絕緣體。例如，作為絕緣體214及絕緣體250較佳為包含氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
此外，絕緣體214及絕緣體250較佳為具有氧化矽或氧氮化矽與介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽熱穩定性高，所以藉由與介電常數高的絕緣體組合，可以實現熱穩定且介電常數高的疊層結構。例如，當在絕緣體250中採用氧化鋁、氧化鎵或氧化鉿與氧化物230接觸的結構時，能夠抑制氧化矽或氧氮化矽所含有的矽混入氧化物230。另外，例如當在絕緣體250中採用氧化矽或氧氮化矽與氧化物230接觸的結構時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
另外，絕緣體212、絕緣體220（絕緣體220_1、絕緣體220_2、絕緣體220_3、絕緣體220_4及絕緣體220_5）、絕緣體280、絕緣體283及絕緣體286較佳為包括介電常數低的絕緣體。例如，絕緣體212、絕緣體220、絕緣體280、絕緣體283及絕緣體286較佳為包含氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，絕緣體212、絕緣體220、絕緣體280、絕緣體283及絕緣體286較佳為具有氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽熱穩定性高，所以藉由與樹脂組合，可以實現熱穩定性高且介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯或丙烯酸樹脂等。
〈導電體〉 　　作為導電體203（導電體203_1及導電體203_2）、導電體205（導電體205_1及導電體205_2）、導電體260（導電體260_1、導電體260_2、導電體260_3及導電體260_4）、導電體240、導電體245、導電體246（導電體246_1及導電體246_2）較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、以及釕等的金屬元素中的一種以上的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，尤其作為導電體260，可以使用包含可以應用於氧化物230的金屬氧化物所包含的金屬元素及氧的導電材料。或者，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。或者，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。或者，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲氧化物230所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為閘極較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
〈金屬氧化物〉 　　作為氧化物230，較佳為使用被用作氧化物半導體的金屬氧化物（以下也稱為氧化物半導體）。下面，對可用於根據本發明的一個實施方式的半導體層及氧化物230的金屬氧化物進行說明。
氧化物半導體較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮氧化物半導體是包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
[金屬氧化物的結構] 　　氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS（c-axis aligned crystalline oxide semiconductor）、多晶氧化物半導體、nc-OS（nanocrystalline oxide semiconductor）、a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界（grain boundary）。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
CAAC-OS有具有層狀結晶結構（也稱為層狀結構）的傾向，在該層狀結晶結構中層疊有包含銦及氧的層（下面稱為In層）和包含元素M、鋅及氧的層（下面稱為（M，Zn）層）。另外，銦和元素M彼此可以取代，在用銦取代（M，Zn）層中的元素M的情況下，也可以將該層表示為（In，M，Zn）層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為（In，M）層。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中觀察不到明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧缺陷等）少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
〈半導體裝置的製造方法〉 　　接著，參照圖13A至圖21B說明根據本發明一個實施方式的包括電晶體200a、電晶體200b、電容器100a及電容器100b的半導體裝置的製造方法。圖13A至圖21B中的各圖A是俯視圖。另外，各圖B是沿著各圖A中的點劃線A1-A2所示的部分的剖面圖。
首先，準備基板（未圖示），在該基板上形成絕緣體210。可以利用濺射法、化學氣相沉積（CVD：Chemical Vapor Deposition）法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射沉積（PLD：Pulsed Laser Deposition）法或ALD法等形成絕緣體210。
注意，CVD法可以分為利用電漿的電漿增強CVD（PECVD：Plasma Enhanced CVD）法、利用熱量的熱CVD（TCVD：Thermal CVD）法、利用光的光CVD（Photo CVD）法等。再者，CVD法可以根據使用的源氣體分為金屬CVD（MCVD：Metal CVD）法及有機金屬CVD（MOCVD：Metal Organic CVD）法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的成膜方法。例如，包括在半導體裝置中的佈線、電極、元件（電晶體、電容器等）等有時因從電漿接收電荷而會產生電荷積聚（charge up）。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
另外，ALD法也是能夠減少對被處理物造成的損傷的成膜方法。此外，在利用ALD法的成膜時不產生電漿損傷，所以能夠得到缺陷較少的膜。
不同於使從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於要覆蓋縱橫比高的開口的表面的情況等。但是，ALD法的沉積速度比較慢，所以有時較佳為與CVD法等沉積速度快的其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
例如，作為絕緣體210，較佳為利用濺射法形成氧化鋁膜。絕緣體210也可以採用多層結構。例如可以採用利用濺射法形成氧化鋁膜，然後利用ALD法在該氧化鋁膜上形成另一氧化鋁膜的結構。或者，也可以採用利用ALD法形成氧化鋁膜，然後利用濺射法在該氧化鋁膜上形成另一氧化鋁膜的結構。
接著，在絕緣體210上形成成為導電體203_1及導電體203_2的導電膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體203_1及導電體203_2的導電膜。成為導電體203_1及導電體203_2的導電膜可以為多層膜。例如，作為成為導電體203_1及導電體203_2的導電膜較佳為形成鎢膜。
接著，利用光微影法對成為導電體203_1及導電體203_2的導電膜進行加工，來形成導電體203_1及導電體203_2。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，隔著該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV（Extreme Ultraviolet：極紫外）光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體（例如，水）的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，作為去除光阻遮罩的方法，既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
可以使用由絕緣體或導電體構成的硬遮罩代替光阻遮罩。當使用硬遮罩時，可以在成為導電體203_1及導電體203_2的導電膜上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對成為導電體203_1及導電體203_2的導電膜進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在對成為導電體203_1及導電體203_2的導電膜進行蝕刻後藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿（CCP：Capacitively Coupled Plasma）蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一個供應高頻電源的結構。或者，也可以採用對平行平板型電極中的一個供應不同的多個高頻電源的結構。或者，也可以採用對平行平板型電極供應頻率相同的高頻電源的結構。或者，也可以採用對平行平板型電極供應頻率不同的高頻電源的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿（ICP：Inductively Coupled Plasma）蝕刻裝置等。
接著，在絕緣體210、導電體203_1及導電體203_2上形成成為絕緣體212的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為絕緣體212的絕緣膜。例如，作為成為絕緣體212的絕緣膜，較佳為藉由CVD法形成氧化矽膜。
在此，成為絕緣體212的絕緣膜的厚度較佳為導電體203_1的厚度及導電體203_2的厚度以上。例如，當導電體203_1的厚度及導電體203_2的厚度為1時，成為絕緣體212的絕緣膜的厚度為1以上且3以下。
接著，藉由對成為絕緣體212的絕緣膜進行CMP（Chemical Mechanical Polishing：化學機械拋光）處理去除成為絕緣體212的絕緣膜的一部分，使導電體203_1的表面及導電體203_2的表面露出。由此，可以形成其頂面平坦的導電體203_1、導電體203_2及絕緣體212（參照圖13A及圖13B）。
下面，對與上述說明不同的導電體203_1及導電體203_2的形成方法進行說明。
在絕緣體210上形成絕緣體212。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體212。接著，在絕緣體212中形成到達絕緣體210的開口。該開口例如包括槽或狹縫等。有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。作為絕緣體210，較佳為選擇在對絕緣體212進行蝕刻以形成槽時用作蝕刻障壁膜的絕緣體。例如，當作為形成槽的絕緣體212使用氧化矽膜時，作為絕緣體210可以使用氮化矽膜、氧化鋁膜或氧化鉿膜。
在形成開口後，形成成為導電體203_1及導電體203_2的導電膜。該導電膜較佳為包含具有抑制氧透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用該導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體203_1及導電體203_2的導電膜。
例如，在成為導電體203_1及導電體203_2的導電膜是多層膜的情況下，較佳為利用濺射法形成在氮化鉭膜上層疊氮化鈦膜而成的膜。藉由將該金屬氮化物用於成為導電體203_1及導電體203_2的導電膜的下層，即使作為後面說明的成為導電體203_1及導電體203_2的導電膜的上層使用銅等容易擴散的金屬，也可以防止該金屬從導電體203_1及導電體203_2擴散到外部。
接著，形成成為導電體203_1及導電體203_2的導電膜的上層。該導電膜的上層可以使用電鍍法、濺射法、CVD法、MBE法、PLD法或ALD法等形成。例如，作為成為導電體203_1及導電體203_2的導電膜的上層，形成銅等低電阻導電材料。
接著，藉由進行CMP處理，去除成為導電體203_1及導電體203_2的導電膜的上層以及成為導電體203_1及導電體203_2的導電膜的下層的一部分，使絕緣體212露出。其結果是，只在開口殘留成為導電體203_1及導電體203_2的導電膜。由此，可以形成其頂面平坦的導電體203_1及導電體203_2。注意，有時由於該CMP處理而絕緣體212的一部分被去除。以上是與上述說明不同的導電體203_1及導電體203_2的形成方法。
接著，在導電體203_1上及導電體203_2上形成絕緣體214。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體214（參照圖13A及圖13B）。
接著，較佳為進行加熱處理。加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，更佳為以320℃以上且450℃以下的溫度進行即可。加熱處理在氮或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍中進行。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮或惰性氣體氛圍中進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體氛圍中，進行加熱處理。藉由加熱處理，能夠去除絕緣體212或絕緣體214所包含的氫或水等雜質。或者，在加熱處理中，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側供應RF（Radio Frequency：射頻）的電源。注意，有時也可以不進行加熱處理。
接著，形成成為絕緣體220（絕緣體220_1、絕緣體220_2、絕緣體220_3、絕緣體220_4及絕緣體220_5）的絕緣膜。成為絕緣體220的絕緣膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由光微影法對成為絕緣體220的絕緣膜進行加工，來形成絕緣體220（絕緣體220_1、絕緣體220_2、絕緣體220_3、絕緣體220_4及絕緣體220_5）。在此，以絕緣體220_2和絕緣體220_3之間的區域與導電體203_1重疊且絕緣體220_3和絕緣體220_4之間的區域與導電體203_2重疊的方式配置絕緣體220（參照圖13A及圖13B）。
接著，以覆蓋絕緣體214及絕緣體220的方式形成氧化膜230C（參照圖14A及圖14B）。氧化膜230C可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
例如，在利用濺射法形成氧化膜230C時，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由提高濺射氣體中的氧的比率，可以增加所形成的氧化膜中的過量氧。另外，在利用濺射法形成氧化膜230C時，可以使用In-M-Zn氧化物靶材。
尤其是，在形成氧化膜230C時，有時濺射氣體中的氧的一部分被供應到絕緣體214。
氧化膜230C的濺射氣體中的氧的比率為70%以上，較佳為80%以上，更佳為100%即可。
在氧化膜230C利用濺射法形成時，例如，使用In：Ga：Zn=4：2：4.1 [原子個數比]的靶材、In：Ga：Zn=1：1：1 [原子個數比]的靶材或者In：Ga：Zn=1：1：0.5 [原子個數比]的靶材等形成。
本實施方式示出採用單層的氧化膜230C的結構，但是本發明不侷限於此。例如，也可以採用兩層、三層或四層以上的疊層結構。在利用濺射法形成疊層結構時，也可以使用In、Ga及Zn的原子個數比不同的多個靶材。或者，也可以改變濺射氣體中的氧的比率而形成疊層結構。或者，也可以改變In、Ga及Zn的原子個數比及濺射氣體中的氧的比率而形成疊層結構。
接著，可以進行加熱處理。加熱處理可以使用與上述加熱處理相同的條件。可以藉由加熱處理去除氧化膜230C中的氫或水等雜質等。例如，在氮氛圍中以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍中以400℃的溫度進行1小時的處理。
接著，對氧化膜230C進行加工，來形成氧化物230（參照圖15A及圖15B）。
在此，如圖15A所示，氧化物230以其長邊與絕緣體220的長邊之間的角度為20°以上且70°以下，較佳為30°以上且60°以下的方式形成。另外，氧化物230以其至少一部分與導電體203重疊的方式形成。
該氧化膜的加工可以利用光微影法進行。另外，可以利用乾蝕刻法或濕蝕刻法進行該加工。利用乾蝕刻法的加工適合於微細加工。
作為蝕刻遮罩，可以使用由絕緣體或導電體構成的硬遮罩代替光阻遮罩。當使用硬遮罩時，可以在氧化膜230C上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所需要的形狀的硬遮罩。氧化膜230C的蝕刻可以在去除光阻遮罩後進行，也可以在不去除光阻遮罩的狀態下進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在對上述氧化膜230C進行蝕刻後藉由蝕刻去除硬遮罩。
藉由進行上述乾蝕刻等的處理，有時起因於蝕刻氣體等的雜質附著於或擴散於氧化物230等的表面或內部。作為雜質，例如有氟或氯等。
為了去除上述雜質，進行洗滌。作為洗滌方法，有使用洗滌液等的濕式清潔、使用電漿的電漿處理以及加熱處理的洗滌等，可以適當地組合上述洗滌。
作為濕式清潔，可以使用用碳酸水或純水稀釋草酸、磷酸或氫氟酸等的水溶液進行洗滌處理。或者，可以使用純水或碳酸水進行超聲波洗滌。
接著，可以進行加熱處理。作為加熱處理的條件，可以利用上述加熱處理條件。
接著，在絕緣體214上、絕緣體220上及氧化物230上形成絕緣體250（參照圖16A及圖16B）。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體250。在此，可以採用疊層結構的絕緣體250。例如，在絕緣體250具有兩層結構時，藉由利用濺射法在包含氧的氛圍中形成絕緣體250的第二層，可以對絕緣體250的第一層添加氧。
這裡，也可以進行加熱處理。作為該加熱處理，可以利用上述加熱處理條件。藉由該加熱處理，可以減少絕緣體250中的水分濃度及氫濃度。
接著，在絕緣體250上形成導電膜260A（參照圖17A及圖17B）。導電膜260A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。導電膜260A可以具有兩層以上的疊層結構。在本實施方式中，利用CVD法或ALD法形成氮化鈦之後，藉由CVD法形成鎢。
接著，藉由進行CMP處理去除導電膜260A的一部分而使導電膜260A的第一層的一部分露出，來形成導電體260B（參照圖18A及圖18B）。
接著，對在導電膜260A中所露出的第一層，亦即與絕緣體220的頂面重疊的區域的導電膜260A的第一層進行蝕刻，來形成導電體260（導電體260_1、導電體260_2、導電體260_3及導電體260_4）（參照圖19A及圖19B）。
接著，形成絕緣體280。絕緣體280可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋塗法、浸漬法、液滴噴射法（噴墨法等）、印刷法（網版印刷、平板印刷等）、刮刀（doctor knife）法、輥塗（roll coater）法或簾式塗佈（curtain coater）法等形成。在本實施方式中，作為絕緣體280使用氧氮化矽。
較佳為以其頂面具有平坦性的方式形成絕緣體280。例如，可以使絕緣體280的頂面在形成絕緣體280後就具有平坦性。或者，例如，在成膜後，也可以從頂面去除絕緣體等以使絕緣體280的頂面平行於基板背面等基準面，而使絕緣體280的頂面具有平坦性。將這種處理稱為平坦化處理。作為平坦化處理，有CMP處理、乾蝕刻處理等。在本實施方式中，作為平坦化處理使用CMP處理（參照圖20A及圖20B）。
注意，在圖式中絕緣體280是單層，但是也可以採用兩層以上的疊層結構。例如，為了抑制基板的翹曲，也可以藉由層疊具有壓縮應力的層與具有拉伸應力的層，以抵消內部應力。
接著，在絕緣體280中形成到達氧化物230的區域231b的開口。由於開口的縱橫比大，所以該製程例如較佳為利用硬遮罩進行各向異性蝕刻。另外，作為縱橫比大的各向異性蝕刻，較佳為使用乾蝕刻法。
在此，可以利用如下方法對區域231b進行離子植入：離子植入法；不對離子化了的源氣體進行質量分離而添加的離子摻雜法；電漿浸沒離子佈植技術等。由於被絕緣體280阻擋，所以離子只能到達在區域231b中藉由開口被露出的部分。換言之，可以自對準地對區域231b進行離子植入。藉由該離子植入，可以進一步提高區域231b的載子密度，由此有時可以降低導電體240與區域231b的接觸電阻。
接著，形成成為導電體240的導電膜。成為導電體240的導電膜較佳為具有抑制水或氫等雜質透過的功能的導電體的疊層結構。例如，可以採用氮化鉭、氮化鈦等與鎢、鉬、銅等的疊層。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體240的導電膜。
接著，藉由進行CMP處理去除絕緣體280上的成為導電體240的導電膜。其結果是，只在上述開口中留下上述導電膜，由此可以形成其頂面平坦的導電體240（參照圖20A及圖20B）。
此外，也可以在開口的側壁部形成氧化鋁，然後形成導電體240。藉由在開口的側壁部形成氧化鋁，可以抑制來自外部的氧透過，而可以防止導電體240的氧化。此外，可以防止水、氫等雜質從導電體240擴散到外部。該氧化鋁可以藉由利用ALD法等在開口中形成氧化鋁並進行各向異性蝕刻而形成。
接著，形成成為導電體245的導電膜。成為導電體245的導電膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。接著，藉由光微影法對將成為導電體245的導電膜進行加工，來形成導電體245（參照圖20A及圖20B）。
接著，形成絕緣體283。絕緣體283可以藉由與絕緣體280同樣的方法形成。在本實施方式中，作為絕緣體283使用氧氮化矽。
較佳為以其頂面具有平坦性的方式形成絕緣體283。例如，可以使絕緣體283的頂面在形成絕緣體283後就具有平坦性。或者，例如，在成膜後，也可以從頂面去除絕緣體等以使絕緣體283的頂面平行於基板背面等基準面，而使絕緣體283的頂面具有平坦性。將這種處理稱為平坦化處理。作為平坦化處理，有CMP處理、乾蝕刻處理等。在本實施方式中，作為平坦化處理使用CMP處理（參照圖20A及圖20B）。
接著，在絕緣體283上形成絕緣體282。絕緣體282可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。例如，作為絕緣體282，較佳為利用濺射法形成氧化鋁膜（參照圖21A及圖21B）。
接著，在絕緣體280、絕緣體283及絕緣體282中形成到達氧化物230的區域231a的開口。由於開口的縱橫比大，所以該製程例如較佳為利用硬遮罩進行各向異性蝕刻。另外，作為縱橫比大的各向異性蝕刻，較佳為使用乾蝕刻法。
在此，可以利用如下方法對區域231a進行離子植入：離子植入法；不對離子化了的源氣體進行質量分離而添加的離子摻雜法；電漿浸沒離子佈植技術等。由於被絕緣體280、絕緣體283及絕緣體282阻擋，所以離子只能到達在區域231a中藉由開口被露出的部分。換言之，可以自對準地對區域231a進行離子植入。藉由該離子植入，可以進一步提高區域231a的載子密度，由此有時可以降低導電體246_1及導電體246_2與區域231a的接觸電阻。
接著，形成成為導電體246_1及導電體246_2的導電膜。成為導電體246_1及導電體246_2的導電膜較佳為採用包括具有抑制水或氫等雜質透過的功能的導電體的疊層結構。例如，可以採用氮化鉭、氮化鈦等與鎢、鉬、銅等的疊層。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體246_1及導電體246_2的導電膜。
接著，藉由進行CMP處理去除絕緣體282上的成為導電體246_1及導電體246_2的導電膜。其結果是，只在上述開口中留下上述導電膜，由此可以形成其頂面平坦的導電體246_1及導電體246_2（參照圖21A及圖21B）。
此外，也可以在開口的側壁部形成氧化鋁，然後形成導電體246_1及導電體246_2。藉由在開口的側壁部形成氧化鋁，可以抑制來自外部的氧透過，而可以防止導電體246_1及導電體246_2的氧化。此外，可以防止水、氫等雜質從導電體246_1及導電體246_2擴散到外部。該氧化鋁可以藉由利用ALD法等在開口中形成氧化鋁膜並進行各向異性蝕刻而形成。
接著，形成絕緣體286。絕緣體286可以藉由與絕緣體280同樣的方法形成。在本實施方式中，作為絕緣體286使用氧氮化矽。
注意，在圖式中絕緣體286是單層，但是可以採用兩層以上的疊層結構。例如，可以採用在氧氮化矽上層疊有氮化矽的兩層結構。氮化矽有時可被用作在後面的製程中進行CMP處理時的停止層。
接著，在絕緣體286中形成至少到達導電體246_1的頂面的開口及至少到達導電體246_2的頂面的開口。由於開口的縱橫比大，所以該製程例如較佳為利用硬遮罩進行各向異性蝕刻。另外，作為縱橫比大的各向異性蝕刻，較佳為使用乾蝕刻法。
接著，在開口中形成成為導電體110_1及導電體110_2的導電膜。該導電膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，藉由ALD法形成氮化鈦膜。
接著，在成為導電體110_1及導電體110_2的導電膜上形成絕緣體（未圖示）。該絕緣體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由進行CMP處理去除絕緣體286上的成為導電體110_1及導電體110_2的導電膜以及上述絕緣體。接著，對留在開口中的上述絕緣體進行蝕刻，來形成導電體110_1及導電體110_2（參照圖21A及圖21B）。
如上所述，藉由使絕緣體286具有氧氮化矽與氮化矽的疊層結構，氮化矽被用作上述CMP處理時的停止層而可以提生產率且抑制生產率的偏差，所以是較佳的。圖6A及圖6B以及圖7示出具有在絕緣體286上配置有絕緣體288的兩層結構的半導體裝置的一個例子。
接著，在絕緣體286上、導電體110_1上及導電體110_2上形成絕緣體130。絕緣體130可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成（參照圖21A及圖21B）。
接著，形成成為導電體120_1及導電體120_2的導電膜。該導電體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，對成為導電體120_1及導電體120_2的導電膜進行CMP處理，使成為導電體120_1及導電體120_2的導電膜的表面平坦化。此時，也可以在成為導電體120_1及導電體120_2的導電膜上形成絕緣體之後進行CMP處理而去除該絕緣體，再使成為導電體120_1及導電體120_2的導電膜的表面平坦化。
接著，藉由光微影法對成為導電體120_1及導電體120_2的導電膜進行加工，來形成導電體120_1及導電體120_2。
在此，如圖4A及圖4B以及圖5所示，也可以以不使導電體120_1及導電體120_2彼此分離而將它們成為一體的方式形成導電體120。
藉由上述步驟，可以製造圖1A至圖3所示的包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置。
〈半導體裝置的變形例子〉 　　圖8A及圖8B以及圖9是包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置的一個例子。圖8A示出半導體裝置的頂面。注意，為了明確起見，省略圖8A中的一部分的膜。另外，圖8B是對應於圖8A所示的點劃線A1-A2的剖面圖。另外，圖9是對應於圖8A所示的點劃線A3-A4的剖面圖。
圖8A及圖8B以及圖9所示的半導體裝置在絕緣體220（絕緣體220_1、絕緣體220_2、絕緣體220_3、絕緣體220_4及絕緣體220_5）上配置有絕緣體217（絕緣體217_1、絕緣體217_2、絕緣體217_3、絕緣體217_4及絕緣體217_5）。換言之，與圖1A至圖3所示的半導體裝置的不同之處是：圖8A及圖8B以及圖9所示的半導體裝置在氧化物230的源極或汲極與絕緣體220之間配置有絕緣體217。
藉由作為絕緣體217使用具有抑制氫等雜質及氧的透過的功能的絕緣體，例如，在絕緣體220中的氧注入到氧化物230的源極或汲極時，可以抑制源極或汲極的高電阻化。另外，在該氧被吸收到導電體240及導電體246時，可以抑制導電體240及導電體246被氧化而被高電阻化。
作為絕緣體217，可以使用與絕緣體210及絕緣體282相同的絕緣體。關於絕緣體217的其他結構及效果，可以參照圖1A及圖1B以及圖2A及圖2B所示的半導體裝置。
圖10A及圖10B以及圖11是包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置的一個例子。圖10A示出半導體裝置的頂面。注意，為了明確起見，省略圖10A中的一部分的膜。另外，圖10B是對應於圖10A所示的點劃線A1-A2的剖面圖。另外，圖11是對應於圖10A所示的點劃線A3-A4的剖面圖。
圖10A及圖10B以及圖11所示的半導體裝置與圖1A至圖3所示的半導體裝置不同之處是：在絕緣體220（絕緣體220_1、絕緣體220_2、絕緣體220_3、絕緣體220_4及絕緣體220_5）上配置有絕緣體217（絕緣體217_1、絕緣體217_2、絕緣體217_3、絕緣體217_4及絕緣體217_5）；以及在絕緣體217上配置有導電體215（導電體215_1、導電體215_2、導電體215_3、導電體215_4、導電體215_5）。
關於絕緣體217的效果，可以參照上述圖8A及圖8B以及圖9所示的半導體裝置的說明。
如圖10B及圖11所示，藉由以與氧化物230的源極或汲極接觸的方式配置導電體215，可以降低導電體240與氧化物230的源極或汲極的接觸電阻。另外，可以降低導電體246與源極或汲極的接觸電阻。
作為導電體215可以使用與導電體240相同的導電體。關於導電體215的其他結構及效果，可以參照圖1A及圖1B以及圖2A及圖2B所示的半導體裝置。
〈半導體裝置的應用例〉 　　在上文中，作為半導體裝置的結構例子示出包括電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的半導體裝置，但是本實施方式所示的半導體裝置不侷限於此。例如，也可以採用如圖22所示那樣單元600和具有與單元600相同結構的單元601透過電晶體140b彼此連接的結構。在本說明說中，將包括電晶體200a、電晶體200b、電容器100a及電容器100b的半導體裝置稱為單元。關於電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的結構，可以參照上述電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的記載。
在圖22的剖面圖中，包括電晶體200a、電晶體200b、電容器100a及電容器100b的單元600和具有與單元600相同結構的單元601透過電晶體140b彼此連接。
如圖22所示，單元600與單元601之間配置有電晶體140b，藉由使電晶體140b一直處於關閉狀態，可以使單元600與單元601電分離。關於電晶體140b的功能及效果可以參照上述電晶體140a及電晶體140b的說明。
如上所述，藉由以本實施方式所示的結構形成電晶體200a、電晶體200b、電容器100a及電容器100b，可以減小單元的面積，而可以實現半導體裝置的微型化或高積體化。
[單元陣列的結構] 　　在此，圖23示出本實施方式的單元陣列的一個例子。例如，藉由將圖1A及圖1B所示的半導體裝置的結構作為一個單元而將該單元配置為行列狀或矩陣狀，可以構成單元陣列。
圖23是示出將圖1A及圖1B所示的單元的結構配置為矩陣狀的一個實施方式的電路圖。在圖23所示的單元陣列中，佈線WL在列方向上延伸。
如圖23所示，構成單元的電晶體200a及電晶體200b的源極和汲極中的一個與共通的佈線BL（BL01、BL02、BL03及BL04）電連接。另一方面，構成單元的電晶體200a的第一閘極和電晶體200b的第一閘極分別與不同的佈線WL（WL01至WL06）電連接。此外，這些佈線WL分別與在列方向上配置的單元所包括的電晶體200a的第一閘極和電晶體200b的第一閘極電連接。另外，在配置在行方向上的彼此相鄰的單元之間配置電晶體140a及電晶體140b。另一方面，電晶體140a的第一閘極和電晶體140b的第一閘極分別與不同的佈線IL（IL01及IL02）電連接。此外，這些佈線IL分別與在列方向上配置的電晶體140a的第一閘極和電晶體140b的第一閘極電連接。藉由對佈線IL供應使電晶體140a和電晶體140b一直處於關閉狀態的電位，可以使彼此相鄰的單元之間電分離。
例如，在與BL02、WL03、WL04連接的單元600中，如圖22所示，導電體240與BL02電連接，導電體260_2與WL03電連接，導電體260_3與WL04電連接。
此外，在各單元所包括的電晶體200a及電晶體200b中也可以設置有第二閘極BG。此外，可以根據對BG供應的電位控制電晶體的臨界值。該BG與電晶體400連接，並且，供應到BG的電位可以由電晶體400控制。此外，單元所包括的電容器100a的導電體120_1及電容器100b的導電體120_2分別與不同的佈線PL電連接。
另外，圖24是示出圖23所示的電路圖中的各佈線及各部分的佈局的示意圖。如圖24所示，藉由將氧化物230及佈線WL配置為矩陣狀，可以形成圖23所示的電路圖的半導體裝置。在此，較佳為將佈線BL設置在與佈線WL及氧化物230不同的層中。另外，如圖24所示，較佳的是，以佈線BL的長邊不平行於氧化物230的長邊並佈線BL的長邊與氧化物230的長邊之間角度為20°以上且70°以下，較佳為30°以上且60°以下的方式配置佈線BL及氧化物230。藉由這樣配置，例如，可以使電容器100a及電容器100b與佈線BL互不干涉。
此外，除了將上述單元陣列配置為平面狀之外還可以層疊上述單元陣列。藉由層疊多個單元陣列，可以在不增加單元陣列的佔有面積的狀態下集成單元。也就是說，可以構成3D單元陣列。
如上所述，根據本發明的一個實施方式，可以提供一種能夠實現微型化或高積體化的半導體裝置。根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種關態電流小的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種通態電流大的電晶體。另外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種功耗降低的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2 　　在本實施方式中，參照圖25說明半導體裝置的一個實施方式。
[記憶體裝置1] 　　圖25所示的記憶體裝置包括電晶體200a、電晶體200b、電容器100a、電容器100b、電晶體140a、電晶體140b及電晶體300。圖25是電晶體300的通道長度方向上的剖面圖。圖26是沿著圖25中的點劃線W1-W2所示的部分的剖面圖。也就是說，圖26是電晶體300附近的電晶體300的通道寬度方向上的剖面圖。
電晶體200a及電晶體200b是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200a及電晶體200b的關態電流小，所以藉由將該電晶體用於記憶體裝置，可以長期保持存儲內容。換言之，因為不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖25所示的記憶體裝置中，佈線3001與電晶體300的源極和汲極中的一個電連接，佈線3002與電晶體300的源極和汲極中的另一個電連接，佈線3007與電晶體300的閘極電連接。此外，佈線3003與電晶體200a的源極和汲極中的一個以及電晶體200b的源極和汲極中的一個電連接，佈線3004a與電晶體200a的第一閘極電連接，佈線3004b與電晶體200b的第一閘極電連接，佈線3006a與電晶體200a的第二閘極電連接，佈線3006b與電晶體200b的第二閘極電連接。此外，佈線3005a與電容器100a的一個電極電連接，佈線3005b與電容器100b的一個電極電連接。
可以將圖25所示的記憶體裝置用於後述的DOSRAM那樣的設置有氧化物電晶體的記憶體裝置。由於電晶體200a及電晶體200b的關態電流小而能夠保持源極和汲極中的另一方（也可以說是電容器100a及電容器100b的電極中的另一方）的電位，由此能夠進行資料的寫入、保持及讀出。
〈記憶體裝置1的結構〉 　　如圖25所示，本發明的一個實施方式的記憶體裝置包括電晶體200a、電晶體200b、電容器100a、電容器100b、電晶體140a、電晶體140b及電晶體300。電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b設置在電晶體300上方，並且，電晶體200a、電晶體200b、電晶體140a及電晶體140b配置在相同的層中。另外，電容器100a及電容器100b設置在電晶體200a、電晶體200b、電晶體140a及電晶體140b上方。關於電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的結構，可以參照上述實施方式。
電晶體300設置在基板311上，並包括：導電體316、絕緣體315、由基板311的一部分構成的半導體區域313以及被用作源極或汲極的低電阻區域314a及低電阻區域314b。
如圖26所示，在電晶體300中，半導體區域313的頂面及通道寬度方向上的側面隔著絕緣體315被導電體316覆蓋。如此，藉由採用Fin型的電晶體300，實效的通道寬度得到增大，從而能夠提高電晶體300的通態特性。另外，由於可以增大閘極的電場的影響，所以能夠提高電晶體300的關態特性。
電晶體300可以為p通道電晶體或n通道電晶體。
半導體區域313的形成通道的區域或其附近的區域、被用作源極或汲極的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。另外，也可以使用包含Ge（鍺）、SiGe（矽鍺）、GaAs（砷化鎵）、GaAlAs（鎵鋁砷）等的材料形成。可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，電晶體300也可以是使用GaAs和GaAlAs等的HEMT（High Electron Mobility Transistor：高電子移動率電晶體）。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為被用作閘極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
另外，由於根據導電體的材料決定功函數，所以藉由改變導電體的材料，可以調整臨界電壓。明確而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和嵌入性，作為導電體較佳為使用鎢或鋁等金屬材料的疊層，尤其在耐熱性方面上較佳為使用鎢。
注意，圖25所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
以覆蓋電晶體300的方式依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
絕緣體322也可以被用作使因設置在其下方的電晶體300等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光（CMP）法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫或雜質從基板311或電晶體300等擴散到設置有電晶體200a及電晶體200b的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成的氮化矽膜。在此，有時氫擴散到電晶體200a及電晶體200b等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體300與電晶體200a及電晶體200b之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法（TDS）等測量。例如，在TDS分析中的膜表面溫度為50℃至500℃的範圍內，當將換算為氫原子的脫離量換算為絕緣體324的每個面積的量時，絕緣體324中的氫的脫離量為10´1015 atoms/cm2 以下，較佳為5´1015 atoms/cm2 以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324低。例如，絕緣體326的介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的介電常數較佳為絕緣體324的介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
另外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中嵌入與電晶體300電連接的導電體328、導電體330等。另外，導電體328及導電體330被用作插頭或佈線。注意，有時使用同一元件符號表示被用作插頭或佈線的多個導電體。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線（導電體328及導電體330等）的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
也可以在絕緣體326及導電體330上形成佈線層。例如，在圖25中，依次層疊有絕緣體350、絕緣體352及絕緣體354。另外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356被用作插頭或佈線。此外，導電體356可以使用與導電體328及導電體330同樣的材料形成。
另外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體356較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體200a、電晶體200b、電晶體140a及電晶體140b分離，從而可以抑制氫從電晶體300擴散到電晶體200a、電晶體200b、電晶體140a及電晶體140b中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。另外，藉由層疊氮化鉭和導電性高的鎢，不但可以保持作為佈線的導電性而且可以抑制氫從電晶體300擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
此外，可以在絕緣體354及導電體356上設置佈線層。例如，在圖25中依次層疊有絕緣體360、絕緣體362。另外，在絕緣體360、絕緣體362中形成有導電體366並設置有包括導電體366的佈線層。
此外，在圖25中，依次層疊有絕緣體372及絕緣體374。另外，在絕緣體372及絕緣體374中形成有導電體376並設置有包括導電體376的佈線層。另外，也可以在包括導電體366的佈線層與包括導電體376的佈線層之間包括多個佈線層。導電體366及導電體376被用作插頭或佈線。此外，絕緣體360、絕緣體362及絕緣體374可以使用與上述絕緣體同樣的材料形成。
在絕緣體374上，依次層疊有絕緣體210及絕緣體212。作為絕緣體210及絕緣體212中的任何一個，較佳為使用對氧或氫具有阻擋性的物質。
例如，作為絕緣體210，例如較佳為使用能夠防止氫或雜質從基板311或設置有電晶體300的區域等擴散到設置有電晶體200a、電晶體200b、電晶體140a及電晶體140b的區域中的具有阻擋性的膜。因此，上述膜可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽膜。在此，有時氫擴散到電晶體200a、電晶體200b、電晶體140a及電晶體140b等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體300與電晶體200a、電晶體200b、電晶體140a及電晶體140b之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
例如，作為對氫具有阻擋性的膜，絕緣體210較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體200a、電晶體200b、電晶體140a及電晶體140b中。另外，氧化鋁可以抑制氧從構成電晶體200a、電晶體200b、電晶體140a及電晶體140b的氧化物釋放。因此，氧化鋁適合用作電晶體200a、電晶體200b、電晶體140a及電晶體140b的保護膜。
例如，作為絕緣體212，可以使用與絕緣體320同樣的材料。此外，藉由將介電常數較低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體212，可以使用氧化矽膜和氧氮化矽膜等。
另外，在絕緣體210、絕緣體212、絕緣體214及絕緣體216中嵌入有導電體218、構成電晶體200a及電晶體200b的導電體等。此外，導電體218被用作與電晶體200a、電晶體200b或電晶體300電連接的插頭或佈線。導電體218可以使用與導電體328及導電體330同樣的材料形成。
尤其是，與絕緣體210及絕緣體214接觸的區域的導電體218較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體300與電晶體200a、電晶體200b、電晶體140a及電晶體140b分離，從而可以抑制氫從電晶體300擴散到電晶體200a、電晶體200b、電晶體140a及電晶體140b中。
在絕緣體212上方設置有電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b。作為電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的結構，可以使用上述實施方式所說明的電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的結構。注意，圖25所示的電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的結構只是一個例子而不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體及電容器。
另外，藉由將導電體248以與導電體218接觸的方式設置，可以將與電晶體300連接的導電體253抽到電晶體200a及電晶體200b之上。在圖25中，將佈線3002抽到電晶體200a及電晶體200b之上，但是不侷限於此，也可以將佈線3001或佈線3007等抽到電晶體200a及電晶體200b之上。
以上是對結構例子的說明。藉由採用本結構，在使用包含氧化物半導體的電晶體的半導體裝置中，可以抑制電特性變動且可以提高可靠性。另外，可以提供一種包含通態電流大的氧化物半導體的電晶體。另外，可以提供一種包含關態電流小的氧化物半導體的電晶體。另外，可以提供一種功耗得到降低的半導體裝置。
[記憶體裝置2] 　　圖27A至圖27C所示的半導體裝置是包括電晶體400、電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b的記憶體裝置。下面，參照圖27A至圖27C說明作為記憶體裝置的一個實施方式。
圖27A是示出本實施方式所示的半導體裝置中的電晶體400、電晶體200a、電晶體200b、電容器100a及電容器100b的連接關係的一個例子的電路圖。圖27B示出對應圖27A所示的佈線1003、佈線1004a、佈線1004b、佈線1005a、佈線1005b及佈線1010等的半導體裝置的剖面圖。圖27C示出沿著圖27B中的點劃線W3-W4的部分的剖面圖。圖27C是電晶體400的通道形成區域中的通道寬度方向上的剖面圖。
如圖27A至圖27C所示，電晶體200a的閘極與佈線1004a電連接，其源極和汲極中的一個與佈線1003電連接。此外，電晶體200a的源極和汲極中的另一個與電容器100a的下部電極電連接。電容器100a的上部電極與佈線1005a電連接。電晶體200b的閘極與佈線1004b電連接，其源極和汲極中的一個與佈線1003電連接。此外，電晶體200b的源極和汲極中的另一個與電容器100b的下部電極電連接。電容器100b的上部電極與佈線1005b電連接。此外，電晶體400的汲極與佈線1010電連接。此外，如圖27B所示，電晶體200a的第二閘極與電晶體400的源極、第一閘極及第二閘極透過佈線1006a、佈線1006b、佈線1007、佈線1008及佈線1009電連接。
在此，藉由向佈線1004a供應電位，可以控制電晶體200a的開啟狀態、關閉狀態。藉由使電晶體200a成為開啟狀態並向佈線1003供應電位，可以將電荷透過電晶體200a供應到電容器100a。此時，藉由使電晶體200a處於關閉狀態，可以保持供應到電容器100a的電荷。此外，藉由向佈線1005a供應任意的電位，可以因電容耦合而控制電晶體200a與電容器100a的連接部分的電位。例如，當向佈線1005a供應接地電位時，容易保持上述電荷。
同樣地，藉由向佈線1004b供應電位，可以控制電晶體200b的開啟狀態、關閉狀態。藉由使電晶體200b成為開啟狀態並向佈線1003供應電位，可以將電荷透過電晶體200b供應到電容器100b。此時，藉由使電晶體200b處於關閉狀態，可以保持供應到電容器100b的電荷。此外，藉由向佈線1005b供應任意的電位，可以因電容耦合而控制電晶體200b與電容器100b的連接部分的電位。例如，當向佈線1005b供應接地電位時，容易保持上述電荷。另外，當向佈線1010供應負電位時，可以透過電晶體400向電晶體200a及電晶體200b的各第二閘極供應負電位，使電晶體200a及電晶體200b的臨界電壓大於0V，減少關態電流，使第一閘極電壓為0V時的汲極電流極小。
藉由採用使電晶體400的第一閘極及第二閘極與源極進行二極體連接並使電晶體400的源極與電晶體200a及電晶體200b的各第二閘極連接的結構，可以由佈線1010控制電晶體200a及電晶體200b的第二閘極電壓。當保持電晶體200a及電晶體200b的各第二閘極的負電位時，電晶體400的第一閘極與源極之間的電壓以及第二閘極與源極之間的電壓成為0V。因為電晶體400的第一閘極電壓為0V時的汲極電流極小，電晶體400的臨界電壓大於電晶體200a及電晶體200b，所以藉由採用該結構，即使沒有向電晶體400供應電源也可以長時間保持電晶體200a及電晶體200b的各第二閘極的負電位。
再者，藉由保持電晶體200a及電晶體200b的各第二閘極的負電位，即使向電晶體200a及電晶體200b不供應電源也可以使電晶體200a及電晶體200b的各第一閘極電壓為0V時的汲極電流極小。也就是說，即使向電晶體200a及電晶體200b及電晶體400不供應電源也可以在電容器100a及電容器100b中長時間保持電荷。例如，藉由將這種半導體裝置用作記憶元件，可以在沒有供應電源的狀態下進行長時間的存儲保持。由此，可以提供一種更新工作的頻率少或者不需要更新工作的記憶體裝置。
注意，電晶體200a及電晶體200b、電晶體400、電容器100a及電容器100b的連接關係不侷限於圖27A和圖27B所示的連接關係。可以根據所需要的電路結構適當地改變連接關係。
〈記憶體裝置2的結構〉 　　圖27B是包括電容器100a、電容器100b、電晶體200a、電晶體200b、電晶體140a、電晶體140b及電晶體400的記憶體裝置的剖面圖。注意，在圖27A至圖27C所示的半導體裝置中，對具有與構成上述實施方式及〈記憶體裝置1的結構〉所示的半導體裝置及記憶體裝置的組件相同的功能的組件附加相同元件符號。
如圖27A至圖27C所示，本發明的一個實施方式的記憶體裝置包括電晶體400、電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b。電晶體400、電晶體200a、電晶體200b、電晶體140a及電晶體140b配置在相同的層中。電容器100a及電容器100b配置在電晶體400、電晶體200a、電晶體200b、電晶體140a及電晶體140b的上方。
作為電晶體200a、電晶體200b、電晶體140a、電晶體140b、電容器100a及電容器100b，可以使用上述實施方式及圖1A及圖1B所說明的半導體裝置所包括的電容器及電晶體。注意，圖27A至圖27C所示的電容器100a、電容器100b、電晶體200a、電晶體200b、電晶體140a、電晶體140b及電晶體400的結構只是一個例子而不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體及電容器。
電晶體400形成在與電晶體200a、電晶體200b、電晶體140a及電晶體140b相同的層中，由此可以同時製造它們。電晶體400包括：被用作第一閘極的導電體460；被用作第二閘極的導電體403；與導電體460的側面接觸的絕緣體450；以及被用作源極或汲極的氧化物230。
在電晶體400中，導電體403是與導電體203相同的層。絕緣體450是與絕緣體250相同的層。導電體460是與導電體260_1、導電體260_2、導電體260_3及導電體260_4相同的層。
在被用作電晶體400的活性層的氧化物230中，減少了氧缺陷和氫或水等雜質。因此，可以使電晶體400的臨界電壓大於0V，減少關態電流，使第二閘極電壓及第一閘極電壓為0V時的汲極電流非常小。
藉由採用本結構，在使用包含氧化物半導體的電晶體的半導體裝置中，可以抑制電特性的變動並提高可靠性。另外，在使用包含氧化物半導體的電晶體的半導體裝置中可以降低功耗。此外，在使用包含氧化物半導體的電晶體的半導體裝置中，可以實現微型化或高積體化。此外，可以高生產率地提供一種微型化或高積體化的半導體裝置。
以上，本實施方式所示的結構、方法等可以適當地與其他實施方式所示的結構、方法等組合而使用。
實施方式3 　　在本實施方式中，參照圖28以及圖29A和圖29B，作為根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體（以下稱為OS電晶體）及電容器的記憶體裝置的一個例子，對DOSRAM（註冊商標）進行說明。DOSRAM是“Dynamic Oxide Semiconductor RAM”的簡稱，指具有1T（電晶體）1C（電容器）型記憶單元的RAM。以下有時將DOSRAM這樣的採用OS電晶體的記憶體裝置稱作OS記憶體。
在DOSRAM中，使用記憶單元中使用OS電晶體的記憶體裝置（以下稱為“OS記憶體”）。OS記憶體是至少包括電容器和控制該電容器的充放電的OS電晶體的記憶體。OS電晶體的關態電流極小，因此OS記憶體具有優良的保持特性而可以用作非揮發性記憶體。
〈〈DOSRAM1400〉〉 　　圖28示出DOSRAM的結構例子。如圖28所示，DOSRAM1400包括控制器1405、行電路1410、列電路1415、記憶單元以及感測放大器陣列1420（以下稱為“MC-SA陣列1420”）。
行電路1410包括解碼器1411、字線驅動器電路1412、列選擇器1413、感測放大器驅動電路1414。列電路1415包括全局感測放大器陣列1416、輸入輸出電路1417。全局感測放大器陣列1416包括多個全局感測放大器1447。MC-SA陣列1420包括記憶單元陣列1422、感測放大器陣列1423、全局位元線GBLL、GBLR。
（MC-SA陣列1420） 　　MC-SA陣列1420具有記憶單元陣列1422層疊於感測放大器陣列1423上的疊層結構。全局位元線GBLL、GBLR層疊於記憶單元陣列1422上。在DOSRAM1400中，作為位元線結構採用局部位元線和全局位元線被分層化的分層位元線結構。
記憶單元陣列1422包括N個（N為2以上的整數）局部記憶單元陣列1425〈0〉-1425〈N-1〉。圖29A示出局部記憶單元陣列1425的結構例子。局部記憶單元陣列1425包括多個記憶單元1445、多個字線WL、多個位元線BLL、BLR。在圖29A的例子中，局部記憶單元陣列1425的結構為開放位元線型，但是也可以為折疊位元線型。
圖29B示出與共通的位元線BLL（BLR）連接的成對的一組記憶單元1445a及記憶單元1445b的電路結構例子。記憶單元1445a包括電晶體MW1a、電容器CS1a、端子B1a、B2a，並與字線WLa、位元線BLL（BLR）連接。此外，記憶單元1445b包括電晶體MW1b、電容器CS1b、端子B1b、B2b，並與字線WLb、位元線BLL（BLR）連接。注意，在下文中，在不特別限制記憶單元1445a及記憶單元1445b中的任一個的情況下，有時對記憶單元1445及其附有的組件不附加元件符號a或b。
電晶體MW1a具有控制電容器CS1a的充放電的功能，電晶體MW1b具有控制電容器CS1b的充放電的功能。電晶體MW1a的閘極電連接於字線WLa，第一端子電連接於位元線BLL（BLR），第二端子電連接於電容器CS1a的第一端子。電晶體MW1b的閘極電連接於字線WLb，第一端子電連接於位元線BLL（BLR），第二端子電連接於電容器CS1b的第一端子。如此，電晶體MW1a的第一端子和電晶體MW1b的第一端子都連接到位元線BLL（BLR）。
電晶體MW1具有控制電容器CS1的充放電的功能。電容器CS1的第二端子電連接於端子B2。端子B2被輸入恆電壓（例如，低電源電壓）。
當將上述實施方式所示的半導體裝置用於記憶單元1445a、1445b時，作為電晶體MW1a可以使用電晶體200a，作為電晶體MW1b可以使用電晶體200b，作為電容器CS1a可以使用電容器100a，作為電容器CS1b可以使用電容器100b。由此，可以縮小每一組的電晶體和電容器的俯視時的佔有面積，因此可以實現根據本實施方式的記憶體裝置的高積體化。因此，可以增加本實施方式的記憶體裝置的每單位面積的記憶容量。
電晶體MW1包括背閘極，背閘極電連接於端子B1。因此，可以根據端子B1的電壓改變電晶體MW1的臨界電壓。例如，端子B1的電壓可以是固定電壓（例如，負的恆電壓），也可以根據DOSRAM1400的工作，改變端子B1的電壓。
也可以將電晶體MW1的背閘極電連接於電晶體MW1的閘極、源極或者汲極。或者，也可以在電晶體MW1中不設置背閘極。
感測放大器陣列1423包括N個局部感測放大器陣列1426〈0〉-1426〈N-1〉。局部感測放大器陣列1426包括一個開關陣列1444和多個感測放大器1446。感測放大器1446電連接有位元線對。感測放大器1446具有對位元線對進行預充電的功能、放大位元線對的電壓差的功能、保持該電壓差的功能。開關陣列1444具有選擇位元線對，並使選擇的位元線對和全局位元線對之間處於導通狀態的功能。
在此，位元線對是指被感測放大器同時比較的兩個位元線。全局位元線對是指被全局感測放大器同時比較的兩個全局位元線。可以將位元線對稱為一對位元線，將全局位元線對稱為一對全局位元線。在此，位元線BLL和位元線BLR構成1組位元線對。全局位元線GBLL和全局位元線GBLR構成1組全局位元線對。以下也表示為位元線對（BLL、BLR）、全局位元線對（GBLL、GBLR）。
（控制器1405） 　　控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：對從外部輸入的指令信號進行邏輯運算並決定工作模式的功能；生成行電路1410和列電路1415的控制信號以使決定的工作模式被執行的功能；保持從外部輸入的位址信號的功能；以及生成內部位址信號的功能。
（行電路1410） 　　行電路1410具有驅動MC-SA陣列1420的功能。解碼器1411具有對位址信號進行解碼的功能。字線驅動器電路1412生成選擇訪問對象行的字線WL的選擇信號。
列選擇器1413、感測放大器驅動電路1414是用於驅動感測放大器陣列1423的電路。列選擇器1413具有生成選擇訪問對象列的位元線的選擇信號的功能。藉由列選擇器1413的選擇信號控制各局部感測放大器陣列1426的開關陣列1444。藉由感測放大器驅動電路1414的控制信號，多個局部感測放大器陣列1426被獨立驅動。
（列電路1415） 　　列電路1415具有控制資料信號WDA[31：0]的輸入的功能以及控制資料信號RDA[31：0]的輸出的功能。資料信號WDA[31：0]是寫入資料信號，資料信號RDA[31：0]是讀出資料信號。
全局感測放大器1447電連接於全局位元線對（GBLL、GBLR）。全局感測放大器1447具有放大全局位元線對（GBLL、GBLR）之間的電壓差的功能以及保持該電壓差的功能。對全局位元線對（GBLL、GBLR）的資料的寫入以及讀出由輸入輸出電路1417執行。
對DOSRAM1400的寫入工作的概要進行說明。藉由輸入輸出電路1417，資料被寫入全局位元線對。全局位元線對的資料由全局感測放大器陣列1416保持。藉由位址信號所指定的局部感測放大器陣列1426的開關陣列1444，全局位元線對的資料被寫入對象列的位元線對。局部感測放大器陣列1426放大並保持被寫入的資料。在被指定的局部記憶單元陣列1425中，由行電路1410選擇對象行的字線WL，對選擇行的記憶單元1445寫入局部感測放大器陣列1426的保持資料。
對DOSRAM1400的讀出工作的概要進行說明。由位址信號指定局部記憶單元陣列1425的1行。在被指定的局部記憶單元陣列1425中，對象行的字線WL成為選擇狀態，記憶單元1445的資料被寫入位元線。由局部感測放大器陣列1426將各列的位元線對的電壓差作為資料檢測出並保持。由開關陣列1444將局部感測放大器陣列1426的保持資料中位址信號所指定的列的資料被寫入全局位元線對。全局感測放大器陣列1416檢測出並保持全局位元線對的資料。將全局感測放大器陣列1416的保持資料輸出到輸入輸出電路1417。藉由上述步驟完成讀出工作。
由於是藉由電容器CS1的充放電來改寫資料，所以理論上對DOSRAM1400的改寫次數沒有限制，而且可以以低能量進行資料的寫入以及讀出。另外，記憶單元1445的電路結構簡單，容易實現大容量化。
電晶體MW1是OS電晶體。因為OS電晶體的關態電流極小，所以可以抑制電容器CS1的電荷洩漏。因此，DOSRAM1400的保持時間比DRAM長很多。由此可以減少更新頻率，而可以降低更新工作所需要的功耗。因此，DOSRAM1400適合於以高頻率改寫大容量資料的記憶體裝置，例如適合於用於影像處理的圖框記憶體。
由於MC-SA陣列1420是疊層結構，所以可以將位元線長度減短為與局部感測放大器陣列1426的長度相同程度。藉由減短位元線，位元線電容減小，由此可以降低記憶單元1445的儲存電容。另外，藉由在局部感測放大器陣列1426設置開關陣列1444，可以減少長位元線的個數。綜上理由可以降低在DOSRAM1400的訪問時驅動的負載，而可以降低功耗。
因此，容易實現使用OS電晶體的DOSRAM的大電容化。此外，使用OS電晶體DOSRAM可以長時間保持資料，由此可以實質上忽視更新工作的懲罰（penalty）。再者，使用OS電晶體的DOSRAM能夠利用被閘極的電位進行週邊電路的電源閘控。
在此，圖30示出對使用OS電晶體的DOSRAM的功耗與一般DRAM的功耗進行比較的圖表。注意，縱軸表示將一般DRAM的功耗假定為1時的實際使用中的功耗的比例（A.U：任意單位）。在實際使用中，DOSRAM或DRAM以整天中的10%處於活動狀態，以整天中的90%處於待機或自我更新模式。如圖30所示，在減少更新工作的頻率時，使用OS電晶體的DOSRAM的功耗比一般DRAM的功耗少20%左右。另外，在進行電源閘控時，使用OS電晶體的DOSRAM的功耗比一般DRAM的功耗少60%左右。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式4 　　在本實施方式中，參照圖31對採用上述實施方式所示的半導體裝置的AI系統進行說明。
圖31是示出AI系統4041的結構例子的方塊圖。AI系統4041包括運算部4010、控制部4020以及輸入輸出部4030。
運算部4010包括類比運算電路4011、DOSRAM4012、NOSRAM4013及FPGA4014。作為DOSRAM4012，可以使用上述實施方式所示的DOSRAM1400。
控制部4020包括CPU（Central Processing Unit：中央處理器）4021、GPU（Graphics Processing Unit：圖形處理器）4022、PLL（Phase Locked Loop：鎖相環）4023、SRAM（Static Random Access Memory：靜態隨機存取記憶體）4024、PROM（Programmable Read Only Memory：可程式唯讀記憶體）4025、記憶體控制器4026、電源電路4027以及PMU（Power Management Unit：電源管理單元）4028。
輸入輸出部4030包括外部記憶體控制電路4031、音訊編解碼器4032、視頻編解碼器4033、通用輸入輸出模組4034及通訊模組4035。
運算部4010可以進行神經網路學習或神經網路推論。
類比運算電路4011包括A/D（類比/數位）轉換電路、D/A（數位/類比）轉換電路及積和運算電路。
類比運算電路4011較佳為使用OS電晶體形成。使用OS電晶體的類比運算電路4011具有類比記憶體能夠以低功耗進行學習或推論時所需的積和演算。
DOSRAM4012是使用OS電晶體形成的DRAM，DOSRAM4012是暫時儲存從CPU4021發送的數位資料的記憶體。DOSRAM4012包括具有OS電晶體的記憶單元以及具有Si電晶體的讀出電路部。由於上述記憶單元和讀出電路部可以設置在被層疊的不同層上，所以可以縮小DOSRAM4012的整體電路面積。
在利用神經網路的計算中，有時輸入資料超過1000。當將上述輸入資料儲存至SRAM時，由於SRAM的電路面積有限記憶容量較小而不得不一點點地儲存上述輸入資料。DOSRAM4012即便在有限的電路面積中也可以將記憶單元高集成地配置，與SRAM相比記憶容量更大。因此，DOSRAM4012可以高效地儲存上述輸入資料。
NOSRAM4013是採用OS電晶體的非揮發性記憶體。NOSRAM（註冊商標）是“Nonvolatile Oxide Semiconductor RAM”的簡稱，指具有增益單元型（2T型、3T型）記憶單元的RAM。本實施方式的NOSRAM可以與DOSRAM同樣地採用OS記憶體。
與快閃記憶體、ReRAM（Resistive Random Access Memory：電阻隨機存取記憶體）、MRAM（Magnetoresistive Random Access Memory：磁阻隨機存取記憶體）等其他的非揮發性記憶體相比，NOSRAM4013寫入資料時的功耗低。另外，NOSRAM4013不會像快閃記憶體或ReRAM那樣在寫入資料時發生元件劣化，在資料寫入次數上沒有限制。
另外，NOSRAM4013不僅可以儲存1位元的2值資料還可以儲存2位元以上的多值資料。NOSRAM4013藉由儲存多值資料可以縮小每1位元的記憶單元面積。
另外，NOSRAM4013除了可以儲存數位資料之外還可以儲存類比資料。因此，類比運算電路4011可以將NOSRAM4013作為類比記憶體使用。由於NOSRAM4013可以以類比資料的方式進行儲存，所以不需要D/A轉換電路或A/D轉換電路。因此，可以縮小NOSRAM4013用週邊電路的面積。另外，本說明書中的類比資料是指具有3位元（8值）以上解析度的資料。上述多值資料有時包含在類比資料內。
神經網路的計算所使用的資料及參數可以暫時儲存在NOSRAM4013中。雖然也可以將上述資料和參數藉由CPU4021儲存至設置在AI系統4041的外部的記憶體中，但是儲存在設置於內部的NOSRAM4013可以更高速並更低功耗地儲存上述資料和參數。另外，NOSRAM4013可以使位元線長於DOSRAM4012的位元線，由此可以增大記憶容量。
FPGA4014是使用OS電晶體的FPGA。本實施方式的FPGA可以作為組態記憶體及暫存器使用OS記憶體。在此，將該FPGA稱為“OS-FPGA”。AI系統4041藉由利用FPGA4014可以由硬體構成後述的深度神經網路（DNN）、卷積神經網路（CNN）、遞迴神經網路（RNN）、自編碼器、深度波茲曼機（DBM）、深度置信網路（DBN）等神經網路的連接。藉由由硬體構成上述神經網路的連接可以進行更高速的執行。
FPGA4014是OS-FPGA。OS-FPGA的記憶體面積可以比由SRAM構成的FPGA更小。因此，即便對其附加上下文切換功能，面積增加也較少。另外，OS-FPGA藉由升壓（boosting）可以高速地傳送資料和參數。
AI系統4041可以將類比運算電路4011、DOSRAM4012、NOSRAM4013及FPGA4014設置在一個裸晶（晶片）上。因此，AI系統4041可以高速且低功耗地進行神經網路計算。另外，類比運算電路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以以相同製程製造。因此，AI系統4041可以以低成本製造。
注意，運算部4010沒有必要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根據AI系統4041想要解決的課題選擇DOSRAM4012、NOSRAM4013和FPGA4014中的一個或多個即可。
AI系統4041可以根據想要解決的問題執行深度神經網路（DNN）、卷積神經網路（CNN）、遞迴神經網路（RNN）、自編碼器、深度波茲曼機（DBM）、深度置信網路（DBN）等方法。PROM4025可以儲存用來執行上述方法中的至少一個的程式。另外，可以將部分上述程式或所有程式儲存至NOSRAM4013。
作為程式庫存在的既存的程式多是在以GPU進行處理為前提而設計的。為此，較佳為AI系統4041具有GPU4022。AI系統4041可以利用運算部4010進行學習及推論所使用的積和演算中比較費時的積和演算並利用GPU4022進行其餘的積和演算。由此，可以高速地進行學習及推論。
電源電路4027不僅生成邏輯電路用低電源電位還生成類比演算用電位。電源電路4027也可以使用OS記憶體。藉由將參考電位儲存至OS記憶體可以降低電源電路4027的功耗。
PMU4028具有暫時停止AI系統4041的電力供給的功能。
CPU4021及GPU4022較佳為作為暫存器包括OS記憶體。藉由使CPU4021及GPU4022包括OS記憶體時，即使電力供給停止也可以在OS記憶體中繼續保持資料（邏輯值）。由此，AI系統4041可以節省電力。
PLL4023具有生成時脈的功能。AI系統4041以PLL4023生成的時脈為基準進行工作。PLL4023較佳為具有OS記憶體。藉由使PLL4023包括OS記憶體，可以利用其保持控制時脈的振盪頻率的類比電位。
AI系統4041可以利用DRAM等外部記憶體儲存資料。為此，AI系統4041較佳為具有用作與外部的DRAM之間的介面的記憶體控制器4026。另外，記憶體控制器4026較佳為配置在CPU4021或GPU4022的附近。由此，可以高速地進行資料通訊。
控制部4020所示的電路的一部分或全部可以形成在與運算部4010相同的裸晶上。由此，AI系統4041可以高速且低功耗地執行神經網路的計算。
神經網路的計算所使用的資料多被儲存於外部記憶體裝置（HDD（Hard Disk Drive：硬式磁碟機）、SSD（Solid State Drive：固體狀態驅動機）等）。為此，AI系統4041較佳為具有用作與外部記憶體裝置之間的介面的外部記憶體控制電路4031。
使用神經網路的學習及推論多利用音聲或視頻，AI系統4041包括音訊編解碼器4032及視頻編解碼器4033。音訊編解碼器4032進行音聲資料的編碼處理（符號化）及解碼（復號），視頻編解碼器4033進行視頻資料的編碼處理及解碼。
AI系統4041可以利用由外部感測器獲得的資料進行學習或推論。為此，AI系統4041包括通用輸入輸出模組4034。通用輸入輸出模組4034例如包含USB（Universal Serial Bus：通用序列匯流排）或I2C（Inter-Integrated Circuit：內置積體電路）等。
AI系統4041可以利用藉由網際網路獲得的資料進行學習或推論。為此，AI系統4041較佳為包括通訊模組4035。
類比運算電路4011可以將多值的快閃記憶體用作類比記憶體。但是，快閃記憶體的改寫可能次數有限。另外，多值的快閃記憶體很難以嵌入的方式形成（亦即，很難將運算電路與記憶體形成在同一裸晶上）。
另外，類比運算電路4011可以將ReRAM用作類比記憶體。但是，ReRAM的改寫可能次數有限，在存儲精度上也有問題。並且，由於是由2端子構成的元件，所以分開資料的寫入與讀出的電路設計比較複雜。
另外，類比運算電路4011可以將MRAM用作類比記憶體。但是，MRAM電阻變化率低且在存儲精度上也有問題。
鑒於上述理由，類比運算電路4011較佳為將OS記憶體用作類比記憶體。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式5 〈AI系統的應用例〉 　　在本實施方式中，參照圖32A和圖32B對上述實施方式所示的AI系統的應用例進行說明。
圖32A是將圖31說明的AI系統4041並列配置藉由匯流排線進行系統間的信號的發送和接收的AI系統4041A。
圖32A所示的AI系統4041A包括多個AI系統4041_1至AI系統4041_n（n為自然數）。AI系統4041_1至AI系統4041_n藉由匯流排線4098彼此連接。
圖32B是將圖31說明的AI系統4041與圖32A同樣地並列配置藉由網路進行系統間的信號的發送和接收的AI系統4041B。
圖32B所示的AI系統4041B包括多個AI系統4041_1至AI系統4041_n。AI系統4041_1至AI系統4041_n透過網路4099彼此連接。
網路4099可以採用分別在AI系統4041_1至AI系統4041_n設置通訊模組來進行無線或有線通訊的結構。通訊模組能夠藉由天線進行通訊。例如，可以使各電子裝置與World Wide Web（WWW：環球網）的基礎的網際網路、內聯網、外聯網、PAN（Personal Area Network：個人網）、LAN（Local Area Network：局域網）、CAN（Campus Area Network：校園網）、MAN（Metropolitan Area Network：都會區域網路）、WAN（Wide Area Network：廣域網路）、GAN（Global Area Network：全球區域網路）等電腦網路連接，來進行通訊。當進行無線通訊時，作為通訊協定或通訊技術可以使用：通訊標準諸如LTE（Long Term Evolution：長期演進技術）、GSM（Global System for Mobile Communication：註冊商標：全球移動通訊系統）、EDGE（Enhanced Data Rates for GSM Evolution：GSM增強資料率演進）、CDMA2000（Code Division Multiple Access 2000：碼分多址2000）、W-CDMA（註冊商標）；或者由IEEE（電氣電子工程師學會）通訊標準化的規格諸如Wi-Fi（註冊商標）、Bluetooth（註冊商標）、ZigBee（註冊商標）等。
藉由採用圖32A和圖32B的結構，可以將從外部的感測器等得到的類比信號利用不同的AI系統進行處理。例如，可以利用腦波感測器、脈波感測器、血壓感測器、溫度感測器等各種感測器取得腦波、脈搏、血壓、體溫等生物資訊並利用不同的AI系統處理類比信號。藉由利用不同的AI系統分別進行信號的處理或學習可以減少各AI系統的資訊處理量。由此，可以藉由較少的運算量進行信號的處理或學習。由此，可以提高識別精度。藉由由不同的AI系統得到的資訊，由此可以期待能夠暫時地把握不規則變化的生物資訊的變化。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式6 　　本實施方式示出安裝了上述實施方式所示的AI系統的IC的一個例子。
上述實施方式所示的AI系統可以將CPU等的由Si電晶體構成的數位處理電路、使用OS電晶體的類比運算電路、OS-FPGA及DOSRAM、NOSRAM等OS記憶體集成在一個裸晶上。
圖33示出安裝有AI系統的IC的一個例子。圖33所示的AI系統IC7000包括引線7001及電路部7003。AI系統IC7000例如被安裝到印刷電路板7002。藉由將組合多個該IC晶片並使其分別在印刷電路板7002上電連接，由此可以完成安裝有電子構件的基板（安裝基板7004）。電路部7003中上述實施方式所示的各種電路設置在一個裸晶上。電路部7003具有疊層結構大致分為Si電晶體層7031、佈線層7032、OS電晶體層7033。由於可以將OS電晶體層7033層疊在Si電晶體層7031上，可以容易地實現AI系統IC7000的小型化。
雖然在圖33中作為AI系統IC7000的封裝採用QFP（Quad Flat Package：四面扁平封裝），但是封裝的方式不侷限於此。
可以將CPU等數位處理電路、使用OS電晶體的類比運算電路、OS-FPGA及DOSRAM、NOSRAM等OS記憶體都形成在Si電晶體層7031、佈線層7032及OS電晶體層7033中。也就是說，構成上述AI系統的元件可以利用同一製程形成。由此，本實施方式所示的IC即便增加構成元件也不需要增加製程，由此可以以低成本安裝上述AI系統。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式7 〈電子裝置〉 　　根據本發明的一個實施方式的半導體裝置可以應用於各種電子裝置。圖34A至圖34F示出使用根據本發明的一個實施方式的半導體裝置的電子裝置的具體例子。
圖34A示出監視器830。監視器830包括顯示部831、外殼832、揚聲器833等。另外，還可以包括LED燈、操作鍵（包括電源開關或操作開關）、連接端子、各種感測器以及麥克風等。或者，也可以利用遙控器834對監視器830進行操作。
監視器830接收廣播電波，可以用作電視機。
作為監視器830能夠接收的廣播電波，可以舉出地上波或從衛星發送的電波等。此外，作為廣播電波，有類比廣播、數位廣播等，還有影像及聲音的廣播或只有聲音的廣播等。例如，可以接收UHF頻帶（300MHz以上且3GHz以下）或者VHF頻帶（30MHz以上且300MHz以下）中的指定的頻帶發送的廣播電波。例如，藉由使用在多個頻帶中接收的多個資料，可以提高傳輸率，從而可以獲得更多的資訊。由此，可以將具有超過全高清的解析度的影像顯示在顯示部831上。例如，可以顯示具有4K2K、8K4K、16K8K或更高的解析度的影像。
另外，也可以採用如下結構：使用廣播資料來生成顯示在顯示部831上的影像，該廣播資料是利用藉由網際網路、LAN（Local Area Network：局域網）、Wi-Fi（註冊商標）等電腦網路的資料傳輸技術而傳輸的。此時，監視器830也可以不包括調諧器。
另外，當監視器830與電腦連接時可以用作電腦用監視器。另外，與電腦連接的監視器830可以進行多人同時閱覽，可以用於會議系統。另外，藉由利用網路顯示電腦資訊並使監視器830與網路連接可以將監視器830用於電視會議系統。
另外，監視器830可以用作數位看板。
例如，可以將本發明的一個實施方式的半導體裝置用於顯示部的驅動電路或影像處理部。藉由將本發明的一個實施方式的半導體裝置用於顯示部的驅動電路或影像處理部，可以以低功率進行高速的工作或信號處理。
另外，藉由將使用了本發明的一個實施方式的半導體裝置的AI系統用於監視器830的影像處理部，可以進行雜訊去除處理、灰階轉換處理、色調校正處理、亮度校正處理等影像處理。另外，可以執行如下處理：伴隨解析度的上變頻（up-conversion）的像素間補充處理；以及伴隨圖框頻率的上變頻的圖框間補充等的處理。另外，灰階轉換處理不僅只轉換影像的灰階數，當增大灰階數時還進行灰階值的補充。此外，擴大動態範圍的高動態範圍（HDR）處理也包括在灰階轉換處理中。
圖34B所示的攝影機2940包括外殼2941、外殼2942、顯示部2943、操作開關2944、透鏡2945及連接部2946等。操作開關2944及透鏡2945設置在外殼2941中，顯示部2943設置在外殼2942中。另外，攝影機2940在外殼2941的內側具有天線、電池等。而且，外殼2941和外殼2942由連接部2946連接，由連接部2946可以改變外殼2941和外殼2942之間的角度。可以根據外殼2942與外殼2941之間的角度而改變顯示在顯示部2943中的影像的方向並切換影像的顯示/非顯示。
例如，可以將本發明的一個實施方式的半導體裝置用於顯示部的驅動電路或影像處理部。藉由將本發明的一個實施方式的半導體裝置用於顯示部的驅動電路或影像處理部，可以以低功率進行高速的工作或信號處理。
另外，藉由將使用本發明的一個實施方式的半導體裝置的AI系統用於攝影機2940的影像處理部，可以實現對應攝影機2940周圍的環境的攝影。明確而言，可以以對應周圍的亮度的最佳的曝光進行攝影。另外，當同時在逆光、室內、室外等亮度不同的情況下進行攝影時，可以進行高動態範圍（HDR）攝影。
另外，AI系統可以學習攝影者的攝影時的習慣而對攝影進行輔助。明確而言，學習攝影者的手抖的習慣並在攝影時對應其進行校正，由此可以儘量地減少拍攝的影像中因手抖而導致的影像畸變。另外，當攝影時使用變焦距功能時可以以被攝像體一直位於影像的中心的方式控制透鏡的方向等。
圖34C所示的資訊終端2910包括外殼2911、顯示部2912、麥克風2917、揚聲器部2914、照相機2913、外部連接部2916及操作開關2915等。顯示部2912設置有使用撓性基板的顯示面板及觸控面板。另外，資訊終端2910在外殼2911的內側具有天線、電池等。資訊終端2910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
例如，使用本發明的一個實施方式的半導體裝置的記憶體裝置可以長時間地保持上述資訊終端2910的控制資訊及控制程式等。
另外，藉由將使用了本發明的一個實施方式的半導體裝置的AI系統用於資訊終端2910的影像處理部，可以進行雜訊去除處理、灰階轉換處理、色調校正處理、亮度校正處理等影像處理。另外，可以執行如下處理：伴隨解析度的上變頻（up-conversion）的像素間補充處理；以及伴隨圖框頻率的上變頻的圖框間補充等的處理。另外，灰階轉換處理不僅只轉換影像的灰階數，當增大灰階數時還進行灰階值的補充。此外，擴大動態範圍的高動態範圍（HDR）處理也包括在灰階轉換處理中。
另外，AI系統學習使用者的習慣可以對資訊終端2910的操作進行輔助。安裝有AI系統的資訊終端2910可以從使用者的手指的動作或視線等預測觸摸輸入。
圖34D所示的膝上型個人電腦2920包括外殼2921、顯示部2922、鍵盤2923及指向裝置2924等。另外，膝上型個人電腦2920在外殼2921的內側具有天線、電池等。
例如，使用本發明的一個實施方式的半導體裝置的記憶體裝置可以長時間地保持膝上型個人電腦2920的控制資訊及控制程式等。
另外，藉由將使用了本發明的一個實施方式的半導體裝置的AI系統用於膝上型個人電腦2920的影像處理部，可以進行雜訊去除處理、灰階轉換處理、色調校正處理、亮度校正處理等影像處理。另外，可以執行如下處理：伴隨解析度的上變頻的像素間補充處理；以及伴隨圖框頻率的上變頻的圖框間補充等的處理。另外，灰階轉換處理不僅只轉換影像的灰階數，當增大灰階數時還進行灰階值的補充。此外，擴大動態範圍的高動態範圍（HDR）處理也包括在灰階轉換處理中。
另外，AI系統學習使用者的習慣，可以對膝上型個人電腦2920的操作進行輔助。安裝有AI系統的膝上型個人電腦2920可以藉由使用者的手指的動作以及視線等預測對顯示部2922的觸摸輸入。另外，在文本的輸入中，AI系統藉由過去輸入的文本資訊、上下文或如照片等的圖來預測輸入，以輔助轉換。由此，可以儘可能地減低輸入錯誤及轉換錯誤。
圖34E是示出汽車的一個例子的外觀圖，圖34F示出導航裝置860。汽車2980包括車身2981、車輪2982、儀表板2983及燈2984等。另外，汽車2980具有天線、電池等。導航裝置860包括顯示部861、操作按鈕862及外部輸入端子863。汽車2980與導航裝置860可以分別獨立，但是較佳為將導航裝置860安裝至汽車2980而能夠聯動地工作。
例如，使用本發明的一個實施方式的半導體裝置的記憶體裝置可以長期地保持汽車2980及導航裝置860的控制資訊及控制程式等。另外，藉由將使用本發明的一個實施方式的半導體裝置的AI系統用於汽車2980的控制裝置等，AI系統可以學習駕駛者的駕駛技術和駕駛時的習慣，從而輔助駕駛者進行安全駕駛以及輔助高效利用汽油、電池等燃料的駕駛。為了輔助駕駛者進行安全駕駛，不僅需要學習駕駛者的駕駛技術和習慣，還要對汽車2980的速度及移動方法等汽車的舉動以及導航裝置860中保存的道路資訊等進行綜合學習，從而可以防止發生車道偏離以及撞到其它汽車、步行者或結構體等。明確而言，當前方有急轉彎時，導航裝置860將該道路資訊發送至汽車2980，由此可以控制汽車2980的速度並輔助方向盤操作。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式8
圖35A示出應用本發明的一個實施方式的半導體裝置的電子裝置的一個例子的智慧型機器人2200。智慧型機器人2200包括運算裝置2201、接觸感測器2202、麥克風2203、照相機2204、揚聲器2205、顯示器2206以及電池2207。
在智慧型機器人2200中，作為運算裝置2201可以採用本發明的一個實施方式的半導體裝置。另外，智慧型機器人2200藉由在運算裝置2201中對出貨時設定了的語言庫（language library）及各種感測器的感測結果等進行處理，可以與使用者交談。另外，智慧型機器人2200可以識別使用者的臉及表情。
顯示器2206具有顯示各種資訊的功能。智慧型機器人2200也可以在顯示器2206上顯示使用者所希望的資訊。在顯示器2206中也可以安裝有觸控面板。另外，智慧型機器人2200也可以具有電話功能。
圖35B示出應用本發明的一個實施方式的半導體裝置的電子裝置的一個實施方式的犬型機器人2210。犬型機器人2210包括運算裝置2211、前部照相機2212、側部照相機2213、觸控感測器2214、麥克風2215、揚聲器2216、腳部2217以及電池2218。
本發明的一個實施方式的半導體裝置可以應用於犬型機器人2210中的運算裝置2211。另外，犬型機器人2210藉由在運算裝置2211中進行網路上的地圖資訊、各種感測器的感測結果等的處理，可以用腳部2217自動地行駛或者為了確保使用者的安全發出警報。例如，在帶犬型機器人2210走路的使用者闖紅燈等的情況下，犬型機器人2210可以使用揚聲器2216發出警報。
另外，犬型機器人2210可以使用前部照相機2212及側部照相機2213識別周圍的情況。例如，也可以具有在可疑者侵入設置有犬型機器人2210的房屋內的情況下，使用揚聲器2216以大聲音對周圍發出警報或者進行緊急呼叫的功能。注意，圖35B示出犬型機器人2210，但是不侷限於此，也可以採用人型、貓型、鳥型等各種形狀的機器人。
圖35C、圖35D示出應用本發明的一個實施方式的半導體裝置的電子裝置的一個例子的汽車型機器人2220。汽車型機器人2220包括運算裝置2221、前部照相機2222、側部照相機2223、揚聲器2224、顯示器2225、輪胎2226、臂部2227、電池2228。
汽車型機器人2220可以用輪胎2226移動。另外，本發明的一個實施方式的半導體裝置可以應用於汽車型機器人2220中的運算裝置2221。另外，汽車型機器人2220可以藉由在運算裝置2221中對由前部照相機2222及側部照相機2223獲得的影像進行影像識別，一邊把握周圍的情況一邊移動。例如，如圖35C所示，汽車型機器人2220可以避開障礙物2229而行駛（參照箭頭2230）或者識別使用者的臉而向使用者移動等。
另外，如圖35D所示，汽車型機器人2220可以操作臂部2227將障礙物2229抬起而移動。另外，藉由利用上述功能、揚聲器2224及顯示器2225，汽車型機器人2220可以與使用者玩遊戲。
另外，汽車型機器人2220可以與智慧手機等攜帶資訊終端連接。例如，使用者可以操作攜帶資訊終端來控制汽車型機器人2220。
100a‧‧‧電容器100b‧‧‧電容器110_1‧‧‧導電體110_2‧‧‧導電體120‧‧‧導電體120_1‧‧‧導電體120_2‧‧‧導電體130‧‧‧絕緣體140a‧‧‧電晶體140b‧‧‧電晶體200a‧‧‧電晶體200b‧‧‧電晶體203‧‧‧導電體203_1‧‧‧導電體203_2‧‧‧導電體205‧‧‧導電體205_1‧‧‧導電體205_2‧‧‧導電體210‧‧‧絕緣體212‧‧‧絕緣體214‧‧‧絕緣體215‧‧‧導電體215_1‧‧‧導電體215_2‧‧‧導電體215_3‧‧‧導電體215_4‧‧‧導電體215_5‧‧‧導電體216‧‧‧絕緣體217‧‧‧絕緣體217_1‧‧‧絕緣體217_2‧‧‧絕緣體217_3‧‧‧絕緣體217_4‧‧‧絕緣體217_5‧‧‧絕緣體218‧‧‧導電體220‧‧‧絕緣體220_1‧‧‧絕緣體220_2‧‧‧絕緣體220_3‧‧‧絕緣體220_4‧‧‧絕緣體220_5‧‧‧絕緣體230‧‧‧氧化物230C‧‧‧氧化膜231‧‧‧區域231a‧‧‧區域231b‧‧‧區域234‧‧‧區域240‧‧‧導電體245‧‧‧導電體246‧‧‧導電體246_1‧‧‧導電體246_2‧‧‧導電體248‧‧‧導電體250‧‧‧絕緣體253‧‧‧導電體260‧‧‧導電體260_1‧‧‧導電體260_2‧‧‧導電體260_3‧‧‧導電體260_4‧‧‧導電體260A‧‧‧導電膜260B‧‧‧導電體280‧‧‧絕緣體282‧‧‧絕緣體283‧‧‧絕緣體286‧‧‧絕緣體288‧‧‧絕緣體300‧‧‧電晶體311‧‧‧基板313‧‧‧半導體區域314a‧‧‧低電阻區域314b‧‧‧低電阻區域315‧‧‧絕緣體316‧‧‧導電體320‧‧‧絕緣體322‧‧‧絕緣體324‧‧‧絕緣體326‧‧‧絕緣體328‧‧‧導電體330‧‧‧導電體350‧‧‧絕緣體352‧‧‧絕緣體354‧‧‧絕緣體356‧‧‧導電體360‧‧‧絕緣體362‧‧‧絕緣體366‧‧‧導電體372‧‧‧絕緣體374‧‧‧絕緣體376‧‧‧導電體400‧‧‧電晶體403‧‧‧導電體450‧‧‧絕緣體460‧‧‧導電體600‧‧‧單元601‧‧‧單元830‧‧‧監視器831‧‧‧顯示部832‧‧‧外殼833‧‧‧揚聲器834‧‧‧遙控器860‧‧‧導航裝置861‧‧‧顯示部862‧‧‧操作按鈕863‧‧‧外部輸入端子1003‧‧‧佈線1004a‧‧‧佈線1004b‧‧‧佈線1005a‧‧‧佈線1005b‧‧‧佈線1006a‧‧‧佈線1006b‧‧‧佈線1007‧‧‧佈線1008‧‧‧佈線1009‧‧‧佈線1010‧‧‧佈線1400‧‧‧DOSRAM1405‧‧‧控制器1410‧‧‧行電路1411‧‧‧解碼器1412‧‧‧字線驅動器電路1413‧‧‧列選擇器1414‧‧‧感測放大器驅動電路1415‧‧‧列電路1416‧‧‧全局感測放大器陣列1417‧‧‧輸入輸出電路1420‧‧‧MC-SA陣列1422‧‧‧記憶單元陣列1423‧‧‧感測放大器陣列1425‧‧‧局部記憶單元陣列1426‧‧‧局部感測放大器陣列1444‧‧‧開關陣列1445‧‧‧記憶單元1445a‧‧‧記憶單元1445b‧‧‧記憶單元1446‧‧‧感測放大器1447‧‧‧全局感測放大器2200‧‧‧智慧型機器人2201‧‧‧運算裝置2202‧‧‧接觸感測器2203‧‧‧麥克風2204‧‧‧照相機2205‧‧‧揚聲器2206‧‧‧顯示器2207‧‧‧電池2210‧‧‧犬型機器人2211‧‧‧運算裝置2212‧‧‧前部照相機2213‧‧‧側部照相機2214‧‧‧觸控感測器2215‧‧‧麥克風2216‧‧‧揚聲器2217‧‧‧腳部2218‧‧‧電池2220‧‧‧汽車型機器人2221‧‧‧運算裝置2222‧‧‧前部照相機2223‧‧‧側部照相機2224‧‧‧揚聲器2225‧‧‧顯示器2226‧‧‧輪胎2227‧‧‧臂部2228‧‧‧電池2229‧‧‧障礙物2230‧‧‧箭頭2910‧‧‧資訊終端2911‧‧‧外殼2912‧‧‧顯示部2913‧‧‧照相機2914‧‧‧揚聲器部2915‧‧‧操作開關2916‧‧‧外部連接部2917‧‧‧麥克風2920‧‧‧膝上型個人電腦2921‧‧‧外殼2922‧‧‧顯示部2923‧‧‧鍵盤2924‧‧‧指向裝置2940‧‧‧攝影機2941‧‧‧外殼2942‧‧‧外殼2943‧‧‧顯示部2944‧‧‧操作開關2945‧‧‧透鏡2946‧‧‧連接部2980‧‧‧汽車2981‧‧‧車體2982‧‧‧車輪2983‧‧‧儀表板2984‧‧‧燈3001‧‧‧佈線3002‧‧‧佈線3003‧‧‧佈線3004a‧‧‧佈線3004b‧‧‧佈線3005a‧‧‧佈線3005b‧‧‧佈線3006a‧‧‧佈線3006b‧‧‧佈線3007‧‧‧佈線4010‧‧‧運算部4011‧‧‧類比運算電路4012‧‧‧DOSRAM4013‧‧‧NOSRAM4014‧‧‧FPGA4020‧‧‧控制部4021‧‧‧CPU4022‧‧‧GPU4023‧‧‧PLL4025‧‧‧PROM4026‧‧‧記憶體控制器4027‧‧‧電源電路4028‧‧‧PMU4030‧‧‧輸入輸出部4031‧‧‧外部記憶體控制電路4032‧‧‧音訊編解碼器4033‧‧‧視頻編解碼器4034‧‧‧通用輸入輸出模組4035‧‧‧通訊模組4041‧‧‧AI系統4041_n‧‧‧AI系統4041_1‧‧‧AI系統4041A‧‧‧AI系統4041B‧‧‧AI系統4098‧‧‧匯流排線4099‧‧‧網路7000‧‧‧AI系統IC7001‧‧‧引線7003‧‧‧電路部7031‧‧‧Si電晶體層7032‧‧‧佈線層7033‧‧‧OS電晶體層
在圖式中： 　　圖1A及圖1B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖2A及圖2B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖3是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖4A及圖4B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖5是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖6A及圖6B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖7是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖8A及圖8B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖9是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖10A及圖10B是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 　　圖11是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖12是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖13A及圖13B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖14A及圖14B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖15A及圖15B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖16A及圖16B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖17A及圖17B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖18A及圖18B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖19A及圖19B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖20A及圖20B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖21A及圖21B是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 　　圖22是根據本發明的一個實施方式的半導體裝置的剖面圖； 　　圖23是根據本發明的一個實施方式的半導體裝置的電路圖； 　　圖24是根據本發明的一個實施方式的半導體裝置的俯視圖； 　　圖25是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖； 　　圖26是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖； 　　圖27A至圖27C是示出根據本發明的一個實施方式的記憶體裝置的結構的電路圖及剖面圖； 　　圖28是示出根據本發明的一個實施方式的記憶體裝置的結構例子的方塊圖； 　　圖29A及圖29B是示出根據本發明的一個實施方式的記憶體裝置的結構例子的方塊圖及電路圖； 　　圖30是說明根據本發明的一個實施方式的記憶體裝置的功耗的圖； 　　圖31是示出根據本發明的一個實施方式的AI系統的結構例子的方塊圖； 　　圖32A及圖32B是說明根據本發明的一個實施方式的AI系統的應用例的方塊圖； 　　圖33是示出安裝有根據本發明的一個實施方式的AI系統的IC的結構例子的透視示意圖； 　　圖34A至圖34F是示出根據本發明的一個實施方式的電子裝置的圖； 　　圖35A至圖35D是說明根據本發明的一個實施方式的電子裝置的圖。
A1‧‧‧點劃線
A2‧‧‧點劃線
100a‧‧‧電容器
100b‧‧‧電容器
140a‧‧‧電晶體
140b‧‧‧電晶體
200a‧‧‧電晶體
200b‧‧‧電晶體

Claims (5)

  1. 一種半導體裝置，包括：第一絕緣體；該第一絕緣體上的第二絕緣體及第三絕緣體；該第二絕緣體與該第三絕緣體之間的第四絕緣體；覆蓋該第一至第四絕緣體的氧化物；該氧化物上的第五絕緣體；位於該第二絕緣體與該第四絕緣體之間且與該第五絕緣體接觸的第一導電體；位於該第三絕緣體與該第四絕緣體之間且與該第五絕緣體接觸的第二導電體；以及與該第四絕緣體重疊的第三導電體，其中，由該氧化物、該第五絕緣體及該第一導電體構成第一電晶體，由該氧化物、該第五絕緣體及該第二導電體構成第二電晶體，該第三導電體配置在該第一電晶體與該第二電晶體之間且與該第一電晶體的源極和汲極中的一個以及該第二電晶體的源極和汲極中的一個連接，該第一電晶體的通道長度比該第一導電體的短邊的長度長，並且，該第二電晶體的通道長度比該第二導電體的短邊的長度長。
  2. 根據申請專利範圍第1項之半導體裝置，還包括：該第三導電體上的第四導電體；該第一電晶體上的第五導電體；該第二電晶體上的第六導電體；該第五導電體上的第一電容器；以及該第六導電體上的第二電容器，其中該第四導電體與該第三導電體連接，該第五導電體與該第一電晶體的該源極和該汲極中的另一個以及該第一電容器的一個電極連接，並且該第六導電體與該第二電晶體的該源極和該汲極中的另一個以及該第二電容器的一個電極連接。
  3. 根據申請專利範圍第2項之半導體裝置，還包括：該第一電晶體及該第二電晶體上的第六絕緣體；以及該第六絕緣體上的第七絕緣體，其中該第六絕緣體包括使該氧化物露出的第一開口，該第六絕緣體及該第七絕緣體包括使該氧化物露出的第二開口及第三開口，在該第一開口中設置有該第三導電體，在該第二開口中設置有該第五導電體，在該第三開口中設置有該第六導電體，並且在該第六絕緣體及該第三導電體上設置有被用作佈線的該第四導電體。
  4. 根據申請專利範圍第3項之半導體裝置，其中該第四導電體的長邊與該第一導電體的長邊及該第二導電體的長邊大致正交，並且該氧化物的長邊與該第四導電體的該長邊之間的角度為20°以上且70°以下。
  5. 根據申請專利範圍第1項之半導體裝置，其中該氧化物包含In、元素M及Zn，並且該元素M是Al、Ga、Y、或Sn。
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