WO2021111250A1 - 情報処理装置 - Google Patents

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WO2021111250A1
WO2021111250A1 PCT/IB2020/061114 IB2020061114W WO2021111250A1 WO 2021111250 A1 WO2021111250 A1 WO 2021111250A1 IB 2020061114 W IB2020061114 W IB 2020061114W WO 2021111250 A1 WO2021111250 A1 WO 2021111250A1
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WO
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circuit
layer
transistor
data
information processing
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PCT/IB2020/061114
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山崎舜平
池田隆之
大貫達也
國武寛司
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株式会社半導体エネルギー研究所
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Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to an information processing device.
  • the present invention relates to an information processing device having a storage device (also referred to as a semiconductor storage device or a memory) utilizing semiconductor characteristics and an arithmetic device.
  • a storage device also referred to as a semiconductor storage device or a memory
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, imaging devices, display devices, light emitting devices, power storage devices, storage devices, display systems, electronic devices, lighting devices, input devices, and input / output devices. Devices, their driving methods, or their manufacturing methods can be mentioned as an example.
  • Hard disk drives have been used for many years as non-volatile storage devices used in information processing devices such as personal computers (Personal Computers: PCs), servers (Servers), and data centers (Data Centers).
  • PCs Personal Computers
  • Server servers
  • Data Centers data centers
  • SSDs solid state drives
  • SSDs solid State Drives
  • NAND universal memory also called a flash memory
  • the NAND universal memory is a non-volatile storage device that electrically stores data.
  • DRAM Dynamic Random Access Memory
  • SRAM Static RAM
  • the SSD cache memory also referred to as buffer memory
  • the DRAM and SRAM are volatile storage devices.
  • a storage device that utilizes semiconductor characteristics, such as DRAM, SRAM, and NAND universal memory, is referred to as a semiconductor storage device (also referred to as a memory) in the present specification and the like.
  • a transistor having an oxide semiconductor or a metal oxide in the channel forming region of the transistor (also referred to as an oxide semiconductor transistor or an OS (Oxide Semiconductor) transistor) is known.
  • the OS transistor has a characteristic that the drain current (also referred to as off current) when the transistor is in the off state is very small (see, for example, Non-Patent Document 1 and Non-Patent Document 2), and is attracting attention.
  • a DRAM is a storage device in which a memory cell is composed of one transistor and one capacitive element, and data is stored by accumulating electric charges in the capacitive element. Therefore, by using the OS transistor in the memory cell of the DRAM, the stored data can be held for a long time.
  • Non-Patent Document 1 and Non-Patent Document 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • Semiconductor storage devices such as DRAM, SRAM, and NAND universal memory are manufactured by a process different from that of the central processing unit (CPU: Central Processing Unit). Since the number of wires for connecting the semiconductor storage device and the CPU is limited, high-speed data transmission according to the DIMM (Dual Inline Memory Module) standard or the like is required. If the distance between the semiconductor storage device and the CPU is large, the parasitic capacitance or resistance of the wiring increases, so that the power consumption may increase.
  • CPU Central Processing Unit
  • NAND type universal memory which is a semiconductor storage device, requires a high voltage for writing and erasing. Further, it is difficult to fabricate a NAND universal memory and a cache memory such as a DRAM or SRAM on the same chip because the fabrication processes of the two are different.
  • One of the problems of one embodiment of the present invention is to provide an information processing device capable of connecting a NAND type semiconductor storage device and a CPU with a short wiring. Alternatively, one of the problems of one embodiment of the present invention is to provide an information processing device capable of reducing power consumption. Another object of the present invention is to provide an information processing device having a novel configuration capable of switching the data writing and reading speeds in the NAND type semiconductor storage device. Alternatively, one of the problems of one embodiment of the present invention is to provide an information processing device having a new configuration.
  • one form of the present invention does not necessarily have to solve all of the above problems, as long as it can solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are naturally clarified from the description of the specification, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • One aspect of the present invention includes a storage device and a computing device, the storage device has a first layer and a second layer, and the first layer is provided with a circuit.
  • the second layer is provided with a memory cell unit, and the circuit has a function of switching the reading or writing of the first data or the second data to the memory cell unit, and the memory cell unit is supplied with power. It has a function of holding the stored first data or the second data in a state where the data is not stored, at least a part of the second layer is provided so as to be laminated on the first layer, and the arithmetic unit is the first.
  • the arithmetic unit includes a central processing unit and an accelerator, and the accelerator is an information processing apparatus that executes a product-sum operation for performing inference processing based on a neural network.
  • the circuit includes a data writing circuit and a data reading circuit
  • the data writing circuit includes a first writing circuit for writing the first data and a second reading circuit for writing the second data.
  • the data read circuit is preferably an information processing device having a first read circuit for reading the first data and a second read circuit for reading the second data.
  • One aspect of the present invention is preferably an information processing device in which the first data is binary data and the second data is ternary or higher data.
  • the first layer has an SOI substrate
  • the circuit has a first transistor formed on the SOI substrate
  • the memory cell portion has a second transistor.
  • the transistor 2 is preferably an information processing device having a metal oxide in the channel forming region.
  • the first layer has a single crystal silicon substrate
  • the circuit has a first transistor formed on the single crystal silicon substrate
  • the memory cell portion has a second transistor.
  • the second transistor preferably has an information processing device having a metal oxide in the channel forming region.
  • One aspect of the present invention is a supercomputer having the above information processing device and a plurality of switch boats, and the information processing device is electrically connected to the plurality of switch boats.
  • One embodiment of the present invention can provide an information processing device capable of connecting a NAND type semiconductor storage device and a CPU with short wiring. Alternatively, one embodiment of the present invention can provide an information processing device capable of reducing power consumption. Alternatively, one embodiment of the present invention can provide an information processing device having a novel configuration capable of switching the speed of writing and reading data in a NAND type semiconductor storage device. Alternatively, one embodiment of the present invention can provide an information processing device having a novel configuration.
  • one form of the present invention does not necessarily have to solve all of the above problems, as long as it can solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are naturally clarified from the description of the specification, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • FIG. 1A and 1B are schematic perspective views showing a configuration example of an information processing device.
  • FIG. 2 is a block diagram showing a configuration example of the information processing device.
  • FIG. 3 is a block diagram showing a configuration example of the information processing device.
  • FIG. 4A is a circuit diagram showing a configuration example of the string.
  • 4B to 4E are circuit diagrams showing a configuration example of a storage element.
  • 5A to 5D are circuit diagrams showing a configuration example of a storage element.
  • FIG. 6A is a timing chart illustrating a writing operation.
  • FIG. 6B is a timing chart illustrating the reading operation.
  • 7A and 7B are block diagrams showing a configuration example of an information processing device.
  • 8A and 8B are diagrams showing various information processing devices for each layer.
  • FIG. 1A and 1B are schematic perspective views showing a configuration example of an information processing device.
  • FIG. 2 is a block diagram showing a configuration example of the information processing device.
  • FIG. 3
  • FIG. 9 is a schematic perspective view showing a configuration example of the information processing device.
  • 10A and 10B are schematic perspective views showing a configuration example of the information processing device.
  • 11A and 11B are a block diagram and a schematic perspective view showing a configuration example of the information processing apparatus.
  • FIG. 12 is a schematic perspective view and a block diagram showing a configuration example of the information processing apparatus.
  • FIG. 13 is a block diagram showing a configuration example of the information processing device.
  • 14A and 14B are schematic perspective views showing a configuration example of the information processing device.
  • 15A to 15C are block diagrams showing a configuration example of an information processing device.
  • FIG. 16 is a cross-sectional view showing a configuration example of the transistor.
  • FIG. 17 is a diagram illustrating a configuration example of the information processing device.
  • FIG. 18A and 18B are diagrams illustrating application examples of integrated circuits.
  • FIG. 19A is a perspective view showing an example of a semiconductor wafer.
  • FIG. 19B is a perspective view showing an example of the chip.
  • 19C and 19D are perspective views showing an example of an electronic component.
  • 20A to 20J are perspective views or schematic views illustrating an example of an electronic device.
  • 21A to 21E are perspective views or schematic views illustrating an example of an electronic device.
  • 22A to 22C are diagrams illustrating an example of an electronic device.
  • FIG. 23 is a diagram illustrating an example of an electronic device.
  • FIG. 24 is an image diagram of factory automation.
  • the ordinal numbers “1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is defined as another embodiment or the component referred to in “second” in the scope of claims. It is possible. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the power supply potential VDD may be abbreviated as potential VDD, VDD, etc. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • the code is used for identification such as "_1”, “_2”, “[n]", “[m, n]”. May be added and described.
  • the second wiring GL is described as wiring GL [2].
  • FIG. 1A is a schematic perspective view showing a configuration example of the information processing device 100 according to one embodiment of the present invention.
  • the information processing apparatus 100 includes a layer 10, a layer 20_1 to a layer 20_t (t is an integer of 2 or more), a layer 30, and a wiring EW.
  • the wiring EW corresponds to a member provided in the opening provided from the upper layer to the lower layer, for example, a member constituting a storage element or an electrode such as a plug.
  • the information processing apparatus 100 is provided with at least a part of the layer 20_1 laminated above the layer 10, and the layer 20_k + 1 (k is an integer of 1 or more and l-1 or less) above the layer 20_k. It has a structure in which at least a part of the layer 30 is laminated and provided above the layer 20_t, and at least a part of the layer 30 is laminated.
  • the storage device is composed of the layer 10, the layers 20_1 to 20_t, and the layer 30, and the arithmetic unit is configured by the layer 10.
  • the storage device can be, for example, a NAND type OS memory using an OS transistor having a three-dimensional structure.
  • the OS transistor is a transistor having a metal oxide in the channel forming region.
  • the layer 10, the layer 20_1 to the layer 20_t, and the layer 30 are each provided with a circuit capable of functioning by utilizing the semiconductor characteristics, and the layer 10 includes a circuit OSC and a circuit CPU, which will be described later, in the layer 20_1 to the layer 20_1 to the layer 30.
  • a memory cell unit MCL, which will be described later, is provided at 20_t.
  • the layer 30 is a wiring layer on which wiring is formed.
  • the above-mentioned storage device corresponds to the memory cell unit MCL.
  • the above-mentioned arithmetic unit corresponds to a circuit OSC and a circuit CPU.
  • FIG. 1B is a schematic perspective view in which the wiring EW related to the layers 20_1 to 20_t and the layer 20 is omitted from FIG. 1A, and shows the positional relationship between the circuit OSC, the circuit CPU, and the memory cell unit MCL.
  • the main signal flow is indicated by arrows or lines, and the power supply line and the like may be omitted.
  • the circuit OSC has a function as a drive circuit or a control circuit of the memory cell unit MCL.
  • the circuit OSC includes a write circuit, a read circuit, and the like.
  • the circuit OSC writes and reads data to and from a plurality of storage elements (memory cells) provided in layers 20_1 to 20_t of the memory cell unit MCL.
  • the circuit CPU has a function of arithmetically processing data to be written in the memory cell unit MCL or data read from the memory cell unit MCL. Data arithmetic processing is performed by an arithmetic circuit included in the circuit CPU.
  • the circuit CPU is also referred to as a central processing unit or a central processing unit.
  • the circuit OSC and the circuit CPU are configured by using transistors formed on the substrate SUB.
  • the substrate SUB for example, a single crystal semiconductor substrate made of silicon, silicon carbide or the like, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium or the like can be used.
  • the substrate SUB includes a semiconductor element such as a strain transistor and a FIN type transistor provided on an SOI substrate or a semiconductor substrate, a glass substrate such as barium borosilicate glass and aluminoborosilicate glass, a ceramic substrate, a quartz substrate, and a sapphire.
  • a substrate, etc. may be used.
  • a flexible substrate flexible substrate
  • a transistor having silicon in the channel forming region is called a Si transistor.
  • the circuit OSC and the memory cell portion MCL are electrically connected by the wiring EW and the layer 30.
  • the wiring EW has a function of electrically connecting the circuit OSC and the layer 30 and a function of electrically connecting the memory cell included in the memory cell unit MCL and the layer 30.
  • the wiring EW may be one or more types of wiring selected from a signal line, a power supply line for supplying a constant potential, a bit line (write bit line, read bit line, etc.), a word line, and the like.
  • the circuit OSC and the circuit CPU are electrically connected using the wiring formed on the board SUB.
  • the data movement distance between the circuit OSC, the circuit CPU, and the memory cell unit MCL is short, the signal transmission delay is small and high-speed operation is possible, and the power consumption increases due to parasitic capacitance or the like. It has features such as being able to suppress. Further, since the memory cell portion MCL is provided so as to be superimposed on the circuit OSC and the circuit CPU, it is possible to suppress an increase in the circuit area of the information processing apparatus 100.
  • FIG. 2 is a block diagram showing a configuration example of a circuit CPU, a circuit OSC, and a memory cell unit MCL.
  • the memory cell unit MCL includes a memory cell array having a plurality of string SRGs.
  • the string SRG is electrically connected to the wiring BL.
  • the channel formation region of the transistor constituting the memory cell of the string SRG is, for example, any one of silicon, germanium, gallium arsenide, silicon carbide (SiC), metal oxide and the like, or a plurality of materials selected from the above. It is preferable to have.
  • the channel forming region contains one or more metal oxides selected from indium, element M (element M is, for example, aluminum, gallium, yttrium, tin, etc.), and zinc.
  • the metal oxide may function as a wide-gap semiconductor, and a transistor in which the metal oxide is contained in the channel forming region has a characteristic that the off-current is very small. That is, since the leakage current in the transistor that is in the off state can be reduced, the stored data can be continuously retained in the state where the power is not supplied. As a result, the power consumption of the information processing device may be reduced. Further, since the analog potential corresponding to the data to be held can be held, it is possible to hold binary (1 bit) data or multi-value (multi-bit) data having 3 or more values.
  • the wiring WL, the wiring BL, and the wiring CL shown in FIG. 2 correspond to the wiring EW shown in FIGS. 1A and 1B.
  • the wiring WL is a plurality of word lines, and each of the wiring WLs is electrically connected to the storage element of the string SRG for each row.
  • the wiring BL is a plurality of bit wires, and each of the wiring BLs is electrically connected to the storage element of the string SRG for each column.
  • the wiring CL is a power supply line.
  • the memory cell portion MCL has a configuration in which one string SRG is electrically connected to one wiring BL, but one aspect of the present invention is not limited to this.
  • the memory cell portion MCL may have a configuration in which a plurality of string SRGs are electrically connected to one wiring BL.
  • the memory cell portion MCL and a part of the circuit OSC are shown.
  • the circuit OSC has, for example, a circuit PPPH and a power supply circuit PS.
  • the circuit CPU includes, for example, a command decoder CD and an arithmetic circuit PU. Although one arithmetic circuit PU is shown in the figure, a plurality of arithmetic circuits PUs may be provided to form a multi-core processor.
  • the control circuit CTR is included in the circuit CPU. There is no clear distinction between the control circuit CTR and the command decoder CD of the circuit CPU. That is, a part of the control circuit CTR can share a part of the circuit CPU.
  • the control circuit CTR has a function of accessing the circuit PPPH and writing data to the memory cell unit MCL and a function of reading data from the memory cell unit MCL. Further, the control circuit CTR has a function of accessing the arithmetic circuit PU and the command decoder CD to input / output data.
  • the control circuit CTR When a write command and data are input, the control circuit CTR writes it to the memory cell unit MCL as binary data. Next, the binary data written from the memory cell unit MCL can be read, and the read data can be written to the memory cell unit MCL as multi-valued data. That is, the memory cell unit MCL also has a function as a cache memory of the memory cell unit MCL.
  • the control circuit CTR may have a function of directly writing multi-valued data to the memory cell unit MCL, such as when the memory access frequency is low.
  • the control circuit CTR When a read command is input, the control circuit CTR reads the binary data or the multivalued data from the memory cell unit MCL and outputs the binary data to the arithmetic circuit PU and the command decoder CD.
  • the arithmetic circuit PU and the command decoder CD can input and output data converted into digital signals. It is assumed that the write instruction and the read instruction include an address signal.
  • control circuit CTR may have a function (also referred to as ECC: Error Check and Select) for detecting and correcting an error when data is read from the memory cell unit MCL.
  • the memory cell unit MCL can also function as a cache memory when the control circuit CTR performs error detection and correction.
  • the signal processed by the control circuit CTR and the function of the control circuit CTR are not limited to these, and other signals may be input (or output) as needed, or the control circuit CTR may be input (or output). May have other functions.
  • the control circuit CTR can read the data written as binary data or multi-valued data from the memory cell unit MCL via the wiring EW.
  • the read data can be written to the memory cell unit MCL again via the wiring EW. Since the signals input / output between the memory cell unit MCL and the circuit CPU move via the wiring EW, the data movement distance can be shortened.
  • the number of wires that transmit signals input / output between the memory cell unit MCL and the circuit CPU is preferably 75 or more.
  • the information processing device 100 can use the memory cell unit MCL as a cache memory.
  • the memory cell unit MCL and the circuit OSC, and the circuit OSC and the circuit CPU have a short data movement distance. Therefore, the signal transmission delay is small, high-speed operation is possible, and an increase in power consumption due to parasitic capacitance or the like can be suppressed.
  • the circuit PPPH includes, for example, a circuit WLD, a circuit BLD, and a circuit CVC.
  • the circuit WLD functions as a word line driver circuit and is electrically connected to the wiring WL.
  • the circuit BLD functions as a bit line driver circuit and is electrically connected to the wiring BL.
  • the circuit CVC functions as a power source that generates a constant potential and outputs the constant potential, and is electrically connected to the wiring CL.
  • the circuit CPU has, for example, a command decoder CD and an arithmetic circuit PU as other configurations of the control circuit CTR. Although one arithmetic circuit PU is shown in the figure, a plurality of arithmetic circuits PUs may be provided to form a multi-core processor.
  • the command decoder CD generates a memory address when the command is a data read. The memory address is given to the circuit OSC.
  • the circuit OSC controls the circuit PPPH to read data from the memory cell unit MCL. The read data is given to the arithmetic circuit PU.
  • the command decoder CD transfers data from the memory cell of the memory cell unit MCL or the register in the arithmetic circuit PU to the memory cell of the memory cell unit MCL.
  • the data to be transferred may be subjected to arithmetic processing by passing through the arithmetic circuit PU.
  • the generated memory address can be translated not only from a logical address to a physical address, but also to avoid bad blocks.
  • the circuit CPU has a function of realizing a normally-off operation.
  • FIG. 4A shows a circuit diagram of the string SRG included in the memory cell portion MCL.
  • the string SRG has a configuration including a plurality of storage elements 410 between the transistor 431 and the transistor 432.
  • FIG. 4B shows a circuit diagram of the storage element 410.
  • the storage element 410 has a transistor 411 and a transistor 412.
  • the first storage element 410 is referred to as a storage element 410 [1]
  • the nth storage element 410 (n is an integer of 3 or more) is referred to as a storage element 410 [n].
  • the i-th storage element 410 (i is an integer of 2 or more and less than n) is referred to as a storage element 410 [i].
  • memory element 410 when the matter common to the memory element 410 [1] to the memory element 410 [n] is described, it may be simply referred to as "memory element 410".
  • the transistor 411 included in the first storage element 410 is referred to as a transistor 411 [1]
  • the transistor 411 included in the i-th storage element 410 is referred to as a transistor 411 [i].
  • the transistor 411 included in the second storage element 410 is referred to as a transistor 411 [n].
  • transistor 411 When the matters common to the transistors 411 [1] to 411 [n] are described, they may be simply referred to as "transistors 411".
  • the transistor 412 and the node 413 described later are also shown in the same manner as the transistor 411.
  • One of the source or drain of the transistor 411 [1] included in the storage element 410 [1] is electrically connected to the wiring WBL, and the other is electrically connected to the node 413 [1].
  • the gate of transistor 411 [1] is electrically connected to terminal 421 [1].
  • One of the source or drain of transistor 412 [1] is electrically connected to the other of the source or drain of transistor 431, and the other is electrically connected to one of the source or drain of transistor 412 [2].
  • the gate of transistor 412 [1] is electrically connected to node 413 [1].
  • the back gate of transistor 412 [1] is electrically connected to terminal 422 [1].
  • one of the source or drain of the transistor 431 is electrically connected to the wiring RBL, and the other is electrically connected to one of the source or drain of the transistor 412 [1].
  • the gate of transistor 431 is electrically connected to terminal 433.
  • the wiring WBL and the wiring RBL correspond to the wiring BL shown in FIG. 2, the wiring WBL is used when writing data, and the wiring RBL is used when reading data.
  • One of the source or drain of the transistor 411 [2] included in the storage element 410 [2] is electrically connected to the node 413 [1], and the other is electrically connected to the node 413 [2].
  • the gate of transistor 411 [2] is electrically connected to terminal 421 [2].
  • One of the source or drain of transistor 412 [2] is electrically connected to the other of the source or drain of transistor 412 [1], and the gate is electrically connected to node 413 [2].
  • the back gate of transistor 412 [2] is electrically connected to terminal 422 [2].
  • One of the source or drain of the transistor 411 [i] contained in the storage element 410 [i] is electrically connected to the node 413 [i-1] (not shown), and the other is electrically connected to the node 413 [i]. Connected to.
  • the gate of transistor 411 [i] is electrically connected to terminal 421 [i].
  • One of the source or drain of transistor 412 [i] is electrically connected to one or the other of source or drain of transistor 412 [i-1] (not shown).
  • the gate of the transistor 412 [i] is electrically connected to the node 413 [i], and the back gate of the transistor 412 [i] is electrically connected to the terminal 422 [i].
  • One of the source and drain of the transistor 411 [n] included in the storage element 410 [n] is electrically connected to the node 413 [n-1] (not shown).
  • the other of the source or drain of transistor 411 [n] is electrically connected to node 413 [n].
  • the gate of transistor 411 [n] is electrically connected to terminal 421 [n].
  • one of the source and drain of the transistor 412 [n] is electrically connected to either one or the other of the source or drain of the transistor 412 [n-1] (not shown).
  • the other of the source or drain of transistor 412 [n] is electrically connected to transistor 432.
  • the gate of the transistor 412 [n] is electrically connected to the node 413 [n]
  • the back gate of the transistor 412 [n] is electrically connected to the terminal 422 [n].
  • one of the source or drain of the transistor 432 is electrically connected to the other of the source or drain of the transistor 412 [n].
  • the other of the source or drain of the transistor 432 is electrically connected to the wiring SL.
  • the gate of transistor 432 is electrically connected to terminal 434.
  • the string SRG shown in FIG. 4A has n storage elements 410 between the transistor 431 and the transistor 432, and the transistors 411 [1] to 411 [n] share a source and a drain between adjacent transistors. Connected in series. Further, the transistors 412 [1] to 412 [n] are also connected in series while sharing the source and drain between adjacent transistors.
  • a structure in which storage elements 410 are connected while sharing a source and drain between adjacent transistors may be referred to as a "string”, a “cell string”, or a “memory cell string”.
  • a string SRG may be referred to as “one string” or simply "string”.
  • string may be referred to as a unit.
  • the storage element 410 has a function of holding the potential (charge) written in the node 413. Specifically, a voltage for turning on the transistor 411 is supplied from the terminal 421 to the gate of the transistor 411, and an electric charge for making the node 413 a predetermined voltage is supplied to the node 413 via the source and drain of the transistor 411. Supply. After that, a voltage for turning off the transistor 411 is supplied from the terminal 421 to the gate of the transistor 411. By turning off the transistor 411, the electric charge written to the node 413 can be retained.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystal semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium or the like can be used. Further, compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used. The same applies to the transistor 431 and the transistor 432.
  • the semiconductor layers used for the transistor may be laminated.
  • semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor 411 is preferably an OS transistor. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small. When an OS transistor is used for the transistor 411, the electric charge written to the node 413 can be retained for a long period of time. When an OS transistor is used for the transistor 411, the storage element 410 can be called an "OS memory".
  • the OS memory can retain the information written for a period of one year or more, or even ten years or more, even if the power supply is stopped. Therefore, the OS memory can be regarded as a non-volatile memory.
  • the OS memory can hold not only binary data (1 bit) but also multi-valued (multi-bit) data (information).
  • the OS memory is a method of writing an electric charge to a node via an OS transistor, a high voltage required for a conventional NAND type universal memory is not required, and a high-speed writing operation can be realized. Further, the erasing operation before data rewriting performed in the NAND type universal memory is unnecessary in the OS memory. Also, since no charge is injected or withdrawn into the floating gate or charge capture layer, the OS memory can write and read data virtually unlimited times. The OS memory has less deterioration than the conventional NAND type universal memory, and high reliability can be obtained.
  • OS memory does not involve structural changes at the atomic level. Therefore, the OS memory is superior in rewrite resistance to the magnetoresistive memory and the resistance change type memory.
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained. Further, the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as a transistor constituting the OS memory, it is possible to realize an information processing device having stable operation even in a high temperature environment and having good reliability.
  • FIG. 4C shows an example of electrically connecting the gate and the back gate of the transistor 411.
  • a capacity 425 may be provided between the node 413 and the terminal 423.
  • the capacitance 425 it is preferable to supply a fixed potential to the terminal 423.
  • the potential fluctuation of the node 413 can be suppressed and the reliability of the string SRG can be improved.
  • transistors having a back gate in the transistors 431 and 432 may be used.
  • FIG. 4E shows an example of electrically connecting the gate and the back gate of the transistors 431 and 432.
  • OS transistors may be used for both the transistors 411 and 412 included in the storage element 410.
  • transistors 411 and 412 which are OS transistors, are illustrated with the symbol “OS”.
  • an OS transistor may be used for the transistor 411 included in the storage element 410
  • a Si transistor may be used for the transistor 412.
  • the transistor 411 which is an OS transistor is illustrated with the symbol “OS”
  • the transistor 412 which is a Si transistor is illustrated with the symbol “Si”.
  • a Si transistor may be used for the transistor 411 included in the storage element 410, and an OS transistor may be used for the transistor 412.
  • the transistor 411 which is a Si transistor is illustrated with the symbol “Si”
  • the transistor 412 which is the OS transistor is illustrated with the symbol “OS”.
  • Si transistors may be used for both the transistors 411 and 412 included in the storage element 410.
  • transistors 411 and 412 which are Si transistors, are illustrated with the symbol “Si”.
  • FIG. 6A is a timing chart for explaining the writing operation.
  • FIG. 6A describes an operation example in which the H potential is written to the storage element 410 [1], the storage element 410 [2], and the storage element 410 [4], and the L potential is written to the storage element 410 [3].
  • the wiring WL [1] to the wiring WL [4] correspond to the wiring connected to the terminal 421 as shown in FIG. 4D.
  • the wiring CL [1] to the wiring CL [4] correspond to the wiring connected to the terminal 423 when the capacity 425 is provided between the node 413 and the terminal 423.
  • the L potential is written in the storage element 410 [1] to the storage element 410 [4]. Further, it is assumed that the L potential is supplied to the wiring WL [1] to the wiring WL [4], the wiring CL [1] to the wiring CL [4], the terminal 433, the terminal 434, the wiring SL, and the wiring RBL.
  • the H potential is supplied to the wiring WL [1] to the wiring WL [4] and the wiring WBL. Then, the potentials of the nodes 413 [1] to 413 [4] become the H potentials. Therefore, the transistor 412 [1] to the transistor 412 [4] are turned on.
  • the L potential is supplied to the wiring WL [4]. Then, the transistor 411 [4] is turned off, and the electric charge written to the node 413 [4] is retained. Here, the charge corresponding to the H potential is retained. Further, the L potential is supplied to the wiring WBL. Then, the potentials of the nodes 413 [1] to 413 [3] become the L potentials. Therefore, the transistor 412 [1] to the transistor 412 [3] are turned off.
  • the L potential is supplied to the wiring WL [3]. Then, the transistor 411 [3] is turned off, and the electric charge written to the node 413 [3] is retained. Here, the charge corresponding to the L potential is retained. Further, the H potential is supplied to the wiring WBL. Then, the potentials of the nodes 413 [1] and the nodes 413 [2] become the H potentials. Therefore, the transistor 412 [1] and the transistor 412 [2] are turned on.
  • the L potential is supplied to the wiring WL [2]. Then, the transistor 411 [2] is turned off, and the electric charge written to the node 413 [2] is retained. Here, the charge corresponding to the H potential is retained.
  • the L potential is supplied to the wiring WL [1]. Then, the transistor 411 [1] is turned off, and the electric charge written to the node 413 [1] is retained. Here, the charge corresponding to the H potential is retained. In this way, information can be written to the storage element 410 [1] to the storage element 410 [4].
  • FIG. 6B is a timing chart for explaining the read operation.
  • FIG. 6B describes an example of reading operation of the information held in the storage element 410 [2] among the information held in the storage element 410 [1] to the storage element 410 [4]. It is assumed that the H potential is held in the storage element 410 [2].
  • the H potential is supplied to the wiring CL [1] to the wiring CL [4] and the terminal 433, and the transistors 412 [1] to 412 [4] and the transistor 431 are turned on. Further, the wiring RBL is precharged with the H potential to bring the wiring RBL into a floating state.
  • the L potential is supplied to the wiring CL [2]. Since the H potential is held in the node 413 [2], the transistor 412 [2] remains in the ON state.
  • the H potential is supplied to the terminal 434 to turn on the transistor 432. Since all the transistors 412 [1] to 412 [4] are in the ON state, the wiring RBL and the wiring SL are electrically connected, and the potential of the wiring RBL changes to the L potential.
  • the transistor 412 [2] is turned off when the L potential is supplied to the wiring CL [2].
  • the potential of the wiring RBL remains the H potential even when the transistor 432 is turned on.
  • the information held in the storage element 410 can be read by setting the potential of the wiring CL corresponding to the storage element 410 to be read to the L potential.
  • the L potential is supplied to the wiring CL [1] to the wiring CL [4], the terminal 433, and the terminal 434. Then, the transistor 412 [1], the transistor 412 [2], the transistor 412 [4], the transistor 431, and the transistor 432 are turned off.
  • the memory cell unit MCL having the string SRG shown in the present embodiment and the like functions as a NAND type storage device.
  • the time required for writing (rewriting) the data can be shortened. That is, the data writing (rewriting) speed can be increased.
  • the 3D OS NAND described later can be operated as a temporary storage device like RAM.
  • FIG. 7A is a block diagram showing a configuration example of a part of the circuit OSC.
  • FIG. 7A shows not only the circuit OSC but also the control circuit CTR of the circuit CPU.
  • FIG. 7A omits the power supply circuit PS and the like from the circuit OSC shown in FIG. 2, and more specifically shows a configuration example of the circuit BLD and the signal flow in the circuit OSC.
  • the circuit BLD can be configured to include, for example, a column decoder COD, a write circuit WC, a sense amplifier SA, and an output circuit OPC.
  • the column decoder COD has a function of selecting a wiring BL to which a storage element to be written or read is electrically connected according to an address signal AD acquired from the control circuit CTR.
  • the address signal AD is an internal signal of the circuit OSC.
  • the address signal AD is also sent to the circuit WLD.
  • the circuit WLD has a function of driving the wiring WL, and has a function of selecting the wiring WL to which the storage element to be written or read is electrically connected according to the address signal AD.
  • the writing circuit WC has a function of supplying a potential corresponding to the data signal WD supplied from the control circuit CTR to the wiring BL selected by the column decoder COD.
  • the data signal WD is an internal signal of the circuit OSC.
  • the sense amplifier SA has a function of amplifying the data signal read from the wiring BL.
  • the amplified data signal is output to the control circuit CTR as a data signal RD via the output circuit OPC.
  • the control circuit CTR outputs a signal corresponding to the data signal RD to the arithmetic circuit PU or the command decoder CD.
  • the components of the circuit BLD are not limited to these, and other components may be added or unnecessary components may be reduced as needed. Further, the function of the circuit BLD is not limited to these, and may have other functions or may reduce unnecessary functions.
  • FIG. 7B is a block diagram for explaining a configuration in which binary data and multi-valued data are switched and written to the string SRG, and binary data and multi-valued data are switched and read from the string SRG.
  • FIG. 7B has a binary data sense amplifier BSA for reading binary data and a multivalued data sense amplifier MSA for reading multivalued data in the sense amplifier SA described with reference to FIG. 7A.
  • FIG. 7B illustrates a latch circuit LAT that temporarily holds data.
  • the DRAM write circuit can be used as the binary data sense amplifier BSA.
  • the sense amplifier MSA for multi-value data an A / D conversion circuit or the like capable of converting an analog signal into a digital signal can be used.
  • FIG. 7B has a binary data writing circuit BWC for writing binary data to the writing circuit WC described with reference to FIG. 7A and a multivalued data writing circuit MWC for writing multivalued data.
  • a binary data writing circuit BWC a DRAM writing circuit can be used.
  • the multi-valued data writing circuit MWC a D / A conversion circuit or the like capable of converting a digital signal into an analog signal can be used.
  • the data to be rewritten is read into the latch circuit LAT.
  • the value of the desired address is rewritten in the latch circuit LAT and written to the string SRG again.
  • the data is copied for each block unit of the string SRG.
  • the latch circuit LAT does not have to have the same capacitance as the capacitance of one block.
  • FIG. 8A shows various storage devices used in semiconductor devices for each layer.
  • a storage device located in the upper layer is required to have a faster operating speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • FIG. 8A shows, in order from the top layer, a memory, an SRAM, a DRAM, a 3D NAND memory, which are mixedly mounted as registers in an arithmetic processing unit such as a CPU.
  • a NAND type universal memory having a three-dimensional structure using an OS transistor is referred to as "3D OS NAND”.
  • a NAND type universal memory having a three-dimensional structure using a Si transistor is called "3D NAND”.
  • the information processing device 100 described above includes a storage device that is a 3D OS NAND.
  • 3D OS NAND can be randomly accessed and the off-current of the OS transistor is very small, 3D OS NAND has a period of 1 year or more, or even 10 years or more, even if the power supply is stopped. The information written in can be retained. Therefore, 3D OS NAND can be regarded as a non-volatile memory.
  • 3D OS NAND since the amount of electric charge written in 3D OS NAND does not change for a long period of time, 3D OS NAND can hold not only binary (1 bit) but also multi-value (multi-bit) information.
  • 3D OS NAND is a method of writing an electric charge to a node via an OS transistor, the high voltage required for a conventional NAND type universal memory is not required, and high-speed writing operation can be realized. In addition, the erasing operation before data rewriting performed in the NAND type universal memory is unnecessary in the 3D OS NAND. In addition, since the charge is not injected and extracted into the floating gate or the charge capture layer, the 3D OS NAND can write and read data substantially unlimited times. 3D OS NAND has less deterioration than conventional NAND type universal memory, and high reliability can be obtained.
  • 3D OS NAND does not involve structural changes at the atomic level like magnetoresistive memory (MRAM) or resistance change memory (ReRAM). Therefore, 3D OS NAND is superior in rewrite resistance to magnetoresistive memory and resistance change type memory.
  • MRAM magnetoresistive memory
  • ReRAM resistance change memory
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain.
  • the memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used, for example, for cache.
  • the cache has a function of duplicating and holding a part of the data held in the main memory (main memory). By duplicating frequently used data and keeping it in the cache, the access speed to the data can be increased.
  • the storage capacity required for the cache is smaller than that of the main memory, but the operating speed is required to be faster than that of the main memory.
  • the data rewritten in the cache is duplicated and supplied to the main memory.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs, data, and the like read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time, various programs used in the arithmetic processing unit, and the like. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the information processing device has a high operating speed and can retain data for a long period of time.
  • the storage device included in the information processing device according to one aspect of the present invention can be suitably used as a storage device located in the boundary area 901 including both the layer in which the cache is located and the layer in which the main memory is located. Further, the storage device included in the information processing device according to one aspect of the present invention can be suitably used as a storage device located in the boundary area 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • the storage device included in the information processing device according to one aspect of the present invention can be suitably used for both the layer in which the main memory is located and the layer in which the storage is located. Further, the storage device included in the information processing device according to one aspect of the present invention can be suitably used in the hierarchy in which the cache is located.
  • FIG. 8B shows a hierarchy of various information processing devices different from those in FIG. 8A.
  • FIG. 8B shows, in order from the top layer, a memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU, a SRAM that is used as a cache, and a 3D OS NAND.
  • a storage device included in the information processing device according to one aspect of the present invention can be used for the cache, the main memory, and the storage.
  • the cache is mixedly mounted on an arithmetic processing unit such as a CPU.
  • the information processing device 110 includes a circuit CPU, a circuit OSC, and a memory cell unit MCL which is a 3D OS NAND having a function as a cache memory.
  • the plurality of information processing devices 110 can be managed from the host 150.
  • Each information processing device 110 has an arithmetic processing function, and can perform parallel writing and reading to a NAND universal memory and a cache memory. That is, as shown in FIG. 9, the host 150 manages a plurality of information processing devices 110, so that an information processing device that realizes non-Von Neumann computing can be constructed.
  • FIG. 10A is a schematic perspective view showing a configuration example of the information processing device 110M according to one embodiment of the present invention.
  • the information processing device 110M includes a layer 10, a layer 20_1 to a layer 20_t (t is an integer of 2 or more), a layer 30, and a wiring EW.
  • the configuration of the layer 10, the layer 20_1 to the layer 20_t, the layer 30, and the wiring EW is shown in FIG. 1A, and detailed description thereof will be omitted.
  • a circuit capable of functioning by utilizing semiconductor characteristics is provided in each of the layer 10 and the layers 20_1 to 20_t, and a circuit OSC, a circuit CPU, and a circuit GPU are provided in the layer 10 in the layers 20_1 to 20_t. Is provided with a memory cell portion MCL.
  • the layer 30 is a wiring layer on which wiring is formed.
  • the arithmetic unit corresponds to a circuit OSC, a circuit CPU, and a circuit GPU.
  • FIG. 10B is a schematic perspective view in which the wiring EW related to the layers 20_1 to 20_t and the layer 20 is omitted from FIG. 10A, and shows the positional relationship between the circuit OSC, the circuit CPU, the circuit GPU, and the memory cell unit MCL. ..
  • circuit OSC The configuration of the circuit OSC, the circuit CPU, and the memory cell unit MCL is the same as that of the first embodiment, and detailed description thereof will be omitted.
  • the circuit GPU has a function of arithmetically processing data to be written in the memory cell unit MCL or data read from the memory cell unit MCL. Data arithmetic processing is performed by an arithmetic circuit included in the circuit GPU.
  • the circuit GPU is a circuit mainly for performing a product-sum calculation process. Since the information processing device 110M has a GPU, inference processing based on an artificial neural network can be efficiently performed.
  • the circuit GPU is also referred to as an accelerator.
  • the inference processing based on the artificial neural network is not an operation using data having a large bit number such as 64 bits, but is optimized to data having a bit number of preferably 32 bits or less, more preferably 16 bits or less, and more preferably 8 bits or less. Therefore, it is possible to reduce the power consumption without lowering the calculation accuracy.
  • the circuit GPU is configured by using the transistors formed on the substrate SUB, like the circuit OSC and the circuit CPU.
  • the circuit GPU and the memory cell unit MCL are electrically connected by the wiring EW and the layer 30 in the same manner as the circuit OSC and the circuit CPU.
  • the wiring EW has a function of electrically connecting the circuit GPU and the layer 30, and a function of electrically connecting the memory cell and the layer 30 included in the memory cell unit MCL.
  • the circuit GPU, the circuit OSC, and the circuit CPU are electrically connected using the wiring formed on the board SUB. Since the information processing device 110M has a short data movement distance between the circuit GPU and the memory cell unit MCL, the signal transmission delay is small and high-speed operation is possible, and the increase in power consumption due to parasitic capacitance or the like is suppressed. It has features such as being able to. Further, since the memory cell portion MCL is provided so as to be superimposed on the circuit GPU, it is possible to suppress an increase in the circuit area of the information processing apparatus 110M.
  • the number of circuit GPUs can be increased and arranged. Since the number of circuits (number of cores) for performing calculations in the circuit GPU can be increased, the frequency of the signal for driving the circuit GPU can be lowered. In addition, the power supply voltage for driving the circuit GPU can be reduced. As a result, the power consumption required for the calculation can be reduced at a rate of several tenths.
  • FIG. 11A is a block diagram for explaining a configuration example of the circuit GPU.
  • the circuit GPU has a plurality of arithmetic circuit PEs for performing arithmetic operations.
  • the arithmetic circuit PE preferably has a circuit specialized in the product-sum arithmetic processing.
  • the multiplication circuit MULT the input data D IN a plurality of arithmetic circuits PE having a circuit such as adder circuit ADD and product-sum operation circuit ADD + MULT can be processed in parallel.
  • Each circuit included in the arithmetic circuit PE can be composed of Si transistors.
  • Input data D IN is the data stored in the string SRG included in the memory cell portion MCL.
  • Each string SRG can be connected to any one of a plurality of arithmetic circuits PE via the wiring EW.
  • the output data D OUT obtained by the product-sum calculation process may be configured to be output to the circuit CPU or the memory cell unit MCL.
  • FIG. 11B is a schematic perspective view for explaining the positional relationship between the string SRG included in the memory cell portion MCL and the plurality of arithmetic circuits PE.
  • a plurality of arithmetic circuit PEs provided on the substrate SUB can be provided on the string SRG of the memory cell portion MCL via the wiring EW.
  • the product-sum operation in inference processing requires a large amount of data, and a huge bandwidth (data transfer rate) for that purpose is required.
  • a wide bandwidth can be secured by arranging the string SRG included in the memory cell portion MCL on the arithmetic circuit PE.
  • the transfer speed of a plurality of data can be increased. Therefore, the power consumption required for the product-sum calculation in the inference processing can be reduced at a rate of several tenths.
  • the string SRG included in the memory cell unit MCL can be arranged on the circuit CPU and the circuit OSC. Therefore, as shown in the schematic perspective view and the block diagram shown in FIG. 12, a wide bandwidth can be secured not only for the circuit GPU but also for the circuit CPU and the circuit OSC.
  • the plurality of information processing devices 110M can be applied to a data center or a supercomputer that can be managed from the host 150. is there.
  • the information processing device 110M is electrically connected to the switch board SWB.
  • the information processing device 110M can be switched by a plurality of switch boards SWB.
  • the plurality of information processing devices 110M can perform parallel writing and reading of data in each information processing device 110M. Therefore, it is possible to realize a supercomputer with low power consumption and improved calculation speed.
  • the information processing device 110M can reduce the circuit area in the circuit GPU. Specifically, the number of information processing devices 110M corresponding to calculation nodes can be reduced. Therefore, the power consumption required for transmitting and receiving data can be reduced at a rate of several tenths.
  • the power consumption reduction by the calculation specialized in the product-sum calculation at the time of inference processing the power consumption reduction by the miniaturization of the circuit area, the optimization of the computer architecture or the software optimization.
  • the power consumption of existing data centers or supercomputers can be reduced by a factor of 1,000.
  • FIG. 14A is a schematic perspective view showing a configuration example of the information processing device 100A according to one embodiment of the present invention.
  • the information processing apparatus 100A includes a layer 10, a layer 20_1 to a layer 20_t (t is an integer of 2 or more), a layer 30, a layer 40, and a wiring EW.
  • the information processing apparatus 100A is provided with the layer 20_1 laminated above the layer 10, and the layer 20_k + 1 (k is an integer of 1 or more and t-1 or less) is laminated above the layer 20_k.
  • the layer 30 is provided in a laminated manner above the layer 20_t, and the layer 40 is provided in a laminated manner above the layer 30.
  • the configurations of the layer 10, the layer 20_1 to the layer 20_t, the layer 30, and the wiring EW are the same as those in the first embodiment, and detailed description thereof will be omitted.
  • the layer 40 has a plurality of electrodes for electrically connecting to a circuit CPU separately created.
  • the electrode can be used as a micro bump using copper or aluminum.
  • the information processing apparatus 100A can be attached to the substrate provided with the electrodes in the circuit CPU.
  • a circuit capable of functioning by utilizing semiconductor characteristics is provided in each of the layer 10 and the layers 20_1 to 20_t, a circuit OSC is provided in the layer 10, and a memory cell portion MCL is provided in the layers 20_1 to 20_t. Has been done.
  • the layer 30 is a wiring layer on which wiring is formed.
  • FIG. 14B is a schematic perspective view in which layers 20_1 to 20_t and the wiring EW related to the layer 20 are omitted from FIG. 14A, and is a positional relationship between the circuit OSC, the memory cell portion MCL, and the layer 40 including the plurality of electrodes CEL1. Is shown.
  • the configuration of the circuit OSC and the memory cell MCL is the same as that of the first embodiment, and detailed description thereof will be omitted.
  • FIG. 15A is a block diagram showing a configuration example of the information processing device 100A.
  • the information processing device 100A has an electrode CEL1, a circuit OSC, and a memory cell unit MCL.
  • the circuit OSC has a function of arithmetically processing the data written in the memory cell unit MCL or the data read from the memory cell unit MCL.
  • the electrode CEL1 is an electrode for taking out data to be written or read from the memory cell unit MCL.
  • FIG. 15B describes a configuration example of the information processing device 200A provided with the circuit CPU.
  • FIG. 15B is a block diagram showing a configuration example of the information processing device 200A.
  • the information processing device 200A has an electrode CEL2 and a circuit CPU (also referred to as a central processing unit).
  • the circuit CPU has a function of performing arithmetic processing by giving data written to the memory cell unit MCL or data read from the memory cell unit MCL via the electrode CEL2.
  • the electrode CEL2 is an electrode for extracting data via the electrode CEL1 of the information processing apparatus 100A.
  • the information processing device 100A shown in FIG. 15A of this embodiment is used in combination with the information processing device 200A shown in FIG. 15B. Specifically, as shown in FIG. 15C, the electrode CEL1 and the electrode CEL2 are bonded to each other (at the position of the arrow in FIG. 15C) to form an information processing device 300A with low power consumption.
  • FIG. 16 shows an example of cross-sectional configuration of the layer 10 and the layer 20.
  • a single crystal silicon substrate is used for the substrate SUB, and the layer 20 is a configuration example of 3D OS NAND.
  • the transistor 300 is provided on the substrate 311 and functions as a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311 and a low resistance region 314a as a source region or a drain region. , And has a low resistance region 314b.
  • the transistor 300 the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with the conductor 316 via the insulator 315.
  • the transistor 300 By making the transistor 300 a Fin type in this way, the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaN (gallium nitride), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 16 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration or the driving method.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and / or impurities do not diffuse from the substrate 311 or the transistor 300 to the layer 20.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • the characteristics of the semiconductor element may be deteriorated by diffusing hydrogen into the semiconductor element having the oxide semiconductor of the layer 20. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the layer 20 and the layer 10.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis (TDS (Thermal Desorption Spectroscopy) analysis) method or the like.
  • TDS heated desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is the amount desorbed in terms of hydrogen atoms when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the conductor 328, the conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the layer 20 and the layer 10 can be separated by the barrier layer, and the layer 10 can be separated from the layer. The diffusion of hydrogen to 20 can be suppressed.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with an insulator having a barrier property against hydrogen. In FIG. 16, an insulator 350 having a barrier property against hydrogen is provided on the insulator 326 and the conductor 330.
  • the storage element included in the NAND type memory element having a three-dimensional structure has, for example, a transistor RTr, a transistor WTr, and a capacitance CS.
  • the layer 20 shown in FIG. 16 is provided above the layer 10. Further, in the layer 20, above the layer 10, the insulators 211 to 215, the insulators 240 to the insulators 242, the conductors 221 and the conductors 222, the conductors 250 to the conductors 252, the semiconductors 231 and the semiconductors 232 are formed. Have.
  • the insulator 240 is provided above the layer 10. Therefore, the insulator 350 located below the insulator 240 is preferably formed by a film forming method having good flatness. Further, it is preferable that the insulator 350 is subjected to CMP treatment.
  • insulator 240 for example, a material containing silicon oxide or silicon oxide nitride can be used. Also, for example, insulation including materials selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lantern, neodymium, hafnium, tantalum and the like.
  • the body can be used in single layers or in layers.
  • the insulator 241 is provided by being laminated on the insulator 240.
  • a material applicable to the insulator 240 can be used.
  • the conductor 250 is embedded in the insulator 240, and the conductor 251 is embedded in the insulator 241.
  • the conductor 250 and the conductor 251 have a function as a plug or a wiring.
  • the conductor having a function as a plug or wiring shown in FIG. 16 may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • conductor 250 and the conductor 251 for example, materials applicable to the conductor 328 and the conductor 330 can be used.
  • the insulator 211 is provided on the insulator 241. Further, the conductor 221 is provided on the insulator 211. Further, the insulator 212 is provided on the conductor 221. Further, the conductor 222 is provided on the insulator 212. That is, the insulator 211, the conductor 221 and the insulator 212, and the conductor 222 are laminated in this order (these are referred to as laminates). Further, the layer 20 shown in FIG. 16 has as many laminated bodies as the number of storage elements contained in one string.
  • openings are provided in the insulator 211, the conductor 221 and the insulator 212 and the conductor 222 by forming a resist mask and etching treatment. Further, at this time, the conductor 221 is selectively removed so that the insulator 211, the conductor 221 and the insulator 212 form a recess.
  • the conductor 221 is preferably made of a material having a higher etching rate than the insulator 211, the insulator 212, and the conductor 222.
  • the resist mask can be formed by appropriately using, for example, a lithography method, a printing method, an inkjet method, or the like.
  • the etching process may be a dry etching method or a wet etching method, or both may be used.
  • an insulator 213, a semiconductor 231 and an insulator 214, an insulator 215, a semiconductor 232, an insulator 216, and a conductor 223 are formed in this order.
  • the insulator 211 and the insulator 212 as an example, it is preferable to use a film having a barrier property so that hydrogen and / or impurities do not diffuse. Therefore, as the insulator 211 and the insulator 212, for example, the same material as the insulator 240 can be used.
  • the conductor 221 and the conductor 222 for example, it is preferable to use a material applicable to the conductor 251.
  • the conductor 221 and the conductor 222 it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen.
  • Insulator 213 and semiconductor 231 are formed in this order on the side surface of the opening formed by the etching process described above.
  • the insulator 214 is formed so as to fill the recess of the opening.
  • the insulator 214 is formed on the side surface of the opening to the extent that the recess of the opening is first filled, and then the insulator 214 is left in the recess and the semiconductor is formed. A part of the insulator 214 may be removed by an etching process so that the 231 is exposed.
  • the insulator 213 for example, silicon oxide or silicon oxide nitride can be used. Further, as the insulator 213, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium can be used. Further, the insulator 213 may be an insulator in which these are laminated.
  • a metal oxide As the semiconductor 231.
  • an In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, tin, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, etc. It is preferable to use a metal oxide such as neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more selected). Further, In-Ga oxide and In-Zn oxide can be used as the semiconductor 231. In the present embodiment, it is assumed that the metal oxide is subsequently applied as the semiconductor 231.
  • the metal oxide of the semiconductor 231 is supplied with impurities and the like to reduce the resistance of the region exposed to the opening of the semiconductor 231. That is, the region of the semiconductor 231 in contact with the insulator 214 is a high resistance region, and the region of the semiconductor 231 not in contact with the insulator 214 is a low resistance region.
  • the supply treatment of impurities and the like to the metal oxide of the semiconductor 231 for example, the formation of a conductor on the side surface of the opening after the insulator 214 is embedded in the recess of the opening, and the conductor. Removal of.
  • the metal elements contained in the conductive film may diffuse into the semiconductor 231 to form a constituent element of the semiconductor 231 and a metal compound. ..
  • the metal compound forms a low resistance region in the semiconductor 231.
  • the insulator 214 is not a component that forms a compound with a component contained in the semiconductor 231 at the interface with the previously formed semiconductor 231 and in the vicinity of the interface.
  • the insulator 214 for example, silicon oxide or the like can be used.
  • the insulator 215, the semiconductor 232, the insulator 216, and the conductor 223 are formed in this order on the forming surfaces of the insulator 213 and the insulator 214. It is assumed that the opening provided in the laminated body is filled by the formation of the conductor 223.
  • the insulator 215 and the insulator 216 for example, it is preferable to use a material applicable to the insulator 213.
  • the semiconductor 232 for example, it is preferable to use the metal oxide described in the fifth embodiment as in the semiconductor 231.
  • the metal oxide it is preferable to use CAAC-OS, which will be described later.
  • CAAC-OS since polycrystalline silicon is used for the semiconductor 231 and the semiconductor 232, the electron trap density may increase and the transistor characteristics may vary greatly depending on the grain boundaries that can be formed in the polycrystalline silicon.
  • CAAC-OS since a clear grain boundary is not confirmed, it is possible to suppress variations in transistor characteristics.
  • the conductor 223 for example, it is preferable to use a material applicable to the conductor 251.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen.
  • An insulator 242 is provided on the upper part of the formed string.
  • a material applicable to the insulator 240 can be used.
  • the conductor 252 is embedded in the insulator 242.
  • the conductor 252 has a function as a plug or wiring.
  • a material applicable to the conductor 328 and the conductor 330 can be used.
  • a conductor 386 is embedded in the insulator 382 and the insulator 384.
  • a material applicable to the insulator 240 can be used.
  • the conductor 386 has a function as a plug or wiring.
  • a material applicable to the conductor 328 and the conductor 330 can be used.
  • the wiring WL shown in FIG. 2 corresponds to the conductor 221 and the conductor 222, the conductor 221 is used when writing data, and the conductor 222 is used when reading data.
  • a capacitive CS is configured in which the conductor 222 is used as one electrode, the region of the insulator 213 in contact with the conductor 222 is used as a dielectric, and the region of the semiconductor 231 that overlaps with the conductor 222 is used as the other electrode. .. Further, the region of the semiconductor 231 that overlaps with the conductor 222 is used as a gate, the region of the insulator 215 that overlaps with the conductor 222 is used as a gate insulating film, and the region of the semiconductor 232 that overlaps with the conductor 222 is used as a channel forming region.
  • a transistor RTr is configured in which the region of the insulator 216 that overlaps the body 222 is the gate insulating film, and the region of the conductor 223 that overlaps the conductor 222 is the back gate. Further, a transistor WTr is configured in which the conductor 221 is used as a gate, the insulator 213 superimposing on the conductor 221 is used as a gate insulating film, and the region of the semiconductor 231 superimposing on the conductor 221 is used as a channel forming region.
  • the insulator, conductor, semiconductor, etc. disclosed in the present specification and the like can be formed by a PVD (Physical Vapor Deposition) method and a CVD (Chemical Vapor Deposition) method.
  • the PVD method include a sputtering method, a resistance heating vapor deposition method, an electron beam vapor deposition method, and a PLD (Pulsed Laser Deposition) method.
  • the CVD method include a plasma CVD method and a thermal CVD method.
  • examples of the thermal CVD method include a MOCVD (Metal Organic Chemical Vapor Deposition) method and an ALD (Atomic Layer Deposition) method.
  • the thermal CVD method is a film forming method that does not use plasma, it has an advantage that defects are not generated due to plasma damage.
  • the raw material gas and the oxidizing agent may be sent into the chamber at the same time, the inside of the chamber is set to atmospheric pressure or reduced pressure, and the film may be reacted by reacting in the vicinity of the substrate or on the substrate to deposit on the substrate. ..
  • the inside of the chamber may be under atmospheric pressure or reduced pressure
  • the raw material gas for the reaction is sequentially introduced into the chamber
  • the film formation may be performed by repeating the order of introducing the gas.
  • each switching valve also called a high-speed valve
  • the first raw material gas is not mixed at the same time or after that so that the multiple kinds of raw materials gas are not mixed.
  • An active gas argon, nitrogen, etc. or the like is introduced, and a second raw material gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the first raw material gas may be discharged by vacuum exhaust, and then the second raw material gas may be introduced.
  • the first raw material gas is adsorbed on the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later, so that the second thin layer is on the first thin layer.
  • a thin film is formed by being laminated on.
  • the thermal CVD method such as the MOCVD method and the ALD method can form various films such as the metal film, the semiconductor film, and the inorganic insulating film disclosed in the embodiments described so far, and for example, In-Ga-Zn.
  • the metal film such as the MOCVD method and the ALD method
  • the inorganic insulating film disclosed in the embodiments described so far, and for example, In-Ga-Zn.
  • dimethylzinc (Zn (CH 3 ) 2 ) are used.
  • triethylgallium Ga (C 2 H 5 ) 3
  • diethylzinc Zn (C 2 H 5 ) 2
  • dimethylzinc can also be used.
  • a liquid containing a solvent and a hafnium precursor compound hafnium alkoxide, tetrakisdimethylamide hafnium (TDHA, Hf [N (CH 3 ) 2 ] 2] 4
  • source gas obtained by vaporizing the hafnium amide such as, using the two kinds of gases ozone (O 3) as an oxidizing agent.
  • source gas obtained by vaporizing the hafnium amide such as, using the two kinds of gases ozone (O 3) as an oxidizing agent.
  • other materials include tetrakis (ethylmethylamide) hafnium and the like.
  • a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al (CH 3 ) 3), etc.).
  • TMA trimethylaluminum
  • Al Al (CH 3 ) 3
  • H 2 O gases
  • Other materials include tris (dimethylamide) aluminum, triisobutylaluminum, and aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate).
  • a silicon oxide film using a deposition apparatus employing ALD is hexachlorodisilane adsorbed on the film-forming surface, and supplying radicals for oxidizing gas (O 2, dinitrogen monoxide) adsorption React with things.
  • oxidizing gas O 2, dinitrogen monoxide
  • tungsten film when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 are formed. The gas is sequentially and repeatedly introduced to form a tungsten film.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film for example, an In-Ga-Zn-O film is formed by a film forming apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
  • the ⁇ O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • ZnO layer ZnO layer.
  • these gases may be used to form a mixed oxide layer such as an In—Ga—O layer, an In—Zn—O layer, and a Ga—Zn—O layer.
  • O 3 may be used of H 2 O gas obtained by bubbling water with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (CH 3 ) 2 gas may be used.
  • a film forming apparatus using ALD is described as an example of the thermal CVD method, but the present invention is not limited to this. It may be a film forming apparatus using ALD (PEALD: Plasma Enhanced ALD) using plasma.
  • PEALD Plasma Enhanced ALD
  • an OS transistor having a large on-current can be provided.
  • an OS transistor having a small off-current can be provided.
  • miniaturization or high integration can be achieved.
  • FIG. 17 is a diagram illustrating an example of operation when a part of the calculation of the program executed by the CPU is executed by the accelerator.
  • the host program is executed on the CPU (step S1).
  • step S2 When the CPU confirms the instruction to allocate the data area required for performing the calculation using the accelerator in the memory unit (step S2), the CPU allocates the data area in the memory unit (step S2). S3).
  • the CPU transmits input data from the main memory to the memory unit (step S4).
  • the memory unit receives the input data and stores the input data in the area secured in step S2 (step S5).
  • step S6 When the CPU confirms the instruction to start the kernel program (step S6), the accelerator starts the execution of the kernel program (step S7).
  • the CPU may be switched from the state of performing calculation to the state of PG (power gating) (step S8). In that case, the CPU is switched from the PG state to the state of performing the calculation just before the accelerator finishes the execution of the kernel program (step S9).
  • the CPU By putting the CPU in the PG state during the period from step S8 to step S9, the power consumption and heat generation of the semiconductor device as a whole can be suppressed.
  • step S10 When the accelerator finishes executing the kernel program, the output data is stored in the above memory section (step S10).
  • step S11 After the execution of the kernel program is completed, when the CPU confirms the instruction to transmit the output data stored in the memory unit to the main memory (step S11), the above output data is transmitted to the above main memory, and the above It is stored in the main memory (step S12).
  • step S13 When the CPU confirms the instruction to release the data area reserved on the memory unit (step S13), the area reserved on the memory unit is released (step S14).
  • step S1 By repeating the above operations from step S1 to step S14, a part of the calculation of the program executed by the CPU can be executed by the accelerator while suppressing the power consumption and heat generation of the CPU and the accelerator.
  • FIG. 18A illustrates an external view of an automobile as an example of a moving body.
  • FIG. 18B is a diagram that simplifies the exchange of data in the automobile.
  • the automobile 790 has a plurality of cameras 791 and the like. Further, the automobile 790 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • an integrated circuit 690 to which the information processing device 100 described in the first embodiment can be applied can be used for the camera 791 and the like.
  • a plurality of images obtained by the camera 791 in a plurality of imaging directions 792 are processed by an integrated circuit 690 to which the information processing apparatus 100 described in the first embodiment is applicable, and the host is hosted via a bus 693 or the like.
  • the controller 694 or the like By collectively analyzing a plurality of images with the controller 694 or the like, it is possible to determine the surrounding traffic conditions such as guardrails and the presence or absence of pedestrians, and perform automatic driving. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • Etc. image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • the semiconductor wafer 4800 shown in FIG. 19A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other so that the dicing process can be easily performed. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 19B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 19A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 19C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 19C has a chip 4800a in the mold 4711.
  • As the chip 4800a an information processing device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 19D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), a semiconductor device 4735, and a plurality of information processing devices 4710 on the interposer 4731.
  • the information processing device 4710 may be, for example, a chip 4800a, the information processing device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • a wideband memory HBM: High Bandwidth Memory
  • the semiconductor device 4735 integrated circuits such as a CPU, GPU, FPGA, and storage device can be used. In the present specification and the like, the semiconductor device is a general device that can function by utilizing the semiconductor characteristics.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the information processing device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 19D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFNeged
  • the information processing device includes, for example, various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital still cameras, video cameras, recording / playback devices, navigation systems, game machines, etc.). It can be applied to information processing equipment. It can also be used for image sensors, IoT (Internet of Things) terminal devices, health care, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • 20A to 20J and 21A to 21E show how each electronic device includes an electronic component 4700 or an electronic component 4730 having the information processing apparatus.
  • the information terminal 5500 shown in FIG. 20A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed. ..
  • FIG. 20B shows an information terminal 5900 which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the information processing device according to one aspect of the present invention.
  • FIG. 20C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 includes a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the information processing device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples of electronic devices and are shown in FIGS. 20A to 20C, respectively.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. It can.
  • Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 20D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT.
  • the information processing device can be applied to the electric refrigerator / freezer 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator-freezer 5800 can hold a temporary file generated when the information is transmitted in a storage device included in the information processing device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Equipment, washing machines, dryers, audiovisual equipment, etc. can be mentioned.
  • FIG. 20E shows a portable game machine 5200 which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 20F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel serving as an input interface other than buttons, a stick, a rotary knob, a slide type knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 20F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used and instead a camera, a depth sensor, a microphone and the like are provided and operated by the gesture of the game player and / or the voice.
  • the above-mentioned video of the game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the information processing device described in the above embodiment By applying the information processing device described in the above embodiment to the portable game machine 5200 or the stationary game machine 7500, it is possible to realize the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500. it can. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Figure 20E shows a portable game machine as an example of a game machine. Further, FIG. 20F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the information processing device described in the above embodiment can be applied to a moving vehicle and the vicinity of the driver's seat of the vehicle.
  • FIG. 20G shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner setting, etc. is provided. Further, a display device for displaying such information may be provided around the driver's seat.
  • the information processing device described in the above embodiment can temporarily hold information, for example, the information processing device may be used in an automatic driving system of an automobile 5700, a road guidance, a system for predicting danger, or the like. It can be used to retain necessary temporary information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be held.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like.
  • the information processing device described in the above embodiment can be applied to a camera.
  • FIG. 20H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, and the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the information processing device described in the above embodiment can be applied to a video camera.
  • FIG. 20I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode according to the data recording format. By using the information processing device described above, the video camera 6300 can hold a temporary file generated during encoding.
  • the information processing device described in the above embodiment can be applied to an implantable cardioverter-defibrillator (ICD).
  • ICD implantable cardioverter-defibrillator
  • FIG. 20J is a schematic cross-sectional view showing an example of ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and performs pacing to the heart when the heart rate deviates from the specified range. Also, if pacing does not improve heart rate (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the information processing device described in the above embodiment can be applied to a computer such as a PC and an expansion device for an information terminal.
  • FIG. 21A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 21A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the information processing apparatus or the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • the information processing device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 21B is a schematic view of the appearance of the SD card
  • FIG. 21C is a schematic view of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • An information processing device is provided on the substrate 5113.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the writing circuit, the low driver, the reading circuit, and the like provided in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • the information processing device described in the above embodiment can be applied to an SSD that can be attached to an electronic device such as an information terminal.
  • FIG. 21D is a schematic view of the appearance of the SSD
  • FIG. 21E is a schematic view of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the substrate 5153 is housed in the housing 5151.
  • An information processing device is provided on the substrate 5153.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used as the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5156 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 22A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5600 may be referred to as a supercomputer.
  • the computer 5620 can have, for example, the configuration of the perspective view shown in FIG. 22B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 22C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 22C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, interfaces for supplying power to the PC card 5621, inputting signals, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB, SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected to the wiring provided by the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the information processing device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size, speed, or power consumption of the electronic devices. Further, since the information processing apparatus of one aspect of the present invention has low power consumption, it is possible to reduce heat generation from the circuit. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuits, and the module. Further, by using the information processing device according to one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.
  • FIG. 23 is a diagram illustrating a configuration example of the computer system 7000.
  • the computer system 7000 is configured to include software (Software) and hardware (Hardware).
  • the hardware included in the computer system may be referred to as an information processing device.
  • the software that constitutes the computer system 7000 includes an operating system including a device driver, middleware, various development environments, an application program related to AI (AI Application), an application program unrelated to AI (Application), and the like.
  • the device driver includes an auxiliary storage device, a display device, and an application program for controlling an externally connected device such as a printer.
  • the hardware constituting the computer system 7000 includes a first arithmetic processing unit, a second arithmetic processing unit, a first storage device, and the like. Further, the second arithmetic processing unit has a second storage device.
  • a central arithmetic processing unit such as an Off OS CPU may be used.
  • the Noff OS CPU has a storage means (for example, a non-volatile memory) using an OS transistor, and when operation is not required, the necessary information is held in the storage means and power is supplied to the central processing unit. Has a function to stop.
  • the power consumption of the computer system 7000 can be reduced.
  • the second arithmetic processing unit for example, GPU, FPGA, or the like can be used. It is preferable to use AI OS Accelerator as the second arithmetic processing unit.
  • the AI OS Accelerator is configured by using an OS transistor and has a calculation means such as a product-sum calculation circuit. AI OS Accelerator consumes less power than general GPUs. By using the AI OS Accelerator as the second arithmetic processing unit, the power consumption of the computer system 7000 can be reduced.
  • the information processing device it is preferable to use the information processing device according to one aspect of the present invention as the first arithmetic processing unit and the second arithmetic processing unit.
  • an information processing device having a 3D OS NAND type storage device can function as a cache, main memory, and storage. Further, by using an information processing device having a 3D OS NAND type storage device, it becomes easy to realize a non-Von Neumann type computer system.
  • the semiconductor device that constitutes the hardware With the semiconductor device including the OS transistor, it becomes easy to monolithize the hardware including the central processing unit, the arithmetic processing unit, and the storage device.
  • the hardware monolithic not only miniaturization, weight reduction, and thinning, but also further reduction of power consumption becomes easy.
  • the information processing device can be suitably used for a small-scale system such as an IoT terminal device (also referred to as an endpoint microcomputer) in the IoT field.
  • a small-scale system such as an IoT terminal device (also referred to as an endpoint microcomputer) in the IoT field.
  • FIG. 24 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • an information processing device is used as a communication device to meet communication standards such as a 4th generation mobile communication system (4G) and a 5th generation mobile communication system (5G). It suffices to carry out wireless communication along the line.
  • the factory 884 may be connected to the factory 885 and the factory 886 via an internet line.
  • the Factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and exchanging information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT terminal device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, industrial Ethernet (“Ethernet” is a registered trademark) which is a kind of wired communication method, local 5G which is a kind of wireless communication method, and the like may be used.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operating status. In addition, it is possible to check for incorrect or missing items, indicate the location, and measure the tact time.
  • each embodiment can be made into one aspect of the present invention by appropriately combining with the configurations shown in other embodiments or examples. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be constructed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved in a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale.
  • the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing lag.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • terms such as “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the voltage and the potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not necessarily mean 0V.
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • a and B are connected means that A and B are electrically connected.
  • the term “A and B are electrically connected” refers to an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between A and B. ) Is present, it means a connection that can transmit an electric signal between A and B.
  • the case where A and B are electrically connected includes the case where A and B are directly connected.
  • the fact that A and B are directly connected means that the electric signal between A and B is transmitted between A and B via wiring (or electrodes) or the like without going through the object.
  • a possible connection is a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed.
  • the distance between the source and drain in the region means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed. The distance between the source and drain in the region.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • membrane and layer can be interchanged with each other in some cases or depending on the situation.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.

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Abstract

信号伝達遅延が小さく、消費電力が小さい、新規な情報処理装置を提供する。 記憶装置は、第１の層と、第２の層と、第３の層と、を有する。第１の層には、回路が設けられる。第２の層には、メモリセル部が設けられる。第３の層には、第１電極が設けられる。回路は、メモリセル部に第１データまたは第２データの読み出しまたは書き込みを切り替えて行う機能を有する。第２の層の少なくとも一部は、第１の層の上方に積層して設けられる。第３の層の少なくとも一部は、第２の層の上方に積層して設けられる。演算装置は、第４の層と、第５の層と、を有する。第４の層には、中央演算装置が設けられる。第５の層には、第２電極が設けられる。第５の層の少なくとも一部は、第４の層の上方に積層して設けられる。回路は、第１電極および第２電極を介して、中央演算装置と電気的に接続される。

Description

情報処理装置
　本発明は、情報処理装置に関する。特に、半導体特性を利用した記憶装置（半導体記憶装置、メモリ、ともいう）および演算装置を有する情報処理装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ：ＰＣ）、サーバー（Ｓｅｒｖｅｒ）、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ）などの情報処理装置に使用される不揮発性の記憶装置として、主にハードディスクドライブ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ：ＨＤＤ）が長年使用されてきたが、近年、軽量で物理的な動作部分がなくデータの読み込み、書き込みが高速であるソリッドステートドライブ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ：ＳＳＤ）の普及が進んでいる。
　ＳＳＤの多くはＮＡＮＤ型ユニバーサルメモリ（フラッシュメモリともいう）とコントローラを用いて構成され、ＮＡＮＤ型ユニバーサルメモリはデータを電気的に記憶する、不揮発性の記憶装置である。ＳＳＤのキャッシュメモリ（バッファメモリ、ともいう）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などが用いられ、ＤＲＡＭおよびＳＲＡＭは揮発性の記憶装置である。なお、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ型ユニバーサルメモリなど、半導体特性を利用した記憶装置を、本明細書等では半導体記憶装置（メモリ、ともいう）と呼ぶ。
　一方、トランジスタのチャネル形成領域に酸化物半導体または金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ともいう）が知られている。ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１及び非特許文献２参照）特性を有し、注目を集めている。また、ＤＲＡＭは、メモリセルが１個のトランジスタと１個の容量素子で構成され、容量素子に電荷を蓄積することでデータを記憶する記憶装置である。そのため、ＤＲＡＭのメモリセルにＯＳトランジスタを用いることで、記憶したデータを長時間保持することができる。
　また、酸化物半導体において、単結晶でも非晶質でもないＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献３、参照）。非特許文献１および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｍａｅｄａ　ｅｔ　ａｌ．，"Ａ　２０ｎｓ−Ｗｒｉｔｅ　４５ｎｓ−Ｒｅａｄ　ａｎｄ　１０▲１４▼−Ｃｙｃｌｅ　Ｅｎｄｕｒａｎｃｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ　Ｃｏｍｐｏｓｅｄ　ｏｆ　６０ｎｍ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｔｒａｎｓｉｓｔｏｒｓ"，ＩＳＳＣＣ　２０１８，ＳＥＳＳＩＯＮ　３０，ＥＭＥＲＧＩＮＧ　ＭＥＭＯＲＩＥＳ，３０．４，ｐ．４８４−４８６
　ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ型ユニバーサルメモリなどの半導体記憶装置は、中央処理ユニット（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）とは別のプロセスで作製される。半導体記憶装置とＣＰＵとを接続するための配線数は制限されるため、ＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）規格などによる高速のデータ伝送が求められる。半導体記憶装置とＣＰＵとの距離が離れていると、配線の寄生容量あるいは抵抗が大きくなるため、消費電力が高くなる虞がある。
　また半導体記憶装置であるＮＡＮＤ型ユニバーサルメモリは、書き込みと消去に高い電圧が必要である。また、ＮＡＮＤ型ユニバーサルメモリと、ＤＲＡＭ、ＳＲＡＭなどのキャッシュメモリと、を同一のチップに作製することは、両者の作製プロセスが異なるため、困難である。
　本発明の一形態は、ＮＡＮＤ型の半導体記憶装置とＣＰＵとを、短い配線で接続することができる情報処理装置を提供することを課題の一つとする。または、本発明の一形態は、消費電力の低減を図ることができる情報処理装置を提供することを課題の一つとする。または、本発明の一形態は、ＮＡＮＤ型の半導体記憶装置におけるデータの書き込みおよび読出しの速度を切り替え可能な、新規な構成の情報処理装置を提供することを課題の一つとする。または、本発明の一形態は、新規な構成の情報処理装置を提供することを課題の一つとする。
　なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、記憶装置と、演算装置と、を有し、記憶装置は、第１の層と、第２の層と、を有し、第１の層には、回路が設けられ、第２の層には、メモリセル部が設けられ、回路は、メモリセル部に第１データまたは第２データの読み出しまたは書き込みを切り替えて行う機能を有し、メモリセル部は、電源が供給されない状態で、記憶した第１データまたは第２データを保持する機能を有し、第２の層の少なくとも一部は、第１の層の上方に積層して設けられ、演算装置は、第１の層に設けられ、演算装置は、中央演算装置およびアクセラレータを有し、アクセラレータは、ニューラルネットワークに基づく推論処理を行うための積和演算を実行する、情報処理装置である。
　本発明の一態様において、回路は、データ書き込み回路およびデータ読み出し回路を有し、データ書き込み回路は、第１データを書き込む第１書き込み回路と、第２データを書き込む第２読み出し回路と、を有し、データ読み出し回路は、第１データを読み出す第１読み出し回路と、第２データを読み出す第２読み出し回路と、を有する、情報処理装置が好ましい。
　本発明の一態様は、第１データは、２値のデータであり、第２データは、３値以上のデータである、情報処理装置が好ましい。
　本発明の一態様において、第１の層は、ＳＯＩ基板を有し、回路は、ＳＯＩ基板に形成された第１のトランジスタを有し、メモリセル部は、第２のトランジスタを有し、第２のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置が好ましい。
　本発明の一態様において、第１の層は、単結晶シリコン基板を有し、回路は、単結晶シリコン基板に形成された第１のトランジスタを有し、メモリセル部は、第２のトランジスタを有し、第２のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置が好ましい。
　本発明の一態様は、上記情報処理装置と、複数のスイッチボートと、を有し、情報処理装置は、複数のスイッチボートと電気的に接続される、スーパーコンピュータである。
　本発明の一形態は、ＮＡＮＤ型の半導体記憶装置とＣＰＵとを、短い配線で接続することができる情報処理装置を提供することができる。または、本発明の一形態は、消費電力の低減を図ることができる情報処理装置を提供することができる。または、本発明の一形態は、ＮＡＮＤ型の半導体記憶装置におけるデータの書き込みおよび読出しの速度を切り替え可能な、新規な構成の情報処理装置を提供することができる。または、本発明の一形態は、新規な構成の情報処理装置を提供することができる。
　なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
図１Ａおよび図１Ｂは、情報処理装置の構成例を示す斜視概略図である。
図２は、情報処理装置の構成例を示すブロック図である。
図３は、情報処理装置の構成例を示すブロック図である。
図４Ａは、ストリングの構成例を示す回路図である。図４Ｂ乃至図４Ｅ、記憶素子の構成例を示す回路図である。
図５Ａ乃至図５Ｄは、記憶素子の構成例を示す回路図である。
図６Ａは、書き込み動作を説明するタイミングチャートである。図６Ｂは、読み出し動作を説明するタイミングチャートである。
図７Ａおよび図７Ｂは、情報処理装置の構成例を示すブロック図である。
図８Ａおよび図８Ｂは、各種の情報処理装置を階層ごとに示す図である。
図９は、情報処理装置の構成例を示す斜視概略図である。
図１０Ａおよび図１０Ｂは、情報処理装置の構成例を示す斜視概略図である。
図１１Ａおよび図１１Ｂは、情報処理装置の構成例を示すブロック図および斜視概略図である。
図１２は、情報処理装置の構成例を示す斜視概略図およびブロック図である。
図１３は、情報処理装置の構成例を示すブロック図である。
図１４Ａおよび図１４Ｂは、情報処理装置の構成例を示す斜視概略図である。
図１５Ａ乃至図１５Ｃ、情報処理装置の構成例を示すブロック図である。
図１６は、トランジスタの構成例を示す断面図である。
図１７は、情報処理装置の構成例を説明する図である。
図１８Ａおよび図１８Ｂは、集積回路の適用例を説明する図である。
図１９Ａは、半導体ウェハの一例を示す斜視図である。図１９Ｂは、チップの一例を示す斜視図である。図１９Ｃおよび図１９Ｄは、電子部品の一例を示す斜視図である。
図２０Ａ乃至図２０Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図２１Ａ乃至図２１Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図２２Ａ乃至図２２Ｃは、電子機器の一例を説明する図である。
図２３は、電子機器の一例を説明する図である。
図２４は、ファクトリーオートメーションのイメージ図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“＿２”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
　本実施の形態では、本発明の一形態に係わる情報処理装置の構成例について説明する。
　図１Ａは、本発明の一形態に係わる情報処理装置１００の構成例を示す斜視概略図である。情報処理装置１００は、層１０、層２０＿１乃至層２０＿ｔ（ｔは２以上の整数である）、層３０、および配線ＥＷを有する。なお配線ＥＷは、上層から下層にかけて設けられた開口に設けられる部材、例えば記憶素子を構成する部材あるいはプラグなどの電極に相当する。
　図１Ａに示すように、情報処理装置１００は、層１０の上方に層２０＿１の少なくとも一部が積層して設けられ、層２０＿ｋの上方に層２０＿ｋ＋１（ｋは１以上ｌ−１以下の整数である）の少なくとも一部が積層して設けられ、層２０＿ｔの上方に層３０の少なくとも一部が積層して設けられた構造を有する。
　また、情報処理装置１００において、層１０、層２０＿１乃至層２０＿ｔ、および層３０によって記憶装置が構成され、層１０によって演算装置が構成される。ここで、記憶装置は、例えば、３次元構造のＯＳトランジスタを用いるＮＡＮＤ型のＯＳメモリとすることができる。なお、ＯＳトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである。
　層１０、層２０＿１乃至層２０＿ｔ、および層３０には、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０には後述する回路ＯＳＣおよび回路ＣＰＵが、層２０＿１乃至層２０＿ｔには後述するメモリセル部ＭＣＬが設けられている。層３０は、配線が形成された配線層である。前述の記憶装置はメモリセル部ＭＣＬに相当する。前述の演算装置は回路ＯＳＣおよび回路ＣＰＵに相当する。
　図１Ｂは、図１Ａから層２０＿１乃至層２０＿ｔ、および層２０に係る配線ＥＷを省略した斜視概略図であり、回路ＯＳＣ、回路ＣＰＵ、およびメモリセル部ＭＣＬの位置関係を示している。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
　回路ＯＳＣは、メモリセル部ＭＣＬの駆動回路または制御回路としての機能を有する。回路ＯＳＣは、書き込み回路および読み出し回路などを有する。回路ＯＳＣは、メモリセル部ＭＣＬの層２０＿１乃至層２０＿ｔに設けられる複数の記憶素子（メモリセル）に対し、データの書き込み、および読み出しを行う。
　回路ＣＰＵは、メモリセル部ＭＣＬに書き込むデータ、またはメモリセル部ＭＣＬから読み出されるデータを演算処理する機能を有する。回路ＣＰＵに含まれる演算回路などによってデータの演算処理が行われる。回路ＣＰＵは、中央演算ユニット、あるいは中央演算装置ともいう。
　回路ＯＳＣおよび回路ＣＰＵは、基板ＳＵＢに形成されたトランジスタを用いて構成される。基板ＳＵＢには、例えば、シリコン、炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、基板ＳＵＢには、ＳＯＩ基板又は半導体基板上に歪トランジスタ、ＦＩＮ型トランジスタなどの半導体素子を設けたもの、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、等を用いてもよい。更に、基板ＳＵＢには、可撓性基板（フレキシブル基板）を用いてもよい。本実施の形態においては、基板ＳＵＢとして、単結晶シリコン基板を用いた場合について説明する。なお、チャネル形成領域にシリコンを有するトランジスタを、Ｓｉトランジスタと呼ぶ。
　回路ＯＳＣとメモリセル部ＭＣＬとは、配線ＥＷおよび層３０によって電気的に接続される。配線ＥＷは、回路ＯＳＣと層３０とを電気的に接続する機能、およびメモリセル部ＭＣＬに含まれているメモリセルと層３０とを電気的に接続する機能を有する。なお、配線ＥＷは、信号線、定電位を供給する電源線、ビット線（書き込みビット線、読み出しビット線など）、およびワード線などから選ばれた一種以上の配線とすることができる。
　回路ＯＳＣと回路ＣＰＵとは、基板ＳＵＢに形成された配線を用いて電気的に接続される。情報処理装置１００は、回路ＯＳＣと回路ＣＰＵとメモリセル部ＭＣＬとの間で、データの移動距離が短いため、信号の伝達遅延が小さく高速動作が可能になる、寄生容量などによる消費電力の増加を抑えることができる、等の特徴を有する。また、メモリセル部ＭＣＬは、回路ＯＳＣと回路ＣＰＵの上方に重畳して設けられるため、情報処理装置１００の回路面積の増加を抑えることができる。
　次に、回路ＣＰＵ、回路ＯＳＣおよびメモリセル部ＭＣＬの構成例について説明する。図２は、回路ＣＰＵ、回路ＯＳＣおよびメモリセル部ＭＣＬの構成例を示すブロック図である。
　メモリセル部ＭＣＬは、複数本のストリングＳＲＧを有するメモリセルアレイを備える。ストリングＳＲＧは、配線ＢＬに電気的に接続されている。
　ストリングＳＲＧが有するメモリセルを構成するトランジスタのチャネル形成領域は、例えば、シリコン、ゲルマニウム、ガリウムヒ素、シリコンカーバイド（ＳｉＣ）、金属酸化物などのいずれか一つ、又は上記から選ばれた複数の材料を有することが好ましい。
　特に、当該チャネル形成領域において、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、及び亜鉛の中から選ばれた一又は複数の金属酸化物が含まれる場合、当該金属酸化物は、ワイドギャップ半導体として機能することがあり、当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に小さい特性を有する。つまり、オフ状態となっているトランジスタにおけるリーク電流を小さくすることができるため、電源が供給されない状態で、記憶したデータを保持し続けることができる。その結果、情報処理装置の消費電力を低減することができる場合がある。また保持するデータに応じたアナログ電位を保持することができるため、２値（１ビット）のデータ、あるいは３値以上の多値（マルチビット）のデータを保持することができる。
　図２に示す配線ＷＬ、配線ＢＬ、配線ＣＬは、図１Ａ、図１Ｂに示す配線ＥＷに相当する。配線ＷＬは、複数のワード線であって、配線ＷＬのそれぞれは、行毎にストリングＳＲＧが有する記憶素子と電気的に接続されている。また、配線ＢＬは、複数のビット線であって、配線ＢＬのそれぞれは、列毎にストリングＳＲＧが有する記憶素子と電気的に接続されている。また、配線ＣＬは、電源線である。
　なお、図２において、メモリセル部ＭＣＬは、１本の配線ＢＬにつき１本のストリングＳＲＧが電気的に接続されている構成としているが、本発明の一態様は、これに限定されない。例えば、図３に示すとおり、メモリセル部ＭＣＬは、１本の配線ＢＬにつき複数本のストリングＳＲＧが電気的に接続された構成としてもよい。なお、図３のブロック図では、メモリセル部ＭＣＬと、回路ＯＳＣの一部について図示している。
　回路ＯＳＣは、例えば、回路ＰＲＰＨと、電源回路ＰＳとを有する。回路ＣＰＵは、例えば、コマンドデコーダＣＤと、演算回路ＰＵと、を有する。なお演算回路ＰＵは１つを図示しているが複数設けることでマルチコアとしてもよい。
　制御回路ＣＴＲは回路ＣＰＵに含まれる。制御回路ＣＴＲと回路ＣＰＵのコマンドデコーダＣＤとは明確に区別されない。すなわち制御回路ＣＴＲの一部は、回路ＣＰＵの一部を共有することができる。制御回路ＣＴＲは、回路ＰＲＰＨにアクセスして、メモリセル部ＭＣＬへのデータの書き込みを行う機能、およびメモリセル部ＭＣＬからのデータの読み出しを行う機能を有する。また、制御回路ＣＴＲは、演算回路ＰＵおよびコマンドデコーダＣＤにアクセスして、データの入出力を行う機能を有する。
　制御回路ＣＴＲは、書き込み命令とデータが入力された場合、二値のデータとしてメモリセル部ＭＣＬへ書き込む。次に、メモリセル部ＭＣＬから書き込んだ二値のデータを読み出し、読み出したデータを多値のデータとしてメモリセル部ＭＣＬへ書き込むことができる。すなわち、メモリセル部ＭＣＬは、メモリセル部ＭＣＬのキャッシュメモリとしての機能を兼ね備える。なお、制御回路ＣＴＲは、メモリアクセス頻度が低い場合など、メモリセル部ＭＣＬへ直接多値のデータを書き込む機能を有していてもよい。
　制御回路ＣＴＲは、読み出し命令が入力された場合、２値のデータあるいは多値のデータをメモリセル部ＭＣＬからデータを読み出し、２値のデータとして演算回路ＰＵおよびコマンドデコーダＣＤに出力する。演算回路ＰＵおよびコマンドデコーダＣＤは、デジタル信号に変換されたデータの入出力を行うことができる。なお、書き込み命令、読み出し命令には、アドレス信号が含まれるものとする。
　また、制御回路ＣＴＲは、メモリセル部ＭＣＬからデータを読み出した際、エラー検出および訂正を行う機能（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、ともいう）を有していてもよい。メモリセル部ＭＣＬは、制御回路ＣＴＲがエラー検出および訂正を行う際のキャッシュメモリとしても機能することができる。なお、制御回路ＣＴＲが処理する信号、および制御回路ＣＴＲの機能は、これらに限定されるものではなく、必要に応じて他の信号を入力（または、出力）してもよいし、制御回路ＣＴＲは他の機能を有していてもよい。
　制御回路ＣＴＲは、二値のデータまたは多値のデータとして書き込んだデータをメモリセル部ＭＣＬから配線ＥＷを介して読み出すことができる。読み出したデータは、再度配線ＥＷを介してメモリセル部ＭＣＬへ書き込むことができる。メモリセル部ＭＣＬと回路ＣＰＵとの間で入出力される信号は、配線ＥＷを介して移動するため、データの移動距離を短くすることができる。なおメモリセル部ＭＣＬと回路ＣＰＵとの間で入出力される信号を伝える配線数は、７５本以上であることが好ましい。
　情報処理装置１００は、メモリセル部ＭＣＬをキャッシュメモリとして使用できる。メモリセル部ＭＣＬと回路ＯＳＣ、ならびに回路ＯＳＣと回路ＣＰＵは、データの移動距離が短い。そのため、信号の伝達遅延が小さく高速動作が可能、寄生容量などによる消費電力の増加を抑えることができる等の特徴を有する。
　また、回路ＰＲＰＨは、例えば、回路ＷＬＤと、回路ＢＬＤと、回路ＣＶＣとを有する。回路ＷＬＤは、ワード線ドライバ回路として機能し、配線ＷＬに電気的に接続されている。回路ＢＬＤは、ビット線ドライバ回路として機能し、配線ＢＬに電気的に接続されている。回路ＣＶＣは、定電位を生成し、かつ当該定電位を出力する電源として機能し、配線ＣＬに電気的に接続されている。
　回路ＣＰＵは、制御回路ＣＴＲの他の構成として、例えばコマンドデコーダＣＤと、演算回路ＰＵと、を有する。なお演算回路ＰＵは１つを図示しているが複数設けることでマルチコアとしてもよい。コマンドデコーダＣＤは、コマンドがデータ読み出しである場合、メモリアドレスを生成する。メモリアドレスは、回路ＯＳＣに与えられる。回路ＯＳＣは回路ＰＲＰＨを制御することでメモリセル部ＭＣＬからデータが読み出される。読み出されたデータは、演算回路ＰＵに与えられる。コマンドデコーダＣＤは、コマンドがデータ書き込みである場合、メモリセル部ＭＣＬのメモリセルまたは演算回路ＰＵ内のレジスタから、メモリセル部ＭＣＬのメモリセルにデータが転送される。転送されるデータは、演算回路ＰＵを経ることで演算処理が施されていてもよい。生成されるメモリアドレスは論理アドレスから物理アドレスに変換されるだけでなく、不良ブロックを回避するように変換することができる。回路ＣＰＵはノーマリーオフ動作を実現する機能を持つ。演算回路ＰＵ内のレジスタのデータのバックアップを行う際、回路ＣＰＵ内のレジスタの値は回路ＯＳＣを介してメモリセル部ＭＣＬに書き込まれる。
　次いでメモリセル部ＭＣＬが有するストリングＳＲＧについて、回路構成例を説明する。
　図４Ａに、メモリセル部ＭＣＬが有するストリングＳＲＧについて、回路図を示す。ストリングＳＲＧは、トランジスタ４３１とトランジスタ４３２の間に、複数の記憶素子４１０を含む構成を有する。図４Ｂに、記憶素子４１０の回路図を示す。記憶素子４１０は、トランジスタ４１１およびトランジスタ４１２を有する。
　本実施の形態などでは、１番目の記憶素子４１０を記憶素子４１０［１］と示し、ｎ番目（ｎは３以上の整数）の記憶素子４１０を記憶素子４１０［ｎ］と示す。また、ｉ番目（ｉは２以上ｎ未満の整数）の記憶素子４１０を記憶素子４１０［ｉ］と示す。なお、記憶素子４１０［１］乃至記憶素子４１０［ｎ］に共通の事柄について説明する場合は、単に「記憶素子４１０」と示す場合がある。
　また、本実施の形態などでは、１番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［１］と示し、ｉ番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［ｉ］と示し、ｎ番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［ｎ］と示す。なお、トランジスタ４１１［１］乃至トランジスタ４１１［ｎ］に共通の事柄について説明する場合は、単に「トランジスタ４１１」と示す場合がある。トランジスタ４１２および後述するノード４１３なども、トランジスタ４１１と同様に示す。
　図４Ａに示すストリングＳＲＧの回路構成例について詳細に説明する。記憶素子４１０［１］に含まれるトランジスタ４１１［１］のソースまたはドレインの一方は、配線ＷＢＬと電気的に接続され、他方はノード４１３［１］と電気的に接続される。トランジスタ４１１［１］のゲートは、端子４２１［１］と電気的に接続される。トランジスタ４１２［１］のソースまたはドレインの一方は、トランジスタ４３１のソースまたはドレインの他方と電気的に接続され、他方はトランジスタ４１２［２］のソースまたは、ドレインの一方と電気的に接続される。トランジスタ４１２［１］のゲートは、ノード４１３［１］と電気的に接続される。トランジスタ４１２［１］のバックゲートは、端子４２２［１］と電気的に接続される。
　また、トランジスタ４３１のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続され、他方はトランジスタ４１２［１］のソースまたはドレインの一方と電気的に接続される。トランジスタ４３１のゲートは端子４３３と電気的に接続される。なお、配線ＷＢＬと配線ＲＢＬは、図２に示す配線ＢＬに相当し、配線ＷＢＬはデータの書き込み時に使用され、配線ＲＢＬはデータの読み出し時に使用される。
　記憶素子４１０［２］に含まれるトランジスタ４１１［２］のソースまたはドレインの一方は、ノード４１３［１］と電気的に接続され、他方はノード４１３［２］と電気的に接続される。トランジスタ４１１［２］のゲートは、端子４２１［２］と電気的に接続される。トランジスタ４１２［２］のソースまたはドレインの一方は、トランジスタ４１２［１］のソースまたはドレインの他方と電気的に接続され、ゲートは、ノード４１３［２］と電気的に接続される。トランジスタ４１２［２］のバックゲートは、端子４２２［２］と電気的に接続される。
　記憶素子４１０［ｉ］に含まれるトランジスタ４１１［ｉ］のソースまたはドレインの一方はノード４１３［ｉ−１］（図示せず）と電気的に接続され、他方はノード４１３［ｉ］と電気的に接続される。トランジスタ４１１［ｉ］のゲートは端子４２１［ｉ］と電気的に接続される。トランジスタ４１２［ｉ］のソースまたはドレインの一方は、トランジスタ４１２［ｉ−１］（図示せず）のソースまたはドレインの一方もしくは他方と電気的に接続される。トランジスタ４１２［ｉ］のゲートはノード４１３［ｉ］と電気的に接続され、トランジスタ４１２［ｉ］のバックゲートは、端子４２２［ｉ］と電気的に接続される。
　記憶素子４１０［ｎ］に含まれるトランジスタ４１１［ｎ］のソースまたはドレインの一方は、ノード４１３［ｎ−１］（図示せず）と電気的に接続される。トランジスタ４１１［ｎ］のソースまたはドレインの他方は、ノード４１３［ｎ］と電気的に接続される。トランジスタ４１１［ｎ］のゲートは端子４２１［ｎ］と電気的に接続される。
　また、トランジスタ４１２［ｎ］のソースまたはドレインの一方は、トランジスタ４１２［ｎ−１］（図示せず）のソースまたはドレインのいずれか一方又は他方と電気的に接続される。トランジスタ４１２［ｎ］のソースまたはドレインの他方は、トランジスタ４３２と電気的に接続される。トランジスタ４１２［ｎ］のゲートはノード４１３［ｎ］と電気的に接続され、トランジスタ４１２［ｎ］のバックゲートは、端子４２２［ｎ］と電気的に接続される。
　また、トランジスタ４３２のソースまたはドレインの一方は、トランジスタ４１２［ｎ］のソースまたはドレインの他方と電気的に接続される。トランジスタ４３２のソースまたはドレインの他方は配線ＳＬと電気的に接続される。トランジスタ４３２のゲートは端子４３４と電気的に接続される。
　図４Ａに示すストリングＳＲＧは、トランジスタ４３１とトランジスタ４３２の間にｎ個の記憶素子４１０を有し、トランジスタ４１１［１］乃至トランジスタ４１１［ｎ］が、隣接トランジスタ間でソースとドレインを共用しながら直列に接続している。また、トランジスタ４１２［１］乃至トランジスタ４１２［ｎ］も、隣接トランジスタ間でソースとドレインを共用しながら直列に接続している。
　このように、隣接トランジスタ間でソースとドレインを共用しながら記憶素子４１０が連なる構造を「ストリング」、「セルストリング」、または「メモリセルストリング」と呼ぶ場合がある。例えば、１つのストリングＳＲＧを「１つのストリング」、または単に「ストリング」と言う場合がある。なお、「ストリング」、「セルストリング」、および「メモリセルストリング」を単位として呼称する場合もある。
　記憶素子４１０（図４Ｂ参照）は、ノード４１３に書き込まれた電位（電荷）を保持する機能を有する。具体的には、端子４２１からトランジスタ４１１のゲートにトランジスタ４１１をオン状態にする電圧を供給し、トランジスタ４１１のソースおよびドレインを介して、ノード４１３に、ノード４１３を所定の電圧にするための電荷を供給する。その後、端子４２１からトランジスタ４１１のゲートにトランジスタ４１１をオフ状態にする電圧を供給する。トランジスタ４１１をオフ状態にすることで、ノード４１３に書き込まれた電荷を保持できる。
　トランジスタ４１１およびトランジスタ４１２の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタ４３１およびトランジスタ４３２も同様である。
　なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
　特に、トランジスタ４１１は、ＯＳトランジスタであることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタ４１１にＯＳトランジスタを用いると、ノード４１３に書き込まれた電荷を長期間保持することができる。トランジスタ４１１にＯＳトランジスタを用いた場合、記憶素子４１０を「ＯＳメモリ」と呼ぶことができる。
　ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
　また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）のデータ（情報）を保持可能である。
　また、ＯＳメモリはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のＮＡＮＤ型ユニバーサルメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、ＮＡＮＤ型ユニバーサルメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のＮＡＮＤ型ユニバーサルメモリと比較して劣化が少なく、高い信頼性が得られる。
　また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
　また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。ＯＳメモリを構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な情報処理装置が実現できる。
　また、図４Ｃに示すように、記憶素子４１０に含まれるトランジスタ４１１にバックゲートを有するトランジスタを用いてもよい。図４Ｃでは、トランジスタ４１１のゲートとバックゲートを電気的に接続する例を示している。
　また、図４Ｄに示すように、ノード４１３と端子４２３の間に容量４２５を設けてもよい。容量４２５を設ける場合は、端子４２３に固定電位を供給することが好ましい。容量４２５を設けることで、ノード４１３の電位変動を抑制し、ストリングＳＲＧの信頼性を高めることができる。特に、記憶素子４１０に多値の情報を記憶させる場合は、記憶素子４１０に容量４２５を設けることが好ましい。
　また、図４Ｅに示すように、トランジスタ４３１、４３２にバックゲートを有するトランジスタを用いてもよい。図４Ｅでは、トランジスタ４３１、４３２のゲートとバックゲートを電気的に接続する例を示している。
　また、図５Ａに示すように、記憶素子４１０に含まれるトランジスタ４１１、４１２は、ともにＯＳトランジスタを用いてもよい。図５Ａでは、ＯＳトランジスタであるトランジスタ４１１、４１２に「ＯＳ」の記号を付して図示している。
　また、図５Ｂに示すように、記憶素子４１０に含まれるトランジスタ４１１にＯＳトランジスタを、トランジスタ４１２にＳｉトランジスタを、用いてもよい。図５Ａでは、ＯＳトランジスタであるトランジスタ４１１に「ＯＳ」の記号、Ｓｉトランジスタであるトランジスタ４１２に「Ｓｉ」の記号、を付して図示している。
　また、図５Ｃに示すように、記憶素子４１０に含まれるトランジスタ４１１にＳｉトランジスタを、トランジスタ４１２にＯＳトランジスタを、用いてもよい。図５Ｃでは、Ｓｉトランジスタであるトランジスタ４１１に「Ｓｉ」の記号、ＯＳトランジスタであるトランジスタ４１２に「ＯＳ」の記号、を付して図示している。
　また、図５Ｄに示すように、記憶素子４１０に含まれるトランジスタ４１１、４１２は、ともにＳｉトランジスタを用いてもよい。図５Ｄでは、Ｓｉトランジスタであるトランジスタ４１１、４１２に「Ｓｉ」の記号を付して図示している。
　ストリングＳＲＧの動作例について図面を用いて説明する。本実施の形態では、４つの記憶素子４１０を備えるストリングＳＲＧを例示して説明する。
　図６Ａは書き込み動作を説明するタイミングチャートである。図６Ａでは、記憶素子４１０［１］、記憶素子４１０［２］、および記憶素子４１０［４］にＨ電位を書き込み、記憶素子４１０［３］にＬ電位を書き込む場合の動作例を説明する。なお配線ＷＬ［１］乃至配線ＷＬ［４］は、図４Ｄに示すように、端子４２１に接続される配線に相当する。なお配線ＣＬ［１］乃至配線ＣＬ［４］は、図４Ｄに示すように、ノード４１３と端子４２３の間に容量４２５を設けた場合の、端子４２３に接続される配線に相当する。
　初期状態として、記憶素子４１０［１］乃至記憶素子４１０［４］にＬ電位が書き込まれているものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、端子４３３、端子４３４、配線ＳＬ、および配線ＲＢＬにＬ電位が供給されているものとする。
　期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する。すると、ノード４１３［１］乃至ノード４１３［４］の電位がＨ電位になる。よって、トランジスタ４１２［１］乃至トランジスタ４１２［４］がオン状態になる。
　期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する。すると、トランジスタ４１１［４］がオフ状態になり、ノード４１３［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬにＬ電位を供給する。すると、ノード４１３［１］乃至ノード４１３［３］の電位がＬ電位になる。よって、トランジスタ４１２［１］乃至トランジスタ４１２［３］がオフ状態になる。
　期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する。すると、トランジスタ４１１［３］がオフ状態になり、ノード４１３［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、配線ＷＢＬにＨ電位を供給する。すると、ノード４１３［１］およびノード４１３［２］の電位がＨ電位になる。よって、トランジスタ４１２［１］およびトランジスタ４１２［２］がオン状態になる。
　期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する。すると、トランジスタ４１１［２］がオフ状態になり、ノード４１３［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
　期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する。すると、トランジスタ４１１［１］がオフ状態になり、ノード４１３［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、記憶素子４１０［１］乃至記憶素子４１０［４］に情報を書き込むことができる。
　図６Ｂは読み出し動作を説明するタイミングチャートである。図６Ｂでは、記憶素子４１０［１］乃至記憶素子４１０［４］に保持されている情報のうち、記憶素子４１０［２］に保持されている情報の読み出し動作例について説明する。記憶素子４１０［２］にはＨ電位が保持されているものとする。
　期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および端子４３３にＨ電位を供給し、トランジスタ４１２［１］乃至トランジスタ４１２［４］、およびトランジスタ４３１をオン状態にする。また、配線ＲＢＬにＨ電位をプリチャージし、配線ＲＢＬをフローティング状態にする。
　期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する。ノード４１３［２］にはＨ電位が保持されているため、トランジスタ４１２［２］はオン状態のままである。
　期間Ｔ８において、端子４３４にＨ電位を供給し、トランジスタ４３２をオン状態にする。トランジスタ４１２［１］乃至トランジスタ４１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが電気的に接続され、配線ＲＢＬの電位がＬ電位に変化する。
　なお、ノード４１３［２］の電位がＬ電位だった場合は、配線ＣＬ［２］にＬ電位を供給するとトランジスタ４１２［２］はオフ状態になる。この場合、トランジスタ４３２がオン状態になっても配線ＲＢＬの電位はＨ電位のままである。配線ＲＢＬの電位変化を知ることで、記憶素子４１０に保持されている情報を知ることができる。
　すなわち、期間Ｔ７において、読み出したい記憶素子４１０に対応する配線ＣＬの電位をＬ電位にすることで、当該記憶素子４１０に保持されている情報を読み出すことができる。
　期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、端子４３３、および端子４３４にＬ電位を供給する。すると、トランジスタ４１２［１］、トランジスタ４１２［２］、トランジスタ４１２［４］、トランジスタ４３１、およびトランジスタ４３２がオフ状態になる。
　本実施の形態などに示すストリングＳＲＧを有するメモリセル部ＭＣＬは、ＮＡＮＤ型の記憶装置として機能する。
　なお、書き換え頻度の高いデータは、配線ＷＢＬに近い記憶素子４１０に記憶することで、データの書き込み（書き換え）に必要な時間を短縮することができる。すなわち、データの書き込み（書き換え）速度を高めることができる。このように動作させることで、後述する３Ｄ　ＯＳ　ＮＡＮＤをＲＡＭのように一時的な記憶装置として動作させることができる。
　回路ＯＳＣが有する、回路ＢＬＤについて、より具体的に説明する。図７Ａは、回路ＯＳＣの一部について構成例を示すブロック図である。図７Ａには、回路ＯＳＣだけでなく、回路ＣＰＵの制御回路ＣＴＲも図示している。図７Ａは、図２で示した回路ＯＳＣから電源回路ＰＳ等を省略し、回路ＢＬＤの構成例および回路ＯＳＣ内の信号の流れについて、より具体的に示している。
　回路ＢＬＤは、例えば、カラムデコーダＣＯＤ、書き込み回路ＷＣ、センスアンプＳＡ、および出力回路ＯＰＣを有する構成とすることができる。
　カラムデコーダＣＯＤは、制御回路ＣＴＲから取得したアドレス信号ＡＤに応じて、書き込みまたは読み出し対象となる記憶素子が電気的に接続された配線ＢＬを選択する機能を有する。ここで、アドレス信号ＡＤは、回路ＯＳＣの内部信号である。また、アドレス信号ＡＤは、回路ＷＬＤにも送られる。回路ＷＬＤは、配線ＷＬを駆動する機能を有し、アドレス信号ＡＤに応じて、書き込みまたは読み出し対象となる記憶素子が電気的に接続された配線ＷＬを選択する機能を有する。
　書き込み回路ＷＣは、カラムデコーダＣＯＤによって選択された配線ＢＬに、制御回路ＣＴＲから供給されたデータ信号ＷＤに対応した電位を供給する機能を有する。ここで、データ信号ＷＤは、回路ＯＳＣの内部信号である。
　また、センスアンプＳＡは、配線ＢＬから読み出したデータ信号を増幅する機能を有する。なお、増幅されたデータ信号は、出力回路ＯＰＣを介して、データ信号ＲＤとして制御回路ＣＴＲに出力される。制御回路ＣＴＲは、データ信号ＲＤに対応する信号を演算回路ＰＵあるいはコマンドデコーダＣＤに出力する。
　なお、回路ＢＬＤの構成要素はこれらに限定されるものではなく、必要に応じて他の構成要素を追加してもよいし、不必要な構成要素を削減してもよい。また、回路ＢＬＤの機能もこれらに限定されるものではなく、他の機能を有していてもよいし、不必要な機能は削減してもよい。
　図７Ｂは、２値のデータおよび多値のデータを切り替えてストリングＳＲＧに書き込む、および２値のデータおよび多値のデータを切り替えてストリングＳＲＧから読み出す構成を説明するためのブロック図である。
　図７Ｂでは、図７Ａで説明したセンスアンプＳＡに二値のデータを読み出すための２値データ用センスアンプＢＳＡおよび多値のデータを読み出すための多値データ用センスアンプＭＳＡを有する。図７Ｂでは、データを一時的に保持するラッチ回路ＬＡＴを図示している。２値データ用センスアンプＢＳＡは、ＤＲＡＭの書き込み回路を用いることができる。多値データ用センスアンプＭＳＡは、アナログ信号をデジタル信号に変換可能なＡ／Ｄ変換回路等を用いることができる。
　また図７Ｂでは、図７Ａで説明した書き込み回路ＷＣに二値のデータを書き込むための２値データ用書き込み回路ＢＷＣおよび多値のデータを書き込むための多値データ用書き込み回路ＭＷＣを有する。２値データ用書き込み回路ＢＷＣは、ＤＲＡＭの書き込み回路を用いることができる。多値データ用書き込み回路ＭＷＣは、デジタル信号をアナログ信号に変換可能なＤ／Ａ変換回路等を用いることができる。
　ストリングＳＲＧをキャッシュメモリとして用いる場合など、高速での書き込みおよび読み出しを行う際の動作について説明する。例えば回路ＣＰＵで実行されるコマンドが多値のデータで保存されている場合、命令分岐予測などで２値のデータとしておく。二値のデータは、回路ＣＰＵからストリングＳＲＧのブロック単位で読み出しておき、ラッチ回路ＬＡＴに一時的に保存される。ラッチ回路ＬＡＴに保存された二値のデータの中から所望のアドレスの値のデータを、回路ＣＰＵの演算回路ＰＵ、コマンドデコーダＣＤに転送することができる。
　データの書き換えの際は、ラッチ回路ＬＡＴの二値のデータが所望のアドレスの値を含まない場合、書き換えたいデータをラッチ回路ＬＡＴに読み出す。ラッチ回路ＬＡＴ内で所望のアドレスの値を書き換えて再びストリングＳＲＧに書き込む。ストリングＳＲＧの上層にある記憶素子のデータを書き換える場合、ストリングＳＲＧのブロック単位ごとにデータのコピーをおこなう。ラッチ回路ＬＡＴは、１つのブロックの容量と同じ容量である必要はない。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図８Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図８Ａでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、ＳＲＡＭ、ＤＲＡＭ、３Ｄ　ＮＡＮＤメモリを示している。
　なお、本明細書等において、ＯＳトランジスタを用いた３次元構造のＮＡＮＤ型ユニバーサルメモリを、「３Ｄ　ＯＳ　ＮＡＮＤ」と呼ぶ。また、Ｓｉトランジスタを用いた３次元構造のＮＡＮＤ型ユニバーサルメモリを、「３Ｄ　ＮＡＮＤ」と呼ぶ。例えば、上述した情報処理装置１００は、３Ｄ　ＯＳ　ＮＡＮＤである記憶装置を備える。
　３Ｄ　ＯＳ　ＮＡＮＤはランダムアクセスが可能であり、ＯＳトランジスタのオフ電流が非常に小さい特性を有するため、３Ｄ　ＯＳ　ＮＡＮＤは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、３Ｄ　ＯＳ　ＮＡＮＤを不揮発性メモリと見なすこともできる。
　また、３Ｄ　ＯＳ　ＮＡＮＤは書き込まれた電荷量が長期間変化しにくいため、３Ｄ　ＯＳ　ＮＡＮＤは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
　また、３Ｄ　ＯＳ　ＮＡＮＤはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のＮＡＮＤ型ユニバーサルメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、ＮＡＮＤ型ユニバーサルメモリで行われるデータ書き換え前の消去動作が、３Ｄ　ＯＳ　ＮＡＮＤでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、３Ｄ　ＯＳ　ＮＡＮＤは実質的に無制限回のデータの書き込みおよび読み出しが可能である。３Ｄ　ＯＳ　ＮＡＮＤは、従来のＮＡＮＤ型ユニバーサルメモリと比較して劣化が少なく、高い信頼性が得られる。
　また、３Ｄ　ＯＳ　ＮＡＮＤは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、３Ｄ　ＯＳ　ＮＡＮＤは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
　また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。３Ｄ　ＯＳ　ＮＡＮＤを構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な情報処理装置が実現できる。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュ（ｃａｃｈｅ）に用いられる。キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラム、データなどを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータ、演算処理装置で使用する各種のプログラム、などを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様に係る情報処理装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様に係る情報処理装置が有する記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様に係る情報処理装置が有する記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
　また、本発明の一態様に係る情報処理装置が有する記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る情報処理装置が有する記憶装置は、キャッシュが位置する階層に好適に用いることができる。図８Ｂに、図８Ａとは異なる各種の情報処理装置の階層を示す。
　図８Ｂでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、キャッシュとして用いられるＳＲＡＭ、３Ｄ　ＯＳ　ＮＡＮＤを示している。キャッシュ、メインメモリ、およびストレージに本発明の一態様に係る情報処理装置が有する記憶装置を用いることができる。なお、キャッシュとして１ＧＨｚ以上の高速なメモリが求められる場合は、当該キャッシュはＣＰＵなどの演算処理装置に混載される。
　また、本発明の一態様に係る情報処理装置１１０は、図９に示すように、回路ＣＰＵと、回路ＯＳＣと、キャッシュメモリとしての機能を有する３Ｄ　ＯＳ　ＮＡＮＤであるメモリセル部ＭＣＬを備える。図９に図示するように複数の情報処理装置１１０は、ホスト１５０から管理することができる。個々の情報処理装置１１０は演算処理機能を有し、ＮＡＮＤ型ユニバーサルメモリおよびキャッシュメモリへの、書き込みおよび読み出しの並列化を行うことができる。すなわち、図９に示すように、ホスト１５０が複数の情報処理装置１１０を管理することで、非ノイマンコンピューティングを実現する情報処理装置を構築することができる。
　また、図１０Ａは、本発明の一形態に係わる情報処理装置１１０Ｍの構成例を示す斜視概略図である。情報処理装置１１０Ｍは、層１０、層２０＿１乃至層２０＿ｔ（ｔは２以上の整数である）、層３０、および配線ＥＷを有する。
　層１０、層２０＿１乃至層２０＿ｔ、層３０および配線ＥＷの構成については、図１Ａであり、詳細な説明については省略する。
　層１０、層２０＿１乃至層２０＿ｔには、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０には回路ＯＳＣ、回路ＣＰＵ、および回路ＧＰＵが、層２０＿１乃至層２０＿ｔにはメモリセル部ＭＣＬが設けられている。層３０は、配線が形成された配線層である。層１０において、演算装置は回路ＯＳＣ、回路ＣＰＵ、および回路ＧＰＵに相当する。
　図１０Ｂは、図１０Ａから層２０＿１乃至層２０＿ｔ、および層２０に係る配線ＥＷを省略した斜視概略図であり、回路ＯＳＣ、回路ＣＰＵ、回路ＧＰＵ、およびメモリセル部ＭＣＬの位置関係を示している。
　回路ＯＳＣ、回路ＣＰＵ、およびメモリセル部ＭＣＬの構成については、実施の形態１と同様であり、詳細な説明については省略する。
　回路ＧＰＵは、メモリセル部ＭＣＬに書き込むデータ、またはメモリセル部ＭＣＬから読み出されるデータを演算処理する機能を有する。回路ＧＰＵに含まれる演算回路などによってデータの演算処理が行われる。回路ＧＰＵは、主に積和演算処理を行うための回路である。情報処理装置１１０Ｍは、ＧＰＵを有することで、人工ニューラルネットワークに基づく推論処理を効率よく行うことができる。回路ＧＰＵは、アクセラレータともいう。
　なお人工ニューラルネットワークに基づく推論処理は、６４ｂｉｔといったビット数の大きいデータを用いた演算ではなく、好ましくは３２ｂｉｔ以下、より好ましくは１６ｂｉｔ以下、より好ましくは８ｂｉｔ以下のビット数のデータに最適化することで、演算精度を低下させることなく、低消費電力化を図ることができる。
　回路ＧＰＵは、回路ＯＳＣおよび回路ＣＰＵと同様に、基板ＳＵＢに形成されたトランジスタを用いて構成される。
　回路ＧＰＵとメモリセル部ＭＣＬとは、回路ＯＳＣおよび回路ＣＰＵと同様に、配線ＥＷおよび層３０によって電気的に接続される。配線ＥＷは、回路ＧＰＵと層３０とを電気的に接続する機能、およびメモリセル部ＭＣＬに含まれているメモリセルと層３０とを電気的に接続する機能を有する。
　回路ＧＰＵと、回路ＯＳＣおよび回路ＣＰＵとは、基板ＳＵＢに形成された配線を用いて電気的に接続される。情報処理装置１１０Ｍは、回路ＧＰＵとメモリセル部ＭＣＬとの間で、データの移動距離が短いため、信号の伝達遅延が小さく高速動作が可能になる、寄生容量などによる消費電力の増加を抑えることができる、等の特徴を有する。また、メモリセル部ＭＣＬは、回路ＧＰＵの上方に重畳して設けられるため、情報処理装置１１０Ｍの回路面積の増加を抑えることができる。
　情報処理装置１１０Ｍでは、回路面積の増加を抑えることができるため、回路ＧＰＵの数を増やして配置することができる。回路ＧＰＵにおける演算を行う回路の数（コア数）を増やすことができるため、回路ＧＰＵを駆動するための信号の周波数を下げることができる。また、回路ＧＰＵを駆動するための電源電圧を小さくすることができる。その結果、演算に要する消費電力を数十分の一といった割合で削減することができる。
　次に、回路ＧＰＵの構成例について説明する。図１１Ａは、回路ＧＰＵの構成例を説明するためのブロック図である。
　回路ＧＰＵは、演算を行うための演算回路ＰＥを複数有する。演算回路ＰＥは、上述したように積和演算処理に特化した回路を有することが好ましい。当該回路構成とすることで、乗算回路ＭＵＬＴ、加算回路ＡＤＤおよび積和演算回路ＡＤＤ＋ＭＵＬＴといった回路を有する複数の演算回路ＰＥで入力データＤＩＮを並列に処理することができる。演算回路ＰＥが有する各回路は、Ｓｉトランジスタで構成することができる。入力データＤＩＮは、メモリセル部ＭＣＬが有するストリングＳＲＧに記憶されたデータである。各ストリングＳＲＧは、配線ＥＷを介して複数の演算回路ＰＥのいずれか一に接続することができる。積和演算処理で得られる出力データＤＯＵＴは、回路ＣＰＵあるいはメモリセル部ＭＣＬに出力する構成とすればよい。
　図１１Ｂは、メモリセル部ＭＣＬが有するストリングＳＲＧと、複数の演算回路ＰＥとの位置関係を説明するための斜視概略図である。基板ＳＵＢに設けられる複数の演算回路ＰＥは、配線ＥＷを介してメモリセル部ＭＣＬが有するストリングＳＲＧに重ねて設けることができる。
　推論処理における積和演算は、大量のデータが必要であり、そのための膨大なバンド幅（データ転送レート）が必要となる。図１１Ｂの構成のように、演算回路ＰＥ上にメモリセル部ＭＣＬが有するストリングＳＲＧを配置することで広いバンド幅を確保できる。加えて回路間の距離を縮めることができるため、複数のデータの転送速度を高めることができる。そのため、推論処理における積和演算に要する消費電力を数十分の一といった割合で削減することができる。
　また回路ＧＰＵに限らず、本発明の一態様の情報処理装置１１０Ｍでは回路ＣＰＵおよび回路ＯＳＣ上にメモリセル部ＭＣＬが有するストリングＳＲＧを配置することができる。そのため、図１２に図示する斜視概略図およびブロック図のように、回路ＧＰＵに限らず、回路ＣＰＵおよび回路ＯＳＣとも、広いバンド幅を確保することができる。
　上述したように本発明の一態様の情報処理装置１１０Ｍを複数組み合わせることで、図１３に図示するように、ホスト１５０から管理することが可能なデータセンターあるいはスーパーコンピュータなどに適用することが可能である。情報処理装置１１０Ｍは、スイッチボードＳＷＢに電気的に接続される。情報処理装置１１０Ｍは、複数のスイッチボードＳＷＢで切り替え可能である。図１３に図示するように複数の情報処理装置１１０Ｍは、個々の情報処理装置１１０Ｍにおいて、データの書き込みおよび読み出しの並列化を行うことができる。そのため、低消費電力化および計算速度の向上が図られたスーパーコンピュータを実現可能である。
　図１３に図示するように情報処理装置１１０Ｍは、回路ＧＰＵ内の回路面積を縮小することが可能である。具体的には、計算ノードにあたる情報処理装置１１０Ｍの数を削減可能である。そのため、データの送受信に要する消費電力を数十分の一といった割合で削減することができる。
　上述した演算における低消費電力化、推論処理時の積和演算に特化した演算による低消費電力化、回路面積の小型化による低消費電力化に加え、コンピュータアーキテクチャの最適化あるいはソフトウェアの最適化、駆動方法の最適化を図ることで、既存のデータセンターあるいはスーパーコンピュータにおける消費電力を千分の一といった割合で削減することができる。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一形態に係わる情報処理装置の構成例について説明する。
　図１４Ａは、本発明の一形態に係わる情報処理装置１００Ａの構成例を示す斜視概略図である。情報処理装置１００Ａは、層１０、層２０＿１乃至層２０＿ｔ（ｔは２以上の整数である）、層３０、層４０、および配線ＥＷを有する。
　図１４Ａに示すように、情報処理装置１００Ａは、層１０の上方に層２０＿１が積層して設けられ、層２０＿ｋの上方に層２０＿ｋ＋１（ｋは１以上ｔ−１以下の整数である）が積層して設けられ、層２０＿ｔの上方に層３０が積層して設けられ、層３０の上方に層４０が積層して設けられた構造を有する。
　層１０、層２０＿１乃至層２０＿ｔ、層３０および配線ＥＷの構成については、実施の形態１と同様であり、詳細な説明については省略する。
　また、情報処理装置１００Ａにおいて、層４０は別途作成される回路ＣＰＵと電気的に接続するための複数の電極を有する。当該電極は、銅あるいはアルミニウムを用いたマイクロバンプとして用いることができる。電極を金属電極間の接続に用いることで情報処理装置１００Ａは、回路ＣＰＵに電極が設けられた基板と貼り合わせることができる。
　層１０、層２０＿１乃至層２０＿ｔには、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０には回路ＯＳＣが、層２０＿１乃至層２０＿ｔにはメモリセル部ＭＣＬが設けられている。層３０は、配線が形成された配線層である。
　図１４Ｂは、図１４Ａから層２０＿１乃至層２０＿ｔ、および層２０に係る配線ＥＷを省略した斜視概略図であり、回路ＯＳＣ、メモリセル部ＭＣＬ、および複数の電極ＣＥＬ１を備えた層４０の位置関係を示している。
　回路ＯＳＣ、メモリセル部ＭＣＬの構成については、実施の形態１と同様であり、詳細な説明については省略する。
　次に、電極ＣＥＬ１を含む情報処理装置１００Ａの構成例について説明する。図１５Ａは、情報処理装置１００Ａの構成例を示すブロック図である。
　図１５Ａに示すブロック図において情報処理装置１００Ａは、電極ＣＥＬ１、回路ＯＳＣ、およびメモリセル部ＭＣＬを有する。回路ＯＳＣは実施の形態１で説明したように、メモリセル部ＭＣＬに書き込まれるデータあるいはメモリセル部ＭＣＬから読み出されるデータを演算処理する機能を備える。電極ＣＥＬ１は、メモリセル部ＭＣＬに書き込みまたは読み出しされるデータを取り出すための電極である。
　図１５Ｂでは、回路ＣＰＵを備えた情報処理装置２００Ａの構成例について説明する。図１５Ｂは、情報処理装置２００Ａの構成例を示すブロック図である。
　図１５Ｂに示すブロック図において情報処理装置２００Ａは、電極ＣＥＬ２および回路ＣＰＵ（中央演算装置ともいう）を有する。回路ＣＰＵは実施の形態１で説明したように、メモリセル部ＭＣＬに書き込まれるデータあるいはメモリセル部ＭＣＬから読み出されるデータが電極ＣＥＬ２を介して与えられることで、演算処理する機能を備える。電極ＣＥＬ２は、情報処理装置１００Ａの電極ＣＥＬ１を介してデータを取り出すための電極である。
　本実施の形態の図１５Ａに図示する情報処理装置１００Ａは、図１５Ｂに図示する情報処理装置２００Ａと組み合わせて用いる。具体的には、図１５Ｃに図示するように電極ＣＥＬ１と電極ＣＥＬ２とが貼り合わされて（図１５Ｃ中、矢印の位置）、低消費電力化が図られた情報処理装置３００Ａとすることができる。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した、情報処理装置１００を構成するトランジスタの構成例について説明する。図１６は、層１０および層２０の断面構成例を示す。なお、本実施の形態では、基板ＳＵＢに単結晶シリコン基板を用い、層２０は３Ｄ　ＯＳ　ＮＡＮＤの構成例である。
　図１６に示す層１０において、トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　トランジスタ３００は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ））法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから層２０に、水素および／または不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、層２０の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、層２０と層１０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、導電体３２８および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　図１６においては省略するが、絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、絶縁体３２６および導電体３３０上に、絶縁体３２４と同様に水素に対するバリア性を有する絶縁体を設け、当該絶縁体に水素に対するバリア性を有する導電体を形成することが好ましい。水素に対するバリア性を有する絶縁体が有する開口部に、水素に対するバリア性を有する導電体が形成されることで、層２０と層１０とは、バリア層により分離することができ、層１０から層２０への水素の拡散を抑制することができる。
　水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体と接する構造であることが好ましい。なお、図１６においては、絶縁体３２６および導電体３３０上に、水素に対するバリア性を有する絶縁体３５０が設けられている。
　図１６に示す層２０において、３次元構造のＮＡＮＤ型メモリ素子に含まれている記憶素子は、一例として、トランジスタＲＴｒと、トランジスタＷＴｒと、容量ＣＳとを有するものとする。
　また、図１６に示す層２０は、層１０の上方に設けられている。また、層２０は、層１０の上方において、絶縁体２１１乃至絶縁体２１５、絶縁体２４０乃至絶縁体２４２、導電体２２１、導電体２２２、導電体２５０乃至導電体２５２、半導体２３１、半導体２３２を有する。
　絶縁体２４０は、層１０の上方に設けられている。このため、絶縁体２４０の下部に位置する絶縁体３５０は、平坦性のよい成膜方法によって、形成されることが好ましい。また、絶縁体３５０に対してＣＭＰ処理が行われていることが好ましい。
　絶縁体２４０としては、例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることができる。また、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、タンタルなどから選ばれた材料を含む絶縁体を、単層または積層で用いることができる。
　絶縁体２４１は、絶縁体２４０に積層して設けられている。絶縁体２４１としては、例えば、絶縁体２４０に適用できる材料を用いることができる。
　また、絶縁体２４０には導電体２５０が埋め込まれており、絶縁体２４１には導電体２５１が埋め込まれている。導電体２５０、及び導電体２５１は、プラグ又は配線としての機能を有する。また図１６に示すプラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　導電体２５０、及び導電体２５１としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
　絶縁体２１１は、絶縁体２４１上に設けられている。また、導電体２２１は、絶縁体２１１上に設けられている。また、絶縁体２１２は、導電体２２１上に設けられている。また、導電体２２２は、絶縁体２１２上に設けられている。つまり、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２は、この順に積層されている（これらを積層体と呼称する）。また、図１６に示す層２０は、１つのストリングに含まれている記憶素子の数だけ積層体を有する。
　また、図１６の情報処理装置を構成するトランジスタの作製工程上、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２には、レジストマスク形成とエッチング処理などによって開口部が設けられる。また、このとき、導電体２２１が選択的に除去されて、絶縁体２１１、導電体２２１、絶縁体２１２によって凹部が形成されるようにする。この場合、導電体２２１としては、絶縁体２１１、絶縁体２１２、及び導電体２２２よりもエッチングレートが高くなるような材料とすることが好ましい。
　なお、レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
　またエッチング処理によって形成された開口部には、絶縁体２１３、半導体２３１、絶縁体２１４、絶縁体２１５、半導体２３２、絶縁体２１６、導電体２２３が順に形成される。
　絶縁体２１１、絶縁体２１２としては、一例として、水素および／または不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。そのため、絶縁体２１１、絶縁体２１２としては、例えば、絶縁体２４０と同様の材料を用いることができる。
　導電体２２１、導電体２２２としては、例えば、導電体２５１に適用できる材料を用いることが好ましい。特に、導電体２２１、導電体２２２としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
　前述したエッチング処理によって形成された開口部の側面には、絶縁体２１３、半導体２３１が順に形成される。また、当該開口部の凹部を埋めるように、絶縁体２１４が形成される。
　絶縁体２１４の形成方法としては、例えば、初めに当該開口部の凹部が埋まる程度に、当該開口部の側面に絶縁体２１４を形成し、その後に、当該凹部に絶縁体２１４を残し、かつ半導体２３１が露出するように、絶縁体２１４の一部をエッチング処理によって除去すればよい。
　絶縁体２１３としては、例えば、酸化シリコンまたは酸化窒化シリコンを用いることができる。また、絶縁体２１３としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムとハフニウムとを有する酸化物などを用いることができる。また、絶縁体２１３としては、これらを積層した絶縁体としてもよい。
　半導体２３１としては、金属酸化物を用いることが好ましい。例えば、半導体２３１として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、スズ、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、半導体２３１として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いることができる。本実施の形態では、以後、半導体２３１として金属酸化物が適用されたものとする。
　また、絶縁体２１４を形成する前において、形成された半導体２３１に対して、酸素雰囲気で熱処理を行うことで、半導体２３１の金属酸化物に酸素を供給することができる。その後、絶縁体２１４を形成した後に、半導体２３１の金属酸化物に不純物などの供給処理を行うことで、半導体２３１の開口部に露出した領域の抵抗を下げることができる。つまり、半導体２３１の絶縁体２１４に接する領域は高抵抗領域となり、半導体２３１の絶縁体２１４に接しない領域は低抵抗領域となる。
　また、半導体２３１の金属酸化物への不純物などの供給処理としては、例えば、開口部の凹部に絶縁体２１４を埋めた後での、開口部の側面への導電体の形成、及び当該導電体の除去が挙げられる。半導体２３１の金属酸化物に当該導電膜が接することによって、当該導電膜に含まれている金属元素が、半導体２３１に拡散して、半導体２３１の構成元素と、金属化合物が形成される場合がある。この金属化合物によって、半導体２３１に低抵抗領域が形成される。
　絶縁体２１４としては、先に形成した半導体２３１との界面、及び界面近傍において、半導体２３１に含まれる成分と化合物を形成する成分でないことが好ましい。具体的には、例えば、絶縁体２１４としては、例えば、酸化シリコンなどを用いることができる。
　その後、絶縁体２１３、絶縁体２１４の形成面上に、絶縁体２１５、半導体２３２、絶縁体２１６、導電体２２３が順に形成される。なお、導電体２２３の形成によって、積層体に設けられた開口部が埋まるものとする。
　絶縁体２１５、及び絶縁体２１６としては、例えば、絶縁体２１３に適用できる材料を用いることが好ましい。
　半導体２３２としては、例えば、半導体２３１と同様に、実施の形態５で説明する金属酸化物を用いることが好ましい。特に金属酸化物としては、後述するＣＡＡＣ−ＯＳを用いると好適である。例えば、半導体２３１、及び半導体２３２に多結晶シリコンを用いる場合、当該多結晶シリコン中に形成されうる結晶粒界によって、電子トラップ密度が上昇し、トランジスタ特性が大きくばらつく可能性がある。一方でＣＡＡＣ−ＯＳは、明確な結晶粒界が確認されないため、トランジスタ特性のばらつきを抑制することができる。
　導電体２２３としては、例えば、導電体２５１に適用できる材料を用いることが好ましい。特に、導電体２２３としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
　形成されたストリングの上部には、絶縁体２４２が設けられている。絶縁体２４２としては、例えば、絶縁体２４０に適用できる材料を用いることができる。
　また、絶縁体２４２には導電体２５２が埋め込まれている。導電体２５２は、プラグ又は配線としての機能を有する。導電体２５２としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。また絶縁体３８２および絶縁体３８４には、導電体３８６が埋め込まれている。絶縁体３８２および絶縁体３８４としては、例えば、絶縁体２４０に適用できる材料を用いることができる。導電体３８６は、プラグ又は配線としての機能を有する。導電体３８６としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
　なお、図２に示す配線ＷＬは、導電体２２１、導電体２２２に対応し、導電体２２１はデータの書き込み時に使用され、導電体２２２はデータの読み出し時に使用される。
　このため、導電体２２２を一方の電極とし、導電体２２２に接する絶縁体２１３の領域を誘電体とし、導電体２２２と重畳する半導体２３１の領域を他方の電極とする、容量ＣＳが構成される。また、導電体２２２と重畳する半導体２３１の領域をゲートとし、導電体２２２と重畳する絶縁体２１５の領域をゲート絶縁膜とし、導電体２２２と重畳する半導体２３２の領域をチャネル形成領域とし、導電体２２２と重畳する絶縁体２１６の領域をゲート絶縁膜とし、導電体２２２と重畳する導電体２２３の領域をバックゲートとする、トランジスタＲＴｒが構成される。また、導電体２２１をゲートとし、導電体２２１と重畳する絶縁体２１３をゲート絶縁膜とし、導電体２２１と重畳する半導体２３１の領域をチャネル形成領域とする、トランジスタＷＴｒが構成される。
　なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖｅｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
　熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
　ＭＯＣＶＤ法、ＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
　例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
　例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層、Ｉｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。なお、上記においては、熱ＣＶＤ法の一例としてＡＬＤを利用する成膜装置について、記載したがこれに限定されない。プラズマを用いたＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）を利用する成膜装置としてもよい。
　本構造を用いることで、ＯＳトランジスタを有する情報処理装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、ＯＳトランジスタを有する情報処理装置において、微細化または高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した回路ＣＰＵ（以下、ＣＰＵともいう）で実行するプログラムの演算の一部を回路ＧＰＵ（以下、ＧＰＵ、あるいはアクセラレータともいう）で実行する場合の、動作の一例を説明する。
　図１７は、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行する場合の、動作の一例を説明する図である。
　ＣＰＵにて、ホストプログラムが実行される（ステップＳ１）。
　ＣＰＵは、アクセラレータを用いて演算を行う際に必要とされるデータ用領域を、メモリ部に確保するとの命令を確認した場合（ステップＳ２）、該データ用領域を、メモリ部に確保する（ステップＳ３）。
　次に、ＣＰＵは、メインメモリから上記メモリ部へ入力データを送信する（ステップＳ４）。上記メモリ部は該入力データを受信し、該入力データを、ステップＳ２で確保された領域に格納する（ステップＳ５）。
　ＣＰＵは、カーネルプログラムを起動するとの命令を確認した場合（ステップＳ６）、アクセラレータは、カーネルプログラムの実行を開始する（ステップＳ７）。
　アクセラレータがカーネルプログラムの実行を開始した直後、ＣＰＵを、演算を行う状態からＰＧ（パワーゲーティング）状態へと切り替えてもよい（ステップＳ８）。その場合、アクセラレータがカーネルプログラムの実行を終了する直前に、ＣＰＵは、ＰＧ状態から演算を行う状態へ切り替えられる（ステップＳ９）。ステップＳ８からステップＳ９までの期間、ＣＰＵをＰＧ状態にすることで、半導体装置全体として消費電力および発熱を抑制することができる。
　アクセラレータがカーネルプログラムの実行を終了すると、出力データが上記メモリ部に格納される（ステップＳ１０）。
　カーネルプログラムの実行が終了した後、ＣＰＵは、メモリ部に格納された出力データをメインメモリへ送信するとの命令を確認した場合（ステップＳ１１）、上記の出力データが上記メインメモリへ送信され、上記メインメモリに格納される（ステップＳ１２）。
　ＣＰＵは、メモリ部上に確保されたデータ用領域を解放するとの指示を確認した場合（ステップＳ１３）、上記メモリ部上に確保された領域が解放される（ステップＳ１４）。
　以上のステップＳ１からステップＳ１４までの動作を繰り返すことにより、ＣＰＵおよびアクセラレータの消費電力および発熱を抑制しつつ、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した情報処理装置１００を適用することが可能な移動体について、図１８を参照しながら説明する。
　図１８Ａは、移動体の一例として自動車の外観図を図示している。図１８Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車７９０は、複数のカメラ７９１等を有する。また、自動車７９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
　自動車７９０において、カメラ７９１等に上記実施の形態１で説明した情報処理装置１００が適用可能な集積回路６９０を用いることができる。自動車７９０は、カメラ７９１が複数の撮像方向７９２で得られた複数の画像を上記実施の形態１で説明した情報処理装置１００が適用可能な集積回路６９０で処理し、バス６９３等を介してホストコントローラ６９４等により複数の画像をまとめて解析することで、ガードレール、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
　集積回路６９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
（実施の形態６）
　本実施の形態では、上記実施の形態に示す情報処理装置などが形成された半導体ウェハ、および当該情報処理装置が組み込まれた電子部品の一例を示す。
　初めに、情報処理装置などが形成された半導体ウェハの例を、図１９Ａを用いて説明する。
　図１９Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２とを有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図１９Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａとを有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図１９Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
　図１９Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１９Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る情報処理装置などを用いることができる。
　図１９Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図１９Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の情報処理装置４７１０が設けられている。
　情報処理装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した情報処理装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路を用いることができる。なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能し得る装置全般のことである。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、情報処理装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１９Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、本発明の一態様に係る情報処理装置の応用例について説明する。
　本発明の一態様に係る情報処理装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の情報処理装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）端末機器、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、またはデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図２０Ａ乃至図２０Ｊ、図２１Ａ乃至図２１Ｅには、当該情報処理装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
　図２０Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様に係る情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
　また、図２０Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　また、図２０Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図２０Ａ乃至図２０Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
　また、図２０Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴに対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様に係る情報処理装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該情報処理装置が有する記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　また、図２０Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図２０Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２０Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２０Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した情報処理装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した情報処理装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　ゲーム機の一例として図２０Ｅに携帯ゲーム機を示す。また、図２０Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
　上記実施の形態で説明した情報処理装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２０Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した情報処理装置は、情報を一時的に保持することができるため、例えば、当該情報処理装置を自動車５７００の自動運転システム、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
　上記実施の形態で説明した情報処理装置は、カメラに適用することができる。
　図２０Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した情報処理装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　上記実施の形態で説明した情報処理装置は、ビデオカメラに適用することができる。
　図２０Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した情報処理装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
　上記実施の形態で説明した情報処理装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図２０Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカーとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
　上記実施の形態で説明した情報処理装置は、ＰＣなどの計算機、情報端末用の拡張デバイスに適用することができる。
　図２１Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２１Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した情報処理装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　上記実施の形態で説明した情報処理装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図２１ＢはＳＤカードの外観の模式図であり、図２１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、情報処理装置が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
　上記実施の形態で説明した情報処理装置は、情報端末など電子機器に取り付けが可能なＳＳＤに適用することができる。
　図２１ＤはＳＳＤの外観の模式図であり、図２１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、情報処理装置が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　図２２Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２２Ｂに示す斜視図の構成とすることができる。図２２Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２２Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２２Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器などに、本発明の一態様の情報処理装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の情報処理装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の情報処理装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
　続いて、計算機５６００に適用可能なコンピュータシステムの構成例について説明する。図２３は、コンピュータシステム７０００の構成例を説明する図である。コンピュータシステム７０００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
　コンピュータシステム７０００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ　Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラム（Ａｐｐｌｉｃａｔｉｏｎ）などがある。
　デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
　コンピュータシステム７０００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
　第１演算処理装置としては、例えば、Ｎｏｆｆ　ＯＳ　ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ　ＯＳ　ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ　ＯＳ　ＣＰＵを用いることで、コンピュータシステム７０００の消費電力を低減できる。
　第２演算処理装置としては、例えば、ＧＰＵ、ＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ　ＯＳ　ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム７０００の消費電力を低減できる。
　第１演算処理装置および第２演算処理装置として本発明の一態様に係る情報処理装置を用いることが好ましい。例えば、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を有する情報処理装置を用いることが好ましい。３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を有する情報処理装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
　ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
　本発明の一態様に係る情報処理装置は、例えば、ＩｏＴ分野のＩｏＴ端末機器（エンドポイントマイコン、ともいう）などの小規模システムに好適に用いることができる。
　図２４にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る情報処理装置を用いて、第４世代移動通信システム（４Ｇ）、第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
　工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ端末機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェース８３２を介して接続される。Ｍ２Ｍインターフェース８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
　工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
　近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知、異常予測なども行う事例が報告されている。
　エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、本発明の一態様に係る情報処理装置を用いることで待機動作時からの高速復帰が実現できる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合、があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、「配線」などの用語は、複数の「電極」および「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、Ｔ１：期間、Ｔ２：期間、Ｔ３：期間、Ｔ４：期間、Ｔ５：期間、Ｔ６：期間、Ｔ７：期間、Ｔ８：期間、Ｔ９：期間、１０：層、２０：層、２０＿ｋ：層、２０＿ｔ：層、２０＿１：層、３０：層、４０：層、１００：情報処理装置、１００Ａ：情報処理装置、１１０：情報処理装置、１１０Ｍ：情報処理装置、１５０：ホスト、２００Ａ：情報処理装置、２１１：絶縁体、２１２：絶縁体、２１３：絶縁体、２１４：絶縁体、２１５：絶縁体、２１６：絶縁体、２２１：導電体、２２２：導電体、２２３：導電体、２３１：半導体、２３２：半導体、２４０：絶縁体、２４１：絶縁体、２４２：絶縁体、２５０：導電体、２５１：導電体、２５２：導電体、３００：トランジスタ、３００Ａ：情報処理装置、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、４１０：記憶素子、４１１：トランジスタ、４１２：トランジスタ、４１３：ノード、４２１：端子、４２２：端子、４２３：端子、４２５：容量、４３１：トランジスタ、４３２：トランジスタ、４３３：端子、４３４：端子、６９０：集積回路、６９３：バス、６９４：ホストコントローラ、７９０：自動車、７９１：カメラ、７９２：撮像方向、８３１：マスタデバイス、８３２：インターフェース、８４１：ＩｏＴ端末機器、８４２：産業用ロボット、８８１：ホーム、８８２：オフィス、８８３：クラウド、８８４：工場、８８５：工場、８８６：工場、９０１：境界領域、９０２：境界領域、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：情報処理装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、７０００：コンピュータシステム、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (6)

  1. 　記憶装置と、
    　演算装置と、を有し、
    　前記記憶装置は、第１の層と、第２の層と、を有し、
    　前記第１の層には、回路が設けられ、
    　前記第２の層には、メモリセル部が設けられ、
    　前記回路は、前記メモリセル部に第１データまたは第２データの読み出しまたは書き込みを切り替えて行う機能を有し、
    　前記メモリセル部は、電源が供給されない状態で、記憶した前記第１データまたは前記第２データを保持する機能を有し、
    　前記第２の層の少なくとも一部は、前記第１の層の上方に積層して設けられ、
    　前記演算装置は、前記第１の層に設けられ、
    　前記演算装置は、中央演算装置およびアクセラレータを有し、
    　前記アクセラレータは、ニューラルネットワークに基づく推論処理を行うための積和演算を実行する、情報処理装置。
  2. 　請求項１のいずれか一において、
    　前記回路は、データ書き込み回路およびデータ読み出し回路を有し、
    　前記データ書き込み回路は、前記第１データを書き込む第１書き込み回路と、前記第２データを書き込む第２書き込み回路と、を有し、
    　前記データ読み出し回路は、前記第１データを読み出す第１読み出し回路と、前記第２データを読み出す第２読み出し回路と、を有する、情報処理装置。
  3. 　請求項１または２において、
    　前記第１データは、２値のデータであり、
    　前記第２データは、３値以上のデータである、情報処理装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第１の層は、ＳＯＩ基板を有し、
    　前記回路は、前記ＳＯＩ基板に形成された第１のトランジスタを有し、
    　前記メモリセル部は、第２のトランジスタを有し、
    　前記第２のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置。
  5. 　請求項１乃至３のいずれか一において、
    　前記第１の層は、単結晶シリコン基板を有し、
    　前記回路は、前記単結晶シリコン基板に形成された第１のトランジスタを有し、
    　前記メモリセル部は、第２のトランジスタを有し、
    　前記第２のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置。
  6. 　請求項１乃至５のいずれか一に記載の情報処理装置と、
    　複数のスイッチボートと、を有し、
    　前記情報処理装置は、上記複数のスイッチボートと電気的に接続される、スーパーコンピュータ。
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