JP2022047770A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】チャネルのコンタクト抵抗が低い半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、複数の第１配線層と第１ピラーと第２配線層と半導体含有層と第１絶縁層とを備える。複数の第１配線層は、第１方向に積層されている。第１ピラーは、複数の第１配線層の内部を第１方向に延び、第１半導体層を含む。第２配線層は、第１半導体層の上端の上方に配置され、第１方向と交差する第２方向に延びる。半導体含有層は、第１部分と第２部分と第３部分とを有する。第１部分は、第１半導体層の上端と第２配線層の底面との間に配置されている。第２部分は、第１部分に接し、第２配線層の側面に沿って設けられている。第３部分は、第２部分の上端に接し第１方向と交差する方向に延びる。第１絶縁層は、第１部分と第２配線層との間、及び、第２部分と第２配線層との間に配置される。第３部分の少なくとも上面は金属を含有する。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許第７９１０４３２号公報
本発明が解決しようとする課題は、チャネルのコンタクト抵抗が低い半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、複数の第１配線層と第１ピラーと第２配線層と半導体含有層と第１絶縁層とを備える。複数の第１配線層は、第１方向に積層されている。第１ピラーは、複数の第１配線層の内部を第１方向に延び、第１半導体層を含む。第２配線層は、第１半導体層の上端の上方に配置され、第１方向と交差する第２方向に延びる。半導体含有層は、第１部分と第２部分と第３部分とを有する。第１部分は、第１半導体層の上端と第２配線層の底面との間に配置されている。第２部分は、第１部分に接し、第２配線層の側面に沿って設けられている。第３部分は、第２部分の上端に接し第１方向と交差する方向に延びる。第１絶縁層は、第１部分と第２配線層との間、及び、第２部分と第２配線層との間に配置される。第３部分の少なくとも上面は金属を含有する。
第１実施形態にかかる半導体記憶装置の回路構成を示すブロック図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの回路図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの平面図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの断面図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの特徴部分の断面図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの選択トランジスタ近傍の斜視図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための図。 第１変形例にかかる半導体記憶装置のメモリセルアレイの特徴部分の断面図。 第２変形例にかかる半導体記憶装置のメモリセルアレイの特徴部分の断面図。 第３変形例にかかる半導体記憶装置のメモリセルアレイの特徴部分の断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する半導体基板２０の表面と略平行な方向である（図４参照）。Ｙ方向は、後述するスリットＳＬＴが延びている方向である。Ｘ方向は、Ｙ方向と交差する（例えば略直交する）方向である。Ｚ方向は、Ｘ方向及びＹ方向と交差（例えば略直交）し、半導体基板２０から離れる方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、Ｚ方向は、「第１方向」の一例である。
（第１実施形態）
図１は、半導体記憶装置１のシステム構成を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５及びセンスアンプモジュール１６を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＣ０～ＭＣ７（図２参照）の集合である。メモリセルアレイ１０は、複数のビットライン及び複数のワードラインを有する。各メモリセルトランジスタＭＣ０～ＭＣ７はそれぞれ、１本のビットラインと１本のワードラインとに接続されている。メモリセルトランジスタＭＣ０～ＭＣ７のそれぞれを区別しない場合は、メモリセルトランジスタＭＣと称する場合がある。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
入出力信号Ｉ／Ｏは、例えば８ビット長の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。
アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。
ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。
リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、選択トランジスタＳＴ１、ＳＴ２を含む。
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１、ＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３は、ロウデコーダモジュール１５に接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＳは、ロウデコーダモジュール１５に接続される。
ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
図３は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面図である。図３は、１つのブロックＢＬＫの平面図の一例を示している。本実施形態では、１つのブロックＢＬＫに８個のストリングユニットＳＵ０～ＳＵ７が含まれている場合について説明する。なお、説明を簡略化するため、絶縁層の一部が省略されている。
図３に示すように、ワード線ＷＬのＹ方向の２つの側面にはそれぞれスリットＳＬＴがある。スリットＳＬＴは、Ｘ方向に延びる。本実施形態では、半導体基板２０の上方に、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が順次積層されている（図４参照）。そして、スリットＳＬＴは、例えば、選択ゲート線ＳＧＳ及びワード線ＷＬをブロックＢＬＫ毎に分離する。
図３に示すように、ストリングユニットＳＵ０～ＳＵ７は、例えば、Ｙ方向に並んでいる。ストリングユニットＳＵのそれぞれは、複数のメモリピラーＭＰを有する。ストリングユニットＳＵ０～ＳＵ７を区別しない場合は、ストリングユニットＳＵと称する。
メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ０～ＭＣ７及び選択トランジスタＳＴ２を有する。メモリピラーＭＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７を貫通（通過）し、Ｚ方向に延びる。メモリピラーＭＰの構造の詳細については後述する。
例えば、各ストリングユニットＳＵは、Ｙ方向に並ぶ２つのメモリピラー群を有する。各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰは、Ｘ方向にジグザグに配列している。１つのブロックＢＬＫは、Ｘ方向に向かって延びＹ方向に並ぶ１６列のメモリピラー群を有する。
例えば、ストリングユニットＳＵ１のメモリピラーＭＰ１とストリングユニットＳＵ２のメモリピラーＭＰ２とは、Ｙ方向に隣り合っている。ストリングユニットＳＵ２のメモリピラーＭＰ３とストリングユニットＳＵ３のメモリピラーＭＰ４とは、Ｙ方向に隣り合っている。ストリングユニットＳＵ１のメモリピラーＭＰ５とストリングユニットＳＵ２のメモリピラーＭＰ６とは、Ｙ方向に隣り合っている。メモリピラーＭＰ１とメモリピラーＭＰ５とは、Ｘ方向に隣り合い、メモリピラーＭＰ２とメモリピラーＭＰ６とは、Ｘ方向に隣り合っている。Ｘ方向において、メモリピラーＭＰ３及びＭＰ４は、メモリピラーＭＰ１（及びＭＰ２）とメモリピラーＭＰ５（及びＭＰ６）との間に配置されている。Ｙ方向において、メモリピラーＭＰ３は、メモリピラーＭＰ１（及びＭＰ５）とメモリピラーＭＰ２（及びＭＰ６）との間に配置されている。また、Ｙ方向において、メモリピラーＭＰ２及びＭＰ６は、メモリピラーＭＰ３とメモリピラーＭＰ４との間に配置されている。なお、メモリピラーＭＰの配列は任意に設定可能である。
各メモリピラーＭＰ上には選択トランジスタＳＴ１がある。そして、各ストリングユニットＳＵの複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。選択ゲート線ＳＧＤ０～７を区別しない場合は、選択ゲート線ＳＧＤと称する。図３の例では、選択ゲート線ＳＧＤのそれぞれは、Ｙ方向に隣り合うメモリピラーＭＰの間にあり、Ｘ方向に延びる。例えば、ストリングユニットＳＵ２において、メモリピラーＭＰ３の上にある選択トランジスタＳＴ１と、メモリピラーＭＰ２（及びＭＰ６）の上にある選択トランジスタＳＴ１との間に、Ｘ方向に延びる選択ゲート線ＳＧＤ２がある。
以下の説明において、例えば、半導体基板に略平行なＸＹ平面において、メモリピラーＭＰ１の中心とメモリピラーＭＰ２の中心とを結ぶ方向をＡ方向と表記し、メモリピラーＭＰ６の中心とメモリピラーＭＰ４の中心とを結ぶ方向をＢ方向と表記する。Ａ方向は、半導体基板に略平行であり且つＸ方向及びＹ方向とは異なる方向である。Ｂ方向は、半導体基板に略平行であり且つＡ方向と交差する方向である。
本実施形態では、隣り合う２つのストリングユニットＳＵにおいて、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰの選択トランジスタＳＴ１がコンタクトプラグＣＰ１及びＣＰ２を介して１つのビット線ＢＬに共通に接続されている。換言すれば、２つの選択ゲート線ＳＧＤの間に設けられ、Ａ方向またはＢ方向に隣り合う２つの選択トランジスタＳＴ１が１つのコンタクトプラグＣＰ１に共通に接続されている。コンタクトプラグＣＰ１は、「第１導電体」の一例である。
例えば、ストリングユニットＳＵ１のメモリピラーＭＰ１の半導体含有層３３と、Ａ方向に隣り合うストリングユニットＳＵ２のメモリピラーＭＰ３の半導体含有層３３とは、１つのコンタクトプラグＣＰ１に接続されている。同様に、例えば、ストリングユニットＳＵ２のメモリピラーＭＰ６の半導体含有層３３と、Ｂ方向に隣り合うストリングユニットＳＵ３のメモリピラーＭＰ４の半導体含有層３３とは、１つのコンタクトプラグＣＰ１に接続されている。
コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、Ｙ方向に延びる複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。
図４は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面図である。図４は、図３のＡ１－Ａ２線に沿った断面図である。
図４に示すように、半導体基板２０の上には、絶縁層２１がある。絶縁層２１には、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層２１が形成されている領域、すなわち半導体基板２０と配線層２２との間には、ロウデコーダモジュール１５またはセンスアンプモジュール１６等の回路が設けられていてもよい。
絶縁層２１上には、Ｘ方向に延び、ソース線ＳＬとして機能する配線層２２がある。配線層２２は導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
配線層２２上には、絶縁層２３がある。絶縁層２３は、例えば、ＳｉＯ２である。
絶縁層２３上には、下層から選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７として機能する９層の配線層２４と、９層の絶縁層２５とが、交互に積層されている。絶縁層２５は、隣り合う配線層２４の間にある。配線層２４は、「第１配線層」の一例である。
配線層２４は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層２４として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、ＣＶＤ（chemicalvapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。また、絶縁層２５には、例えば、ＳｉＯ２が用いられる。
配線層２４と絶縁層２５との積層体内には、メモリピラーＭＰがある。メモリピラーＭＰは、「第１ピラー」及び「第２ピラー」の一例である。メモリピラーＭＰは、９層の配線層２４を貫通して底面が配線層２２に達する。メモリピラーＭＰは、ブロック絶縁膜２６、電荷蓄積層２７、トンネル絶縁膜２８、半導体層２９、コア層３０、及びキャップ層３１を含む。半導体層２９は、「第１半導体層」の一例である。
メモリピラーＭＰは、ホール内にある。ホールは、複数の配線層２４及び複数の絶縁層２５を貫通して、底面が配線層２２に達する。ブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８は、この順にホールの内周面から内側に向かって順に積層されている。半導体層２９は、側面がトンネル絶縁膜２８に接し、底面が配線層２２に接する。半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣのチャネルが形成される領域である。半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ７の電流経路を接続する信号線として機能する。コア層３０は、半導体層２９の内側にある。半導体層２９及びコア層３０上には、側面がトンネル絶縁膜２８に接するキャップ層３１がある、メモリピラーＭＰは、複数の配線層２４の内部を通過し、Ｚ方向に延伸する半導体層２９を含む。
ブロック絶縁膜２６、トンネル絶縁膜２８、及びコア層３０は、例えば、ＳｉＯ２である。電荷蓄積層２７は、例えば、シリコン窒化膜（ＳｉＮ）である。半導体層２９及びキャップ層３１は、例えば、ポリシリコンである。
メモリセルトランジスタＭＣ０～ＭＣ７のそれぞれは、メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の配線層２４とにより構成される。同様に、選択トランジスタＳＴ２は、メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層２４とにより構成される。
メモリピラーＭＰの上方には、半導体含有層３３と、絶縁層３４と、配線層３５とにより、選択トランジスタＳＴ１が構成されている。選択トランジスタＳＴ１のチャネル領域は、配線層３５の側面及び底面に沿う半導体含有層３３の第１層３３ａ及び第２層３３ｂである。
半導体含有層３３は、第１層３３ａと第２層３３ｂと第３層３３ｃとを有する。第１層３３ａは、「第１部分」及び「第４部分」の一例である。第２層３３ｂは、「第２部分」及び「第５部分」の一例である。第３層３３ｃは、「第３部分」の一例である。半導体含有層３３は、後述する導電体３７と半導体層２９とを電気的に繋ぐ。
第１層３３ａは、ＸＹ面内のいずれかの方向に延びる。第１層３３ａは、例えば、Ｙ方向に延びる。第１層３３ａは、半導体層２９の上端と配線層３５の底面との間にある。図４に示すように、半導体層２９と第１層３３ａとの間に、キャップ層３１があってもよい。第２層３３ｂは、第１層３３ａと第３層３３ｃとを繋ぐ。第２層３３ｂは、第１層３３ａから略Ｚ方向に延びる。第２層３３ｂは、配線層３５の側面に沿って形成されている。第３層３３ｃは、第２層３３ｂの上端と接し、ＸＹ面内のいずれかの方向に延びる。第３層３３ｃは、例えば、Ａ方向又はＢ方向に延びる。第３層３３ｃは、配線層３５の上面より上方にある。第３層３３ｃは、Ａ方向又はＢ方向に隣接する２つのメモリピラーＭＰに接する２つの第２層３３ｂの間を繋ぐ。第３層３３ｃは、隣り合う２つの選択トランジスタＳＴ１を接続する。第１層３３ａ及び第２層３３ｂは、例えば、ポリシリコンまたはアモルファスシリコンである。
図５は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の特徴部分の断面図である。図５は、図４の半導体含有層３３の近傍を拡大した図である。第３層３３ｃの上面３３ｃＡは、半導体に加えてさらに金属を含む。第３層３３ｃの上面３３ｃＡは、例えば、シリサイドである。シリサイドは、シリコンと金属との化合物である。シリサイドを形成する金属は、例えば、ニッケル、コバルトである。図５に示すように、第３層３３ｃは、例えば、第１領域３３ｃ１と第２領域３３ｃ２とを有する。第２領域３３ｃ２は、第１領域３３ｃ１よりＺ方向の上方にある。第１領域３３ｃ１は、ポリシリコン又はアモルファスシリコンであり、第２領域３３ｃ２はシリサイドである。
第３層３３ｃの厚みは、例えば、第２層３３ｂの厚みより厚い。厚みは層が広がる面と直交する方向の厚みである。また第３層３３ｃの上面３３ｃＡの周囲長は、例えば、下面３３ｃＢの周囲長以上である。第３層３３ｃの厚みが厚いと、導電体３７を形成するために開口を開ける際に、第３層３３ｃが貫通することが防止される。半導体は、金属と化合する（例えば、シリサイド化する）と体積が膨張する。第３層３３ｃの厚みは、金属との化合により第２層３３ｂの厚みより厚くなる。第３層３３ｃの厚みは、半導体を第３層３３ｃ上に選択的に成長させることで、第２層３３ｂの厚みより厚くしてもよい。
絶縁層３４は、半導体含有層３３と配線層３５との間にある。絶縁層３４は、「第１絶縁層」の一例である。絶縁層３４は、半導体含有層３３に沿う。絶縁層３４は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。絶縁層３４は、例えば、第１層３３ａ上にある第１部分と、第２層３３ｂ上にある第２部分とを含む。すなわち、絶縁層３４は、例えば、Ｙ方向に延伸する第１部分と、略Ｚ方向に延伸する第２部分とを有する。絶縁層３４は、例えば、ＳｉＯ２である。なお、絶縁層３４は、積層構造であってもよく、例えば、閾値制御が可能なＭＯＮＯＳ構造（より具体的には、絶縁層と電荷蓄積層と絶縁層の積層構造）でもよい。
配線層３５は、メモリピラーＭＰの上方にある。配線層３５は、選択ゲート線ＳＧＤとして機能する。配線層３５は、例えば、Ｘ方向に延びる。例えば、Ｙ方向における配線層３５の中心位置は、メモリピラーＭＰの中心位置と異なる。配線層３５は、Ｙ方向における半導体層２９の上端の上方に配置される。配線層３５は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。配線層３５は、例えば、Ｗの単層構造、ＴｉＮ／Ｗの積層構造である。配線層３５は、シリサイドでもよい。
メモリピラーＭＰの上方において、絶縁層２５の層間には、Ｘ方向及びＹ方向に延伸する絶縁層３２がある。絶縁層３２は、後述するトレンチＴＲ（すなわち、溝パターン）を加工する際のエッチングストッパとして機能する。絶縁層３２は、絶縁層２５とエッチング選択比が得られる絶縁材料であり、例えば、ＳｉＮである。なお、絶縁層３２は、省略されてもよい。トレンチＴＲは、絶縁層２５及び３２を貫通して底面がメモリピラーＭＰに達し、Ｘ方向に延びる。トレンチＴＲ内に、配線層３５が形成されている。
メモリピラーＭＰ上方のトレンチＴＲの側面及び底面には半導体含有層３３及び絶縁層３４が積層されている。半導体含有層３３及び絶縁層３４が設けられている領域を除いたトレンチＴＲの側面及び底面、並びにＹ方向に隣り合う２つのトレンチＴＲの上面の間の領域には、絶縁層３６がある。絶縁層３６は、例えばＳｉＯ２である。配線層３５のＺ方向における上面の高さ位置は、トレンチＴＲの上面よりも低い（半導体基板２０に近い）。すなわち、Ｚ方向における配線層３５の上面の高さ位置は、半導体含有層３３及び絶縁層３４の上面よりも低い。なお、Ｙ方向に隣り合う２つのトレンチＴＲの上面の間の領域に設けられている絶縁層３６は、省略されてもよい。
第３層３３ｃ上には、コンタクトプラグＣＰ１として機能する導電体３７がある。導電体３７は、「第１導電体」の一例である。導電体３７上には、コンタクトプラグＣＰ２として機能する導電体３８がある。導電体３８上には、ビット線ＢＬとして機能し、Ｙ方向に延伸する配線層３９がある。導電体３７及び３８並びに配線層３９は、導電材料により構成され、例えば、金属材料が用いられる。
次に、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について、図６を用いて説明する。図６は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図６の例では、説明を簡略にするために、絶縁層の一部が省略されている。また、選択トランジスタＳＴ１が簡略化されている。
図６に示すように、例えば、２つのメモリピラーＭＰ１及びＭＰ３は、Ｘ方向及びＹ方向に対して傾いた位置に配列している。配線層３５（選択ゲート線ＳＧＤ１）は、メモリピラーＭＰ１の一部の領域の上方を通過するように、Ｘ方向に延びる。同様に、配線層３５（選択ゲート線ＳＧＤ２）メモリピラーＭＰ３の一部の領域の上方を通過するように、Ｘ方向に延びる。メモリピラーＭＰ１とメモリピラーＭＰ３との間には、配線層３５は設けられていない。メモリピラーＭＰ１及びＭＰ３の上、及びメモリピラーＭＰ１とメモリピラーＭＰ３との間には半導体含有層３３及び絶縁層３４がある。半導体含有層３３は、導電体３７及び３８を介して配線層３９に接続されている。なお、図６の例では、半導体含有層３３と導電体３７との接続を示すため、メモリピラーＭＰ１とメモリピラーＭＰ３との間の絶縁層２５が省略されている。
次いで、第１実施形態に係る半導体記憶装置１の製造方法について説明する。図７～図１８は、製造工程におけるメモリセルアレイ１０の平面及びＢ１－Ｂ２線に沿った断面（Ｂ１－Ｂ２断面）をそれぞれ示している。
以下、配線層２４の形成方法として、配線層２４に相当する構造を犠牲層で形成した後、犠牲層を除去して導電材料（配線層２４）に置き換える方法（以下、「リプレース」と表記する）を用いた場合について説明する。
図７に示すように、半導体基板２０上に、絶縁層２１、配線層２２、及び絶縁層２３を順次形成する。次に、配線層２４に対応する９層の犠牲層４０及び９層の絶縁層２５を交互に積層する。犠牲層４０には、絶縁層２５とウエットエッチングの選択比が得られる材料が用いられる。例えば、犠牲層４０は、ＳｉＮである。
次に、メモリピラーＭＰを形成する。まず、９層の絶縁層２５、９層の犠牲層４０、及び絶縁層２３を貫通し、底面が配線層２２に達するホールを形成する。次に、ブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を順次積層する。その後、ホール底面のブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を除去し、ホール底面において配線層２２を露出させる。次に、半導体層２９及びコア層３０を形成し、ホール内を埋め込む。次に、最上層の絶縁層２５の上の半導体層２９及びコア層３０を除去する。このとき、ホール上部の半導体層２９及びコア層３０も除去される。次に、ホール上部を埋め込むように、キャップ層３１を形成する。
図８に示すように、絶縁層２５を形成した後、メモリピラーＭＰの上面を被覆するように絶縁層３２を形成する。このとき、後にスリットＳＬＴが形成される領域の絶縁層３２は、除去される。次いで、絶縁層３２の上に、絶縁層２５を形成する。
図９に示すように、底面がメモリピラーＭＰに達するトレンチＴＲを形成する。このとき、例えば、絶縁層３２をエッチングストッパとして用い、トレンチＴＲを２段階で加工することにより、メモリピラーＭＰ上面の加工ダメージを低減してもよい。トレンチＴＲの底部において、２列にジグザグ配置された各メモリピラーＭＰの上面の一部が露出する。
次に、半導体含有層３３、絶縁層３４Ａ、及び絶縁層４１を順次積層する。絶縁層４１は、例えば、絶縁層３４Ａの保護層として機能する。絶縁層４１には、例えば、絶縁層３４Ａとウエットエッチングの選択比が得られる材料が用いられる。絶縁層４１は、例えば、ＳｉＮである。
次いで、図１０に示すように、２つのトレンチＴＲの間において、隣り合う２つのメモリピラーＭＰの上方を被覆するマスクパターンを形成する。
図１１に示すように、例えば、ＣＤＥ（chemical dry etching）により、レジスト４２で被覆されていない領域の絶縁層３４Ａ及び絶縁層４１を除去する。
図１２に示すように、レジスト４２を除去した後、半導体含有層３３の一部を酸化し、絶縁層３６を形成する。このとき、絶縁層３４Ａ及び絶縁層４１により表面が被覆されている領域の半導体含有層３３は、酸化されない。なお、絶縁層３４Ａ及び絶縁層４１により表面が被覆されている半導体含有層３３の端部領域は、酸化されていてもよい。その後、例えば、ウエットエッチングにより、絶縁層４１を除去する。
図１３に示すように、絶縁層３４Ａ，３６上に絶縁層３４Ｂ、絶縁層３４Ｃを順に積層する。絶縁層３４Ｂは、例えば、窒化シリコンであり、絶縁層３４Ｃは、例えば、酸化シリコンである。そして、トレンチＴＲ内に導電層を積層した後、不要部分をエッチバックすることで、配線層３５が形成される。
図１４に示すように、半導体含有層３３の上面に積層された絶縁層３４Ａ，３４Ｂ，３４Ｃを除去し、半導体含有層３３の上面を露出させる。絶縁層３４Ａ，３４Ｂ，３４Ｃの一部は、例えば、化学機械研磨（ＣＭＰ）で除去する。露出した半導体層含有層３３上に、半導体をさらに選択成長させ、半導体含有層３３の厚みを厚くしてもよい。
図１５に示すように、積層体の上面に金属層４３を積層する。金属層４３は、例えば、ニッケルである。金属層４３を積層後に、積層体を加熱することで、半導体含有層３３の上面において、半導体と金属とが化合する。例えば、半導体含有層３３の露出面がシリサイド化される。当該処理は、サリサイド処理と称される。配線層３５が半導体からなる場合は、同時に配線層３５もシリサイド化される。その後、シリサイド化されなかった金属層４３を除去する。
図１６に示すように、半導体含有層３３の上面３３ｃＡに、絶縁層２５を形成する。絶縁層３４Ａ、３４Ｂ、３４Ｃは、絶縁層３４となる。
図１７に示すように、スリットＳＬＴを加工した後、ウエットエッチングにより、スリットＳＬＴ側面から犠牲層４０を除去し空隙ＡＧを形成する。
図１８に示すように、次に、ＴｉＮ及びＷを形成して、空隙内を埋め込んだ後、スリットＳＬＴ内及び最上層の絶縁層２５上に形成されたＴｉＮ及びＷを除去し、配線層２４を形成する。
図１８に示すように、次に、スリットＳＬＴを絶縁層４４により埋め込む。次に、底面が半導体含有層３３に接する導電体３７を形成する。次に、絶縁層２５を形成した後、導電体３８及び配線層３９を形成する。
以上の工程により、本実施形態に係る半導体記憶装置１が作製される。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。またここまで、配線層３５が半導体含有層３３と同時にシリサイド化する例を説明したが、配線層３５は例えばＷ、ＷとＴｉＮとの積層膜でもよい。この場合、図１３の状態に至った後に、配線層３５上に絶縁層を積層し、トレンチＴＲを埋める。その後、図１４と同様に、半導体含有層３３の上面に積層された絶縁層３４Ａ，３４Ｂ，３４Ｃを除去し、半導体含有層３３の上面を露出させ、半導体含有層３３の上面において半導体と金属とを化合させる。
本実施形態に係る半導体記憶装置１は、半導体含有層３３の第３層３３ｃの上面３３ｃＡが金属を含有し、例えばシリサイドである。第３層３３ｃの上面３３ｃＡの金属含有領域（例えば、シリサイド）は、導電体３７を形成するための開口を開ける際に、開口が第３層３３ｃを突き抜けることを抑制する。また第３層３３ｃの上面３３ｃＡを事前に金属と化合させる（自己整合的にシリサイド化させる）ことで、第３層３３ｃと導電体３７とのコンタクト抵抗が下がる。
（第１変形例）
第１実施形態に係る半導体記憶装置１の第１変形例について説明する。図１９は、第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の特徴部分の断面図である。図１９は、半導体含有層３３の近傍を拡大した図である。第１変形例に係る半導体メモリは、以下に説明する以外の構成は、第１実施形態の半導体記憶装置１と同様である。
半導体含有層３３は、第１層３３ａと第２層３３ｂと第３層３３ｄとを有する。第３層３３ｄの構成が、第１実施形態に係る半導体含有層３３の第３層３３ｃと異なる。第３層３３ｄは、厚み方向の全ての領域が金属を含む。第３層３３ｄは、例えば、厚み方向の全てが金属と化合しており、例えば、全てがシリサイド化されたフルシリサイドである。第３層３３ｄの厚みは、例えば、第２層の厚み３３ｂより厚く、第３層３３ｄの上面３３ｄＡの周囲長は、例えば、下面３３ｄＢの周囲長以上である。
第１変形例に係る構成によっても、第１実施形態と同様の効果が得らえる。
（第２変形例）
第１実施形態に係る半導体記憶装置１の第２変形例について説明する。図２０は、第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の特徴部分の断面図である。図２０は、半導体含有層３３の近傍を拡大した図である。第２変形例に係る半導体記憶装置は、以下に説明する以外の構成は、第１実施形態の半導体記憶装置１と同様である。
第２変形例に係る半導体記憶装置は、半導体含有層３３の第３層３３ｃの上面３３ｃＡに金属層５０をさらに有する。金属層５０は、例えば、チタン、タンタル、タングステンを含む。金属層５０は、図１４に示すように、第３層３３ｃの上面３３ｃＡを露出した後に、露出した導電面への選択成長により形成される。金属層５０の選択成長は、例えば、エリアセレクティブ原子層堆積（ＡＬＤ）法、無電解メッキ法等を用いることができる。
第２変形例に係る構成によっても、第１実施形態と同様の効果が得らえる。また金属層５０を有することで、第３層３３ｃが導電体３７を形成するための開口によって貫通することをより防止できる。また金属層５０に用いられるチタン、タンタル、タングステンは、シリサイド化に用いられるニッケル、コバルトと比較して、後工程へのコンタミネーションの問題が生じにくい。例えば、ニッケル、コバルトは、後工程に用いられる絶縁層のエッチング装置に混入するとクリーニングしにくいが、チタン、タンタル、タングステンはニッケル、コバルトと比較してクリーニングが容易である。
（第３変形例）
第１実施形態に係る半導体記憶装置１の第３変形例について説明する。図２１は、第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の特徴部分の断面図である。図２１は、半導体含有層３３の近傍を拡大した図である。第１変形例に係る半導体メモリは、以下に説明する以外の構成は、第１実施形態の半導体記憶装置１と同様である。
第３変形例に係る半導体装置は、第１変形例に係る第３層３３ｄの上面３３ｄＡに金属層５０をさらに有する。金属層５０は、第２変形例と同様である。
第３変形例に係る構成によっても、第１実施形態と同様の効果が得らえる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体記憶装置、２４、３５…配線層、２９…半導体層、３３…半導体含有層、３３ｃＡ，３３ｄＡ…上面、３３ｃＢ，３３ｄＢ…下面、３３ａ…第１層、３３ｂ…第２層、３３ｃ…第３層、３４…絶縁層、３７…導電体、５０…金属層、ＭＰ…メモリピラー

Claims (9)

  1. 第１方向に積層された複数の第１配線層と、
    前記複数の第１配線層の内部を前記第１方向に延び、第１半導体層を含む第１ピラーと、
    前記第１半導体層の上端の上方に配置され、前記第１方向と交差する第２方向に延びる第２配線層と、
    前記第１半導体層の上端と前記第２配線層の底面との間に配置された第１部分と、前記第１部分に接し、前記第２配線層の側面に沿って設けられた第２部分と、前記第２部分の上端に接し前記第１方向と交差する方向に延びる第３部分と、を有する半導体含有層と、
    前記第１部分と前記第２配線層との間、及び、前記第２部分と前記第２配線層との間に配置された第１絶縁層と、を備え、
    前記第３部分の少なくとも上面は金属を含有する、半導体記憶装置。
  2. 前記第３部分はシリサイドを含む、請求項１に記載の半導体記憶装置。
  3. 前記第３部分の上面に積層された金属層をさらに備える、請求項１又は２に記載の半導体記憶装置。
  4. 前記第３部分の厚みは、前記第２部分の厚みより厚い、請求項１～３のいずれか一項に記載の半導体記憶装置。
  5. 前記第３部分の上面の周囲長は、前記第３部分の下面の周囲長以上である、請求項１～４のいずれか一項に記載の半導体記憶装置。
  6. 前記第３部分と電気的に接続され、前記第３部分の上方において前記第１方向に延びる第１導電体をさらに備え、
    前記第３部分の上面の周囲長は、前記第１導電体の周囲長より長い、請求項１～５のいずれか一項に記載の半導体記憶装置。
  7. 前記複数の第１配線層の内部を前記第１方向に延び、第２半導体層を含む第２ピラーと、
    前記第２半導体層の上端の上方に配置され、前記第２方向に延びる第３配線層と、をさらに備え、
    前記半導体含有層は、
    前記第２半導体層の上端と前記第３配線層の底面との間に配置された第４部分と、前記第４部分から前記第３部分に向かって前記第２配線層の側面に沿って延びる第５部分と、さらに有する、請求項１～６のいずれか一項に記載の半導体記憶装置。
  8. 導電層又は犠牲層と絶縁層とを第１方向に交互に積層する工程と、
    積層された積層体に第１方向に延びるホールを形成し、前記ホールの内部に第１半導体層を含む第１ピラーを形成する工程と、
    前記第１ピラー上に第１絶縁層を積層し、第１絶縁層に溝を形成する工程と、
    前記溝に第２半導体層を成膜した後、その一部を酸化することで、前記第１半導体層上に半導体含有層を形成する工程と、
    前記溝に第２配線層を形成する工程と、
    前記半導体含有層の一部を露出させ、露出した部分の半導体を金属と化合させる工程と、を有する半導体記憶装置の製造方法。
  9. 前記第２配線層を前記半導体含有層と同時に金属と化合させる、請求項８に記載の半導体記憶装置の製造方法。
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