CN111370413B - 三维存储器的制备方法及三维存储器 - Google Patents

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Abstract

本发明提供一种三维存储器的制备方法及三维存储器，该方法包括：在牺牲层上方形成堆栈结构；形成贯穿堆栈结构并陷入半导体基底层的沟道孔；在沟道孔中形成沟道结构；形成贯穿堆栈结构并延伸至牺牲层的工艺孔；去除牺牲层和部分沟道结构，以在半导体基底层和堆栈结构的最底层之间形成间隙，且使部分半导体沟道层暴露在间隙中；在工艺孔以及间隙中沉积半导体材料，以形成半导体材料层，其中，半导体材料层限定出中部缝隙，从而使得沉积形成的半导体材料层具有良好的均匀性，提高了半导体材料层的结构稳定性，为后续工艺制程的稳定性提供了保障。

Description

三维存储器的制备方法及三维存储器
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维存储器的制备方法及三维存储器。
背景技术
随着大数据、云计算、物联网等技术的快速发展，对存储器的集成度和存储密度的要求也随之提高，传统的二维平面存储器已难以满足实际需求，逐渐被三维存储器取代。
相关技术中，三维存储器包括硅基底以及形成在硅基底上方的堆栈结构，堆栈结构上贯穿设有沟道孔，沟道孔延伸至硅基底，沟道孔内设有沟道结构，沟道结构包括硅沟道层，沟道孔的侧壁具有开口，硅沟道层的侧壁能从该开口露出，并由该开口向外外延生长形成硅外延层，硅外延层覆盖硅基底，从而使硅沟道层通过该硅外延层与硅基底连接。
然而，由于硅沟道层的侧壁界面清洁程度差异较大，导致上述硅外延层在生长时厚度和形貌存在较大差异，导致硅外延层的均匀性较差，影响三维存储器的结构稳定性和工作性能。
发明内容
鉴于上述问题，本发明提供一种三维存储器的制备方法及三维存储器，以克服相关技术中因硅外延层均匀性较差而影响三维存储器的结构稳定性和工作性能的问题。
为了实现上述目的，第一方面，本发明提供一种三维存储器的制备方法，包括：
提供衬底，所述衬底包括半导体基底层以及形成在所述半导体基底层上的牺牲层；
在所述牺牲层上方形成堆栈结构；
形成沟道孔，所述沟道孔贯穿所述堆栈结构并陷入所述半导体基底层；
在所述沟道孔中形成沟道结构，所述沟道结构包括半导体沟道层；
形成工艺孔，所述工艺孔贯穿所述堆栈结构并延伸至所述牺牲层；
去除所述牺牲层和部分所述沟道结构，以在所述半导体基底层和所述堆栈结构的最底层之间形成间隙，且使部分半导体沟道层暴露在所述间隙中；
在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层，所述半导体材料层至少包括：覆盖暴露在所述间隙中的半导体沟道层的第一部分、覆盖所述半导体基底层的第二部分以及覆盖所述堆栈结构最底层下表面的第三部分；其中，所述半导体材料层限定出中部缝隙。
在一些可选地实施例中，所述在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层的步骤包括：通过化学气相沉积或者原子层气相沉积形成所述半导体材料层。
在一些可选地实施例中，所述形成工艺孔的步骤包括：通过刻蚀形成所述工艺孔，并使所述工艺孔的孔内横截面尺寸大于所述间隙的高度尺寸，其中，所述间隙的高度方向平行于所述堆栈结构的厚度方向。
在一些可选地实施例中，所述在所述沟道孔中形成沟道结构的步骤包括：在所述沟道孔内依次形成阻隔层、存储单元层、隧穿绝缘层以及所述半导体沟道层。
在一些可选地实施例中，所述去除所述牺牲层和部分所述沟道结构的步骤包括：通过刻蚀工艺依次去除所述牺牲层以及所述沟道结构的位于所述间隙中的部分的阻隔层、存储单元层以及隧穿绝缘层。
在一些可选地实施例中，在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层的步骤之后，还包括：在所述半导体材料层表面上形成第一绝缘层；
在所述第一绝缘层表面形成过渡层，以填充所述中部缝隙；
在所述工艺孔底部下方形成贯通孔，所述贯通孔贯穿所述半导体材料层、所述第一绝缘层及所述过渡层，所述贯通孔暴露所述过渡层侧部；
将所述过渡层替换为导体层；
在所述工艺孔及所述贯通孔内形成公共源极触点。
在一些可选地实施例中，在所述半导体材料层表面上形成第一绝缘层的步骤包括：在所述半导体材料层的表面沉积形成所述第一绝缘层；
或者，对所述半导体材料层的表面进行氧化处理，以形成所述第一绝缘层；
或者，在所述半导体材料层表面形成中间层，对所述中间层进行氧化处理，以形成所述第一绝缘层，其中，所述中间层的材料和所述过渡层的材料相同。
在一些可选地实施例中，所述在所述工艺孔底部下方形成贯通孔的步骤包括：
去除所述工艺孔内及所述工艺孔底部下方的过渡层；
去除所述工艺孔内及所述工艺孔底部下方的第一绝缘层；
去除所述工艺孔内及所述工艺孔底部下方的半导体材料层，以形成所述贯通孔。
在一些可选地实施例中，所述在所述工艺孔及所述贯通孔内形成公共源极触点的步骤包括：在所述工艺孔以及所述贯通孔内表面形成第二绝缘层；
去除所述第二绝缘层的覆盖在所述半导体基底层上的部分；
在所述工艺孔及所述贯通孔内沉积导电材料，以形成所述公共源极触点。
在一些可选地实施例中，所述在所述工艺孔及所述贯通孔内沉积导电材料，以形成所述公共源极触点的步骤包括：
在所述工艺孔及所述贯通孔内沉积形成第一导电材料层，所述第一导电材料层覆盖半导体基底层和所述第二绝缘层；
在所述第一导电材料层上沉积第二导电材料层，以形成所述公共源极触点。
第二方面，本发明提供一种三维存储器，包括：半导体基底和堆栈结构；
所述半导体基底包括：半导体基底层以及形成在所述半导体基底层上的半导体材料层；
所述堆栈结构形成在所述半导体材料层上方；
所述堆栈结构上设置有沟道孔，所述沟道孔包括第一孔段和第二孔段，所述第一孔段与所述第二孔段连通，所述第一孔段贯穿所述堆栈结构，所述第一孔段内设有沟道结构，所述沟道结构包括半导体沟道层；至少部分所述第二孔段贯穿所述半导体材料层，且所述半导体材料层与所述半导体沟道层连接成一体；
所述半导体材料层内设有导体层。
在一些可选的实施例中，所述沟道孔还包括位于所述第二孔段下方的第三孔段，所述第三孔段与所述第二孔段连通，所述第三孔段内设有沟道结构。
在一些可选的实施例中，所述导体层包括多个设于所述半导体材料层内的导体区，所述导体区的边缘到相邻的所述第二孔段之间具有间隙。
在一些可选地实施例中，所述导体层的上表面至所述半导体材料层的上表面的距离与所述导体层的下表面至所述半导体材料层的下表面的距离相等。
本发明提供的三维存储器的制造方法及三维存储器，通过在衬底上设牺牲层，形成贯穿堆栈结构、并延伸至牺牲层上的工艺孔，然后去除牺牲层以及除半导体沟道层外的部分沟道结构，以在半导体基底层和堆栈结构的最底层之间形成间隙，从而暴露出半导体沟道层，再通过沉积工艺在工艺孔以及间隙中沉积半导体材料形成半导体材料层，半导体沟道层通过半导体材料层与半导体基底层连接。换言之，本发明通过设置牺牲层配合工艺孔，可在衬底上形成间隙，基于该间隙可以进行后续沉积形成半导体材料层的步骤，而沉积获得的半导体材料层，具有良好的均匀性，从而提高了半导体材料层的结构稳定性，为后续工艺制程的稳定性提供了保障，进而提高了三维存储器的结构稳定性和工作性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中三维存储器的结构示意图；
图2为图1中I处的结构放大图；
图3为本发明一实施例中三维存储器的工艺流程框图；
图4为本发明一实施例中三维存储器的衬底的结构示意图；
图5为本发明一实施例中在衬底上形成堆栈结构的示意图；
图6为本发明一实施例中在堆栈结构上形成沟道孔的示意图；
图7为本发明一实施例中在沟道孔中形成沟道结构的示意图；
图8为本发明一实施例中在堆栈结构上形成工艺孔的示意图；
图9为图8中I处的结构放大图；
图10为本发明一实施例中去除牺牲层以及部分沟道结构的示意图；
图11为本发明一实施例中在去除牺牲层和部分沟道结构后形成的间隙中沉积形成半导体材料层的示意图；
图12为本发明一实施例中在半导体材料层表面形成第一绝缘层的示意图；
图13为本发明一实施例中在第一绝缘层表面形成过渡层的示意图；
图14为本发明一实施例中去除工艺孔内及工艺孔底部下方的过渡层的示意图；
图15为本发明一实施例中去除工艺孔内及工艺孔底部下方的第一绝缘层的示意图；
图16为本发明一实施例中去除工艺孔内及工艺孔底部下方的半导体材料层的示意图；
图17为本发明一实施例中过渡层替换为导体层的示意图；
图18为本发明一实施例中在工艺孔及贯通孔内表面形成第二绝缘层的示意图；
图19为本发明一实施例中去除第二绝缘层的覆盖在半导体基底层上的部分的示意图；
图20为本发明一实施例中在工艺孔和贯通孔内沉积第一导电材料层的示意图；
图21为本发明一实施例中在第一导电材料层上沉积第二导电材料层的示意图。
附图标记说明：
100-半导体基底；
110-半导体基底层；
120-半导体材料层；
121-第一部分；
122-第二部分；
123-第三部分；
101-掺杂区；
1201-中部缝隙；
130-牺牲层；
131-间隙；
200-堆栈结构；
210-导电层；
211-中间绝缘层；
220-绝缘层；
240-沟道孔；
2401-第一孔段；
2402-第二孔段；
2403-第三孔段；
241-开口；
250-工艺孔；
260-贯通孔；
270-第二绝缘层；
300-沟道结构；
310-半导体沟道层；
320-功能层；
321-阻隔层；
322-存储单元层；
323-隧穿绝缘层；
400-导体层；
401-导体区；
500-公共源极触点；
501-第一导电材料层；
502-第二导电材料层；
601-第一绝缘层；
602-过渡层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，本发明不局限于下述的具体实施方式。
目前，在三维存储器的制造工艺中，为了实现沟道孔内的硅沟道层与硅基底的连接，通常选择在沟道孔的侧壁上形成开口，开口位于堆栈结构的底部和硅基底之间，通过形成开口，以使沟道孔内的硅沟道层暴露出来，接着通过使硅沟道层从该开口向外外延生长形成硅外延层，硅外延层覆盖硅基底，从而实现沟道结构中的硅沟道层与硅基底之间的连接。
然而，由于硅沟道层的侧壁界面清洁程度差异较大，导致硅外延层在生长时厚度和形貌存在较大差异，导致整个硅外延层的均匀性较差。具体而言，硅沟道层的侧壁界面不同区域的清洁程度具有差异，导致由侧壁界面外延生长形成的硅外延层的一部分区域可能较厚，一部分区域可能较薄，且硅外延层的不同区域的表面形貌也存在差异，导致硅外延层的不同区域的表面凹凸程度不同，从而导致硅外延层的均匀性较差，导致硅外延层的不同区域与硅基底之间的连接紧密性不同，从而导致硅外延层的稳定性较差，进而影响后续工艺制程的稳定性，最终导致三维存储器的结构稳定性和工作性能受到不利影响。
为了解决上述问题，本申请实施例提供一种三维存储器制造方法及三维存储器，通过在衬底上设牺牲层，形成贯穿堆栈结构、并延伸到牺牲层上的工艺孔，然后去除牺牲层以及除半导体沟道层外的部分沟道结构，以在半导体基底层和堆栈结构的最底层之间形成间隙，从而暴露出半导体沟道层；再通过沉积工艺在工艺孔以及间隙中沉积半导体材料形成半导体材料层，半导体沟道层通过半导体材料层与半导体基底层连接。换言之，通过设置牺牲层配合工艺孔，可在衬底上形成间隙，基于该间隙可以进行后续沉积形成半导体材料层的步骤，而沉积获得的半导体材料层，具有良好的均匀性，进而提高了半导体材料层的结构稳定性，为后续工艺制程的稳定性提供了保障，进而保证了三维存储器的结构稳定性和工作性能。
图1为本发明一实施例中三维存储器的结构示意图。图2为图1中I处的结构放大图。参照图1和图2所示，本实施例提供一种三维存储器，包括：半导体基底100以及堆栈结构200。
半导体基底100包括：半导体基底层110和半导体材料层120。半导体材料层120形成在半导体基底层110上。堆栈结构200形成在半导体材料层120上方。
其中，半导体基底层110为半导体材料制成，例如但不限于单晶硅。半导体材料层120为半导体材料制成，例如但不限于多晶硅。
堆栈结构200包括交替设置的绝缘层220和导电层210。参照图1，可以理解的是，交替设置是指，各绝缘层220和导电层210层叠设置，且布置方式采用交替排列；例如，在沿堆栈结构200的底层至顶层的方向上，先设置一层绝缘层220，在绝缘层220上再设置一层导电层210，然后在导电层210上继续设置一层绝缘层220，如此循环交替，形成堆栈结构200。其中，绝缘层220/导电层210的叠层的具体数量可根据实际情况进行设定。
其中，绝缘层220的厚度可以和导电层210相同，也可以不同。可选地，导电层210由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。绝缘层220由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。
堆栈结构200中设置有沟道孔240，参照图1和图2所示，沟道孔240具体可包括第一孔段2401和第二孔段2402，第一孔段2401和第二孔段2402连通，其中，第一孔段2401贯穿堆栈结构200，第一孔段2401内设有沟道结构300，沟道结构300包括半导体沟道层310。至少部分第二孔段2402贯穿半导体材料层120，且半导体材料层120与半导体沟道层310连接成一体。也就是说，半导体沟道层310通过半导体材料层120实现与半导体基底层110的连接。
此处需要说明的是，上述的至少部分第二孔段2402贯穿半导体材料层120，可以理解为，整个第二孔段2402形成在半导体材料层120中，或者，也可以是，第二孔段2402的一部分贯穿半导体材料层120，另一部分延伸入半导体基底层110中，即此时沟道孔240延伸至半导体基底层110中。
其中，沟道结构300具体可包括依次层叠设置在第一孔段2401中的功能层320及上述的半导体沟道层310。在一些实施例中，半导体沟道层310为多晶硅层。功能层320比如可以包括依次层叠设置在沟道孔240内的阻隔层321、存储单元层322和隧穿绝缘层323。其中，阻隔层321可以由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成；存储单元层322可以由氮化硅、氮氧化硅、硅或以上材料的组合制成；隧穿绝缘层323可以由氧化硅、氮化硅或者其组合制成。
在一些实施例中，沟道孔240可以一直延伸至半导体基底层110中。如图1和图2所示，沟道孔240在包括第一孔段2401、第二孔段2402的基础上，还可以包括位于第二孔段2402下方的第三孔段2403，在一些实施例中，第三孔段2403可以位于半导体基底层110中，第三孔段2403内也可以设置沟道结构300。如此设置，可以在制造过程中，一次性制作陷入半导体基底层110的沟道孔240，再在沟道孔240内形成沟道结构300，而后再通过其他步骤，去除第二孔段2402的部分沟道结构，以便完成后续沉积半导体材料层120的操作；而位于半导体基底层110的第三孔段2403以及其内的沟道结构可为后续的步骤实施过程提供支撑，避免在去除牺牲层、形成间隙的过程中上方的结构塌陷，提高器件可靠性。
其中，堆栈结构200上还设置有贯穿堆栈结构200和半导体材料层120的公共源极触点500。公共源极触点500的底部延伸至半导体基底层110。
其中，公共源极触点500由导电材料制成，包括但不限于钛、钨、钴、铜、铝、和/或硅化物等，在一个可选地实施例中，公共源极触点500可以包括由第二导电材料层502形成的导电体以及包覆在导电体外的由第一导电材料层501形成的导电部，其中，导电部的材料可以是氮化钛。
具体实现时，半导体基底层110上的对应公共源极触点500的位置形成掺杂区101；示例性的，可以通过离子注入的方式在半导体基底层110上形成掺杂区101。公共源极触点500底部的一端与掺杂区101接触。具体地，半导体材料层120也与该掺杂区101接触。
其中，半导体材料层120中还形成有导体层400。导体层400由导电材料形成，比如金属钨等，当然也可以为其他可导电的金属材料。
具体地，在对该导体层400施加电压时，此时半导体材料层120被反型，形成可供载流子流动的通道，以使电流能够从公共源极触点500经过掺杂区101流动至半导体材料层120，进而流向半导体沟道层310。
比如，当半导体基底层110、半导体材料层120均为P型硅时，在对半导体材料层120中的导体层400施加预设值的电压时，使半导体材料层120反型形成电子通道，电流具体可从公共源极触点500经过半导体基底层110的掺杂区101，流向半导体材料层120，然后经半导体材料层120流向半导体沟道层310。由此可见，通过对导体层400施加控制电压，便可控制半导体材料层120的导通与关断。
结合图1和图2，导体层400具体可包括多个设于半导体材料层120内的导体区401，其中，导体区401的边缘到相邻的第二孔段2402之间具有间隙。
在一些实施例中，具体可使导体层400的上表面至半导体材料层120的上表面的距离与所述导体层400的下表面至半导体材料层120的下表面的距离相等。
本发明实施例还提供了一种三维存储器的制备方法，该方法可以用于制造前述实施例的三维存储器，使得形成的半导体材料层具有良好的均匀性，以提高半导体材料层的结构稳定性，为后续工艺制程的稳定提供保障。
下面通过具体的实施例对该三维存储器的制备方法进行说明：
参照图3和图4所示，本实施例的三维存储器的制造方法可以起始于步骤S101。
S101：提供衬底。
参照图4所示，该衬底包括半导体基底层110以及形成在半导体基底层110上的牺牲层130。
具体地，可以使用薄膜沉淀工艺在半导体基底层110上形成牺牲层130，该薄膜沉积工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)。
可选地，半导体基底层110可由单晶硅制成。牺牲层130可以使用半导体材料制成，例如但不限于，硅锗、锗、绝缘体上硅薄膜(SOI)。
参照图3和图5所示，在形成衬底之后还包括：
S102：在牺牲层130上方形成堆栈结构200。
具体地，在形成牺牲层130之后，在牺牲层130上交替堆叠绝缘层220和中间绝缘层211，以形成堆栈结构200，形成如图5所示的结构。
值得说明的是，绝缘层220与中间绝缘层211的材质不同。堆栈结构200的中间绝缘层211，是用于在后续步骤中替换为导电层210，从而在堆栈结构200中形成多个绝缘层220/导电层210叠层。在一些实施例中，使用导电层210替换中间绝缘层211的工艺可以采用对中间绝缘层211有选择性的湿法刻蚀，然后将导电层210填入中间绝缘层211被刻蚀后形成的结构中。在一些实施例中，填充导电层210可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)等。
在一些实施例中，堆栈结构200也可以直接为绝缘层和导电层交替堆叠形成。
参照图3和图6所示，本实施例中，在形成堆栈结构200之后，还包括：
S103：形成沟道孔240，沟道孔240贯穿堆栈结构200并陷入半导体基底层110，从而形成如图6所示的结构。
具体地，参照图6，在堆栈结构200中形成沟道孔240，沟道孔240可延伸至半导体基底层110。在一些实施例中，具体可通过刻蚀工艺在堆栈结构200上形成沟道孔240，比如通过湿法刻蚀工艺或者干法刻蚀工艺形成沟道孔240。
在形成沟道孔240之后，参照图3和图7，还包括：
S104：在沟道孔240中形成沟道结构300，沟道结构300包括半导体沟道层310。
在沟道孔240中形成沟道结构300具体可以包括：在沟道孔240中依次形成功能层320和半导体沟道层310。示例性的，在沟道孔240内依次堆叠形成阻隔层321、存储单元层322和隧穿绝缘层323，然后在隧穿绝缘层323上堆叠形成半导体沟道层310，从而形成如图7所示的结构。
在一些实施例中，具体可以采用化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)或其他合适的方法制备形成功能层320和半导体沟道层310。
在一些实施例中，功能层320是多个层的组合，包括但不限于阻隔层321、存储单元层322和隧穿绝缘层323。可选地，隧穿绝缘层323的构成材料可以是绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。存储单元层322包括的材料可以用于存储电荷。可选地，存储单元层322的构成材料包括但不限于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。可选地，阻隔层321也可以为绝缘材料层，例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)的复合层。
参照图3、图8和图9所示，本实施例中，在沟道结构300形成之后，还包括：
S105：形成工艺孔250，工艺孔250贯穿堆栈结构200并延伸至牺牲层130，得到如图8所示的结构。
具体地，参照图8和图9，在堆栈结构200上形成工艺孔250，且使该工艺孔250延伸至牺牲层130，在一些可选的实施例中，具体可通过湿法刻蚀工艺形成该工艺孔250。此外也可以通过干法刻蚀、光刻等中的一种或者多种组合加工而形成。
参照图3和图10所示，本实施例中，在工艺孔250形成之后，还包括：
S106：去除牺牲层130和部分沟道结构300，以在半导体基底层110和堆栈结构200的最底层之间形成间隙131，且使部分半导体沟道层310暴露在该间隙131中，形成如图10所示的结构。
参照图10，在一些实施例中，可通过湿法刻蚀工艺去除牺牲层130和部分沟道结构300。具体地，可以通过第一刻蚀液将牺牲层130先刻蚀掉，然后通过第二刻蚀液将对应在牺牲层130中的沟道结构300上的功能层320刻蚀掉，比如，依次刻蚀牺牲层130、阻隔层321、存储单元层322、隧穿绝缘层323，从而在沟道孔240的侧壁的位置形成开口241，将对应在牺牲层130中的沟道结构300中的半导体沟道层310露出来。其中，第一刻蚀液和第二刻蚀液可以不同，具体可根据实际需求选择使用。
在一些实施例中，沟道孔240可延伸至半导体基底层110中，当在去除位于半导体基底层110和堆栈结构200的最底层之间的牺牲层130和部分沟道结构300时，位于半导体基底层110中的那部分沟道孔240中的沟道结构可为后续的步骤实施过程提供支撑，避免在去除牺牲层130以及部分沟道结构300，以形成间隙的过程中上方的结构塌陷的情况出现。
参照图3和图11所示，本实施例中，在间隙131形成之后，还包括：
步骤S107：在工艺孔250以及间隙131中沉积半导体材料，以形成半导体材料层120。其中，半导体材料层120限定出中部缝隙1201，从而形成如图11所示的结构。
其中，参照图2、图3和图11，半导体材料层120至少包括：覆盖暴露在间隙131中的半导体沟道层310的第一部分121、覆盖半导体基底层110的第二部分122以及覆盖堆栈结构200最底层下表面的第三部分123。
参照图11，可以理解的是，半导体材料从工艺孔250的开口处进入，沉积在间隙131和工艺孔250中，形成的半导体材料层120至少覆盖半导体基底层110，且覆盖堆栈结构200最底层下表面，同时覆盖暴露在间隙131中的半导体沟道层310。也就是说，沟道孔240中的半导体沟道层310通过半导体材料层120与半导体基底层110连接。
在一些实施例中，具体可通过化学气相沉积法(CVD)在工艺孔250以及间隙131中沉积半导体材料以形成上述半导体材料层120。在另一些实施例中，也通过原子层气相沉积法(ALD)在工艺孔250以及间隙131中沉积半导体材料以形成上述半导体材料层120。
其中，该半导体材料具体可与半导体沟道层310的材料相同，比如，在一些实施例中，半导体沟道层310具体为硅沟道层，该半导体材料具体为硅，比如多晶硅，通过向工艺孔250和间隙131中沉积硅，从而形成第二硅基底。其中，形成的第二硅基底上具有中部缝隙1201，以为后续步骤实施提供结构基础，比如为后续在半导体材料层120中形成导体层400的步骤提供结构基础。
可选的，可使上述工艺孔250的孔内横截面尺寸大于间隙131的高度尺寸。结合图8至图11所示，此处的工艺孔250的孔内横截面尺寸可以理解为图8中工艺孔250的横向尺寸，间隙131的高度方向平行于堆栈结构200的厚度方向，即间隙131的高度尺寸即图10中间隙131的竖向上的尺寸。通过将工艺孔250的孔内横截面尺寸设计为大于间隙131的高度尺寸，使得在沉积半导体材料过程中，半导体材料不会堵塞工艺孔250，从而使沉积在工艺孔250和间隙131中的半导体材料层120的均匀性更好。
本实施例提供的三维存储器的制造方法，通过在衬底上设牺牲层130，形成贯穿堆栈结构200、并延伸至牺牲层130上的工艺孔250，然后去除牺牲层130以及除半导体沟道层310外的部分沟道结构300，以在半导体基底层110和堆栈结构200的最底层之间形成间隙131，从而暴露出半导体沟道层310，再通过沉积工艺在工艺孔250以及间隙131中沉积半导体材料形成半导体材料层120，半导体沟道层310通过半导体材料层120与半导体基底层110连接。换言之，本发明通过设置牺牲层130配合工艺孔250，可在衬底上形成间隙131，基于该间隙131可以进行后续沉积形成半导体材料层120的步骤，而沉积获得的半导体材料层120，具有良好的均匀性，从而提高了半导体材料层120的结构稳定性，为后续工艺制程的稳定性提供了保障，进而提高了三维存储器的结构稳定性和工作性能。
通过上述各个步骤的实施，从而形成了半导体材料层120，且沉积形成的半导体材料层120具有良好的均匀性，为后续工艺制程的稳定性提供了保障。在本实施例中，在形成该半导体材料层120之后，还可以进一步在半导体材料层120中形成导体层，以及形成贯穿堆栈结构200并延伸至半导体基底层110中的公共源极触点500，进而完成整个三维存储器的制备，其具体可以通过如下方式实现：
参照图11至图13所示，首先，在半导体材料层120表面上形成第一绝缘层601，形成如图12所示的结构。
接着，在第一绝缘层601表面形成过渡层602，以填充中部缝隙，形成如图13所示的结构。
需要说明的是，该中部缝隙即为上述半导体材料层120限定出的中部缝隙1201。可以理解的是，半导体材料层120限定出中部缝隙1201，以在中部缝隙1201中形成第一绝缘层601和过渡层602。
具体地，第一绝缘层601由绝缘材料制成，包括但不限于氧化硅。在一些实施例中，过渡层602比如可以是但不限于氮化硅。
其中，在半导体材料层120表面上形成第一绝缘层601的步骤例如可以通过如下方式实现：
参照图12所示，在本实施例的一种可行的实现方式中，可以直接在形成的半导体材料层120的表面沉积绝缘材料，从而在半导体材料层120的表面形成上述第一绝缘层601。在一些可选的实施例中，具体可通过化学气相沉积法(CVD)或者原子层气相沉积法(ALD)沉积形成该第一绝缘层601。参照图13所示，当第一绝缘层220形成之后，接着在第一绝缘层220表面形成过渡层602。该过渡层602具体可以通过化学气相沉积法(CVD)或者物理气相沉积法(PVD)等形成，本发明并不限于此。
在第二种可行的实现方式中，也可以是，对半导体材料层120的表面进行氧化处理，从而形成上述第一绝缘层220。具体氧化的厚度可根据实际情况进行控制。当第一绝缘层220形成之后，接着在第一绝缘层220表面形成过渡层602。
在第三种可行的实现方式中，可以直接在半导体材料层120表面形成中间层，对中间层进行氧化处理，以形成上述第一绝缘层601。其中，该中间层的材料和上述过渡层602的材料可以相同，比如可以是但不限于氮化硅等。
示例性的，比如，通过沉积工艺在半导体材料层120表面沉积中间层对应的材料，以形成中间层，接着对中间层进行氧化处理，以形成第一绝缘层601，当第一绝缘层601形成之后，继续在第一绝缘层601上面沉积中间层对应的材料，从而形成过渡层602。中间层以及过渡层602的具体厚度可根据实际情况进行控制。
参照图14至图16所示，本实施例中，当第一绝缘层601和过渡层602形成之后，还包括：在工艺孔250底部下方形成贯通孔260。
其中，贯通孔260贯穿半导体材料层120、第一绝缘层601以及过渡层602，贯通孔260暴露过渡层602的侧部。
具体地，形成贯通孔260具体可以包括如下操作，参照图13所示，首先去除工艺孔250内以及工艺孔250底部下方的过渡层602，形成如图14所示的结构。
在一些可选的实施例中，具体可以通过湿法刻蚀工艺将工艺孔250内以及工艺孔250底部下方的过渡层602去除。当然，也可以通过干法刻蚀工艺等对工艺孔250内以及工艺孔250底部下方的过渡层602去除。
在去除了工艺孔250内以及工艺孔250底部下方的过渡层602之后，再去除工艺孔250内以及工艺孔250底部下方的第一绝缘层601，形成如图15所示的结构。
其中，可以通过湿法刻蚀工艺或者干法刻蚀工艺等将工艺孔250内以及工艺孔250底部下方的第一绝缘层601去除。
参照图15和图16，然后再去除工艺孔250内及工艺孔250底部下方的半导体材料层120，以形成贯通孔260，形成如图16所示的结构。
在一些可选的实施例中，可通过湿法刻蚀工艺或干法刻蚀工艺等将工艺孔250内以及工艺孔250底部下方的半导体材料层120去除，从而在工艺孔250底部下方形成贯通孔260。
可以理解的是，在贯通孔260形成的过程中，位于工艺孔250的内壁上的第一绝缘层601、过渡层602和半导体材料层120被去除，且对应贯通孔260位置处的过渡层602的侧部暴露出来，以为后续在半导体材料层120中形成导体层400做准备。
在图16所示的贯通孔260形成之后，进一步地，本实施例中，还包括：将过渡层602替换为导体层400，得到如图17所示的结构。
具体实现时，可先将过渡层602去除，比如，通过湿法刻蚀工艺去除过渡层602，以在第一绝缘层601之间形成导电间隙，然后在该导电间隙中填充金属材料。具体地，可以在导电间隙中通过薄膜沉积工艺沉积金属材料以在半导体材料层120中构成导体层400，该薄膜沉积工艺比如可以是化学气相沉积法(CVD)、物理气相沉积法(PVD)等。在一些实施例中，该金属材料可以是但不限于金属钨。
参照图17所示，此处需要说明的是，在将过渡层602替换为导体层400的同时，由于位于工艺孔250内的过渡层602、第一绝缘层601和半导体材料层120的部分被去除，因此，堆栈结构200中的中间绝缘层211的侧部被暴露出来，这样在将过渡层602替换为导体层400的同时，堆栈结构200中的中间绝缘层211可同时被替换为导电层210。
进一步地，参照图18至图21所示，在导体层400形成之后，还包括：
在工艺孔250及贯通孔260内形成公共源极触点500，得到如图21所示的结构。
具体地，在工艺孔250及贯通孔260内形成公共源极触点500可以通过如下步骤实现：
首先，在工艺孔250以及贯通孔260内表面形成第二绝缘层270，得到如图18所示的结构。
参照图18，可以理解的是，第二绝缘层270覆盖工艺孔250以及贯通孔260的内壁以及与贯通孔260对应的半导体基底层110的表面。
在一些可选的实施例中，第二绝缘层270的材料包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。其中，第二绝缘层270具体可以通过沉积工艺形成，比如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)。
在第二绝缘层270形成之后，去除第二绝缘层270的覆盖在半导体基底层110上的部分，形成如图19所示的结构。
在一些实施例中，可以通过湿法刻蚀工艺将第二绝缘层270的覆盖在半导体基底层110上的部分去除，使该位置对应的半导体基底层110显露出来。在另一些实施例中，也可以通过干法刻蚀工艺将第二绝缘层270的覆盖在半导体基底层110上的部分去除。
在去除第二绝缘层270的覆盖在半导体基底层110上的部分之后，还包括：通过在工艺孔250及贯通孔260内沉积导电材料，从而形成公共源极触点500。
具体地，参照图19和图20，首先，在工艺孔250及贯通孔260内沉积第一导电材料层501，第一导电材料层501覆盖半导体基底层110和第二绝缘层270，形成如图20所示的结构。
在一些可选的实施例中，第一导电材料层501比如可以通过化学气相沉积(CVD)或者物理气相沉积(PVD)形成。
其中，第一导电材料层501比如可以是但不限于氮化钛。
参照图20和图21，在第一导电材料层501形成之后，接着在第一导电材料层501上沉积第二导电材料层502，从而形成公共源极触点500，得到如图21所示的结构。
在一些可选的实施例中，第二导电材料层502比如可以通过化学气相沉积(CVD)或者原子层气相沉积(ALD)形成。其中，第二导电材料层502的材料包括但不限于硅、硅化物等。
继续参照图21所示，具体地，半导体基底层100的对应贯通孔260的位置形成有掺杂区101。示例性的，可以通过离子注入的方式在半导体基底层110上形成掺杂区101。公共源极触点500底部的一端与掺杂区101接触。
此处需要说明的是，可以在形成衬底的过程中，在衬底的半导体基底层110的对应公共源极触点500的位置形成掺杂区101；也可以是，当工艺孔250和贯通孔260形成之后，在半导体基底层110的对应贯通孔260的位置形成掺杂区101，比如通过离子注入的方式形成掺杂区101。
其中，掺杂区101与半导体材料层120连通，当对半导体材料层120中的导体层400上施加电压时，此时半导体材料层120被反型，形成可供载流子流动的通道，以使电流能够从公共源极触点500经掺杂区101流动至半导体材料层120，然后经半导体材料层120流动至半导体沟道层310。
比如，当半导体基底层110、半导体材料层均为P型硅时，在对半导体材料层120中的导体层400施加预设值的电压时，使半导体材料层120反型形成电子通道，电流具体可从公共源极触点500经过半导体基底层110的掺杂区101，流向半导体材料层120，然后经半导体材料层120流向半导体沟道层310。由此可见，通过对导体层400施加控制电压，便可控制半导体材料层120的导通与关断。
本实施例提供的三维存储器以及三维存储器的制造方法，通过在衬底上设牺牲层130，形成贯穿堆栈结构200、并延伸至牺牲层130上的工艺孔250，然后去除牺牲层130以及除半导体沟道层310外的部分沟道结构300，以在半导体基底层110和堆栈结构200的最底层之间形成间隙131，从而暴露出半导体沟道层310，再通过沉积工艺在工艺孔250以及间隙131中沉积半导体材料形成半导体材料层120，半导体沟道层300通过半导体材料层120与半导体基底层110连接。换言之，本发明实施例通过设置牺牲层130配合工艺孔250，可在衬底上形成间隙131，基于该间隙131可以进行后续沉积形成半导体材料层120的步骤，而沉积获得的半导体材料层120，具有良好的均匀性，从而提高了半导体材料层120的结构稳定性，为后续工艺制程的稳定性提供了保障，进而提高了三维存储器的结构稳定性和工作性能。
在本发明的描述中，需要理解的是，术语“横向”、“竖向”“宽度”、“高度”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
在以上描述中，参考术语"一个实施例"、"一些实施例"、"示例"、"具体示例"、或"一些示例"等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种三维存储器的制备方法，其特征在于，包括：
提供衬底，所述衬底包括半导体基底层以及形成在所述半导体基底层上的牺牲层；
在所述牺牲层上方形成堆栈结构；
形成沟道孔，所述沟道孔贯穿所述堆栈结构并陷入所述半导体基底层；
在所述沟道孔中形成沟道结构，所述沟道结构包括半导体沟道层；
形成工艺孔，所述工艺孔贯穿所述堆栈结构并延伸至所述牺牲层；
去除所述牺牲层和部分所述沟道结构，以在所述半导体基底层和所述堆栈结构的最底层之间形成间隙，且使部分半导体沟道层暴露在所述间隙中；
在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层，所述半导体材料层至少包括：覆盖暴露在所述间隙中的半导体沟道层的第一部分、覆盖所述半导体基底层的第二部分以及覆盖所述堆栈结构最底层下表面的第三部分；其中，所述半导体材料层限定出中部缝隙；
在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层的步骤之后，还包括：
在所述半导体材料层表面上形成第一绝缘层；
在所述第一绝缘层表面形成过渡层，以填充所述中部缝隙；
在所述工艺孔底部下方形成贯通孔，所述贯通孔贯穿所述半导体材料层、所述第一绝缘层及所述过渡层，所述贯通孔暴露所述过渡层侧部；
将所述过渡层替换为导体层；
在所述工艺孔及所述贯通孔内形成公共源极触点。
2.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述在所述工艺孔以及所述间隙中沉积半导体材料，以形成半导体材料层的步骤包括：
通过化学气相沉积或者原子层气相沉积形成所述半导体材料层。
3.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述形成工艺孔的步骤包括：
通过刻蚀形成所述工艺孔，并使所述工艺孔的孔内横截面尺寸大于所述间隙的高度尺寸，其中，所述间隙的高度方向平行于所述堆栈结构的厚度方向。
4.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述在所述沟道孔中形成沟道结构的步骤包括：
在所述沟道孔内依次形成阻隔层、存储单元层、隧穿绝缘层以及所述半导体沟道层。
5.根据权利要求4所述的三维存储器的制备方法，其特征在于，所述去除所述牺牲层和部分所述沟道结构的步骤包括：
通过刻蚀工艺依次去除所述牺牲层以及所述沟道结构的位于所述间隙中的部分的阻隔层、存储单元层以及隧穿绝缘层。
6.根据权利要求1所述的三维存储器的制备方法，其特征在于，在所述半导体材料层表面上形成第一绝缘层的步骤包括：
在所述半导体材料层的表面沉积形成所述第一绝缘层；
或者，对所述半导体材料层的表面进行氧化处理，以形成所述第一绝缘层；
或者，在所述半导体材料层表面形成中间层，对所述中间层进行氧化处理，以形成所述第一绝缘层，其中，所述中间层的材料和所述过渡层的材料相同。
7.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述在所述工艺孔底部下方形成贯通孔的步骤包括：
去除所述工艺孔内及所述工艺孔底部下方的过渡层；
去除所述工艺孔内及所述工艺孔底部下方的第一绝缘层；
去除所述工艺孔内及所述工艺孔底部下方的半导体材料层，以形成所述贯通孔。
8.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述在所述工艺孔及所述贯通孔内形成公共源极触点的步骤包括：
在所述工艺孔以及所述贯通孔内表面形成第二绝缘层；
去除所述第二绝缘层的覆盖在所述半导体基底层上的部分；
在所述工艺孔及所述贯通孔内沉积导电材料，以形成所述公共源极触点。
9.根据权利要求8所述的三维存储器的制备方法，其特征在于，所述在所述工艺孔及所述贯通孔内沉积导电材料，以形成所述公共源极触点的步骤包括：
在所述工艺孔及所述贯通孔内沉积第一导电材料层，所述第一导电材料层覆盖半导体基底层和所述第二绝缘层；
在所述第一导电材料层上沉积第二导电材料层，以形成所述公共源极触点。
10.一种三维存储器，其特征在于，采用权利要求1-9所述三维存储器的制备方法制备，包括：半导体基底和堆栈结构；
所述半导体基底包括：半导体基底层以及形成在所述半导体基底层上的半导体材料层；
所述堆栈结构形成在所述半导体材料层上方；
所述堆栈结构上设置有沟道孔，所述沟道孔包括第一孔段和第二孔段，所述第一孔段与所述第二孔段连通，所述第一孔段贯穿所述堆栈结构，所述第一孔段内设有沟道结构，所述沟道结构包括半导体沟道层；至少部分所述第二孔段贯穿所述半导体材料层，且所述半导体材料层与所述半导体沟道层连接成一体；
所述半导体材料层内设有导体层。
11.根据权利要求10所述的三维存储器，其特征在于，所述沟道孔还包括位于所述第二孔段下方的第三孔段，所述第三孔段与所述第二孔段连通，所述第三孔段内设有沟道结构。
12.根据权利要求10所述的三维存储器，其特征在于，所述导体层包括多个设于所述半导体材料层内的导体区，所述导体区的边缘到相邻的所述第二孔段之间具有间隙。
13.根据权利要求12所述的三维存储器，其特征在于，所述导体层的上表面至所述半导体材料层的上表面的距离与所述导体层的下表面至所述半导体材料层的下表面的距离相等。
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