KR101698193B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 이 장치는 적층된 도전 패턴들, 도전 패턴들을 관통하는 활성 패턴 및 도전 패턴들과 활성 패턴 사이에 개재되는 정보저장막을 포함하는 적어도 하나의 메모리 구조체를 포함하고, 활성 패턴은 적층된 하부 및 상부 관통홀들을 각각 채우는 하부 및 상부 반도체 패턴들을 포함할 수 있다. 하나의 메모리 구조체를 구성하는 정보저장막은 같은 공정 단계를 이용하여 실질적으로 동시에 형성되고, 하나의 메모리 구조체를 구성하는 하부 및 상부 관통홀들은 서로 다른 공정 단계들을 이용하여 순차적으로 형성될 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성을 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성 및 제조 공정에서의 단순성을 모두 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성이 향상된 3차원 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 3차원 반도체 장치의 제조 방법이 제공된다. 상기 3차원 반도체 장치는 적층된 도전 패턴들, 상기 도전 패턴들을 관통하는 활성 패턴 및 상기 도전 패턴들과 상기 활성 패턴 사이에 개재되는 정보저장막을 포함하는 적어도 하나의 메모리 구조체를 포함하고, 상기 활성 패턴은 적층된 하부 및 상부 관통홀들을 각각 채우는 하부 및 상부 반도체 패턴들을 포함할 수 있다. 이때, 하나의 메모리 구조체를 구성하는 상기 정보저장막은 같은 공정 단계를 이용하여 실질적으로 동시에 형성되고, 하나의 메모리 구조체를 구성하는 상기 하부 및 상부 관통홀들은 서로 다른 공정 단계들을 이용하여 순차적으로 형성될 수 있다.
일 실시예에 따르면, 상기 활성 패턴을 형성하는 단계는 하부 박막 구조체를 형성하는 단계; 상기 하부 박막 구조체를 관통하는 상기 하부 관통홀을 형성하는 단계; 상기 하부 관통홀을 채우는 상기 하부 반도체 패턴을 형성하는 단계; 상기 하부 반도체 패턴 상에, 상부 박막 구조체를 형성하는 단계; 상기 상부 박막 구조체를 관통하여 상기 하부 반도체 패턴을 노출시키는 상기 상부 관통홀을 형성하는 단계; 및 상기 상부 관통홀을 채우는 상기 상부 반도체 패턴을 형성하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 상기 활성 패턴을 형성하는 단계는 하부 박막 구조체를 형성하는 단계; 상기 하부 박막 구조체를 관통하는 하부 희생 패턴을 형성하는 단계; 상기 하부 희생 패턴 상에, 상부 박막 구조체를 형성하는 단계; 상기 상부 박막 구조체를 관통하여 상기 하부 희생 패턴을 노출시키는 상기 상부 관통홀을 형성하는 단계; 상기 노출된 하부 희생 패턴을 제거함으로써, 상기 하부 박막 구조체를 관통하는 상기 하부 관통 홀을 형성하는 단계; 및 상기 하부 및 상부 반도체 패턴들을 상기 하부 및 상부 관통홀들 내에 각각 형성하는 단계를 포함할 수 있다. 이때, 상기 하부 및 상부 반도체 패턴들은 같은 공정을 이용하여 실질적으로 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 도전 패턴들 및 상기 정보저장막을 형성하는 단계는 교대로 그리고 반복적으로 적층된 하부 절연막들 및 하부 희생막들을 포함하는 하부 박막 구조체를 형성하는 단계; 교대로 그리고 반복적으로 적층된 상부 절연막들 및 상부 희생막들을 포함하는 상부 박막 구조체를 형성하는 단계; 상기 상 부 및 하부 희생막들을 실질적으로 동시에 제거하여, 상기 하부 절연막들 사이 및 상기 상부 절연막들 사이에 각각 하부 리세스 영역들 및 상부 리세스 영역들을 형성하는 단계; 및 상기 상부 및 하부 리세스 영역들 각각을 채우는 정보저장막 및 도전 패턴들을 형성하는 단계를 포함할 수 있다. 이에 더하여, 상기 하부 및 상부 리세스 영역들을 형성하기 전에, 상기 활성 패턴으로부터 이격되어 상기 하부 및 상부 박막 구조체들 모두를 관통하는 트렌치를 형성하는 단계를 더 포함할 수 있으며, 상기 트렌치는 한번의 패터닝 단계를 이용하여 형성될 수 있다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 3차원 반도체 장치의 제조 방법이 제공된다. 이 방법은 교대로 그리고 반복적으로 적층된 하부 절연막들 및 하부 희생막들을 포함하는 하부 박막 구조체를 형성하고, 상기 하부 박막 구조체를 관통하는 하부 패턴들을 형성하고, 상기 하부 패턴들 상에 교대로 그리고 반복적으로 적층된 상부 절연막들 및 상부 희생막들을 포함하는 상부 박막 구조체를 형성하고, 상기 상부 및 하부 희생막들을 실질적으로 동시에 제거하여 하부 리세스 영역들 및 상부 리세스 영역들을 각각 상기 하부 절연막들 사이 및 상기 상부 절연막들 사이에 형성한 후, 상기 상부 및 하부 리세스 영역들을 채우는 정보저장막 및 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 적층된 복수의 도전 패턴들을 포함하면서 기판 상에 배치되는 전극 구조체, 차례로 적층된 하부 패턴 및 상부 패턴을 포함하면서 상기 전극 구조체를 관통하는 반도체 패턴, 및 상기 전극 구조체를 관통하는 절연성 전극 분리 패턴을 포함하는 3차원 반도체 장치가 제 공된다. 상기 상부 패턴은 상기 하부 패턴의 상부 영역보다 좁은 하부 영역을 갖고, 상기 전극 분리 패턴은 상기 전극 구조체보다 두꺼운 두께를 갖는 일체(single body)일 수 있다.
일부 실시예들에 따르면, 상기 전극 분리 패턴은, 그 내부에, 상기 전극 분리 패턴을 수직적으로 분리시키는 수평적 경계면(horizontal boundary interface)을 갖지 않는다. 또한, 상기 하부 패턴 및 상기 상부 패턴은 연속적으로 연결됨으로써, 상기 전극 구조체를 관통하는 상기 반도체 패턴은, 그 내부에, 수평적 경계면을 갖지 않을 수 있다.
상기 도전 패턴들의 높이들에서 측정되는, 상기 기판으로부터의 거리에 따른 상기 반도체 패턴의 폭은 적어도 두 개의 극값들(extremal values)을 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 패턴들의 높이들에서 측정되는, 상기 기판으로부터의 거리에 따른 상기 전극 분리 패턴의 폭은 단조 증가(monotone increasing)할 수 있다. 다른 일부 실시예들에 따르면, 상기 도전 패턴들의 높이들에서 측정되는, 상기 기판으로부터의 거리에 따른 상기 전극 분리 패턴의 폭들은, 상기 반도체 패턴의 폭이 극값을 갖는 것과 동일한 높이들에서, 극값을 가질 수 있다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 적층된 도전 패턴들을 관통하는 반도체 패턴 및 상기 도전 패턴들과 상기 반도체 패턴 사이에 개재되는 정보저장막이 제공된다. 상기 반도체 패턴들 각각은 하부 및 상부 반도체 패턴들을 포함할 수 있으며, 상기 하부 및 상부 반도체 패턴들은, 서로 다른 공정 단계들을 이용하여 형성되는, 하부 및 상부 관통 홀들을 채우도록 형성될 수 있다. 이에 비해, 상기 정보저장막은 한번의 공정 단계를 이용하여 형성될 수 있기 때문에, 상기 하부 및 상부 반도체 패턴들의 주변에 형성되는 두 정보저장막은 실질적으로 동시에 형성될 수 있다. 이에 따라, 메모리 셀들 사이의 전기적 특성에서의 불균일함은 억제될 수 있다.
한편, 상기 하부 및 상부 관통 홀들은 서로 다른 공정 단계들을 이용하여 형성되지만, 이들을 채우는 상기 하부 및 상부 반도체 패턴들이 같은 공정을 이용하여 한번에 형성될 수 있다. 예를 들면, 본 발명의 기술적 사상에 기초한 일 실시예에 따르면, 상기 하부 및 상부 관통 홀들은 희생막을 이용하여 순차적으로 형성될 수 있지만, 상기 하부 및 상부 반도체 패턴들은 희생막이 제거됨으로써 형성되는 관통홀들을 한번에 채우도록 형성될 수 있다. 이러한 실시예에 따르면, 상기 하부 및 상부 반도체 패턴들 역시, 불연속적 경계면없이, 동일한 물질로 형성되기 때문에, 메모리 셀들 사이의 전기적 특성에서의 불균일함은 더욱 억제될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이 다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
[제 1 실시예]
도 1 내지 도 6은 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 1을 참조하면, 기판(10) 상에 하부 박막 구조체(100)를 형성한다. 상기 하부 박막 구조체(100)는 복수의 하부 절연막들(121~127:120) 및 복수의 하부 희생막들(131~136:130)을 포함할 수 있다. 상기 하부 절연막(120) 및 상기 하부 희생막(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다.
일 실시예에 따르면, 상기 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼)일 수 있다. 다른 실시예에 따르면, 상기 기판(10)은 절연성 물질 (예를 들면, 유리)이거나 절연성 물질에 의해 덮인 반도체 또는 도전체일 수 있다.
상기 하부 절연막(120) 및 상기 하부 희생막(130)은 식각 선택성을 가질 수 있도록 서로 다른 물질들로 형성될 수 있다. 예를 들면, 상기 하부 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 하부 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 하부 절연막(120)과 다른 물질일 수 있다.
일 실시예에 따르면, 상기 하부 박막 구조체(100)를 형성하기 전에, 상기 기판(10) 내에 또는 상기 기판(10) 상에 하부 도전 패턴(50)을 형성하는 단계를 더 포함할 수 있다. 상기 기판(10)이 반도체 특성을 갖는 물질일 경우, 상기 하부 도전 패턴(50)은 상기 기판(10) 내에 형성되는 불순물 영역일 수 있다. 상기 기판(10)이 절연성 물질인 경우, 상기 하부 도전 패턴(50)은 상기 기판(10) 상에 배치되는 도전막 또는 도전 패턴일 수 있다.
도 2를 참조하면, 상기 하부 박막 구조체(100)를 관통하는 하부 관통홀들(140)을 형성한 후, 상기 하부 관통홀들(140)을 채우는 하부 반도체 패턴들(150)을 형성한다. 상기 하부 관통홀들(140)은 2차원적으로 배열되어 상기 기판(10) 또는 상기 하부 도전 패턴(50)의 상부면을 노출시키도록 형성될 수 있다. 그 결과, 상기 하부 반도체 패턴들(150)은 상기 기판(10) 또는 상기 하부 도전 패턴(50)의 상부면에 직접 접촉하면서 2차원적으로 배열될 수 있다.
상기 하부 관통홀들(140)을 형성하는 단계는 상기 하부 박막 구조체(100) 상에 상기 하부 관통홀들(140)의 위치들을 정의하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 하부 박막 구조체(100)를 식각하는 단계를 포함할 수 있다. 상기 하부 박막 구조체(100)를 식각하는 단계는 이방성 식각의 방법으로 실시될 수 있다. 하지만, 상기 하부 박막 구조체(100)가 다층의 박막들을 포함하기 때문에, 상기 하부 관통홀들(140)은 도시된 것처럼 아래쪽으로 테이퍼진 모양으로 형성될 수 있다. 즉, 상기 하부 관통홀들(140) 각각은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
상기 하부 반도체 패턴들(150)은 반도체 물질들(예를 들면, 실리콘) 중의 한가지로 형성될 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다. 상기 하부 반도체 패턴들(150)을 형성하는 단계는 상기 하부 관통홀들(140)을 채우는 하부 반도체막을 형성하는 반도체막 형성 단계 및 상기 하부 반도체막을 식각하여 상기 하부 박막 구조체(100)의 상부면을 노출시키는 노드 분리 단계를 포함할 수 있다. 상기 반도체막 형성 단계는 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 실시될 수 있다. 상기 노드 분리 단계는 화학적-기계적 연마 기술 및 에치백 기술을 사용하여 실시될 수 있다.
상술한 것처럼, 상기 하부 관통홀들(140)이 아래쪽으로 테이퍼진 모양으로 형성될 경우, 이를 주형으로 형성되는 상기 하부 반도체 패턴들(150) 역시 아래쪽으로 테이퍼진 모양을 가질 수 있다. 즉, 상기 하부 반도체 패턴들(150) 각각은 도시된 것처럼 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다(w1<w2). 한편, 상기 하부 관통홀들(140) 및 상기 하부 반도체 패턴들(150)의 수 평적 단면들은, 도시된 사각형과 달리, 원형 또는 타원형일 수도 있다.
도 3를 참조하면, 상기 하부 반도체 패턴들(150)이 형성된 결과물 상에, 상부 박막 구조체(200) 및 상부 반도체 패턴들(250)을 형성한다.
상기 상부 박막 구조체(200)는 복수의 상부 절연막들(221~227:220) 및 복수의 상부 희생막들(231~236:230)을 포함할 수 있으며, 상기 하부 박막 구조체(100)와 동일한 방식으로 형성될 수 있다. 즉, 상기 상부 절연막들(220) 및 상기 상부 희생막들(230)은 물질, 두께, 형성 방법들 중의 적어도 하나에 있어서 상기 하부 절연막들(120) 및 상기 하부 희생막들(130)과 동일하게 형성될 수 있다. 하지만, 변형된 실시예에 따르면, 물질, 두께, 형성 방법들 중의 적어도 하나에 있어서, 이들은 서로 다를 수도 있다. 또한, 상기 상부 박막 구조체(200)와 상기 하부 박막 구조체(100)는 이들을 구성하는 박막들의 수에 있어서 서로 다를 수 있다.
일 실시예에 따르면, 상기 상부 반도체 패턴들(250)은 상기 하부 반도체 패턴들(150)과 동일한 포토 마스크를 식각 마스크로 이용하는 패터닝 공정을 통해 형성될 수 있다. 이 경우, 도시된 것처럼, 상기 하부 관통홀들(140) 각각의 상부에는 상기 상부 반도체 패턴들(250)의 위치를 정의하는 상부 관통홀들(240)이 형성될 수 있으며, 상기 상부 반도체 패턴들(250) 각각은 상기 하부 반도체 패턴들(150) 상에 정렬되어 적층될 수 있다.
이에 더하여, 상기 상부 반도체 패턴들(250)은 상기 하부 반도체 패턴들(150)과 동일한 형성 방법을 이용하여 형성될 수 있다. 구체적으로, 상기 상부 반도체 패턴들(250)은 도 2를 참조하여 설명된 상기 반도체막 형성 단계 및 상기 노드 분리 단계를 이용하여 형성될 수 있다. 이에 따라, 상기 상부 반도체 패턴(250)은, 모양, 물질 및 결정 구조 중의 적어도 하나에 있어서, 상기 하부 반도체 패턴(150)과 동일할 수 있다. 예를 들면, 도시된 것처럼, 상기 상부 반도체 패턴들(250) 역시, 아래쪽으로 테이퍼진 모양(w3<w4)을 갖도록 형성될 수 있다. 상술한 실시예에 따르면, 상기 상부 반도체 패턴(250)의 바닥면은 상기 하부 반도체 패턴(150)의 상부면보다 넓은 면적을 가질 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 상부 박막 구조체(200) 및 상기 상부 반도체 패턴들(250)을 형성하기 전에, 적어도 하나의 중간 박막 구조체 및 중간 반도체 패턴들을 형성하는 단계를 더 포함할 수 있다. 상기 중간 박막 구조체 및 상기 중간 반도체 패턴들은 각각 상기 하부 및 상부 박막 구조체들(100, 200) 중의 하나 및 상기 하부 및 상부 반도체 패턴들(150, 250) 중의 적어도 하나를 형성하기 위한 방법을, 동일하게 또는 변형하여, 이용하여 형성될 수 있다.
도 4를 참조하면, 상기 상부 반도체 패턴들(250) 사이에, 상기 상부 및 하부 박막 구조체들(100, 200)을 관통하는 트렌치들(300)을 형성한다. 상기 트렌치들(300)은 상기 상부 및 하부 반도체 패턴들(150, 250)로부터 이격되어 형성될 수 있으며, 상기 상부 및 하부 희생막들(230, 130) 및 상기 상부 및 하부 절연막들(220, 120)의 측벽들을 노출시킨다.
상기 트렌치들(300)은, 한번의 패터닝 공정을 통해, 적어도 2번의 구별되는 공정 단계들을 이용하여 형성되는 복수의 박막 구조체들(예를 들면, 상기 상부 및 하부 박막 구조체들)을 관통하도록 형성될 수 있다. 예를 들면, 상술한 것처럼, 상기 최상부의 박막 구조체를 형성하기 전에, 그 하부의 박막 구조체를 관통하는 관통홀들 및 반도체 패턴들을 형성하는 단계를 더 포함할 수 있다.
수평적 모양에 있어서, 상기 트렌치들(300)은 라인 형태로 형성될 수 있다. 구체적으로, 상기 트렌치들(300)은 복수의 상부 반도체 패턴들의 폭들의 합보다 긴 길이 및 이보다 짧은 폭을 갖도록 형성될 수 있다. 상기 트렌치(300)의 길이는 4w4 ~100000w4 중의 한 값이고, 그 폭은 0.5w4~ 3w4 중의 한 값일 수 있다.
수직적 단면에 있어서, (상기 상부 박막 구조체(200)의 상부면에 인접한) 상기 트렌치(300)의 상부 입구의 폭(w6)은 (상기 하부 박막 구조체(100)의 하부면에 인접한) 상기 트렌치(300)의 하부 입구의 폭(w5)보다 넓을 수 있다(즉, w5<w6). 즉, 상술한 실시예에 따르면, 상기 트렌치(300)는 아래쪽으로 테이퍼진 모양을 갖도록 형성될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 트렌치(300)는 상기 상부 박막 구조체(200)를 구성하는 박막들 전부 및 상기 하부 박막 구조체(100)를 구성하는 박막들 중의 일부를 관통하도록 형성될 수 있다. 예를 들면, 상기 트렌치(300)는 상기 하부 박막 구조체(100)를 구성하는 최하부 박막을 관통하지 않고 그 상부면을 노출시키도록 형성될 수 있다.
도 5를 참조하면, 상기 트렌치들(300)에 의해 그 측벽들이 노출된 상기 상부 및 하부 희생막들(230, 130)을 선택적으로 제거하여, 상기 상부 및 하부 절연막 들(220, 120) 사이에 상부 및 하부 리세스 영역들(352, 351)을 형성한다.
일 실시예에 따르면, 상기 상부 및 하부 리세스 영역들(352, 351)은 상기 트렌치(300)로부터 상기 상부 및 하부 절연막들(220, 120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 상기 상부 및 하부 반도체 패턴들(250, 150)의 측벽들을 노출시키도록 형성될 수 있다.
상기 상부 및 하부 리세스 영역들(352, 351)을 형성하는 단계는 상기 상부 및 하부 절연막들(220, 120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 상부 및 하부 희생막들(230, 130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 상부 및 하부 희생막들(230, 130)이 실리콘 질화막이고, 상기 상부 및 하부 절연막들(220, 120)이 실리콘 산화막인 경우, 상기 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 이러한 실시예들에 따르면, 상기 상부 및 하부 리세스 영역들(352, 351)은 실질적으로 동시에 형성될 수 있다.
도 6을 참조하면, 상기 상부 및 하부 리세스 영역들(352, 351) 각각 내에 정보저장막(400) 및 도전 패턴(450)을 형성한다. 이 단계는 상기 트렌치들(300) 및 상기 상부 및 하부 리세스 영역들(352, 351)을 차례로 덮는 상기 정보저장막(400) 및 도전막을 형성하는 단계, 및 상기 트렌치(300) 내에서 상기 도전막을 제거하여 상기 상부 및 하부 리세스 영역들(352, 351) 내에 상기 도전 패턴들(450)을 남기는 단계를 포함할 수 있다. 이어서, 상기 트렌치(300)를 채우는 전극 분리 패턴(460)을 형성한다.
상기 정보저장막(400)은 우수한 단차 도포성을 제공할 수 있는 증착 기술 (예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 상기 상부 및 하부 리세스 영역들(352, 351)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 상기 정보저장막(400)은 상기 상부 및 하부 리세스 영역들(352, 351)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 정보저장막(400)은 전하저장막을 포함할 수 있다. 예를 들면, 상기 정보저장막(400)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 실시예에 따르면, 상기 정보저장막(400)은 터널 절연막 및 블록킹 절연막을 더 포함할 수 있다.
상기 도전막은, 상기 정보저장막(400)에 의해 덮인, 상기 상부 및 하부 리세스 영역들(352, 351) 및 상기 트렌치들(300)을 채우도록 형성될 수 있다. 상기 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래쉬 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 상기 정보저장막(400) 및 상기 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
상기 트렌치(300) 내에서 상기 도전막을 제거하는 단계는, 상기 상부 박막 구조체(200)를 구성하는 최상부의 상부 절연막(220) 또는 그 상부에 추가적으로 형성되는 마스크 패턴(미도시)을 식각 마스크로 사용하여, 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 트렌치(300) 내에서 상기 도전막이 제거될 경우, 상기 도전막은 수직적으로 분리되며, 그 결과로서, 상기 도전 패턴들(450)이 형성된다. 즉, 상기 도전 패턴들(450)은 상기 상부 또는 하부 리세스 영역들(352, 351) 내에 국소적으로 형성될 수 있다.
상기 전극 분리 패턴(460)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 상기 도전막이 제거된 상기 트렌치(300)를 채우는 단계를 포함한다. 일 실시예에 따르면, 상기 전극 분리 패턴(460)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다.
한편, 일 실시예에 따르면, 상기 도전막을 제거하는 동안, 상기 도전 패턴들(450)은 수평적으로 리세스되어, 도 7에 도시된 것처럼, 해당 리세스 영역들(352, 351)의 폭보다 작은 폭을 가질 수 있다. 이 경우, 상기 전극 분리 패턴(460)은 상기 트렌치(300)로부터 수평적으로 연장되어, 상기 상부 및 하부 리세스 영역들(352, 351) 내에 배치되는 수평 돌출부들을 가질 수 있다.
상술한 실시예에 따르면, 상기 정보저장막(400) 및 상기 도전막은 상기 상부 및 하부 리세스 영역들(352, 351)이 형성된 결과물 상에 형성되기 때문에, 상기 상부 리세스 영역(352) 내에 형성되는 상기 정보저장막(400) 및 상기 도전 패턴들(450)은 상기 하부 리세스 영역(351) 내에 형성되는 것들과 실질적으로 동시에 형성된다. 이에 따라, 상기 상부 박막 구조체(200) 및 상기 하부 박막 구조체(100) 내에 형성되는 전자 소자들 사이의 전기적 특성에서의 불균일함은 억제될 수 있다.
[제 2 실시예]
도 8 내지 도 14는 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 도 1 내지 도 7을 참조하여 앞서 설명된 본 발명의 제 1 실시예와 중복되는 내용에 대한 설명은 생략될 수 있다.
도 8을 참조하면, 기판(10) 상에 하부 박막 구조체(100)를 형성한 후, 상기 하부 박막 구조체(100)를 관통하는 하부 희생 패턴들(160)을 형성한다. 상기 하부 박막 구조체(100)는 도 1을 참조하여 설명된 실시예의 그것과 동일한 방법으로 형성될 수 있다. 즉, 상기 하부 박막 구조체(100)는, 교대로 그리고 반복적으로 적층된, 복수의 하부 절연막들(121~127:120) 및 복수의 하부 희생막들(131~136:130)을 포함할 수 있다. 이에 더하여, 상기 제 1 실시예에서와 같이, 상기 하부 박막 구조체(100)와 상기 기판(10) 사이에는, 하부 도전 패턴(50)이 더 형성될 수 있다.
상기 하부 희생 패턴들(160)을 형성하는 단계는 상기 하부 박막 구조체(100)를 관통하는 하부 관통 영역들(145)을 형성하는 단계, 및 상기 하부 관통 영역들(145)을 채우는 상기 하부 희생 패턴들(160)을 형성하는 단계를 포함할 수 있다.
상기 하부 관통 영역들(145)은 상기 기판(10) 상에 2차원적으로 배열되는 하부 관통홀들(140) 및 상기 하부 관통홀들(140) 사이에 배치되는 라인 모양의 하부 트렌치들(144)을 포함할 수 있다. 도 2를 참조하여 설명된 실시예의 하부 관통홀들(140)을 형성하기 위해 사용된 패터닝 방법은 이 실시예의 상기 하부 관통 영역들(145)을 형성하기 위한 방법으로, 동일하게 또는 변형하여, 사용될 수 있다. 이에 따라, 상기 하부 관통 홀들(140) 및 상기 하부 트렌치들(144)은 도시된 것처럼 아래쪽으로 테이퍼진 모양을 갖도록 형성될 수 있다. 일 실시예에 따르면, 상기 하부 관통홀들(140) 및 상기 하부 트렌치들(144)은, 각각, 상술한 제 1 실시예의 상기 하부 반도체 패턴들(150) 및 상기 트렌치들(300)이 형성되는 위치들에 형성될 수 있다.
상기 하부 희생 패턴(160)을 형성하는 단계는 상기 하부 관통 영역들(145)을 채우는 하부 희생막을 형성하는 단계, 및 상기 하부 박막 구조체(100)의 상부면이 노출될 때까지 상기 하부 희생막을 식각하는 단계를 포함할 수 있다. 이처럼 상기 하부 희생 패턴들(160)은 상기 하부 관통 영역들(145)을 주형(mold)으로 형성되기 때문에, 상기 하부 희생 패턴들(160)은 상기 기판(10) 상에 2차원적으로 배열되는 플러그형 하부 패턴들(162) 및 상기 플러그형 하부 패턴들(162) 사이에 배치되는 라인형 하부 패턴들(164)을 포함할 수 있다.
한편, 상기 하부 희생 패턴들(160)은 상기 하부 박막 구조체(100)를 구성하는 박막들에 대해 식각 선택성을 갖도록, 이들과 다른 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생 패턴들(160)은, 실리콘 산화막, 실리콘 질화막, 실리콘막, 실리콘 카바이드, 금속 질화막들 및 금속막들 중에서, 상기 하부 박막 구조체(100)에 사용되지 않는 물질로 형성될 수 있다. 다른 실시예에 따르면, 상기 하부 희생 패턴(160)은 복수의 박막들을 포함할 수 있다. 예를 들면, 상기 하부 희생막은 상기 하부 관통 영역(145)의 내벽을 실질적으로 콘포말하게 덮는 제 1 막 및 상기 제 1 막이 형성된 상기 하부 관통 영역(145)을 채우는 제 2 막을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 관통홀들(140) 및 상기 하부 트렌치들(144)은 서로 다른 패터닝 공정들을 이용하여 순차적으로 형성될 수 있다. 유사하게, 상기 플러그형 하부 패턴들(162) 및 상기 라인형 하부 패턴들(164)은 서로 다른 공정을 이용하여 서로 다른 물질로 형성될 수 있다.
도 9를 참조하면, 상기 하부 희생 패턴들(160)이 형성된 결과물 상에 상부 박막 구조체(200)를 형성한 후, 상기 상부 박막 구조체(200)를 관통하여 상기 플러그형 하부 패턴들(162)의 상부면을 노출시키는 상부 관통 홀들(240)을 형성한다. 이어서, 상기 노출된 플러그형 하부 패턴들(162)을 선택적으로 제거하여, 상기 하부 도전 패턴(50) 또는 상기 기판(10)의 상부면을 노출시키는 상기 하부 관통 홀들(140)을 다시 오픈시킨다.
상기 상부 박막 구조체(200)는 도 3을 참조하여 설명된 실시예의 그것과 동일한 방법으로 형성될 수 있다. 즉, 상기 상부 박막 구조체(200)는, 교대로 그리고 반복적으로 적층된, 복수의 상부 절연막들(221~227:220) 및 복수의 상부 희생막들(231~236:230)을 포함할 수 있다.
상기 상부 관통홀들(240)은 도 3을 참조하여 설명된 실시예의 그것과 동일한 방법을 사용하여 형성될 수 있다. 또한, 상기 상부 관통홀들(240)은 도 3을 참조하여 설명된 실시예의 그것과 동일한 위치에 형성될 수 있다. 이에 따라, 상기 상부 관통홀들(240)은 상기 플러그형 하부 패턴들(162)의 상부에서 상기 플러그형 하부 패턴들(162)의 상부면들을 노출시키도록 형성되고, 상기 라인형 하부 패턴들(164)은 상기 상부 박막 구조체(200)에 의해 덮일 수 있다. 또한, 상기 상부 관통 홀들(240)은 도시된 것처럼 아래쪽으로 테이퍼진 모양을 갖도록 형성될 수 있 다.
상기 플러그형 하부 패턴들(162)을 선택적으로 제거하는 단계는 상기 상부 및 하부 박막 구조체들(200, 100)을 구성하는 박막들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 이 단계는 등방성 식각의 방법으로 실시될 수 있다. 이에 따라, 상기 하부 박막 구조체(100)를 관통하는 상기 하부 관통홀들(140)의 내부가 다시 비워지게 되어, 상기 하부 도전 패턴(50) 또는 상기 기판(10)의 상부면이 노출된다.
도 10을 참조하면, 상기 노출된 하부 도전 패턴(50) 또는 상기 기판(10)에 접촉하면서, 상기 하부 및 상부 관통홀들(140, 240) 내에 배치되는 반도체 패턴(155)을 형성한다. 상기 반도체 패턴(155)은 화학적 기상 증착 공정 또는 에피택시얼 성장 공정을 이용하여 형성될 수 있다.
상기 반도체 패턴(155)은 반도체 물질들(예를 들면, 실리콘) 중의 한가지로 형성될 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(155)은, 도 10에 도시된 것처럼, 상기 하부 및 상부 관통홀들(140, 240)을 완전히 채우도록 형성될 수 있다.
하지만, 변형된 실시예에 따르면, 도 15에 도시된 것처럼, 상기 반도체 패턴(155)은 상기 하부 및 상부 관통홀들(140, 240)의 내벽을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 이 경우, 상기 반도체 패턴(155)은 컵 모양의 하부 반도체 패턴 및 파이프 모양의 상부 반도체 패턴을 포함할 수 있다. 구체적으로, 도 24에 도시된 것처럼, 상기 하부 반도체 패턴은 파이프 모양의 하부 측벽부(LP) 및 그 하 부 입구를 막는 판형 바닥부(plate-shaped bottom portion)(LB)를 포함하고, 상기 상부 반도체 패턴은 파이프 모양의 상부 측벽부(UP) 및 그 하부 입구로부터 상기 하부 측벽부(LP)의 상부 입구로 연속적으로 연장되는 링형 바닥부(ring-shaped bottom portion)(UB)를 포함할 수 있다.
또한, 상기 반도체 패턴(155)이 형성된 상기 하부 및 상부 관통홀들(140, 240)은 매립 절연막(190)으로 채워질 수 있다. 이 변형된 실시예에 따르면, 상기 반도체 패턴(155)은 화학기상증착 기술을 사용하여 형성되는 다결정 실리콘막일 수 있으며, 그 두께는 1nm 내지 100nm일 수 있다. 이에 더하여, 상기 반도체 패턴(155)을 형성한 후, 수소 또는 중수소를 포함하는 물질들 중의 적어도 하나를 이용하여, 상기 반도체 패턴(155)을 처리하는 더 실시될 수 있다. 이 경우, 상기 반도체 패턴(155) 내에 형성된 결정 결함들은 상기 수소 또는 중수소의 원자들에 의해 치유될 수 있다.
상기 반도체 패턴들(155) 각각은 상기 상부 관통홀(240) 내에 배치되는 상부 반도체 패턴 및 상기 하부 관통홀(140) 내에 배치되는 하부 반도체 패턴으로 구분될 수 있다. 즉, 상기 상부 반도체 패턴 및 상기 하부 반도체 패턴은 각각 상기 상부 및 하부 관통홀들(240, 140)을 주형으로 형성된다. 이때, 상기 상부 및 하부 관통홀들(240, 140) 각각은 아래쪽으로 테이퍼진 모양으로 형성될 수 있기 때문에, 상기 상부 및 하부 반도체 패턴들 역시 아래쪽으로 테이퍼진 모양을 갖도록 형성될 수 있다. 그럼에도 불구하고, 상술한 제 2 실시예에 따르면, 상기 상부 및 하부 반도체 패턴들은 동일한 공정 단계를 이용하여 실질적으로 동시에 형성된다. 이에 따 라, 상기 상부 및 하부 반도체 패턴들은 연속적으로 연결된 일체(single body)를 구성할 수 있다.
도 11에 도시된 것처럼, 상기 상부 박막 구조체(200)를 관통하여 상기 라인형 하부 패턴들(164)의 상부면을 노출시키는 상부 트렌치들(244)을 형성한 후, 도 12에 도시된 것처럼, 상기 노출된 라인형 하부 패턴들(164)을 선택적으로 제거하여 상기 하부 트렌치들(144)을 다시 오픈시킨다.
상기 상부 트렌치들(244)을 형성하는 단계는 소정의 마스크 패턴(도시하지 않음)을 이용하여 상기 상부 박막 구조체(200)를 패터닝하는 단계를 포함할 수 있다. 상기 마스크 패턴은, 상기 라인형 하부 패턴들(164)의 상부에 형성되는 개구부들을 가지면서, 상기 반도체 패턴들(155)의 상부에 배치될 수 있다. 상기 상부 박막 구조체(200)를 패터닝하는 단계는 도 3 또는 도 9를 참조하여 설명된 식각 방법을 이용하여 실시될 수 있다. 예를 들면, 이방성 식각의 방법이 상기 상부 트렌치들(244)을 형성하기 위해 사용될 수 있다. 하지만, 상기 상부 박막 구조체(200)가 다층의 박막들을 포함하기 때문에, 상기 상부 트렌치들(244)은 아래쪽으로 테이퍼진 모양으로 형성될 수 있다. 즉, 상기 상부 트렌치들(244) 각각은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
상기 라인형 하부 패턴들(164)을 선택적으로 제거하는 단계는, 상기 상부 및 하부 박막 구조체들(200, 100)을 구성하는 박막들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 라인형 하부 패턴들(164)을 등방성 식각하는 단계를 포함할 수 있다. 상기 상부 트렌치(244) 및 상기 다시 오픈된 하부 트렌치(144)는 모두 아래쪽으로 테이퍼진 모양을 가지면서, 상기 상부 및 하부 박막 구조체들(200, 100)의 내측벽을 노출시킨다.
도 13을 참조하면, 상기 상부 및 하부 트렌치들(244, 144)에 의해 노출되는 상기 상부 희생막들(230) 및 상기 하부 희생막들(130)을 선택적으로 제거하여, 상기 상부 및 하부 절연막들(220, 120) 사이에 상부 및 하부 리세스 영역들(352, 351)을 형성한다. 이 단계는 도 5를 참조하여 설명된 식각 방법을 이용하여 실시될 수 있다. 그 결과, 상기 상부 및 하부 리세스 영역들(352, 351)은 실질적으로 동시에 형성될 수 있다.
도 14를 참조하면, 상기 상부 및 하부 리세스 영역들(352, 351) 각각 내에 정보저장막(400) 및 도전 패턴(450)을 형성한 후, 상기 상부 및 하부 트렌치들(244, 144)을 채우는 전극 분리 패턴(460)을 형성한다. 이 단계는 도 6을 참조하여 설명된 단계들을 이용하여 실시될 수 있다.
상기 정보저장막(400) 및 상기 도전 패턴(450)은 상기 상부 및 하부 리세스 영역들(352, 351)이 모두 형성된 결과물 상에 형성되기 때문에, 상기 상부 리세스 영역(352) 내에 형성되는 상기 정보저장막(400) 및 상기 도전 패턴들(450)은 상기 하부 리세스 영역(351) 내에 형성되는 것들과 실질적으로 동시에 형성된다. 이에 따라, 상기 상부 박막 구조체(200) 및 상기 하부 박막 구조체(100) 내에 형성되는 전자 소자들 사이의 전기적 특성에서의 불균일함은 억제될 수 있다.
[제 1 및 제 2 실시예들의 변형예들]
도 16 내지 도 20는 본 발명의 상술한 제 1 및 제 2 실시예들로부터 변형될 수 있는 실시예들을 예시적으로 설명하기 위한 단면도들이다. 설명의 간결함을 위해 도 1 내지 도 15를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다. 또한, 별도로 설명되지 않는 도 16 내지 도 20에 도시된 구성요소는, 동일한 참조 번호가 주어지는, 상술한 제 1 및 제 2 실시예들의 구성 요소와 동일한 방법을 통해 형성될 수 있다.
본 발명의 기술적 사상에 기초한 변형된 일 실시예에 따르면, 하부 및 상부 박막 구조체들(100, 200) 및 이들을 관통하는 반도체 패턴들(250)이 제공된다. 상기 하부 및 상부 박막 구조체들(100, 200)은 도 1 및 도 2를 참조하여 설명된 제조 방법을 이용하여 형성되고, 상기 반도체 패턴들(250)은 도 8 내지 도 14를 참조하여 설명된 제 2 실시예들에서의 제조 방법을 이용하여 형성될 수 있다. 이에 더하여, 정보저장막(400), 도전 패턴들(450) 및 전극 분리 패턴들(460)은 도 1 내지 도 7을 참조하여 설명된 실시예들에서의 제조 방법을 이용하여 형성될 수 있다. 이 경우, 도 16에 도시된 것처럼, 상기 반도체 패턴들(250) 각각은 상기 하부 박막 구조체(100)를 관통하는 하부 반도체 패턴 및 상기 상부 박막 구조체(200)를 관통하는 상부 반도체 패턴으로 구분될 수 있다.
알려진 것처럼, 두 박막들이 서로 다른 공정들을 통해 형성될 경우, 이들 사이에는 경계면(boundary interface)이 형성되고, 이러한 경계면은 디캡(decap) 또는 칩-역-엔지니어링(chip reverse engineering)이라고 불리는 분석 과정을 통해 확인될 수 있다. 예를 들면, 상기 경계면은 상기 디캡 과정에서의 주사전자현미경 또는 투과전자현미경 사진을 통해 시각적으로 확인될 수 있다. 하지만, 상술한 제 2 실시예에 따르면, 도 10을 참조하여 설명된 것처럼, 상기 하부 및 상부 반도체 패턴들은 같은 공정을 이용하여 형성되기 때문에, 실질적으로 동시에 형성된다. 그 결과, 상기 하부 및 상부 반도체 패턴들은 연속적으로 이어지게 되어, 이들 사이에는 상기 경계면(boundary interface)이 형성되지 않는다. 다시 말해, 이 실시예에 따른 상기 반도체 패턴(250)은, 그 내부에 경계면(boundary interface)을 갖지 않는, 일체(single body)일 수 있다. 아래에서, "연속적으로 이어진다", "경계면" 및 "일체"라는 표현은 여기에서 설명된 기술적 의미로서 사용될 것이다.
이 실시예에 따르면, 상기 정보저장막(400) 및 상기 전극 분리 패턴(460) 역시 도 1 내지 도 7을 참조하여 설명된 실시예들에서의 제조 방법을 이용하여 형성되기 때문에, 이들 각각은, 상기 반도체 패턴(250)과 유사하게, 그 내부에 경계면을 갖지 않는 일체로서 제공될 수 있다.
본 발명의 기술적 사상에 기초한 변형된 다른 실시예에 따르면, 도 17에 도시된 것처럼, 하부 및 상부 박막 구조체들(100, 200), 상기 하부 박막 구조체(100)를 관통하는 하부 반도체 패턴(150), 상기 상부 박막 구조체(200)를 관통하는 상부 반도체 패턴(250) 및 전극 분리 패턴들(460)이 제공된다. 상기 전극 분리 패턴들(460)은 도 1 내지 도 7을 참조하여 설명된 실시예들에서의 제조 방법을 이용하여 형성될 수 있다. 이에 따라, 상기 전극 분리 패턴(460)은 그 내부에 경계면을 갖지 않는 일체로서 제공될 수 있다.
이와 달리, 상기 상부 및 하부 반도체 패턴들(250, 150)은, 도 1 내지 도 7을 참조하여 설명된 제 1 실시예에서의 제조 방법에 기초하여, 도 15를 참조하여 설명된 실시예에서의 제조 방법을 변형하여 적용함으로써 형성될 수 있다. 구체적으로, 상기 하부 반도체 패턴(150) 및 상기 상부 반도체 패턴(250)은, 상술한 제 1 실시예에서와 같이, 서로 다른 공정 단계들을 이용하여 형성할 수 있지만, 그 각각은 도 15를 참조하여 설명된 것처럼 하부 및 상부 관통홀들(140, 240)의 내벽을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 이에 따라, 도시된 것처럼, 상기 하부 및 상부 반도체 패턴들(150, 250)은 각각 "U"자형의 단면을 갖도록 형성될 수 있다.
이에 더하여, 이 변형된 다른 실시예에 따르면, 상기 하부 및 상부 반도체 패턴들(150, 250)이 형성된 상기 하부 및 상부 관통홀들(140, 240)은 각각 하부 매립 절연막(191) 및 상부 매립 절연막(192)으로 채워질 수 있다. 또한, 상기 하부 및 상부 반도체 패턴들(150, 250) 사이에는 중간 도전 패턴(111)이 더 배치될 수 있다. 상기 중간 도전 패턴(111)은 상기 하부 및 상부 반도체 패턴들(150, 250) 사이의 연결 신뢰성 및 오믹 접촉 특성을 개선할 수 있는 도전성 물질들 중의 한가지로 형성될 수 있다.
본 발명의 기술적 사상에 기초한 변형된 또 다른 실시예에 따르면, 도 18 내지 도 20에 도시된 것처럼, 기판(10) 상에 차례로 적층된 복수의 메모리 구조체들(1000, 2000)이 제공될 수 있다. 상기 적층된 메모리 구조체들(1000, 2000) 각각은 도 1 내지 도 17을 참조하여 설명된 실시예들 중의 하나일 수 있다. 즉, 상기 적층된 메모리 구조체들(1000, 2000)은 상기 기판(10)으로부터의 거리에서의 차이를 제외하면 서로 실질적으로 동일한 구조일 수 있지만, 서로 다른 구조일 수도 있 다. 설명의 간결함을 위해, 하부의 메모리 구조체(1000)를 구성하는 요소들에 대응되는, 상부의 메모리 구조체(2000)를 구성하는 요소들(159, 249, 259, 409, 459, 469)에 대한 별도의 설명은 생략한다.
도 18을 참조하면, 상기 메모리 구조체들(1000, 2000) 각각은 도 1 내지 도 7을 참조하여 설명된 제 1 실시예의 제조 방법을 이용하여 형성될 수 있다.
도 19을 참조하면, 상기 메모리 구조체들(1000, 2000) 각각은 도 16을 참조하여 설명된 실시예의 제조 방법을 이용하여 형성될 수 있다.
도 20을 참조하면, 상기 메모리 구조체들(1000, 2000)을 모두 관통하는 전극 분리 패턴들(460)이 배치된다. 상기 전극 분리 패턴들(460)은, 희생막을 트렌치의 모양을 정의하기 위한 주형으로 사용한 후 이를 선택적으로 제거하는 단계를 포함하는, 도 8 내지 도 15를 참조하여 설명된 제 2 실시예의 제조 방법을 이용하여 형성될 수 있다. 이에 따라, 상기 전극 분리 패턴(460)은 그 내부에 경계면을 갖지 않는 일체로서 제공되면서, 복수의 메모리 구조체들(1000, 2000)을 관통하도록 형성될 수 있다.
한편, 도 1 내지 도 19를 참조하여 설명된 실시예들의 제조 방법은, 도 20에 도시된 것처럼, 반도체 패턴에 접속하는 플러그(PLG) 및 도전 패턴들(450)을 가로지르는 상부 배선(UL)을 형성하는 단계를 더 포함할 수 있다. 본 발명의 기술적 사상이 플래시 메모리 소자를 구현하기 위해 적용될 경우, 상기 상부 배선(UL)은 메모리 셀 어레이의 비트라인으로 사용되고, 상기 도전 패턴들(450, 459)은 메모리 셀 어레이의 워드라인들로 사용될 수 있다. 특히, 낸드 플래시 메모리를 위한 실시 예의 경우, 최상부 및 최하부의 도전 패턴들은 각각 스트링 선택 라인 및 접지 선택 라인으로 사용될 수 있다.
도 21 내지 도 23은 본 발명의 기술적 사상에 기초한 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 보다 구체적으로, 도 21 내지 도 23은, 본 발명의 기술적 사상에 기초한 실시예들에서의, 기판으로부터의 거리(즉, 높이)에 따른 반도체 패턴의 폭과 전극 분리 패턴의 폭을 예시적으로 도시하는 그래프들이다. 그래프들에서, C1은 기판으로부터의 거리에 따른 반도체 패턴의 폭을 나타내는 곡선이고, C2는 기판으로부터의 거리에 따른 전극 분리 패턴의 폭을 나타내는 그래프들이다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 도 3 내지 도 7 및 도 10 내지 도 20에 도시된 것처럼, 반도체 패턴의 폭은 기판으로부터의 거리가 증가할수록 하부 및 상부 박막 구조체들(100, 200) 내에서는 증가하지만, 하부 및 상부 박막 구조체들(100, 200)의 경계 근방에서는 감소할 수 있다. 이에 따라, 도 21 내지 도 23에 도시된 것처럼, 곡선 C1은 하부 및 상부 박막 구조체들(100, 200)의 경계 근방에서 두개의 극값들(extremal values)(E1, E2)을 가질 수 있다. 여기서, 극값은 곡선 기울기의 부호가 바뀌는 점에서의 함수값(즉, 폭)을 의미한다. 또한, 반도체 패턴들의 표면 거칠기에 의한 곡선 기울기의 마이크로스코픽한 변화를 무시할 수 있도록, 상기 극값은 반도체 패턴들의 두께 수준에서 내삽(interpolated)된 곡선으로부터 얻어지는 결과를 의미한다.
본 발명의 기술적 사상에 기초한 일부 실시예들에 따르면, 도 6, 도 7 및 도 16 내지 도 20에 도시된 것처럼, 전극 분리 패턴의 폭은 기판으로부터의 거리가 증가할수록 단조 증가(monotone increasing)할 수 있다. 여기서, "단조 증가"는, 도 21에서 곡선들 a, b, c에 의해 예시적으로 도시된 것처럼, 곡선 기울기의 부호가 양수인 조건을 유지하면서 곡선의 기울기가 변할 수 있는 모든 경우들을 함축한다. 예를 들면, 상기 전극 분리 패턴은 선형적으로 변하는 폭(linearly varying width)을 갖거나, 기울기 부호의 불변성(an invariant sign of gradient)을 갖는 곡선들에 의해 표현될 수 있는 폭을 가질 수도 있다.
본 발명의 기술적 사상에 기초한 일부 다른 실시예들에 따르면, 상기 도전 패턴들(450)이 수평적으로 리세스될 경우, 도 7에 도시된 것처럼, 상기 전극 분리 패턴(460)은 상기 트렌치(300)로부터 수평적으로 연장되어, 상기 상부 및 하부 리세스 영역들(352, 351) 내에 배치되는 수평 돌출부들을 가질 수 있다. 이러한 실시예의 경우, 곡선 C2는 도 22에 도시된 것처럼 톱니파(saw-toothed wave)의 모양을 가질 수 있다. 그럼에도 불구하고, 곡선 C2는 단조 증가하는 엔벨로프(envelope) 내에서 실질적으로 단조 증가한다. 예를 들면, 마크들 "+"에 의해 표현된 것처럼, 상기 도전 패턴들(450)의 높이들에서 측정되는 상기 전극 분리 패턴의 폭들의 내삽 곡선은 단조 증가(monotone increasing)한다.
본 발명의 기술적 사상에 기초한 일부 또다른 실시예들에 따르면, 도 23에 도시된 것처럼, 전극 분리 패턴의 폭을 표현하는 곡선 C2 역시 복수의 극값들(extremal values)(E3, E4)을 가질 수 있다. 예를 들면, 도 8 내지 도 14를 참조하여 설명된 제 2 실시예에서와 같이, 상기 플러그형 하부 패턴(162) 및 상기 라인 형 하부 패턴(164)이 각각 반도체 패턴 및 전극 분리 패턴을 형성하기 위한 주형들로 사용될 경우, 이러한 기술적 특징이 발견될 수 있다. 이러한 제 2 실시예의 경우, 곡선 C2의 극값들(E3, E4)은, 곡선 C1에서와 동일하게, 상기 하부 및 상부 박막 구조체들(100, 200)의 경계 근방에서 나타날 수 있다. 즉, 전극 분리 패턴의 폭이 극값을 갖게 되는 높이(즉, 기판으로부터의 거리)는, 도 23에 도시된 것처럼, 반도체 패턴 폭이 극값을 갖게 되는 높이와 실질적으로 동일할 수 있다.
[제 3 실시예]
도 25 내지 도 31은 본 발명의 기술적 사상에 기초한 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해 앞서 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 25를 참조하면, 기판(10) 내에 매몰 희생 패턴(buried sacrificial pattern)(139)을 형성한 후, 그 결과물 상에 하부 박막 구조체(100)를 형성한다. 상기 하부 박막 구조체(100)는, 교대로 그리고 반복적으로 적층된, 복수의 하부 절연막들(120) 및 복수의 하부 희생막들(130)을 포함할 수 있으며, 도 1을 참조하여 설명된 실시예의 그것과 동일할 수 있다.
상기 매몰 희생 패턴(139)는 상기 하부 절연막들(120) 및 상기 하부 희생막들(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 매몰 희생 패턴들(139)은 섬 모양을 가지면서 2차원적으로 배열될 수 있다(도 33의 PS 참조). 일 실시예에 따르면, 상기 매몰 희생 패턴(139)은 소자분리를 위한 절연 패턴을 형성하는 공정을 이용하여 형성될 수 있다.
도 26을 참조하면, 상기 하부 박막 구조체(100)를 관통하여 상기 매몰 희생 패턴(139)의 상부면을 노출시키는 하부 관통홀들(140)을 형성한 후, 상기 노출된 매몰 희생 패턴(139)을 선택적으로 제거하여 수평 관통부들(149)를 형성한다. 상기 하부 관통홀들(140)은 하나의 매몰 희생 패턴(139) 상에 두개씩 형성될 수 있다. 이에 따라, 도시된 것처럼, 하나의 수평 관통부(149) 및 그 상부에 형성되는 한 쌍의 하부 관통홀들(140)은 "U" 자 모양의 개구부를 형성될 수 있다.
도 27을 참조하면, 상기 "U" 자 모양의 개구부의 내벽을 덮는 반도체 패턴(150)을 형성한다. 상기 반도체 패턴(150)은 도시된 것처럼 상기 "U" 자 모양의 개구부를 완전히 채우지 않도록 형성될 수 있다. 상기 반도체 패턴(150)이 형성된 상기 "U" 자 모양의 개구부의 적어도 일부분은 매립 절연막(190)으로 채워질 수 있다. 상기 반도체 패턴(150) 및 상기 매립 절연막(190)은 도 15를 참조하여 설명된 실시예에서의 제조 방법을 이용하여 형성될 수 있다.
변형된 실시예에 따르면, 상기 반도체 패턴(150)을 형성하기 전에, 상기 수평 관통부(149)에 의해 노출되는 기판(10)의 내벽에 절연막(11)이 더 형성될 수 있다. 예를 들면, 상기 절연막(11)은 열산화 공정 또는 화학기상증착 공정을 사용하여 형성될 수 있다.
도 28을 참조하면, 상기 하부 박막 구조체(100)를 패터닝하여 상기 수평 관통부들(149)을 가로지르는 트렌치들(300)를 형성한다. 상기 트렌치들(300)은 하나의 수평 관통부들(149)에 연결되는 한 쌍의 하부 관통홀들(140) 사이에 형성될 수 있다. 상기 트렌치들(300)은 도 4를 참조하여 설명된 실시예에서의 패터닝 방법을 이용하여 형성될 수 있으며, 상기 하부 절연막들(120) 및 상기 하부 희생막들(130)의 내측벽들을 노출시키도록 형성될 수 있다.
도 29를 참조하면, 상기 트렌치들(300)에 의해 그 측벽들이 노출된 상기 하부 희생막들(130)을 선택적으로 제거하여, 상기 하부 절연막들(120) 사이에 하부 리세스 영역들(351)을 형성한다. 일 실시예에 따르면, 상기 하부 리세스 영역들(351)은 상기 트렌치(300)로부터 상기 하부 절연막들(120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 상기 하부 반도체 패턴들(150)의 측벽들을 노출시키도록 형성될 수 있다. 상기 하부 리세스 영역들(351)을 형성하는 단계는 상기 하부 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 하부 희생막들(130)을 등방적으로 식각하는 단계를 포함할 수 있다.
도 30을 참조하면, 상기 리세스 영역들(351) 각각 내에 정보저장막(400) 및 도전 패턴(450)을 형성한다. 이 단계는 상기 트렌치들(300) 및 상기 하부 리세스 영역들(351)을 차례로 덮는 상기 정보저장막(400) 및 도전막을 형성하는 단계, 및 상기 트렌치(300) 내에서 상기 도전막을 제거하여 상기 하부 리세스 영역들(351) 내에 상기 도전 패턴들(450)을 국소적으로 남기는 단계를 포함할 수 있다. 이어서, 상기 트렌치(300)를 채우는 전극 분리 패턴(460)을 형성한다.
일 실시예에 따르면, 도시된 것처럼, 상기 도전 패턴들(450) 중의 최상부층을 패터닝하여 스트링 선택 라인(SSL)을 정의하는 단계가 더 실시될 수 있다. 또는, 상기 도전 패턴들(450) 상에 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)을 형성하는 단계가 더 실시될 수 있다.
도 31을 참조하면, 상기 반도체 패턴들(150)에 접속하는 패드(PAD) 및 공통 소오스 라인(CSL)을 형성한 후, 상기 패드들(PAD)에 접속하는 비트라인들(BL)이 더 형성될 수 있다. 상기 패드(PAD) 및 공통 소오스 라인(CSL)은 서로 다른 높이에 형성될 수도 있다. 또한, 상기 비트라인(BL)과 상기 패드(PAD) 사이에는 도전성 플러그(PLG)가 배치될 수 있다. 이러한 실시예에 따르면, 상기 도전 패턴들(450)의 일부는 낸드 플래시 메모리의 셀 어레이를 구성하는 워드라인들로 사용될 수 있다.
[제 3 실시예의 변형예]
도 32 내지 도 34는 상술한 제 3 실시예의 변형예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 구체적으로, 도 32 및 도 33는 두가지 다른 방향에서 보여지는 제 3 실시예에 따른 반도체 장치의 사시도들이고, 도 34는 이 장치에서의 워드라인 배치를 설명하기 위한 사시도이다.
이 실시예에 따른 반도체 장치는, 도 32 및 도 33에 도시된 것처럼, 기판(10) 상의 비트라인들(BL), 상기 기판(10)과 상기 비트라인(BL) 사이의 게이트 구조체(GTS), 상기 게이트 구조체(GTS)와 상기 비트라인(BL) 사이의 공통 소오스 라인(CSL), 및 상기 게이트 구조체(GTS)를 관통하는 파이프 구조체(PS)를 포함할 수 있다. 상기 파이프 구조체(PS)는 상기 비트라인(BL) 및 상기 공통 소오스 라인(CSL)에 각각 접속하는 양단들을 갖는 "U"자 모양일 수 있다. 상기 게이트 구조체(GTS)와 상기 비트라인(BL) 사이에는, 이들 사이의 전기적 연결을 위한 플러그(PLG) 및 패드(PAD)가 더 배치될 수 있다.
상기 게이트 구조체(GTS)는 차례로 적층된 복수의 워드라인들(WL) 및 상기 워드라인(WL)과 상기 비트라인(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인은 상기 워드라인(WL)과 상기 패드(PAD) 사이에 배치되는 스트링 선택 라인들(SSL) 및 상기 공통 소오스 라인(CSL)과 상기 워드라인(WL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)은 상기 워드라인(WL)을 형성하는 공정 단계를 이용하여 형성되거나 이와는 독립적으로 형성될 수 있다.
상기 워드라인들(WL)은, 상기 워드라인들(WL)의 양단에 각각 배치되는, 한 쌍의 전역 워드라인들을(GWL)을 더 포함할 수 있다. 도 34에 도시된 것처럼, 상기 한 쌍의 전역 워드라인들 중의 하나에는 짝수번째 워드라인들이 전기적으로 연결되고, 다른 하나에는 홀수번째 워드라인들이 전기적으로 연결될 수 있다.
상기 파이프 구조체(PS)는 반도체 패턴(150) 및 상기 반도체 패턴(150)의 외벽을 덮는 정보저장막(400)을 포함할 수 있다. 상기 반도체 패턴들(150) 각각은 상기 게이트 구조체(GTS)를 관통하는 한 쌍의 수직 반도체 패턴들 및 상기 게이트 구조체(GTS) 아래에서 상기 수직 반도체 패턴들을 연결하는 수평 반도체 패턴을 포함할 수 있다. 하나의 반도체 패턴(150)을 구성하는 두 수직 반도체 패턴들은 도 32 및 도 33에 도시된 것처럼 서로 분리된 워드라인들(WL)을 관통할 수 있다. 또한, 상기 수평 반도체 패턴들은, 하나의 워드라인(WL) 아래로부터, 이에 인접하는 다른 워드라인(WL)의 아래로 연장될 수 있다.
일 실시예에 따르면, 상기 반도체 패턴(150)은 도 15를 참조하여 설명된 실시예에서의 제조 방법을 변형하여 적용함으로써 형성될 수 있다. 이 경우, 도시된 것처럼, 상기 반도체 패턴(150)은 상기 게이트 구조체(GTS)를 관통하는 홀들의 내벽을 콘포말하게 덮을 수 있다. 다른 실시예에 따르면, 상기 반도체 패턴(150)은 도 1 내지 도 6을 참조하여 설명된 실시예에서와 같이 상기 게이트 구조체(GTS)를 관통하는 홀을 채우도록 형성될 수도 있다.
상기 워드라인들(WL)은 상기 반도체 패턴(150)의 전위를 제어할 수 있도록 구성될 수 있다. 이에 따라, 상기 비트라인(BL)과 상기 공통 소오스 라인(CSL) 사이의 전기적 연결은 상기 워드라인들(WL), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)에 의해 제어될 수 있다. 이러한 구성에 따르면, 상기 반도체 패턴(150)은 낸드형 셀 어레이 구조의 단위 셀 스트링을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조체(GTS)는 상술한 제 1 실시예 또는 제 2 실시예의 제조 방법을 이용하여 형성될 수 있다. 이 경우, 상기 반도체 패턴(150)은, 도 32 및 도 33에 도시되고 도 21 내지 도 23을 참조하여 설명된 것처럼, 상기 기판(10)으로부터의 거리에 따라 증가하는 폭을 갖는 구간들 및 감소하는 폭을 갖는 구간을 가질 수 있다. 하지만, 제 1 및 제 2 실시예와 달리, 이 실시예에 따른 반도체 패턴(150)은 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이에서 파이프 모양을 가질 수 있다.
일 실시예에 따르면, 상기 정보저장막(400)은 도 32 내지 도 33에 도시된 것처럼 상기 반도체 패턴(150)의 외측벽을 연속적으로 덮도록 형성될 수 있다. 다른 실시예에 따르면, 상기 정보저장막(31)은 상기 반도체 패턴(150)과 상기 워드라인(WL)의 측벽들 사이로부터 수평적으로 연장되어 상기 워드라인(WL)의 상부면 및 하부면을 덮을 수 있다. 예를 들면, 상기 반도체 패턴(150) 및 상기 정보저장막(400)은 도 25 내지 도 31을 참조하여 설명된 실시예의 제조 방법에 기초하여, 상술한 제 1 실시예 또는 제 2 실시예의 제조 방법을 변형하여 적용함으로써 형성될 수 있으며, 이 경우, 도 31에 도시된 것처럼, 상기 정보저장막(400)은 상기 도전 패턴(450)(즉, 워드라인 WL)의 상부면 및 하부면을 덮을 수 있다.
도 35은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 35를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 36은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 36을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1 내지 도 6은 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 7은 본 발명의 기술적 사상에 기초한 제 1 실시예의 변형예를 도시하는 단면도이다.
도 8 내지 도 14는 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 15는 본 발명의 기술적 사상에 기초한 제 2 실시예의 변형예를 도시하는 단면도이다.
도 16 내지 도 20는 본 발명의 상술한 제 1 및 제 2 실시예들로부터 변형될 수 있는 실시예들을 예시적으로 설명하기 위한 단면도들이다.
도 21 내지 도 23은 본 발명의 기술적 사상에 기초한 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 24는 본 발명의 기술적 사상에 기초한 일 실시예에 따라 형성되는 반도체 패턴을 예시적으로 도시하는 사시도이다.
도 25 내지 도 31은 본 발명의 기술적 사상에 기초한 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32 내지 도 34는 상술한 제 3 실시예의 변형예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 35은 본 발명의 기술적 사상에 기초한 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 36은 본 발명의 기술적 사상에 기초한 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

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  21. 기판 상에 제 1 절연막들 및 제 1 희생막들을 번갈아 적층하여 제 1 다층막 구조체를 형성하는 것;
    상기 제 1 다층막 구조체를 관통하는 제 1 홀을 형성하는 것;
    상기 제 1 홀 내에 제 1 반도체 패턴을 형성하는 것;
    상기 제 1 다층막 구조체 상에 제 2 절연막들 및 제 2 희생막들을 번갈아 적층하여 제 2 다층막 구조체를 형성하는 것;
    상기 제 2 다층막 구조체를 관통하여 상기 제 1 홀에 정렬되는 제 2 홀을 형성하는 것;
    상기 제 2 홀 내에 제 2 반도체 패턴을 형성하는 것;
    상기 제 1 및 제 2 반도체 패턴들과 이격되어 상기 제 1 및 제 2 다층막 구조체들을 관통하며, 평면적 관점에서 일 방향으로 연장되는 트렌치를 형성하는 것;
    상기 트렌치에 노출된 상기 제 1 및 제 2 희생막들을 제거하여 상기 제 1 절연막들 사이와 상기 제 2 절연막들 사이에 리세스 영역들을 형성하는 것;
    상기 리세스 영역들의 표면을 따라 정보 저장막을 형성하는 것; 및
    상기 정보 저장막이 형성된 상기 리세스 영역들에 도전 패턴들을 각각 형성하는 것을 포함하되,
    상기 트렌치는 상기 제 1 다층막 구조체를 관통하는 하부 트렌치 및 상기 제 2 다층막 구조체를 관통하는 상부 트렌치를 포함하되,
    상기 하부 및 상부 트렌치들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 희생막들은 동시에 제거되는 3차원 반도체 장치의 제조 방법.
  23. 제 21 항에 있어서,
    상기 정보 저장막을 형성하는 것은, 단일(single) 증착 공정을 수행하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  24. 제 21 항에 있어서,
    상기 리세스 영역들은 상기 트렌치에서 상기 제 1 및 제 2 반도체 패턴들로 수평적으로 연장되는 3차원 반도체 장치의 제조 방법.
  25. 제 21 항에 있어서,
    상기 정보 저장막은 터널 절연막, 블록킹 절연막 및 이들 사이에 개재되는 전하저장막을 포함하며,
    상기 정보 저장막은 상기 도전 패턴들의 측벽들에서 수평적으로 연장되어 상기 도전 패턴들의 상부면들 및 하부면들을 덮는 3차원 반도체 장치의 제조 방법.
  26. 기판 상에 제 1 절연막들 및 제 1 희생막들을 번갈아 적층하여 제 1 다층막 구조체를 형성하는 것;
    상기 제 1 다층막 구조체를 관통하는 제 1 홀 및 제 1 트렌치를 형성하는 것;
    상기 제 1 홀 및 상기 제 1 트렌치 내에 희생 패턴들을 채우는 것;
    상기 제 1 다층막 구조체 상에 제 2 절연막들 및 제 2 희생막들을 번갈아 적층하여 제 2 다층막 구조체를 형성하는 것;
    상기 제 2 다층막 구조체를 관통하여 상기 제 1 홀 내의 상기 희생 패턴의 상부면을 노출시키는 제 2 홀을 형성하는 것;
    상기 제 2 홀을 형성한 후, 상기 제 1 홀 내의 상기 희생 패턴을 제거하는 것;
    상기 제 1 홀 내의 상기 희생 패턴을 제거한 후, 상기 제 1 홀 및 상기 제 2 홀 내에 반도체 패턴을 형성하는 것;
    상기 반도체 패턴을 형성한 후, 상기 제 2 다층막 구조체를 관통하여 상기 제 1 트렌치 내의 상기 희생 패턴의 상부면을 노출시키는 제 2 트렌치를 형성하는 것;
    상기 제 2 트렌치를 형성한 후, 상기 제 1 트렌치 내의 상기 희생 패턴을 제거하는 것;
    상기 제 1 및 제 2 희생막들을 제거하여 상기 제 1 절연막들 사이와 상기 제 2 절연막들 사이에 리세스 영역들을 형성하는 것;
    상기 리세스 영역들의 표면들을 따라 정보 저장막을 형성하는 것; 및
    상기 정보 저장막이 형성된 상기 리세스 영역들 내에 도전 패턴들을 형성하는 것을 포함하되,
    상기 제 1 및 제 2 트렌치들 각각은 평면적 관점에서 일 방향으로 연장되며, 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치의 제조 방법.
  27. 제 26 항에 있어서,
    상기 제 1 및 제 2 희생막들은 동시에 제거되는 3차원 반도체 장치의 제조 방법.
  28. 제 26 항에 있어서,
    상기 정보 저장막을 형성하는 것은, 단일(single) 증착 공정을 수행하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  29. 제 26 항에 있어서,
    상기 도전 패턴들을 형성한 후에, 상기 제 1 및 제 2 트렌치들 내에 절연 물질을 채우는 것을 더 포함하는 차원 반도체 장치의 제조 방법.
  30. 기판 상의 제 1 다층막 구조체로서, 상기 제 1 다층막 구조체는 제 1 채널 패턴과 분리 절연 패턴 사이에 배치되며, 번갈아 적층된 제 1 도전 패턴들 및 제 제 1 절연층들을 포함하는 것;
    상기 제 1 다층막 구조체 상에 배치된 제 2 다층막 구조체로서, 상기 제 2 다층막 구조체는 제 2 채널 패턴과 상기 분리 절연 패턴 사이에 배치되며, 번갈아 적층된 제 2 도전 패턴들 및 제 2 절연층들을 포함하는 것; 및
    상기 제 1 도전 패턴들과 상기 제 1 채널 패턴 사이에 배치되고, 상기 제 2 도전 패턴과 상기 제 2 채널 패턴들 사이에 배치되는 정보 저장막을 포함하되,
    상기 분리 절연 패턴은 평면적 관점에서 일 방향으로 연장되며, 상기 제 1 다층막 구조체를 관통하는 하부 부분 및 상기 제 2 다층막 구조체를 관통하는 상부 부분을 포함하되,
    상기 분리 절연 패턴들의 상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치.
  31. 제 30 항에 있어서,
    상기 제 2 채널 패턴의 하부 폭은 상기 제 1 채널 패턴의 상부 폭보다 작은 3차원 반도체 장치.
  32. 제 30 항에 있어서,
    상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이에 개재되는 중간 도전 패턴을 더 포함하는 3차원 반도체 장치.
  33. 제 30 항에 있어서,
    상기 정보 저장막은 터널 절연막, 블록킹 절연막 및 이들 사이에 개재되는 전하저장막을 포함하며,
    상기 정보 저장막은 상기 제 1 및 제 2 도전 패턴들의 측벽들에서 수평적으로 연장되어 상기 도전 패턴들의 상부면들 및 하부면들을 덮는 3차원 반도체 장치.
  34. 기판;
    상기 기판에 대해 수직하며, 복수 개의 도전 패턴들을 관통하는 복수 개의 채널 패턴들로서, 상기 채널 패턴들 각각은 상기 기판 차례로 적층된 하부 패턴 및 상부 패턴을 포함하는 것;
    상기 기판에 대해 수직하며, 복수 개의 상기 도전 패턴들을 관통하는 복수 개의 분리 절연 패턴들로서, 상기 분리 절연 패턴들 각각은 차례로 적층된 하부 부분 및 상부 부분을 포함하는 것; 및
    상기 도전 패턴들과 상기 채널 패턴들 사이에 배치된 정보 저장막을 포함하되,
    상기 분리 절연 패턴들은 평면적 관점에서 일 방향으로 연장되며, 상기 하부 부분과 상기 상부 부분 사이에 경계면 없이 일체(single body)형으로 이루어지고,
    상기 분리 절연 패턴들의 상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치.
  35. 제 34 항에 있어서,
    상기 채널 패턴들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치.
  36. 제 34 항에 있어서,
    적층된 상기 채널 패턴들 사이에 개재되는 중간 도전 패턴을 더 포함하는 3차원 반도체 장치.
  37. 제 34 항에 있어서,
    상기 정보 저장막은 터널 절연막, 블록킹 절연막 및 이들 사이에 개재되는 전하저장막을 포함하며,
    상기 정보 저장막은 상기 도전 패턴들의 측벽들에서 수평적으로 연장되어 상기 도전 패턴들의 상부면들 및 하부면들을 덮는 3차원 반도체 장치.
  38. 기판 상에 번갈아 적층된 제 1 절연층들 및 제 1 도전 패턴들을 포함하는 제 1 다층막 구조체;
    상기 제 1 다층막 구조체 내에 배치되며, 상기 기판에 수직하는 제 1 반도체 패턴;
    상기 제 1 다층막 구조체 상에 번갈아 적층된 제 2 절연층들 및 제 2 도전 패턴들을 포함하는 제 2 다층막 구조체;
    상기 제 2 다층막 구조체 내에 배치되는 제 2 반도체 패턴으로서, 상기 제 2 반도체 패턴은 상기 기판에 대해 수직하며, 상기 제 1 반도체 패턴에 정렬되는 것;
    상기 제 1 도전 패턴과 상기 제 1 반도체 패턴 사이와 상기 제 2 도전 패턴과 상기 제 2 반도체 패턴 사이에 배치되는 정보 저장막; 및
    상기 제 1 및 제 2 다층막 구조체들 내에 형성된 분리 절연 패턴으로서, 상기 분리 절연 패턴은 상기 기판에 대해 수직하며, 평면적 관점에서 일방향으로 연장되며, 상기 제 1 다층막 구조체를 관통하는 하부 부분 및 상기 제 2 다층막 구조체를 관통하는 상부 부분을 포함하되,
    상기 분리 절연 패턴들의 상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치.
  39. 제 38 항에 있어서,
    상기 제 1 및 제 2 반도체 패턴들 각각은 상부 폭보다 작은 하부 폭을 갖는 3차원 반도체 장치.
  40. 제 39 항에 있어서,
    적층된 상기 제 1 및 제 2 반도체 패턴들 사이에 개재되는 중간 도전 패턴을 더 포함하는 3차원 반도체 장치.
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