KR20140117212A - 반도체 장치 - Google Patents

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KR20140117212A
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conductive film
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이기홍
피승호
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 필라들; 및 상기 필라들을 감싸면서 적층되고, 비도전성 물질막을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들을 포함한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 워드라인들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.
본 발명의 실시예는 소자의 특성이 형성된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 필라들; 및 상기 필라들을 감싸면서 적층되고, 비도전성 물질막을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 필라들; 상기 필라들 사이에 위치된 제1 슬릿들; 및 상기 필라들을 감싸면서 적층되고, 상기 제1 슬릿들에 의해 패터닝되며, 중심 영역은 비도전성 물질막을 포함하고, 사이드 영역은 도전성 물질막을 포함하는 복수의 도전 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 필라들; 및 상기 필라들을 감싸면서 적층되고, 에어 갭을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 필라들; 및 상기 필라들을 감싸면서 적층되고, 베리어막을 포함하는 복수의 제1 영역들과 금속막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들을 포함한다.
비도전성 물질막을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 형태로 복수의 도전막들을 형성함으로써, 제조 공정의 난이도를 낮추고, 주변 막들의 손상을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 도전막의 레이아웃도이다.
도 1c 내지 도 1g는 본 발명의 일 실시예에 따른 도전 패턴들의 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 3g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 도전막의 레이아웃도이다. 도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 필라들(P) 및 필라들(P)을 감싸면서 적층된 복수의 도전막들(CP)을 포함한다.
필라들(P)은 제1 방향(I-I') 및 제1 방향과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 예를 들어, 필라들(P)은 일정 간격의 매트릭스 형태로 배열되거나, 오프셋되어 상호 엇갈리는 형태로 배열되거나, 기울어진 형태로 배열되거나, 이들을 조합한 형태로 배열될 수 있다. 본 도면에서는 필라들(P)이 엇갈리게 배열된 경우를 도시하였다. 여기서, 필라들(P)은 채널막일 수 있다.
각각의 도전막(CP)은 복수의 제1 영역들(R1)과 복수의 제2 영역들(R2)이 교대로 정의된다. 여기서, 제1 영역(R1)과 제2 영역(R2)은 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 또한, 제1 영역들(R1)과 제2 영역들(R2)에는 상이한 물질들이 형성되어, 제1 영역들(R1)과 제2 영역들(R2)은 상이한 구조를 갖게 된다.
반도체 장치는 각각의 도전막(CP)의 제2 영역들(R2)을 관통하는 복수의 제1 슬릿들(SL1)을 더 포함할 수 있다. 이러한 경우, 각각의 도전막(CP)은 복수의 도전 패턴들(CP1~CP3)로 패터닝될 수 있다. 예를 들어, 각각의 도전 패턴들(CP1~CP3)은 라인 형태로 패터닝된다. 여기서, 각각의 도전 패턴들(CP1~CP3)은 양측 사이드 영역들 및 사이드 영역들 사이에 위치된 중심 영역을 포함하는데, 사이드 영역들과 중심 영역은 상이한 물질로 형성된다. 또한, 본 도면에는 도시되지 않았으나, 도전 패턴들(CP~CP3) 중 적어도 일부는 끝단이 상호 연결될 수 있다.
예를 들어, 도전막(CP)은 워드라인, 드레인 선택 라인, 소스 선택 라인, 상부 선택 라인, 하부 선택 라인 등으로 사용될 수 있다. 이러한 경우, 도전막(CP)의 제2 영역이 제1 영역에 비해 낮은 저항을 가지므로, 제2 영역에서 주로 전류가 흐르게 된다.
여기서, 제2 영역(R2)은 복수의 필라들 중 적어도 일부 필라와 중첩될 수 있다. 예를 들어, 제2 영역(R2)은 복수의 필라 열들 중에서 일부의 필라 열과 중첩될 수 있다. 또한, 제2 영역(R2)은 중첩된 필라의 외측면을 완전히 감싸도록 중첩되거나, 중첩된 필라의 외측면을 일부만 감싸도록 중첩될 수 있다. 도 1a는 제2 영역(R2)이 필라들(P)과 중첩된 경우를 나타낸 것이다. 이와 같이, 제2 영역(R2)은 각각의 도전 패턴(CP1~CP3)의 최외곽에 위치된 필라 열과 중첩될 수 있다. 도 1b는 제2 영역(R2)이 필라(P)들과 비중첩된 경우를 나타낸 것이다. 이와 같이, 제2 영역(R2)은 각각의 도전 패턴(CP1~CP3)의 최외곽에 위치된 필라 열과 비중첩될 수 있다.
도 1c 내지 도 1g는 본 발명의 일 실시예에 따른 도전 패턴들의 사시도이다. 이하, 각 도면을 참조하여 도전 패턴들의 구조 및 물질에 대해 설명하도록 한다. 단, 본 발명은 이에 한정되지 않으며, 도 1c 내지 도 1g의 실시예들을 조합하여 도전 패턴을 형성하는 것도 가능하다.
도 1c에 도시된 바와 같이, 제1 영역(R1)은 제1 도전막(11) 및 제1 도전막(11) 내의 비도전성 물질막(12)을 포함하고, 제2 영역은(R2)은 제2 도전막(13) 및 제2 도전막(13) 내의 제3 도전막(14)을 포함한다. 여기서, 제2 도전막(13)은 제3 도전막(14)의 상부면 및 하부면을 감싸며, 제1 도전막(11) 및 비도전성 물질막(12)과 제3 도전막(14) 사이에 개재된다. 참고로, 본 도면에는 도시되지 않았으나, 도전 패턴(CP1~CP3)은 비도전성 물질막(12) 내에 형성된 에어 갭을 더 포함할 수 있다.
여기서, 제1 및 제2 도전막(11, 13)은 베리어막일 수 있다. 예를 들어, 베리어막은 티타늄막, 티타늄 질화막, 탄탈륨막 및 ?탈륨질화막 중 적어도 하나를 포함한다. 비도전성 물질막(12)은 산화막, 질화막, 실리콘산화막, 실리콘질화막, 언도프드 폴리실리콘막, 게르마늄막 및 실리콘게르마늄막 중 적어도 하나를 포함한다. 제3 도전막(14)은 저저항의 금속막일 수 있다. 예를 들어, 제3 도전막(14)은 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함한다.
도 1d에 도시된 바와 같이, 제1 영역(R1)은 제1 도전막(11) 및 제1 도전막(11) 내의 비도전성 물질막(12)을 포함하고, 제2 영역은(R2)은 제1 도전막(11) 및 제1 도전막(11) 내의 제3 도전막(14)을 포함한다. 여기서, 제1 도전막(11)은 제1 영역(R1) 및 제2 영역(R2)에 모두 형성된다. 참고로, 본 도면에는 도시되지 않았으나, 도전 패턴(CP1~CP3)은 비도전성 물질막(12) 내에 형성된 에어 갭을 더 포함할 수 있다.
도 1e에 도시된 바와 같이, 제1 영역(R1)은 제1 도전막(11) 및 제1 도전막(11) 내의 제4 도전막(15)을 포함하고, 제2 영역은(R2)은 제2 도전막(13) 및 제2 도전막(13) 내의 제3 도전막(14)을 포함한다. 여기서, 제4 도전막(14)은 도프드 폴리실리콘막일 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 도전 패턴(CP1~CP3)은 비도전성 물질막(12) 내에 형성된 에어 갭을 더 포함할 수 있다.
도 1f에 도시된 바와 같이, 제1 영역(R1)은 제1 도전막(15)을 포함하고 제2 영역(R2)은 제2 도전막(13) 및 제2 도전막(13) 내의 제3 도전막(14)을 포함한다. 여기서, 제1 도전막(15)은 제1 영역(R1)을 완전히 채우도록 형성된다. 또한, 제1 도전막(15)은 베리어막일 수 있다.
도 1g에 도시된 바와 같이, 제1 영역(R1)은 제1 도전막(11) 및 제1 도전막(11) 내의 에어 갭(AG)을 포함하고, 제2 영역은(R2)은 제2 도전막(13) 및 제2 도전막(13) 내의 제3 도전막(14)을 포함한다. 참고로, 본 도면에는 도시되지 않았으나, 제1 도전막(11) 내에 제2 도전막(13)이 일부 형성될 수 있다. 이러한 경우, 제1 영역(R1)의 제2 도전막(13) 내에 에어 갭(AG)이 위치된다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(SUB) 상에 적층된 파이프 게이트(PG), 복수의 드레인 사이드 워드라인들(D_WL), 복수의 소스 사이드 워드라인들(S_WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다.
반도체 장치는 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다. 참고로, 본 도면에서는 채널막(CH)들이 일정 간격의 매트릭스 형태로 배열된 경우를 도시하였다.
여기서, 복수의 소스 사이드 워드라인들(S_WL) 및 적어도 하나의 소스 선택 라인(SSL)은 소스 사이드 채널막들(S_CH)을 감싸면서 적층되고, 복수의 드레인 사이드 워드라인들(D_WL) 및 적어도 하나의 드레인 선택 라인(DSL)은 드레인 사이드 채널막들(D_CH)을 감싸면서 적층된다. 또한, 드레인 사이드 채널막들(D_CH)은 비트라인들(BL)과 연결되고, 소스 사이드 채널막들(S_CH)은 소스 라인(SL)과 연결된다.
또한, 반도체 장치는 채널막(CH)을 감싸면서 채널막(CH)과 워드라인들(D_WL, S_WL) 사이에 개재된 제1 메모리막(미도시됨) 및 워드라인(D_WL, S_WL)을 감싸면서 워드라인(D_WL, S_WL)과 제1 메모리막(미도시됨) 사이에 개재된 제2 메모리막(미도시됨) 중 적어도 하나를 더 포함한다.
이와 같은 구조에 따르면, 소스 사이드 채널막(S_CH)과 소스 선택 라인(SSL)이 교차되는 위치에 소스 선택 트랜지스터가 형성되고, 소스 사이드 채널막(S_CH)과 소스 사이드 워드라인(S_WL)이 교차되는 위치에 소스 사이드 메모리 셀이 형성되고, 파이프 채널막(P_CH)과 파이프 게이트(PG)가 교차되는 위치에 파이프 트랜지스터가 형성되고, 드레인 사이드 채널막(D_CH)과 드레인 선택 라인(DSL)이 교차되는 위치에 드레인 선택 트랜지스터가 형성되고, 드레인 사이드 채널막(D_CH)과 드레인 사이드 워드라인(D_WL)이 교차되는 위치에 드레인 사이드 메모리 셀이 형성된다.
따라서, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 복수의 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 복수의 소스 사이드 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
도 2b는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 도전막의 레이아웃도이다. 예를 들어, 소스 사이드 워드라인(S_WL), 드레인 사이드 워드라인(D_WL), 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)의 레이아웃일 수 있다.
도 2b에 도시된 바와 같이, 도전막은 복수의 제1 영역들(R1)과 복수의 제2 영역들(R2)이 교대로 정의된다. 또한, 도전막은 도전막을 관통하는 복수의 제1 슬릿들(SL1)에 의해 패터닝된다.
일 예로, 소스 사이드 워드라인(S_WL) 및 드레인 사이드 워드라인(D_WL)의 경우, 제1 슬릿들(SL1)은 끝단이 연결된 지그재그 형태를 가질 수 있다. 이러한 경우, 동일항 층에 형성된 소스 사이드 워드라인들(S_WL)은 일측이 연결되고, 동일한 층에 형성된 드레인 사이드 워드라인들(D_WL)은 타측이 연결된다. 다른 예로, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 경우, 도전막은 제1 슬릿들(SL1)에 의해 라인 형태로 패터닝된다.
여기서, 제1 슬릿들(SL1)은 도전막의 제2 영역(R2)을 관통한다. 특히, 제1 슬릿들(SL1)은 하나의 스트링(ST)을 구성하는 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH)의 사이에 위치된다. 즉, 제1 슬릿들(SL1)은 하나의 파이프 채널막(P_CH)에 의해 연결된 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH)의 사이에 위치된다.
또한, 반도체 장치는 이웃한 메모리 블록들(MB) 사이에 위치된 복수의 제2 슬릿들(SL2)을 더 포함할 수 있다. 제2 슬릿들(SL2)은 도전막의 제1 영역(R1)을 관통하여, 도전막을 패터닝한다. 예를 들어, 제2 슬릿들(SL2)은 이웃한 스트링들(ST)의 사이에 위치된다.
참고로, 본 도면에서는 채널막(CH)들의 중심이 오프셋되어 배열된 경우를 도시하였다.
도 3a 내지 3g는 앞서 도 2a 및 도 2b를 참조하여 설명한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 기판(20) 상에 층간절연막(21)을 형성한 후, 층간절연막(21) 상에 파이프 게이트용 도전막(22)을 형성한다. 이어서, 도전막(22) 내에 트렌치들(T)을 형성한 후, 트렌치들(T) 내에 희생막들(미도시됨)을 형성한다. 이어서, 희생막들이 형성된 도전막(22) 상에 보호막(23)을 더 형성할 수 있다. 예를 들어, 보호막(23)은 도전성 물질막으로 형성된다.
이어서, 보호막(23) 상에 복수의 제1 물질막들(25) 및 복수의 제2 물질막들(24)을 교대로 형성한다. 여기서, 제1 물질막(25)과 제2 물질막(24)은 상호 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막(25)은 질화막 등의 희생막으로 형성되고, 제2 물질막(24)은 산화막 등의 절연막으로 형성될 수 있다. 또는 제1 물질막(25)은 제1 희생막으로 형성되고, 제2 물질막(24)은 제2 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막(25)은 희생막으로 형성되고, 제2 물질막(24)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 및 제2 물질막들(25, 24)을 관통하는 복수의 홀들(H)을 형성한다. 홀들(H)은 트렌치(T)와 연결되는 위치에 형성되는데, 예를 들어, 하나의 트렌치(T)에 한 쌍의 홀들(H)이 연결되도록 복수의 홀들(H)을 형성한다.
이어서, 홀들(H)의 저면에 노출된 희생막들을 제거한 후, 트렌치(T) 내에 위치된 연결 패턴 및 홀들(H) 내에 위치된 필라들을 형성한다.
일 예로, 트렌치(T) 및 홀들(H) 내에 제1 메모리막(26) 및 채널막(27)을 차례로 형성한다. 여기서, 제1 메모리막(26)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함하며, 데이터 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막 및 나노 닷 중 적어도 하나를 포함한다. 또한, 채널막(27)은 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 채워진 필라 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 채널막(27)이 튜브 형태로 형성된 경우, 오픈된 중심 영역 내에 절연막을 형성한다.
다른 예로, 트렌치(T) 및 홀들(H) 내에 게이트 절연막, 채널막 및 상변화 물질막을 차례로 형성한다. 여기서, 상변화 물질막은 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 채워진 필라 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 상변화 물질막이 튜브 형태로 형성된 경우, 오픈된 중심 영역 내에 절연막을 형성한다.
도 3b에 도시된 바와 같이, 복수의 제1 및 제2 물질막들(25, 24)을 관통하는 복수의 제1 슬릿들(SL1)을 형성한다. 여기서, 제1 슬릿들(SL1)은 하나의 연결 패턴에 의해 필라들 사이에 위치된다. 또한, 제1 슬릿들(SL1)은 보호막(23)을 식각 정지막으로 이용한 식각 공정에 의해 형성될 수 있다.
이어서, 제1 슬릿들(SL1) 내에 노출된 제1 물질막들(25)을 선택적으로 제거하여 리세스 영역들(RC)을 형성한다.
참고로, 제1 슬릿들(SL1)을 형성하기 전에, 이웃한 메모리 블록들의 경계에 위치된 복수의 제2 슬릿들(SL2; 도 2b 참조)을 형성하는 공정을 더 실시할 수 있다. 여기서, 제2 슬릿들(SL2) 내에는 절연막을 형성한다. 이러한 경우, 리세스 영역들(RC) 형성시 제2 슬릿들(SL2) 내의 절연막을 지지체로 이용할 수 있으므로, 잔류되는 제2 물질막들(24)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
도 3c에 도시된 바와 같이, 제1 슬릿들(SL1)을 통해 리세스 영역들(RC) 내에 제1 도전막(30)을 형성한 후, 제1 도전막(30) 내에 비도전성 물질막(31)을 형성한다. 예를 들어, 리세스 영역들(RC) 내에 제1 도전막(30) 및 비도전성 물질막(31)을 차례로 형성한다. 이때, 비도전성 물질막(31)의 증착 두께를 조절하여, 비도전성 물질막(31)으로 리세스 영역들(RC)을 완전히 채우거나, 비도전성 물질막(31) 내에 에어 갭을 형성할 수 있다. 제1 슬릿들(SL1)로부터 이격된 영역일수록 리세스 영역(RC) 내에 비도전성 물질막(31)이 완전히 채워지지 않고, 에어 갭이 형성될 가능성이 높다.
참고로, 에어 갭 내에는 비도전성 물질막(31)을 형성하는데 사용한 반응 가스가 일부 잔류될 수 있는데, 해당 반응 가스는 물질의 특성상 주변 막을 손상시키지 않는다. 따라서, 에어 갭 내에 반응 가스가 잔류되더라도 소자의 특성이 저하되지 않는다.
또한, 증착 방식의 공정을 이용하여 리세스 영역들(RC) 내에 제1 도전막(30), 비도전성 물질막(31) 등을 형성하기 때문에, 제1 슬릿들(SL1) 내에도 제1 도전막(30), 비도전성 물질막(31) 등의 물질이 형성될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제1 도전막(30)을 형성하기 전에 제2 메모리막을 더 형성할 수 있다. 여기서, 제2 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함하며, 데이터 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막 및 나노 닷 중 적어도 하나를 포함한다.
도 3d에 도시된 바와 같이, 제1 슬릿들(SL1) 내에 형성된 비도전성 물질막(31)을 선택적으로 제거한다. 예를 들어, 식각 공정을 이용하여, 비도전성 물질막(31)을 식각한다.
도 3e에 도시된 바와 같이, 제1 슬릿들(SL1) 내에 노출된 제1 도전막(30)을 선택적으로 제거한다. 이때, 식각 공정 조건을 조절하여, 제1 도전막(30)이 식각되는 깊이를 조절한다. 또한, 제1 도전막(30)이 식각되는 깊이에 따라, 제1 메모리막(26)이 노출되거나 노출되지 않을 수 있다.
여기서, 제1 도전막(30)이 제거된 영역이, 앞서 도 2b를 참조하여 설명한 제2 영역들(R2)로 정의된다. 또한, 제1 도전막(30)이 잔류된 영역은 제1 영역들(R1)로 정의된다. 또한, 본 도면에서는 제2 영역들(R2) 내의 비도전성 물질막들(31)이 공중에 떠있는 것처럼 도시되었으나, 비도전성 물질막들(31)은 홀들(H) 사이의 공간을 통해 제1 영역들(R1)의 비도전성 물질막들(31)과 연결된다.
도 3f에 도시된 바와 같이, 제1 슬릿들(SL1) 내에 노출된 비도전성 물질막(31)을 선택적으로 제거한다. 이때, 식각 공정 조건을 조절하여, 비도전성 물질막(31)이 식각되는 깊이를 조절한다. 예를 들어, 습식 식각 공정을 이용하여 비도전성 물질막(31)을 식각한다. 이를 통해, 잔류하는 제1 도전막(30)에 비해 돌출된 비도전성 물질막(31)이 식각된다.
이때, 비도전성 물질막(31)이 제2 물질막(24)과 식각 선택비가 큰 물질로 형성된다면, 두 물질 간의 식각 선택비를 이용하여 비도전성 물질막(31)을 선택적으로 식각한다. 만약, 비도전성 물질막(31)과 제2 물질막(24)의 식각 선택비가 충분히 크지 않을 경우, 제2 메모리막으로 제2 물질막들(24)을 보호한 상태에서 비도전성 물질막(31)을 선택적으로 식각한다.
이로써, 제2 영역(R2) 내의 제1 도전막(30) 및 비도전성 물질막(31)이 모두 제거되어 빈 공간을 형성하게 된다.
도 3g에 도시된 바와 같이, 제2 영역(R2) 내에 제2 도전막(32)을 형성한 후, 제2 도전막(32) 내에 제3 도전막(33)을 형성한다.
이어서, 제1 슬릿들(SL1) 내에 제2 및 제3 도전막들(32, 33)이 형성된 경우, 이들을 제거하여 각 층의 도전막들을 각각 분리시킨다. 이로써, 제1 영역들(R1) 및 제2 영역들(R2)이 교대로 배열된 복수의 도전막들이 형성된다. 특히, 각각의 도전막들은, 앞서 도 1c를 참조하여 설명한 바와 같이, 제1 도전막(30) 및 비도전성 물질막(31)을 포함하는 복수의 제1 영역들(R1)과 제2 및 제3 도전막들(32, 33)을 포함하는 복수의 제2 영역들(R2)을 포함한다.
이어서, 본 도면에는 도시되지 않았으나, 제1 슬릿들(SL1) 내에 절연막을 형성한다. 이때, 절연막의 증착 조건을 조절하여, 제1 슬릿들(SL) 내에 에어 갭을 형성하는 것도 가능하다.
한편, 제1 물질막(25)이 제1 희생막으로 형성되고, 제2 물질막(24)이 제2 희생막으로 형성된 경우에는, 제1 슬릿들(SL1) 내에 노출된 제2 물질막들(24)을 제거하여 추가로 리세스 영역들을 형성하고, 리세스 영역들 내에 노출된 제1 메모리막(26)을 식각하는 공정을 추가로 실시할 수 있다. 이러한 경우, 적층된 메모리 셀들의 데이터 저장막을 상호 분리시켜 리텐션 특성을 향상시킬 수 있다. 해당 공정은 제1 물질막들(25)을 제거하기 전에 실시되거나, 제1 슬릿들(SL1) 내에 절연막을 형성하기 전에 실시될 수 있다.
또한, 앞서 설명된 제조 방법은 일부 변경될 수 있으며, 이를 통해 다양한 구조의 도전 패턴들을 형성할 수 있다. 예를 들어, 제1 도전막(30) 내에 비도전성 물질막(31)을 형성하는 대신에, 도프드 폴리실리콘막 등의 제4 도전막을 형성하는 것도 가능하다. 이러한 경우, 도 1e에 도시된 도전 패턴들을 형성할 수 있다. 또한, 제1 도전막(30) 내에 비도전성 물질막(31)을 형성하는 대신에, 제1 도전막(30)으로 리세스 영역들(RC)을 완전히 채울 수 있다. 이러한 경우, 도 1f에 도시된 구조의 도전 패턴을 형성할 수 있다.
도 4a 내지 도 4c는 앞서 도 2a 및 도 2b를 참조하여 설명한 반도체 장치의 제조 방법을 설명하기 위한 것이다.
도 4a는 앞서 설명한 도 3c에 대응되는 것으로, 제1 도전막(30) 및 비도전성 물질막(31)을 형성하는 공정까지 앞서 설명한 실시예와 동일하게 실시된다.
도 4b에 도시된 바와 같이, 제1 슬릿들(SL1) 내에 노출된 비도전성 물질막(31)을 선택적으로 제거한다. 이 과정에서 제1 슬릿들(SL1) 및 제1 슬릿들(SL1)과 인접한 리세스 영역 내에 형성된 비도전성 물질막(31)이 식각된다.
여기서, 비도전성 물질막(31)을 제거된 영역이, 앞서 도 2b를 참조하여 설명한 제2 영역들(R2)로 정의된다. 또한, 비도전성 물질막(31)이 잔류된 영역은 제1 영역들(R1)로 정의된다.
도 4c에 도시된 바와 같이, 제2 영역(R2) 내에 제3 도전막(33)을 형성한다. 이어서, 제1 슬릿들(SL1) 내에 제1 및 제3 도전막들(30, 33)이 형성된 경우, 이들을 제거하여 각 층의 도전막들을 각각 분리시킨다. 이로써, 제1 영역들(R1) 및 제2 영역들(R2)이 교대로 배열된 복수의 도전막들이 형성된다. 특히, 각각의 도전막들은, 앞서 도 1d를 참조하여 설명한 바와 같이, 제1 도전막(30) 및 비도전성 물질막(31)을 포함하는 복수의 제1 영역들(R1)과 제1 및 제3 도전막들(30, 33)을 포함하는 복수의 제2 영역들(R2)을 포함한다.
도 5a 내지 도 5c는 앞서 도 2a 및 도 2b를 참조하여 설명한 반도체 장치의 제조 방법을 설명하기 위한 것이다.
도 5a는 앞서 설명한 도 3e에 대응된다. 본 실시예에서는 제1 도전막(30) 내에 비도전성 물질막(31) 대신 희생막(31')을 형성한다. 여기서, 희생막(31')은 제1 도전막(30)과의 식각 선택비가 큰 물질로 형성된다. 그 외에는 제1 슬릿들(SL1) 내에 노출된 제1 도전막(30)을 선택적으로 제거하는 공정까지 앞서 설명한 실시예와 동일하게 실시된다.
도 5b에 도시된 바와 같이, 제1 슬릿들(SL1) 내에 노출된 희생막(31')을 선택적으로 제거한다. 이때, 공정 시간, 식각액 농도 등의 식각 공정 조건을 조절하여, 희생막(31')이 식각되는 깊이를 조절한다. 예를 들어, 습식 식각 공정을 이용하여 희생막(31')을 식각하며, 제2 영역(R2) 뿐만 아니라 제1 영역(R1)에 형성된 희생막(31')까지 제거한다. 이를 통해, 제1 영역(R1)의 제1 도전막(30) 내에 에어 갭(AG)이 형성된다.
도 5c에 도시된 바와 같이, 제2 영역(R2) 내에 제2 도전막(32)을 형성한다. 이때, 채널막들(27) 사이의 공간이 제2 도전막(32)로 채워져 제1 영역(R1)의 에어 갭(AG)을 고립시킨다. 참고로, 제2 영역(R2) 내에 제2 도전막을 형성하는 과정에서, 에어 갭(AG) 내부에도 일부 제2 도전막이 형성될 수 있다. 이어서, 제2 도전막(32) 내에 제3 도전막(33)을 형성한다.
이로써, 제1 영역들(R1) 및 제2 영역들(R2)이 교대로 배열된 복수의 도전막들이 형성된다. 특히, 각각의 도전막들은, 앞서 도 1g를 참조하여 설명한 바와 같이, 제1 도전막(30) 및 에어 갭(AG)을 포함하는 복수의 제1 영역들(R1)과 제2 및 제3 도전막들(32, 33)을 포함하는 복수의 제2 영역들(R2)을 포함한다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다. 도 6a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다.
반도체 장치는 기판(SUB)으로부터 돌출된 채널막들(CH)을 더 포함한다. 본 면에서는 채널막(CH)들이 일정 간격의 매트릭스 형태로 배열된 경우를 도시하였다.
반도체 장치는 채널막들(CH)을 감싸면서 적층된 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 더 포함한다. 예를 들어, 상부 선택 라인(USL)은 하나의 필라 열을 감싸도록 형성되고, 복수의 워드라인들(WL) 및 하부 선택 라인(LSL)은 적어도 두 개의 필라 열을 감싸도록 형성된다. 본 도면에서는 복수의 워드라인들(WL) 및 하부 선택 라인(LSL)이 네 개의 필라 열을 감싸도록 형성된 경우에 대해 도시하였다.
반도체 장치는 채널막들(CH)의 상단과 연결된 비트라인들(BL) 및 채널막들(CH)의 하단과 연결된 소스막(미도시됨)을 더 포함한다. 여기서, 소스막은 기판(SUB)에 불순물을 도핑하여 형성될 수 있다.
또한, 반도체 장치는 채널막(CH)을 감싸면서 채널막(CH)과 워드라인들(WL) 사이에 개재된 제1 메모리막(미도시됨) 및 워드라인(WL)을 감싸면서 워드라인(WL)과 제1 메모리막(미도시됨) 사이에 개재된 제2 메모리막(미도시됨) 중 적어도 하나를 더 포함할 수 있다.
이와 같은 구조에 따르면, 채널막(CH)과 하부 선택 라인(LSL)이 교차되는 위치에 하부 선택 트랜지스터가 형성되고, 채널막(CH)과 워드라인(WL)이 교차되는 위치에 메모리 셀이 형성되고, 채널막(CH)과 상부 선택 라인(USL)이 교차되는 위치에 상부 선택 트랜지스터가 형성된다. 따라서, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 6b는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 도전막의 레이아웃도이다. 예를 들어, 하부 선택 라인(LSL), 워드라인(WL) 또는 상부 선택 라인(USL)의 레이아웃일 수 있다.
도 6b에 도시된 바와 같이, 도전막은 복수의 제1 영역들(R1)과 복수의 제2 영역들(R2)이 교대로 정의된다. 또한, 도전막은 도전막을 관통하는 적어도 하나의 제1 슬릿(SL1)에 의해 패터닝된다. 여기서, 제1 슬릿(SL1)은 도전막의 제2 영역(R2)을 관통한다. 예를 들어, 워드라인들(WL)은 적어도 두개 이상의 필라 열들을 감싸면서 제1 슬릿(SL1)에 의해 메모리 블록 단위로 패터닝된다.
반도체 장치는 이웃한 필라 열들의 사이에 위치된 복수의 제2 슬릿들(SL2)을 더 포함할 수 있다. 제2 슬릿들(SL2)은 최상부의 적어도 한층의 도전막, 예를 들어, 상부 선택 라인(USL)을 라인 형태로 패터닝하기 위한 것이다. 제2 슬릿들(SL2)은 이웃한 필라열들의 사이마다 위치되거나, 이웃한 필라열들의 사이 중 일부에 한해 위치될 수 있다. 본 도면에서는 채널막(CH)들의 중심이 오프셋되어 배열된 경우를 도시하였다. 이러한 경우, 이웃한 필라 열들은 상부 선택 라인(USL)을 공유할 수 있으므로, 제2 슬릿들(SL2)은 이웃한 필라 열들의 사이 중 일부에 한해 위치된다. 만약, 채널막들(CH)이 일정 간격의 매트릭스 형태로 배열된다면, 제2 슬릿들(SL2)은 이웃한 필라 열들의 사이마다 위치된다.
또한, 본 도면에는 도시되지 않았으나, 반도체 장치는 이웃한 메모리 블록들(MB) 사이에 위치된 복수의 제3 슬릿들을 더 포함할 수 있다.
도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 도 6c를 참조하여, 반도체 장치의 제조 방법을 간단히 살펴보도록 한다. 참고로, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 소스막(미도시됨)이 구비된 기판(50) 상에 복수의 제1 물질막들 및 복수의 제2 물질막들(52)을 교대로 형성한다. 이어서, 복수의 제1 및 제2 물질막들(52)을 관통하는 복수의 홀들(H)을 형성한다. 여기서, 홀들(H)은 소스막을 노출시키는 깊이로 형성된다. 이어서, 홀들(H) 내에 제1 메모리막(53) 및 채널막(54)을 형성한 후, 채널막(54) 내에 절연막(55)을 형성한다. 이어서, 복수의 제1 및 제2 물질막들(52)을 관통하여 기판(50)의 소스막을 노출시키는 복수의 제1 슬릿들(SL1)을 형성한다. 또한, 최상부의 적어도 한층의 도전막을 라인 형태로 패터닝하는 복수의 제2 슬릿들(SL2)을 형성한다. 이후의 제1 도전막(56), 비도전성 물질막(57), 제2 도전막(58) 및 제3 도전막(59)을 형성하는 공정은 앞서 설명한 바와 동일하게 실시될 수 있다.
참고로, 본 도면에서는 채널막(CH)들이 일정 간격의 매트릭스 형태로 배열된 경우를 도시하였다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이고, 도 7b는 레이아웃도이고, 도 7c는 단면도이다.
도 7a 내지 도 7c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다.
여기서, 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인(USL)은 하나의 필라 열들을 감싸면서 제1 슬릿들(SL1)에 의해 라인 형태로 패터닝된다. 그 외의 구조 및 제조 방법은 앞서 도 6a 내지 도 6c를 참조하여 설명한 바와 동일하다.
참고로, 도 7c에서는 제1 영역(R1)에 제1 도전막(56) 및 제1 도전막(56) 내의 비도전성 물질막(57)이 형성되고, 제2 영역(R2)에 제2 도전막(58) 및 제2 도전막(58) 내의 제3 도전막(59)이 형성되는 경우에 대해 도시하였는데, 이는 앞서 설명한 다양한 실시예를 참조하여 변경될 수 있다. 또한, 제2 영역(R2)의 비도전성 물질막(57)을 제거하는 과정에서 제1 영역(R1)의 비도전성 물질막(57)이 함께 제거되고, 제1 영역(R1)의 비도전성 물질막(57)이 제거된 영역 내에 제2 도전막(58)이 채워질 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다. 도 8a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 차례로 적층된 소스막(S1~S3), 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 포함한다.
여기서, 소스막(S1~S3)은 기판(SUB) 상에 형성된 제1 소스막, 제1 소스막(S1) 내에 형성된 제3 소스막(S3), 제3 소스막(S3)을 감싸면서 제1 소스막(S1)과 제3 소스막(S3) 사이에 개재된 제2 소스막(S2)을 포함한다. 또한, 제3 소스막(S3)은 제2 소스막(S2)을 관통하여 제1 소스막(S1)과 연결된다. 여기서, 제1 및 제2 소스막들(S1, S2)은 폴리실리콘막을 포함하고, 제3 소스막(S3)은 텅스텐(W) 등의 금속막을 포함할 수 있다.
반도체 장치는 제2 소스막(S2)의 상부면으로부터 돌출된 복수의 채널막들(CH)을 더 포함한다. 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)은 복수의 채널막들(CH)을 감싸면서 적층된다. 여기서, 채널막들(CH)은 제2 소스막(S2)과 일체로 연결되어 형성될 수 있다. 또한, 채널막들(CH)의 상단은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(M)을 더 포함한다. 여기서, 메모리막(M)은 채널막들(CH) 및 제2 소스막(S2)의 외측면(outer surfac)을 감싸는 형태로 형성된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 8b는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 도전막의 레이아웃도이다. 예를 들어, 하부 선택 라인(LSL), 워드라인(WL) 또는 상부 선택 라인(USL)의 레이아웃일 수 있다.
도 8b에 도시된 바와 같이, 도전막은 복수의 제1 영역들(R1)과 복수의 제2 영역들(R2)이 교대로 정의된다. 또한, 도전막은 도전막을 관통하는 복수의 제1 및 제2 슬릿들(SL1, SL2)에 의해 패터닝 된다. 여기서, 복수의 제1 슬릿들(SL1)은 제2 영역들(R2)에 위치하여 도전막을 관통하며, 복수의 제2 슬릿들(SL2)은 제1 영역들(R1)에 위치하여 도전막을 관통한다. 또한, 채널막들(CH)의 하부에는 제3 소스막(S3)이 위치된다(점선 참조).
도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 도 8c를 참조하여, 반도체 장치의 제조 방법을 간단히 살펴보도록 한다. 참고로, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 기판(60) 상에 층간절연막(61)을 형성한 후, 층간절연막(61) 상에 제1 소스막(62)을 형성한다. 이어서, 제1 소스막(62) 내에 복수의 트렌치들(T)을 형성한 후, 트렌치들(T) 내에 희생막들(미도시됨)을 형성한다. 이어서, 희생막이 형성된 제1 소스막(62) 상에 복수의 제1 물질막들(미도시됨) 및 복수의 제2 물질막들(64)을 교대로 형성한다. 이어서, 복수의 제1 및 제2 물질막들(64)을 관통하는 복수의 홀들(H)을 형성한다. 여기서, 홀들(H)은 트렌치(T)와 연결되도록 형성한다. 이어서, 홀들(H)을 통해 트렌치(T) 내에 희생막들을 제거한 후, 트렌치(T) 및 홀들(H) 내에 메모리막(65)을 형성한다. 이어서, 메모리막(65) 상에 반도체막을 형성한다. 이때, 트렌치(T)와 홀들(H)의 연결부가 완전히 채워지되 트렌치(T)의 내부는 완전히 채워지지 않을 정도의 두께로 반도체막을 형성한다. 이어서, 복수의 제1 및 제2 물질막들(64) 및 트렌치(T)를 관통하여 제1 소스막(62)까지 확장된 깊이의 제2 슬릿들(SL2)을 형성한다. 이어서, 제2 슬릿들(SL2)을 통해 반도체막의 수평 영역에 불순물을 도핑하여, 제2 소스막(66A)을 형성한다. 여기서, 불순물이 도핑되지 않은 반도체막의 수직 영역은 채널막(66B)이 된다. 이어서, 제2 슬릿들(SL2)의 하부 및 트렌치들(T)의 내부에 제3 소스막(68)을 형성한다. 여기서, 제3 소스막(68)은 텅스텐막 등의 금속막으로 형성될 수 있다. 이어서, 제2 슬릿들(SL2)의 나머지 영역에 절연막(69)을 형성한다. 이어서, 복수의 제1 및 제2 물질막들(64)을 관통하는 복수의 제1 슬릿들(SL1)을 형성한 후, 제1 슬릿들(SL1) 내에 노출된 제1 물질막들을 제거하여 리세스 영역들(RC)을 형성한다. 이후의 제1 도전막(70), 비도전성 물질막(71), 제2 도전막(72) 및 제3 도전막(73)을 형성하는 공정은 앞서 설명한 바와 동일하게 실시될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 차례로 적층된 층간절연막(IIL), 적어도 하나의 하부 선택 라인(LSL), 복수의 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 포함하고, 층간절연막(IIL) 내에 형성된 제1 소스막(S1) 및 제1 소스막(S1) 내에 형성된 제2 소스막(S2)을 포함한다.
본 실시예는 층간절연막(IIL) 내에 제1 및 제2 소스막들(S1, S2)이 형성된 것을 특징으로 하며, 그 외의 구조는 앞서 도 8a 내지 도 8c를 참조하여 설명한 바와 유사하다. 또한, 본 도면에서는 제1 소스막(S1)이 제2 소스막(S2)의 하부면을 완전히 감싸는 구조를 도시하였으나, 제2 소스막(S2)의 하부면이 일부 돌출되어 제1 소스막(S1)을 관통하는 것도 가능하다.
본 실시예에 따른 반도체 장치는 앞서 도 8c를 참조하여 설명한 제조 방법을 응용하여 제조할 수 있다. 예를 들어, 제1 소스막(62) 대신에 층간절연막(IIL)을 형성한 후, 층간절연막(IIL) 내에 트렌치를 형성한다. 도 8c의 제2 및 제3 소스막(66A, 668)은 도 9의 제1 및 제2 소스막(S1, S2)에 대응된다. 따라서, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 10을 참조하여 설명한 바와 같이, 비휘발성 메모리 소자(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 도전막 12: 비도전성 물질막
13: 제2 도전막 14: 제3 도전막
P: 필라 R1: 제1 영역
R2: 제2 영역 CP: 도전막
CP1~CP3: 도전 패턴

Claims (29)

  1. 필라들; 및
    상기 필라들을 감싸면서 적층되고, 비도전성 물질막을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들
    을 포함하는 반도체 장치,
  2. 제1항에 있어서,
    상기 비도전성 물질막은 산화막, 질화막, 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 게르마늄막 및 실리콘게르마늄막 중 적어도 하나를 포함하는
    반도체 장치.
  3. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역들은 제1 도전막 및 상기 제1 도전막 내의 상기 비도전성 물질막을 포함하고, 상기 제2 영역들은 제2 도전막 및 상기 제2 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 비도전성 물질막 내에 형성된 에어 갭
    을 더 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 베리어막이고, 상기 제3 도전막은 금속막인
    반도체 장치.
  6. 제5항에 있어서,
    상기 베리어막은 티타늄막, 티타늄질화막, 탄탈륨막 및 탄탈륨질화막 중 적어도 하나를 포함하고, 상기 금속막은 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역들은 제1 도전막 및 상기 제1 도전막 내의 상기 비도전성 물질막을 포함하고, 상기 제2 영역들은 상기 제1 도전막 및 상기 제1 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  8. 제7항에 있어서,
    상기 비도전성 물질막 내에 형성된 에어 갭
    을 더 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 도전막은 베리어막이고, 상기 제3 도전막은 금속막인
    반도체 장치.
  10. 제9항에 있어서,
    상기 베리어막은 티타늄막, 티타늄질화막, 탄탈륨막 및 탄탈륨질화막 중 적어도 하나를 포함하고, 상기 금속막은 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 제2 영역들은 상기 필라들과 비중첩되는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제2 영역들은 상기 필라들 중 일부의 필라들과 중첩되는
    반도체 장치.
  13. 제12항에 있어서,
    상기 제2 영역들은 중첩된 상기 필라들의 외측면을 완전히 감싸는
    반도체 장치.
  14. 제12항에 있어서,
    상기 제2 영역들은 중첩된 상기 필라들의 외측면을 일부 감싸는
    반도체 장치.
  15. 제1항에 있어서,
    상기 도전막들의 상기 제2 영역을 관통하는 복수의 제1 슬릿들
    을 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    적어도 두 개의 상기 필라들을 연결시키는 파이프 채널막을 더 포함하고,
    상기 제1 슬릿들은 상기 파이프 채널막에 의해 연결된 상기 적어도 두 개의 필라들 사이에 위치된
    반도체 장치.
  17. 제15항에 있어서,
    상기 필라들의 하단과 연결된 소스막들을 더 포함하고,
    상기 제1 슬릿들은 상기 소스막들 사이에 위치된
    반도체 장치.
  18. 제1항에 있어서,
    이웃한 메모리 블록들 사이에 위치되며, 상기 도전막들의 상기 제1 영역을 관통하는 복수의 제2 슬릿들
    을 더 포함하는 반도체 장치.
  19. 필라들;
    상기 필라들 사이에 위치된 제1 슬릿들; 및
    상기 필라들을 감싸면서 적층되고, 상기 제1 슬릿들에 의해 패터닝되며, 중심 영역은 비도전성 물질막을 포함하고, 사이드 영역은 도전성 물질막을 포함하는 복수의 도전 패턴들
    을 포함하는 반도체 장치.
  20. 제19항에 있어서,
    각각의 상기 도전 패턴들의 상기 중심 영역은 제1 도전막 및 상기 제1 도전막 내의 상기 비도전성 물질막을 포함하고, 상기 사이드 영역은 제2 도전막 및 상기 제2 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  21. 제20항에 있어서,
    각각의 상기 도전 패턴들의 상기 중심 영역은 제1 도전막 및 상기 제1 도전막 내의 상기 비도전성 물질막을 포함하고, 상기 사이드 영역은 제1 도전막 및 상기 제1 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  22. 제19항에 있어서,
    상기 비도전성 물질막 내에 형성된 에어 갭
    을 더 포함하는 반도체 장치.
  23. 필라들; 및
    상기 필라들을 감싸면서 적층되고, 에어 갭을 포함하는 복수의 제1 영역들과 도전성 물질막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들
    을 포함하는 반도체 장치.
  24. 제23항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역들은 제1 도전막 및 상기 제1 도전막 내의 상기 에어 갭을 포함하고, 상기 제2 영역들은 제2 도전막 및 상기 제2 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  25. 제23항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역들은 제1 도전막 및 상기 제1 도전막 내의 상기 에어 갭을 포함하고, 상기 제2 영역들은 상기 제1 도전막 및 상기 제1 도전막 내의 제3 도전막을 포함하는
    반도체 장치.
  26. 제23항에 있어서,
    상기 에어 갭 내에 형성된 제4 도전막
    을 더 포함하는 반도체 장치.
  27. 제26항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 베리어막이고, 상기 제3 도전막은 금속막이고, 상기 제4 도전막은 도프드 폴리실리콘막인
    반도체 장치.
  28. 필라들; 및
    상기 필라들을 감싸면서 적층되고, 베리어막을 포함하는 복수의 제1 영역들과 금속막을 포함하는 복수의 제2 영역들이 교대로 배열된 복수의 도전막들
    을 포함하는 반도체 장치.
  29. 제28항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역들은 상기 베리어막으로 완전히 채워지고, 상기 제2 영역들은 상기 베리어막 및 상기 베리어막 내의 금속막을 포함하는
    반도체 장치.
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