TWI611574B - 半導體裝置 - Google Patents

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TWI611574B TW102135662A TW102135662A TWI611574B TW I611574 B TWI611574 B TW I611574B TW 102135662 A TW102135662 A TW 102135662A TW 102135662 A TW102135662 A TW 102135662A TW I611574 B TWI611574 B TW I611574B
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皮昇浩
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Abstract

一種半導體裝置可以包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，且包括多個第一區和多個第二區，所述第一區包括非導電材料層，所述第二區包括導電材料層，其中所述第一區和所述第二區交替佈置。

Description

半導體裝置 相關申請的交叉引用
本申請要求2013年3月26日向韓國知識產權局提交的韓國專利申請No.10-2013-0032372的優先權，其全部內容通過引用合併於此。
各種實施例一般地涉及一種電子裝置，且更具體而言，涉及一種三維半導體裝置及其製造方法。
非揮發性記憶裝置即使在中斷電源或阻斷電源時也可以保持資料。近來，隨著被建構成將記憶體胞元以單層製造在矽基板上的二維記憶裝置的集成度提高達到極限，提出了具有記憶體胞元垂直堆疊在矽基板之上的三維結構的非揮發性記憶裝置。
三維非揮發性記憶裝置包括：交替堆疊的層間絕緣層和字元線，以及穿通所述層間絕緣層和字元線的通道層。記憶體胞元沿著所述通道層而堆疊。另外，當製造三維非揮發性記憶裝置時，交替堆疊多個氧化物層和多個氮化物層並且所述多個氮化物層被多個導電層代替，以形成堆疊字元線。
然而，在利用多個導電層代替多個氮化物層 的製程中存在困難。具體來說，在利用導電層代替氮化物層的製程中，氮化物層周圍的層可能受到損傷。結果，記憶裝置的特性可能會惡化。
各種實施例涉及半導體裝置。
根據本發明一個實施例，一種半導體裝置可以包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，且具有多個第一區和多個第二區，所述第一區包括非導電材料層，所述第二區包括導電材料層，其中所述第一區和所述第二區交替佈置。
根據一個實施例，一種半導體裝置可以包括：柱體；所述柱體之間的第一縫隙；以及多個導電圖案，所述多個導電圖案被堆疊同時包圍所述柱體，所述導電圖案通過所述第一縫隙而被圖案化，其中所述導電圖案具有包括非導電材料層的中心區和包括導電材料的側部區。
根據一個實施例，一種半導體裝置可以包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，且具有多個第一區和多個第二區，所述第一區包括氣隙，所述第二區包括導電材料層，其中所述第一區和所述第二區交替佈置。
根據一個實施例，一種半導體裝置可以包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，且具有多個第一區和多個第二區，所述第一區包括阻擋層，所述第二區包括金屬層，其中所 述第一區和所述第二區交替佈置。
根據一個實施例，一種半導體裝置可以包括：柱體；以及多個導電層，所述多個導電層包括多個第一區和多個第二區，所述第一區具有第一導電材料層，所述第二區具有第二和第三導電材料層，其中所述第一區和所述第二區交替佈置，且其中所述第一導電材料層完全填充所述第一區且包括阻擋層。
根據本發明一個實施例，一種半導體裝置可以包括：管；以及多個導電層，所述多個導電層具有多個第一區和多個第二區，所述第一區包括非導電材料層，所述第二區包括導電材料層，其中所述第一區和所述第二區交替佈置。
11‧‧‧第一導電層
12‧‧‧非導電材料層
13‧‧‧第二導電層
14‧‧‧第三導電層
P‧‧‧柱體
R1‧‧‧第一區
R2‧‧‧第二區
CP‧‧‧導電層
CP1~CP3‧‧‧導電圖案
圖1A和圖1B是示出根據一個實施例的導電層的佈局圖；圖1C至圖1G是示出根據一個實施例的導電圖案的立體圖；圖2A和圖2B示出根據一個實施例的半導體裝置的結構；圖3A至3G是示出根據一個實施例的製造半導體裝置的方法的製程流程圖；圖4A至4C是示出根據一個實施例的製造半導體裝置的方法的製程流程圖；圖5A至5C示出根據一個實施例的製造半導體裝置的方法； 圖6A至6C示出根據一個實施例的半導體裝置及其方法；圖7A至7C示出根據一個實施例的半導體裝置及其方法；圖8A至8C示出根據一個實施例的半導體裝置及其方法；圖9是示出根據一個實施例的半導體裝置的立體圖；圖10是示出根據一個實施例的記憶系統的方塊圖；以及圖11是示出根據一個實施例的計算系統的方塊圖。
在下文中，將結合圖式詳細描述本發明的實施例。提供圖式以使本領域技術人員可以理解本發明的實施例的範圍。在可能的情況下，在圖式中使用相同的元件符號來表示相同或相似的部件。然而，本發明可以實施成不同形式，並且本發明不局限於本文所描述的實施例。確切地說，提供這些實施例使得本發明可以充分、完整且完全地將本發明的範圍傳遞給本領域技術人員。
圖1A和圖1B是示出根據一個實施例的導電層的佈局圖。如圖1A和1B所示，根據一個實施例的半導體裝置可以包括柱體以及堆疊的同時包圍所述柱體的多個導電層CP。
柱體P可以被佈置在第一方向I-I’和與第一 方向I-I’交叉的第二方向II-II’上。這裏，佈置在第二方向II-II’上的柱體P可以形成柱體行。柱體P可以佈置成規則間隔的矩陣形式、柱體P的中心偏移的交錯形式、或者是以上方式的任意組合的形狀。另外，當兩個或更多個柱體P通過耦接圖案耦接時，耦接圖案可以佈置在與第一方向I-I’平行的方向上(參見圖2B)或佈置在與第一方向I-I’成預定角度的方向上。在圖1A和1B中，柱體P佈置成交錯形式。這裏，柱體P可以是通道層。
每個導電層CP可以通過多個第一區R1和多個第二區R2來限定，所述第一區和第二區彼此交替。第一區R1和第二區R2可以具有相同或不同的寬度。另外，在第一區R1和第二區R2中可以形成不同的材料。因而，第一區R1和第二區R2可以具有不同的結構。例如，第二區R2可以由具有比第一區R1更低電阻的材料形成。
半導體裝置還可以包括穿通每個導電層CP的第二區R2的多個第一縫隙SL1。每個導電層CP可以通過第一縫隙SL1被圖案化，且被分成多個導電圖案CP1至CP3。每個導電圖案CP1至CP3可以被圖案化成線形。這裏，導電圖案CP1至CP3中的每個可以包括側部區和中心區。側部區位於導電圖案CP1至CP3的兩個邊緣處，而中心區位於側部區之間。導電圖案CP1至CP3中的每個的側部區和中心區可以由不同材料形成。另外，雖然在圖中沒有示出，但是導電圖案CP1至CP3中的一些可以在端部相互耦接。
例如，導電層CP可以用作字元線、汲極選擇線、源極選擇線、上選擇線、下選擇線等。由於導電層CP的第二區R2可以具有比第一區R1低的電阻，所以電流將主要在第二區中流動。
第二區R2可以與所述多個柱體中的至少一些重疊。例如，第二區R2可以與多個柱體行中的至少一些重疊，另外，第二區R2可以重疊成使得重疊的柱體的外表面被完全或部分地包圍。圖1A示出了與柱體P重疊的第二區R2。如圖1A所示，第二區R2可以與導電圖案CP1至CP3中的每個的最外區域處的柱體線重疊。另外，圖1B示出了不與柱體P重疊的第二區R2。如圖1B所示，第二區R2可以不與導電圖案CP1至CP3中的每個的最外區域處的柱體線重疊。
圖1C至圖1G是示出根據一個實施例的導電圖案的立體圖。此後，將參考每個圖式來解釋導電圖案的結構和材料，但是本發明不限於此，導電圖案也可以通過組合圖1C至1G的實施例來形成。在圖1C至1G中，示出了柱體P。
如圖1C所示，第一區R1可以包括第一導電層11和第一導電層11中的非導電材料層12。第二區R2可以包括第二導電層13和第二導電層13中的第三導電層14。第二導電層13可以包圍第三導電層14的上表面和下表面，且可以設置在第一導電層11和非導電材料層12與第三導電層14之間。雖然在圖中沒有示出，導電圖案CP1至CP3還可以包括形成在非導電材料層12中 的氣隙。另外，第二導電層13可以至少部分地形成在氣隙中。即，可以將第二導電層13形成為延伸至氣隙的內部。
第一導電層11和第二導電層13可以是阻擋層。例如，阻擋層可以包括鈦層、氮化鈦層、鉭層或氮化鉭層中的至少一種。非導電材料12可以包括氧化物層、氮化物層、氧化矽層、氮化矽層、未摻雜的多晶矽層、鍺層或矽鍺層中的至少一種。第三導電層14可以是低阻金屬層。第三導電層14例如可以包括鎢層或氮化鎢層中的至少一種。
如圖1D所示，第一區R1可以包括第一導電層11和第一導電層11中的非導電層12。第二區R2可以包括第一導電層11和第一導電層11中的第三導電層14。第一導電層11可以形成在第一區R1和第二區R2中。雖然在圖中沒有示出，導電圖案CP1至CP3還可以包括形成在非導電材料層12中的氣隙。
如圖1E所示，第一區R1可以包括第一導電層11和位於第一導電層11中的第四導電層15。第二區R2可以包括第二導電層13和第二導電層13中的第三導電層14。第四導電層15可以是摻雜的多晶矽層。雖然在圖中沒有示出，導電圖案CP1至CP3還可以包括形成在第四導電層15中的氣隙。
如圖1F所示，第一區R1可以包括第一導電層11，第二區R2可以包括第二導電層13和第二導電層13中的第三導電層14。可以將第一導電層11形成為完 全填充第一區R1。另外，第一導電層11可以是阻擋層。
如圖1G所示，第一區R1可以包括第一導電層11和第一導電層11內的氣隙。第二區R2可以包括第二導電層13和第二導電層13中的第三導電層14。雖然在圖中沒有示出，第二導電層13的一部分可以形成在第一導電層11中。這裏，氣隙可以設置在第一區R1的第二導電層13中。
圖2A是示出根據一個實施例的半導體裝置的立體圖。
如圖2A所示，根據本實施例的半導體裝置可以包括堆疊在基板SUB之上的管道閘PG、多個汲極側字元線D_WL、多個源極側字元線S_WL、至少一個汲極選擇線DSL以及至少一個源極選擇線SSL。
半導體裝置還可以包括U形通道層CH。通道層CH可以包括形成在管道閘PG中的管道通道層P_CH、以及耦接到管道通道層P_CH的源極側通道層S_CH和汲極側通道層D_CH。該圖示出管道通道層P_CH佈置成規則間隔的矩陣形式且與第一方向I-I’平行。
所述多個源極側字元線S_WL和至少一個源極選擇線SSL可以堆疊，同時包圍所述通道層S_CH，所述多個汲極側字元線D_WL和至少一個汲極選擇線DSL可以堆疊，同時包圍汲極側通道層D_CH。另外，汲極側通道層D_CH可以與位元線BL耦接，源極側通道層S_CH可以與源級線SL耦接。
另外，半導體裝置還可以包括第一記憶層(未 示出)或第二記憶層(未示出)中的至少一個，所述第一記憶層位於通道層CH與字元線D_WL和S_WL之間且包圍通道層CH，所述第二記憶層位於字元線D_WL和S_WL與第一記憶層(未示出)之間且包圍所述字元線D_WL和S_WL。
在源極側通道層S_CH和源極選擇線SSL彼此交叉的位置處，可以形成源極選擇電晶體。在源極側通道層S_CH和源極側字元線S_WL彼此交叉的位置處，可以形成源極側記憶體胞元。在管道通道層P_CH和管道閘PG彼此交叉的位置處，可以形成管道電晶體。在汲極側通道層D_CH和汲極選擇線DSL彼此交叉的位置處，可以形成汲極選擇電晶體。在汲極側通道層D_CH和汲極側字元線D_WL彼此交叉的位置處，可以形成汲極側記憶體胞元。
因而，串聯耦接的至少一個汲極選擇電晶體、多個汲極側記憶體胞元、管道電晶體、多個源極側記憶體胞元和至少一個源極選擇電晶體形成一個記憶串，且所述記憶串佈置成U形。
圖2B是示出包括在根據一個實施例的半導體裝置中的導電層的佈局圖。該圖也可以是示出源極側字元線S_WL、汲極側字元線D_WL和源極選擇線SSL或汲極選擇線DSL的佈局圖。
如圖2B所示，導電層通過多個第一區R1和多個第二區R2來限定，第一區R1和第二區R2彼此交替。另外，導電層可以通過穿通導電層的多個第一縫隙 SL1來圖案化。
例如，關於源極側字元線S_WL和汲極側字元線D_WL，第一縫隙SL1可以佈置成z字形圖案，使得第一縫隙SL1的端部彼此耦接。在這種情況下，形成在相同水準處的源極側字元線S_WL可以在一個端部彼此耦接，而形成在相同水準處的汲極側字元線D_WL可以在另一個端部耦接。在其他例子中，關於源極選擇線SSL和汲極選擇線DSL，導電層可以通過第一縫隙被圖案化成線形。
第一縫隙SL1可以穿通導電層的第二區R2。具體來說，第一縫隙SL1可以設置在形成一個記憶串ST的源極側通道層S_CH和汲極側通道層D_CH之間。即，第一縫隙SL1可以設置在通過一個管道通道層P_CH耦接的源極側通道層S_CH和汲極側通道層D_CH之間。
另外，半導體裝置還可以包括設置在相鄰的記憶塊MB之間的多個第二縫隙SL2。第二縫隙SL2可以穿通導電層的第一區R1且將導電層圖案化。第二縫隙SL2可以設置在相鄰的記憶串ST之間。
該圖示出了當通道層CH的中心已經偏移時的通道層CH。
圖3A至3G是示出製造以上參考圖2A和2B描述的半導體裝置的方法的截面圖。
如圖3A所示，在基板20之上形成層間絕緣層21之後，在層間絕緣層21之上可以形成用於管道閘 的導電層22。在導電層22中形成溝槽T之後，可以在溝槽T中形成犧牲層(未示出)。還可以在形成有犧牲層的導電層22之上形成保護層23。保護層23可以由導電材料層形成。
可以在保護層23之上交替形成多個第一材料層25和多個第二材料層24。第一材料層25和第二材料層24可以由相對於彼此具有較大蝕刻選擇性的材料形成。第一材料層25可以由諸如氮化物層等的犧牲層形成，而第二材料層24可以由諸如氧化物層等的絕緣層形成。另外，第一材料層25可以由第一犧牲層形成，第二材料層24可以由第二犧牲層形成。在本實施例中，第一材料層25由犧牲層形成，第二材料層24由絕緣層形成。
可以形成穿通多個第一材料層25和第二材料層24的多個孔H。可以形成孔H，使得孔H耦接到溝槽T。例如，對於一個溝槽T，可以有與所述一個溝槽T耦接的一對孔H，因而可以形成所述多個孔H。
在通過孔H去除犧牲層之後，可以形成位於溝槽T中的耦接圖案和位於孔H中的柱體。可以形成柱體，使得柱體具有開放或填充至中心的中心區，或者柱體可以形成上述結構的任意組合。當柱體包括開放的中心區時，絕緣層28可以形成在開放的中心區中。
在一個實施例中，第一記憶層26和通道層27可以順序形成在溝槽T和孔H中。第一記憶層26可以包括電荷阻擋層、資料儲存層或隧道絕緣層中的至少一種。資料儲存層可以包括保存電荷的諸如多晶矽層等 的浮閘、俘獲電荷的諸如氮化物層的電荷俘獲層或納米點中的至少一種。另外，通道層27可以包括管道通道層、源極側通道層和汲極側通道層，其中源極側通道層和汲極側通道層與管道通道層耦接。可以形成通道層27使得通道層27具有開放的或填充至中心的中心區，或者通道層27可以形成為上述結構的任意組合。當通道層27包括開放的中心區時，絕緣層28可以形成在開放的中心區中。
在其他的實施例中，可以在溝槽T和孔H中順序形成閘絕緣層、通道層和相變材料層。可以形成相變材料層使得相變材料層具有開放的或填充至中心的中心區，或者相變材料層可以形成為上述結構的任意組合。當相變材料層包括開放的中心區時，絕緣層可以形成在開放的中心區中。
如圖3B所示，可以形成穿通多個第一材料層25和多個第二材料層24的多個第一縫隙SL1。第一縫隙SL1可以設置在通過一個耦接圖案耦接的柱體之間。另外，可以通過使用保護層23作為蝕刻停止層的蝕刻製程來形成第一縫隙SL1。
通過選擇性去除暴露在第一縫隙SL1中的第一材料層25來形成凹陷區RC。
在形成第一縫隙SL1之前，還可以執行形成設置在相鄰記憶塊的邊界處的多個第二縫隙SL2(參見圖2B)的製程。可以在第二縫隙SL2中形成絕緣層。在這種情況下，由於第二縫隙SL2中的絕緣層可以在形成 凹陷區RC時用作支撐件，所以可以防止剩餘的第二材料層24傾斜或倒塌。
如圖3C所示，在通過第一縫隙SL1在凹陷區RC中形成第一導電層30之後，可以在第一導電層30中形成非導電材料層31。第一導電層30和非導電材料層31可以順序地形成在凹陷區RC中。這裏，通過調節非導電材料層31的沉積厚度，可以用非導電材料層31來完全填充凹陷區RC，或者可以在非導電材料層31中形成氣隙。區域與第一縫隙SL1隔的越開，則非導電材料層31越容易不完全地填充在凹陷區RC中，於是形成氣隙。
反應氣體可以部分地保留在用來形成非導電材料層31的氣隙中。反應氣體由於材料特性不會損傷週邊層。因此，即使反應氣體可能保留在氣隙中，也不會惡化裝置特性。
由於使用沉積方法的製程可以在凹陷區RC中形成第一導電層30、非導電材料層31等，所以可以在第一縫隙SL1中形成第一導電層30、非導電材料層31等。
雖然在圖中沒有示出，還可以在形成第一導電層30之前形成第二記憶層。第二記憶層可以包括隧道絕緣層、資料儲存層或電荷阻擋層中的至少一種。資料儲存層可以包括儲存電荷的諸如多晶矽層等的浮閘、俘獲電荷的諸如氮化物層等的電荷俘獲層或納米點中的至少一種。
如圖3D所示，可以選擇性去除形成在第一縫隙SL1中的非導電材料層31。例如，可以使用蝕刻製程來蝕刻非導電材料層31。
如圖3E所示，選擇性去除暴露在第一縫隙SL1中的第一導電層30。這裏，通過調節蝕刻製程條件，可以調節要將第一導電層30蝕刻的多深。根據第一導電層30的蝕刻深度，可以暴露或不暴露第一記憶層26。
去除了第一導電層30的區域定義為第二區R2，如以上參考圖2B所描述的那樣。通過第一區R1來限定保留有第一導電層30的區域。雖然第二區R2中的非導電材料層31在圖中被示出為浮置在空氣中，但是第二區R2的非導電材料層31通過孔H之間的空間而與第一區R1的非導電材料層31耦接。
如圖3F所示，可以選擇性去除第一縫隙SL1中暴露的非導電材料層31。這裏，通過調節蝕刻製程條件，可以調節要將非導電層31蝕刻的多深。例如，可以使用濕法蝕刻製程來蝕刻非導電材料層31。相對於保留的第一導電層30而言突出的非導電材料層31可以被蝕刻。
如果非導電材料層31由相對於第二材料層24具有大的蝕刻選擇性的材料形成，可以使用兩種材料之間的蝕刻選擇性來選擇性蝕刻非導電材料層31。如果非導電材料層31和第二材料層24之間的蝕刻選擇性不是足夠大，則可以在第二材料層24受第二記憶層保護的狀態下來選擇性蝕刻非導電材料層31。
因而，全部去除第二區R2中的非導電材料層31和第一導電層30，形成空的空間。
如圖3G所示，在第二區R2中形成第二導電層32之後，可以在第二導電層32中形成第三導電層33。
當第二和第三導電層32和33形成在第一縫隙SL1中時，通過去除形成在第一縫隙SL1中的第二和第三導電層32和33，每層的導電層被分隔開。由此，在交替佈置了第一區R1和第二區R2的位置形成多個導電層。具體來說，以上結合圖1C描述的每個導電層可以包括多個第一區R1和多個第二區R2，所述多個第一區包括第一導電層30和非導電材料層31，所述多個第二區包括第二和第三導電層32和33。
雖然在圖中沒有示出，在第一縫隙SL1中形成絕緣層。這裏，可以通過調節絕緣層的沉積條件來在第一縫隙SL中形成氣隙。
另外，當第一材料層25利用第一犧牲層來形成而第二材料層24利用第二犧牲層來形成時，可以通過去除暴露在第一縫隙SL1中的第二材料層24來額外地形成凹陷區，可以額外地執行用於蝕刻暴露在凹陷區中的第一記憶層26的製程。可以通過將堆疊的記憶體胞元的資料儲存層分隔開，來提高保持特性。這種相應的製程可以在去除第一材料層25之前執行，或者可以在第一縫隙SL1中形成絕緣層之前執行。
可以部分地修改上述的製造方法，結果可以形成具有各種結構的導電圖案。例如，代替在第一導電 層30中形成非導電材料層31，可以形成第四導電層諸如摻雜的多晶矽層等。在這種情況下，可以形成圖1E所示的導電圖案。另外，代替在第一導電層30中形成非導電材料層31，可以用第一導電層30來完全填充凹陷區RC。在這種情況下，可以形成具有圖1F所示的結構的導電圖案。
圖4A至4C示出了製造以上結合圖2A和圖2B描述的半導體裝置的方法。
圖4A對應於上述的圖3C，可以採用與上述實施例相同的方式，來執行進行到形成第一導電層30和非導電材料層31的製程。
如圖4B所示，可以選擇性去除暴露在第一縫隙SL1中的非導電材料層31。這裏，可以蝕刻形成在第一縫隙SL1和與第一縫隙SL1相鄰的凹陷區中的非導電材料層31。
去除了非導電材料層31的區域被定義為以上結合圖2B描述的第二區R2。另外，保留有非導電材料層31的區域被定義為第一區R1。
如圖4C所示，可以在第二區R2中形成第三導電層33。當第一導電層30和第三導電層33形成在第一縫隙SL1中時，通過去除形成在第一縫隙SL1中的第一導電層30和第三導電層33來將每層上的導電層分隔開。可以在第一區R1和第二區R2交替佈置的位置形成多個導電層。具體來說，如以上參考圖1D描述的，每個導電層可以包括多個第一區R1和多個第二區R2，所述 第一區R1包括第一導電層30和非導電材料層31，所述第二區R2包括第一導電層30和第三導電層33。
圖5A至5C示出了製造以上結合圖2A和2B描述的半導體裝置的方法。
圖5A對應於上述的圖3E。在這個實施例中，犧牲層31’代替非導電材料層31形成在第一導電層30中。這裏，犧牲層31’由相對於第一導電層30具有較大蝕刻選擇性的材料形成。直到用於選擇性去除暴露在第一縫隙SL1中的第一導電層30的所有其他製程都以與上述實施例相同的方式來執行。
如圖5B所示，可以選擇性去除暴露在第一縫隙SL1中的犧牲層31’。通過調節蝕刻製程條件諸如處理時間、蝕刻劑濃度等，可以調節犧牲層31’要被蝕刻多深。例如，可以使用濕法蝕刻製程來蝕刻犧牲層31’，使得不僅去除形成在第二區R2中的犧牲層31’還可以去除形成在第一區R1中的犧牲層31’。因而，可以在第一區R1的第一導電層30中形成氣隙AG。
如圖5C所示，在第二區R2中形成第二導電層32。第一區R1的氣隙AG被隔離，因為通道層27之間的空間被第二導電層32填充。在第二區R2中形成第二導電層32的製程中，第二導電層32的一部分可以形成在氣隙AG中。此後，可以在第二導電層32中形成第三導電層33。
可以在第一區R1和第二區R2交替佈置的位置處形成多個導電層。具體來說，如以上參考圖1G描述 的，每個導電層可以包括多個第一區R1和多個第二區R2，所述第一區R1包括第一導電層30和氣隙AG，所述第二區R2包括第二導電層32和第三導電層33。
圖6A是示出根據一個實施例的半導體裝置的立體圖。如圖6A所示，根據本實施例的半導體裝置可以包括從基板SUB突出的通道層CH。該圖示出以規則間隔佈置成矩陣形式的通道層CH。
半導體裝置還包括在包圍通道層CH的同時堆疊的至少一個下選擇線LSL、多個字元線WL和至少一個上選擇線USL。例如，上選擇線USL可以形成為包圍一行柱體，而多個字元線WL和下選擇線LSL可以形成為包圍至少兩行柱體。該圖示出包圍四行柱體的多個字元線和下選擇線LSL。
半導體裝置還包括與通道層CH的上部耦接的位元線BL和與通道層CH的下部耦接的源極層(未示出)。這裏，可以通過將雜質摻雜到基板SUB中來形成源極層。
另外，半導體裝置還可以包括位於通道層CH與字元線WL之間的第一記憶層(未示出)以及位於字元線WL與第一記憶層(未示出)之間的同時包圍字元線WL的第二記憶層(未示出)中的至少一個。
在這種結構中，在通道層CH和下選擇線LSL彼此交叉的位置處形成下選擇電晶體，在通道層CH和字元線WL彼此交叉的位置處形成記憶體胞元，且在通道層CH和上選擇線USL彼此交叉的位置處形成上選擇 電晶體。因而，串聯耦接的至少一個下選擇電晶體、多個記憶體胞元和至少一個上選擇電晶體形成一個記憶串，且所述記憶串垂直佈置。
圖6B是示出包括在根據一個實施例的半導體裝置中的導電層的佈局圖。該圖也可以是例如下選擇線LSL、字元線WL或上選擇線USL(見圖6A)的佈局圖。
如圖6B所示，可以通過多個第一區R1和多個第二區R2來限定導電層，所述第一區R1和所述第二區R2相互交替。另外，通過穿通導電層的至少一個第一縫隙SL1來將導電層圖案化。第一縫隙SL1穿通第二區R2。例如，字元線WL通過第一縫隙SL1被圖案化成以記憶塊為單位，同時包圍兩行或更多行的柱體。
半導體裝置還可以包括位於相鄰的柱體行之間的多個第二縫隙SL2。第二縫隙SL2用於將位於頂部部分的至少一層導電層，例如上選擇線USL圖案化成線形。第二縫隙SL2可以設置在相鄰柱體行之間的所有位置處或者相鄰柱體行之間的一些位置處。該圖示出了當通道層CH的中心已經偏移時的通道層CH。在這種情況下，由於相鄰柱體行可以共用上選擇線USL，因此第二縫隙SL2可以設置在相鄰柱體行之間的一些位置處。然而，如圖6A所示，如果通道層CH以規則間隔佈置成矩陣形式，第二縫隙SL2可以位於相鄰柱體行之間的所有位置處。
雖然在圖中沒有示出，半導體裝置還可以包 括設置在相鄰記憶塊MB之間的多個第三縫隙。
圖6C是示出根據一個實施例的半導體裝置的截面圖，反映了圖6A中的上述佈局。在圖中，為了清楚示出了中心已經偏移的通道層CH。下文將結合圖6C簡要解釋製造半導體裝置的方法，且將省略重複的描述。
可以在包括源極層(未示出)的基板50之上交替形成多個第一材料層(未示出)和多個第二材料層52。此後，可以形成穿通所述多個第一材料層和第二材料層52的多個孔H。這裏，可以將孔H形成為具有暴露出源極層的深度。此後，在孔H中形成第一記憶層53和通道層54之後，可以在通道層54中形成絕緣層55。並且，可以通過穿通多個第一材料層和第二材料層52來形成暴露出基板50的源極層的多個第一縫隙SL1。此後，可以形成將頂部部分的至少一層的導電層圖案化成線形的多個第二縫隙SL2。可以採用與上述方式相同的方式執行形成第一導電層56、非導電材料層57、第二導電層58和第三導電層59的製程。
圖7A是示出根據一個實施例的半導體裝置的立體圖，圖7B是佈局圖而圖7C是截面圖。
如圖7A至7C所示，根據本實施例的半導體裝置可以是包括基板SUB之上的至少一個下選擇線LSL、多個字元線WL和至少一個上選擇線USL的堆疊結構。圖7A還示出了位元線BL。
這裏，下選擇線LSL、字元線WL和上選擇線USL可以通過第一縫隙SL1被圖案化成線形且同時包 圍柱體行。所有的其他結構和製造方法與以上結合圖6A至6C描述的方法相同。
在圖7B和7C中，示出了在第一區R1中形成第一導電層56和第一導電層56中的非導電材料層57，在第二區R2中形成第二導電層58和第二導電層58中的第三導電層59，然而，這也可以參考上述的各個實施例進行改變。例如，在去除第二區R2的非導電材料層57的製程中，也可以一起去除第一區R1的非導電材料層57，而第二導電層58可以形成在第一區R1的去除了非導電材料層57的區域。
圖8A是示出根據一個實施例的半導體裝置的立體圖。如圖8A所示，根據本實施例的半導體裝置可以包括順序堆疊的源極層S1至S3、至少一個下選擇線LSL、多個字元線WL和至少一個上選擇線USL。
這裏，源極層S1至S3可以包括第一源極層S1、第一源極層S1中的第三源極層S3、位於第一源極層S1和第三源極層S3之間且包圍第三源極層S3的第二源極層S2。另外，第三源極層S3通過穿通第二源極層S2而與第一源極層S1耦接。這裏，第一源極層S1和第二源極層S2可以包括多晶矽層，第三源極層S3可以包括諸如鎢等的金屬層。
半導體裝置還可以包括從第二源極層S2的上表面突出的多個通道層CH。至少一個下選擇線LSL、多個字元線WL和至少一個上選擇線USL可以堆疊，同時包圍所述多個通道層CH。這裏，通道層CH可以與第 二源極層S2形成為一體。另外，通道層CH的上部可以與位元線BL耦接。
半導體裝置還可以包括通道層CH與字元線WL之間的記憶層M。這裏，記憶層M可以形成為，使得記憶層M包圍通道層CH的外表面和第二源極層S2的外表面。
在此結構中，串聯耦接的至少一個下選擇電晶體、多個記憶體胞元和至少一個上選擇電晶體可以形成一個記憶串，且記憶串可以佈置成垂直形狀。
圖8B是示出根據實施例的包括在半導體裝置中的導電層的佈局圖。該圖可以是例如下選擇線LSL、字元線WL或上選擇線USL的佈局圖。
如圖8B所示，導電層可以通過多個第一區R1和多個第二區R2來限定，第一區R1和第二區R2彼此交替。另外，可以通過穿通導電層的多個第一縫隙SL1和第二縫隙SL2來圖案化導電層。多個第一縫隙SL1可以設置在第二區R2中且穿通導電層，多個第二縫隙SL2可以設置在第一區R1中且穿通導電層。另外，第三源極層S3可以設置在通道層CH(參見虛線)之下。
圖8C是示出根據實施例的半導體裝置的橫截面圖。參見圖8C，可以查閱製造半導體裝置的方法。為了簡便，省略了重複的描述。
在基板60之上形成層間絕緣層61之後，可以在層間絕緣層61之上形成第一源極層62。在第一源極層62中形成多個溝槽T之後，可以在溝槽T中形成犧 牲層(未示出)。在形成有犧牲層的第一源極層62之上可以交替形成多個第一材料層(未示出)和多個第二材料層64。可以形成穿通所述多個第一材料層和第二材料層64的多個孔H。孔H可以與溝槽T耦接。在經由孔H從溝槽T中去除犧牲層之後，可以在溝槽T和孔H中形成記憶層65。可以在記憶層65之上形成半導體層。可以形成具有以下厚度的半導體層，其中溝槽T內部沒有被完全填充而溝槽T和孔H的耦接部分被完全填充。通過穿通所述多個第一材料層和第二材料層64以及溝槽T，可以形成具有延伸到第一源極層62的深度的第二縫隙SL2。經由第二縫隙SL2將雜質摻雜到半導體層的水準區域，可以形成第二源極層66A。沒有摻雜雜質的半導體層的垂直區域可以是通道層66B。可以在通道層66B或第二源極層66A內形成絕緣層67，如圖8C所示。可以在第二縫隙SL2下面和溝槽T中形成第三源極層68。第三源極層68可以由諸如鎢層等的金屬層形成。可以在第二縫隙SL2的剩餘區域中形成絕緣層69。在形成穿通所述多個第一材料層和第二材料層64的所述多個第一縫隙SL1之後，可以去除暴露在第一縫隙SL1中的第一材料層以形成凹陷區RC。用於形成第一導電層70、非導電材料層71、第二導電層72和第三導電層73的製程可以採用與上述方式相同的方式來執行。
圖9是示出根據一個實施例的半導體裝置的立體圖。
如圖9所示，根據本實施例的半導體裝置可 以包括順序堆疊的層間絕緣層IIL、至少一個下選擇線LSL、多個字元線WL和至少一個上選擇線USL，且可以包括形成在層間絕緣層IIL中的第一源極層S1和形成在第一源極層S1中的第二源極層S2。
這些實施例的特徵在於形成在層間絕緣層IIL中的第一源極層S1和第二源極層S2。所有的其他結構與以上結合圖8A至8C描述的內容相似。儘管該圖示出了第一源極層S1完全包圍第二源極層S2的下表面，但是第二源極層S2的下表面的一部分也可以突出且穿通第一源極層S1。
使用以上結合圖8C描述的製造方法可以製造根據本實施例的半導體裝置。例如，在形成層間絕緣層IIL來代替第一源極層62之後，可以在層間絕緣層IIL中形成溝槽。圖8C中的第二源極層66A和第三源極層66B對應於圖9中的第一源極層S1和第二源極層S2，所以將省略重複的描述。
圖10是示出根據一個實施例的記憶系統的方塊圖。
如圖10所示，根據本實施例的記憶系統100可以包括非揮發性記憶裝置120和記憶體控制器110。
非揮發性記憶裝置120包括是上述的結構。另外，非揮發性記憶裝置120可以是具有多個快閃記憶晶片的多晶片封裝。
記憶體控制器110可以被建構為控制非揮發性記憶裝置120，並且可以包括SRAM 111、CPU112、 主機介面113、ECC 114和記憶體介面115。SRAM 111可以用作CPU 112的操作記憶體，CPU 112可以執行用於記憶體控制器110的資料交換的各種控制操作，並且主機介面113可以包括存取記憶系統100的主機的資料交換協定。另外，ECC 114可以檢測並校正包括在從非揮發性記憶裝置120讀取的資料中的錯誤，記憶體介面115可以執行與非揮發性記憶裝置120的介面。記憶體控制器110還可以包括用於儲存與主機介面的碼資料的ROM等。
具有上述建構的記憶系統100可以是耦接了記憶裝置120和控制器110的記憶卡或固態硬碟SSD。例如，如果記憶系統100是SSD，記憶體控制器110可以經由諸如USB、MMC、PCIE、SATA、PATA、SCSI、ESDI、IDE等的各種介面協定中的一種與外部設備(例如，主機)通信。
圖11是示出根據一個實施例的計算系統的方塊圖。
如圖11所示，根據本實施例的計算系統200可以包括與系統匯流排260耦接的CPU 220、RAM 230、使用者介面240、數據機250以及記憶系統210。另外，系統匯流排260可以電連接至輸入和輸出設備(未示出)，例如但不限於：可擕式電子設備情況下的自包含的顯示器、物理鍵盤或虛擬鍵盤、軌跡球、觸控板或其他游標控制設備等。另外，如果計算系統200是行動設備，還可以包括用於向計算系統200提供操作電壓的電 池。並且還可以包括應用晶片組、照相機圖像處理器CIS、行動D-RAM等。
以上結合圖10描述的記憶系統210可以包括非揮發性記憶裝置212和記憶體控制器211。
通過回顧和總結，根據本發明的一個實施例的半導體裝置可以包括柱體和具有多個第一區和多個第二區的多個導電層，所述第一區包括非導電材料層且所述第二區包括導電材料層，其中所述多個第一區和所述多個第二區交替佈置。
形成了包括非導電材料層的多個第一區和包括導電材料層的多個第二區，其中所述第一區和所述第二區交替佈置。因而，減少了製造製程的難度，且可以防止週邊層的損傷。
本文已經揭露了實施例的各種示例，雖然採用了特定術語，但是這些特定術語是用來且旨在用來僅限於一般和說明性的解釋，而不是用來構成限制。在一些例子中，如本領域技術人員將顯然認識到的那樣，除非另有提及，結合特定實施例描述的特徵、特性和/或元件可以單個使用或與結合其他實施例描述的特徵、特性和/或元件組合使用。因而，本領域技術人員將理解的是，可以在不脫離申請專利範圍中所闡明的本發明的主旨和範圍的情況下實施各種形式和細節的改變。
SL1‧‧‧第一縫隙
CP‧‧‧導電層
CP1~CP3‧‧‧導電圖案
P‧‧‧柱體
R1‧‧‧第一區
R2‧‧‧第二區

Claims (30)

  1. 一種半導體裝置，包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有非導電材料層，所述第二區具有導電材料層，其中所述第一區和所述第二區係沿著與該等柱體交叉之方向而交替佈置於每個導電層。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，所述非導電材料層中的每個包括氧化物層、氮化物層、氧化矽層、氮化矽層、多晶矽層、鍺層和矽鍺層中的至少一種。
  3. 一種半導體裝置，包括：多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有非導電材料層，所述第二區具有導電材料層，其中所述第一區和所述第二區交替佈置，以及其中每個導電層的第一區包括第一導電層和在所述第一導電層中的非導電材料層，每個導電層的第二區包括第二導電層和在所述第二導電層中的第三導電層。
  4. 如申請專利範圍第3項所述的半導體裝置，還包括在所述非導電材料層中的氣隙。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第二導電層延伸到所述氣隙的內部。
  6. 如申請專利範圍第3項所述的半導體裝置，其中所述第一導電層和所述第二導電層是阻擋層，所述第三導電層包括金屬層。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，所述阻擋層包括鈦層、氮化鈦層、鉭層和氮化鉭層中的至少一種，所述金屬層包括鎢層和氮化鎢層中的至少一種。
  8. 一種半導體裝置，包括：多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有非導電材料層，所述第二區具有導電材料層，其中所述第一區和所述第二區交替佈置，以及其中每個導電層的第一區包括第一導電層和在所述第一導電層中的非導電材料層，第二區包括第一導電層和在所述第一導電層中的第三導電層。
  9. 如申請專利範圍第8項所述的半導體裝置，還包括在所述非導電材料層中的氣隙。
  10. 如申請專利範圍第8項所述的半導體裝置，其中所述第一導電層是阻擋層，所述第三導電層包括金屬層。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述阻擋層包括鈦層、氮化鈦層、鉭層和氮化鉭層中的至少一種，所述金屬層包括鎢層和氮化鎢層中的至少 一種。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述第二區沒有與所述柱體重疊。
  13. 一種半導體裝置，包括：多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有非導電材料層，所述第二區具有導電材料層，其中所述第一區和所述第二區交替佈置，以及其中所述第二區與所述柱體中的一些重疊。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述第二區完全地包圍重疊的柱體的外表面。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述第二區部分地包圍重疊的柱體的外表面。
  16. 一種半導體裝置，包括：多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有非導電材料層，所述第二區具有導電材料層，其中所述第一區和所述第二區交替佈置，以及還包括穿通所述導電層的第二區的多個第一縫隙。
  17. 如申請專利範圍第16項所述的半導體裝置，還包括耦接至少兩個柱體的管道通道層，其中所述第一縫隙位於通過所述管道通道層耦接的所述至少兩個柱體 之間。
  18. 如申請專利範圍第16項所述的半導體裝置，還包括與所述柱體耦接的源極層，其中所述第一縫隙位於所述源極層之間。
  19. 如申請專利範圍第1項所述的半導體裝置，還包括位於相鄰的記憶塊之間且穿通所述導電層的第一區的多個第二縫隙。
  20. 一種半導體裝置，包括：柱體；所述柱體之間的第一縫隙；以及多個導電圖案，所述多個導電圖案包圍所述柱體，其中所述導電圖案通過所述第一縫隙而被圖案化，且每個導電層包括具有非導電材料層的中心區和具有導電材料層的側部區，其中包括於相同的導電圖形之該等非導電材料層及該等導電材料層係佈置在相同平面。
  21. 一種半導體裝置，包括：柱體；所述柱體之間的第一縫隙；以及多個導電圖案，所述多個導電圖案包圍所述柱體，其中所述導電圖案通過所述第一縫隙而被圖案化，且每個導電層包括具有非導電材料層的中心區和具有導電材料層的側部區，其中每個導電圖案的中心區包括第一導電層和位於所述第一導電層中的非導電材料層，每個導電圖 案的側部區包括第二導電層和位於所述第二導電層中的第三導電層。
  22. 一種半導體裝置，包括：柱體；所述柱體之間的第一縫隙；以及多個導電圖案，所述多個導電圖案包圍所述柱體，其中所述導電圖案通過所述第一縫隙而被圖案化，且每個導電層包括具有非導電材料層的中心區和具有導電材料層的側部區，其中每個導電圖案的中心區包括第一導電層和位於所述第一導電層中的非導電材料層，每個導電圖案的側部區包括第一導電層和位於所述第一導電層中的第三導電層。
  23. 如申請專利範圍第20項所述的半導體裝置，還包括所述非導電材料層中的氣隙。
  24. 一種半導體裝置，包括：柱體；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體；以及多個絕緣層係與該等導電層交替堆疊並且包圍所述柱體，其中，每個導電層包括多個第一區和多個第二區，所述第一區具有氣隙，所述第二區具有導電材料層，並且所述第一區和所述第二區交替佈置，以及其中該等氣隙及該等絕緣層係交替堆疊於相鄰 柱體之間。
  25. 一種半導體裝置，包括：柱體；多個導電層，所述多個導電層被堆疊同時包圍所述柱體；以及其中，每個導電層包括多個第一區和多個第二區，所述第一區具有氣隙，所述第二區具有導電材料層，並且所述第一區和所述第二區交替佈置，以及其中每個導電層的第一區包括第一導電層和在所述第一導電層中的氣隙，每個導電層的第二區包括第二導電層和在所述第二導電層中的第三導電層。
  26. 一種半導體裝置，包括：柱體；多個導電層，所述多個導電層被堆疊同時包圍所述柱體；以及其中，每個導電層包括多個第一區和多個第二區，所述第一區具有氣隙，所述第二區具有導電材料層，並且所述第一區和所述第二區交替佈置，以及其中每個導電層的第一區包括第一導電層和在所述第一導電層中的氣隙，每個導電層的第二區包括第一導電層和在所述第一導電層中的第三導電層。
  27. 如申請專利範圍第24項所述的半導體裝置，還包括在所述氣隙中的第四導電層。
  28. 如申請專利範圍第27項所述的半導體裝置，其中所述第一導電層和所述第二導電層是阻擋層，所述第三 導電層包括金屬層，所述第四導電層包括摻雜的多晶矽層。
  29. 一種半導體裝置，包括：柱體，每個柱體包括一通道層及一記憶體層，該記憶體層包圍該通道層，其中該記憶體層包括一電荷阻擋層、一資料儲存層或一隧道絕緣層中的其中至少一個；以及多個導電層，所述多個導電層被堆疊同時包圍所述柱體，每個導電層包括多個第一區和多個第二區，所述第一區具有阻擋層，所述第二區具有金屬層，其中所述第一區和所述第二區交替佈置於每個導電層，以及其中每個阻擋層充填該等柱體之間的空間。
  30. 如申請專利範圍第29項所述的半導體裝置，其中每個導電層的第一區被所述阻擋層完全填充，每個導電層的第二區包括阻擋層和在所述阻擋層中的金屬層。
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