KR20180114566A - 3차원 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및 상기 기판과 상기 적층 구조체 사이에 개재된 수평 반도체 패턴; 상기 적층 구조체를 관통하여 상기 수평 반도체 패턴에 연결되는 수직 반도체 패턴들; 및 상기 적층 구조체의 일 측에 제공되는 공통 소스 플러그를 포함한다. 상기 적층 구조체, 상기 수평 반도체 패턴 및 상기 공통 소스 플러그는 제1 방향으로 연장되고, 상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고, 상기 제1 측벽은 상기 공통 소스 플러그를 향해 돌출된 돌출부들을 갖는다.

Description

3차원 반도체 메모리 장치 및 그의 제조 방법{Three dimensional semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 집적도가 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 3차원 반도체 메모리 장치는, 기판 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 상기 기판과 상기 적층 구조체 사이에 개재된 수평 반도체 패턴; 상기 적층 구조체를 관통하여 상기 수평 반도체 패턴에 연결되는 수직 반도체 패턴들; 및 상기 적층 구조체의 일 측에 제공되는 공통 소스 플러그를 포함할 수 있다. 상기 적층 구조체, 상기 수평 반도체 패턴 및 상기 공통 소스 플러그는 제1 방향으로 연장되고, 상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고, 상기 제1 측벽은 상기 공통 소스 플러그를 향해 돌출된 돌출부들을 가질 수 있다.
본 발명의 다른 개념에 따른, 3차원 반도체 메모리 장치는, 기판 상에서 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체는 서로 이격되어 수직적으로 적층된 전극들을 포함하고; 상기 기판과 상기 적층 구조체 사이에 개재되고, 상기 제1 방향으로 연장되는 수평 반도체 패턴; 및 상기 적층 구조체를 관통하여 상기 수평 반도체 패턴에 연결되는 수직 반도체 패턴들을 포함할 수 있다. 상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고, 평면적 관점에서, 상기 제1 측벽은 올록볼록한 형태를 가질 수 있다.
본 발명의 또 다른 개념에 따른, 3차원 반도체 메모리 장치의 제조 방법은, 기판 상에 하부막을 형성하는 것; 상기 하부막 상에, 수직적으로 번갈아 적층된 절연막들 및 제1 희생막들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하며, 제1 방향을 따라 배열되는 채널 홀들을 형성하는 것; 상기 채널 홀들을 통해 상기 하부막을 선택적으로 습식 식각하여, 리세스 영역을 형성하는 것; 및 상기 채널 홀들 및 상기 리세스 영역을 반도체 물질로 채워, 상기 채널 홀들을 채우는 수직 반도체 패턴들 및 상기 리세스 영역을 채우는 수평 반도체 패턴을 형성하는 것을 포함할 수 있다. 상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고, 상기 제1 측벽은 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부들을 가질 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 공통 소스 플러그들과 수평 반도체 패턴들간의 쇼트와 같은 문제를 방지할 수 있다. 따라서, 신뢰성 및 전기적 특성이 향상된 3차원 반도체 메모리 장치를 제공할 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은, 수평 반도체 패턴들을 자기 정렬적으로 형성할 수 있으므로, 포토레지스트 공정을 이용한 패터닝 공정이 생략될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다.
도 5는 도 4b의 M 영역을 확대한 단면도이다.
도 6은 본 발명의 실시예들에 따른 수평 반도체 패턴 및 수직 반도체 패턴들을 개략적으로 나타낸 사시도이다.
도 7a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 대응하는 단면도들이다.
도 7b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 II-II'선에 대응하는 단면도들이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 17은 도 16의 I-I'선을 따라 자른 단면도이다.
도 18 내지 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 16의 I-I'선에 대응하는 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 전극들을 포함하는 적층 구조체를 포함할 수 있다. 적층 구조체는 복수개의 수직 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다. 도 5는 도 4b의 M 영역을 확대한 단면도이다. 도 6은 본 발명의 실시예들에 따른 수평 반도체 패턴 및 수직 반도체 패턴들을 개략적으로 나타낸 사시도이다.
도 3, 도 4a, 도 4b, 도 5 및 도6을 참조하면, 기판(100) 상에 하부 절연 패턴들(110)이 제공될 수 있다. 하부 절연 패턴들(110)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 하부 절연 패턴들(110)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 하부 절연 패턴들(110)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
서로 인접하는 하부 절연 패턴들(110) 사이에 트렌치(TR)가 정의될 수 있다. 트렌치들(TR)은 제1 방향(D1)으로 연장될 수 있다. 제1 연결 반도체 패턴들(111)이 트렌치들(TR)을 부분적으로 채울 수 있다. 다시 말하면, 제1 연결 반도체 패턴들(111)은 트렌치들(TR) 내에 컨포멀하게 형성될 수 있다. 각각의 제1 연결 반도체 패턴들(111)은 하부 절연 패턴들(110)의 측벽들 및 기판(100)의 상면을 직접 덮을 수 있다. 각각의 제1 연결 반도체 패턴들(111)의 상부는 불순물 영역(DR)을 포함할 수 있다. 불순물 영역(DR)은 불순물(예를 들어, 탄소)을 함유하는 차단층일 수 있다.
제2 연결 반도체 패턴(113)이 각각의 제1 연결 반도체 패턴들(111)에 의해 정의된 갭 영역을 채울 수 있다. 제2 연결 반도체 패턴들(113)의 상부들은 하부 절연 패턴들(110)에 대해 수직하게 돌출될 수 있다. 제2 연결 반도체 패턴들(113)의 상면들은 하부 절연 패턴들(110)의 상면들보다 더 높을 수 있다. 제2 연결 반도체 패턴들(113)은 제1 도전형을 가질 수 있다. 일 예로, 제2 연결 반도체 패턴들(113)은 p형을 가질 수 있다.
제1 및 제2 연결 반도체 패턴들(111, 113)은 트렌치들(TR)을 따라 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 연결 반도체 패턴들(111, 113)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 일 예로, 제1 및 제2 연결 반도체 패턴들(111, 113)은, 각각 독립적으로, 단결정 실리콘, 다결정 실리콘, 다결정 게르마늄 또는 단결정 게르마늄을 포함할 수 있다. 다른 예로, 제1 및 제2 연결 반도체 패턴들(111, 113)은, 각각 독립적으로, 탄소 나노 구조물, 유기 반도체 물질 또는 화합물 반도체를 포함할 수 있다.
하부 절연 패턴들(110) 상에 버퍼 절연막(120)이 제공될 수 있다. 버퍼 절연막(120)은 실리콘 산화막일 수 있다. 버퍼 절연막(120)은 열산화 공정 또는 증착 공정에 의해 형성될 수 있다.
기판(100) 상에 셀 어레이 블록(BLK)이 배치될 수 있다. 셀 어레이 블록(BLK)은 적층 구조체들(ST)을 포함할 수 있다. 적층 구조체들(ST)은 버퍼 절연막(120) 상에 제공될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)을 따라 연장될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 각각의 적층 구조체들(ST)은 수직적으로 번갈아 적층된 절연막들(IL) 및 전극들(EL)을 포함할 수 있다.
제2 연결 반도체 패턴들(113) 내에 공통 소스 영역들(CSR)이 제공될 수 있다. 평면적 관점에서, 공통 소스 영역들(CSR)은 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있다. 한 쌍의 적층 구조체들(ST) 사이에서, 공통 소스 영역들(CSR)은 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 공통 소스 영역들(CSR)은 불순물로 도핑되어 제2 도전형을 가질 수 있다. 일 예로, 공통 소스 영역들(CSR)은 비소(As) 또는 인(P)과 같은 불순물로 도핑되어 n형을 가질 수 있다.
서로 인접하는 한 쌍의 적층 구조체들(ST) 사이에 공통 소스 플러그(CSP)가 제공될 수 있다. 공통 소스 플러그들(CSP)은 공통 소스 영역들(CSR)에 접속될 수 있다. 공통 소스 플러그들(CSP)은 제2 방향(D2)으로 적층 구조체들(ST)과 함께 나란히 연장될 수 있다. 다시 말하면, 공통 소스 플러그들(CSP)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 공통 소스 플러그들(CSP) 각각의 제1 방향(D1)으로의 폭은, 적층 구조체(ST)의 상부에서 기판(100)으로 갈수록 점진적으로 감소할 수 있다. 공통 소스 플러그(CSP)와 서로 인접하는 한 쌍의 적층 구조체들(ST) 사이에 절연 스페이서들(SL)이 개재될 수 있다.
공통 소스 플러그(CSP)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등)을 포함할 수 있다. 절연 스페이서들(SL)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
적층 구조체들(ST) 각각의 전극들(EL)은 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 적층될 수 있다. 전극들(EL)은, 그들 사이에 배치된 절연막들(IL)에 의해 서로 수직적으로 분리될 수 있다. 적층 구조체(ST)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 적층 구조체(ST)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등)을 포함할 수 있다. 절연막들(IL)은 실리콘 산화막을 포함할 수 있다.
적층 구조체(ST)를 관통하는 수직 구조체들(VS)이 제공될 수 있다. 평면적 관점에서, 수직 구조체들(VS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 수직 구조체들(VS)은 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 다른 예로, 수직 구조체들(VS)은 제2 방향(D2)을 따라 일렬로 배열될 수도 있다. 수직 구조체들(VS) 각각은 원기둥 형태를 가질 수 있다. 수직 구조체들(VS) 각각의 직경은, 적층 구조체(ST)의 상부에서 기판(100)으로 갈수록 점진적으로 감소할 수 있다.
본 실시예에 따르면, 수직 구조체들(VS)의 제1 내지 제4 행들(C1, C2, C3, C4)이 하나의 적층 구조체(ST)를 관통할 수 있다. 각각의 제1 내지 제4 행들(C1-C4)은, 제2 방향(D2)을 따라 일렬로 배열된 수직 구조체들(VS)을 포함할 수 있다. 제1 내지 제4 행들(C1-C4)은 서로 이격되어 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 제2 행(C2)의 수직 구조체들(VS)은 제1 및 제3 행들(C1, C3)의 수직 구조체들(VS)과 제1 방향(D1)으로 중첩되지 않을 수 있다. 일 예로, 제3 행(C3)의 수직 구조체들(VS)은 제2 및 제4 행들(C2, C4)의 수직 구조체들(VS)과 제1 방향(D1)으로 중첩되지 않을 수 있다.
각각의 수직 구조체들(VS)은 수직 절연 패턴(VP), 수직 반도체 패턴(VSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 절연 패턴(VP)은 적층 구조체(ST)의 내벽을 덮으며 상부에서 기판(100)을 향하여 연장될 수 있다. 수직 반도체 패턴(VSP)은 수직 절연 패턴(VP)의 내벽을 덮으며 기판(100)을 향해 연장될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VSP)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 각각의 수직 구조체들(VS) 상에 도전 패드(PD)가 제공될 수 있다. 도전 패드(PD)는 불순물이 도핑된 반도체 또는 금속과 같은 도전 물질을 포함할 수 있다.
적층 구조체(ST)와 기판(100) 사이에 하부막(130), 수평 절연 패턴들(HP) 및 수평 반도체 패턴들(HSP)이 제공될 수 있다. 하부막(130), 수평 절연 패턴들(HP) 및 수평 반도체 패턴들(HSP)은 버퍼 절연막(120) 상에 배치될 수 있다. 수평 절연 패턴들(HP) 및 수평 반도체 패턴들(HSP)은 하부막(130) 내의 리세스 영역들(RS) 내에 제공될 수 있다. 수평 절연 패턴(HP)은, 하부막(130) 내의 리세스 영역(RS)의 내벽을 직접 덮을 수 있다. 수평 반도체 패턴(HSP)은 수평 절연 패턴(HP)의 내벽을 덮을 수 있다. 하부막(130)은 폴리실리콘막, 실리콘 카바이드, 실리콘-게르마늄, 실리콘 산화질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 일 예로, 하부막(130)은 비도핑된 폴리실리콘막일 수 있다.
평면적 관점에서, 수평 반도체 패턴(HSP)은 그 위의 적층 구조체(ST)와 중첩될 수 있다. 수평 반도체 패턴(HSP)은 그 위의 적층 구조체(ST)에 평행하게 제2 방향(D2)으로 연장될 수 있다. 수평 반도체 패턴(HSP)의 제1 방향(D1)으로의 최대폭은 적층 구조체(ST)의 제1 방향(D1)으로의 최대폭보다 작을 수 있다. 다시 말하면, 수평 반도체 패턴(HSP)은 적층 구조체(ST) 양 측의 공통 소스 플러그들(CSP)과 수평적으로 이격될 수 있다.
수평 반도체 패턴(HSP)은 제2 방향(D2)으로 연장되는 제1 측벽(SW1) 및 제1 측벽(SW1)에 대향하는 제2 측벽(SW2)을 포함할 수 있다. 평면적 관점에서, 제1 및 제2 측벽들(SW1, SW2) 중 적어도 하나는 올록볼록한 표면을 가질 수 있다. 구체적으로, 제1 및 제2 측벽들(SW1, SW2) 중 적어도 하나는, 인접하는 공통 소스 플러그(CSP)를 향해 돌출된 돌출부들(PP)을 포함할 수 있다. 평면적 관점에서, 각각의 돌출부들(PP)은 0이 아닌 곡률을 가질 수 있다. 서로 인접하는 한 쌍의 돌출부들(PP) 사이에 함몰부(DP)가 정의될 수 있다.
일 예로, 제1 행(C1)의 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)가 한 쌍의 돌출부들(PP)에 각각 인접할 수 있다. 상기 한 쌍의 돌출부들(PP) 사이의 함몰부(DP)는 제1 및 제2 수직 구조체들(VS1, VS2) 사이에 위치할 수 있다. 제2 행(C2)의 제3 수직 구조체(VS3)는 제1 및 제2 수직 구조체들(VS1, VS2)과 제1 방향(D1)으로 인접할 수 있다. 함몰부(DP)는 제2 행(C2)의 제3 수직 구조체(VS3)를 향하여 연장될 수 있다.
이하, 도 3을 참고하여 평면적 관점에서 설명한다. 돌출부(PP)는 이와 가장 인접하는 수직 구조체(VS)의 동심원과 실질적으로 중첩될 수 있다. 돌출부(PP)의 임의의 제1 지점(P1)과 수직 구조체(VS)의 중심(CP)간의 거리는 제1 길이(L1)일 수 있다. 돌출부(PP)의 임의의 제2 지점(P2)과 수직 구조체(VS)의 중심(CP)간의 거리는 제2 길이(L2)일 수 있다. 돌출부(PP)의 임의의 제3 지점(P3)과 수직 구조체(VS)의 중심(CP)간의 거리는 제3 길이(L3)일 수 있다. 이때, 제1 내지 제3 길이들(L1, L2, L3)은 서로 실질적으로 동일할 수 있다.
제2 방향(D2)으로 서로 인접하는 수직 구조체들(VS)의 중심들간의 거리는 제4 길이(L4)일 수 있다. 제1 및 제2 방향들(D1, D2)과 모두 교차하는 방향으로 서로 인접하는 수직 구조체들(VS)의 중심들간의 거리는 제5 길이(L5)일 수 있다. 일 예로, 제4 길이(L4)는 제5 길이(L5)보다 더 클 수 있다. 제4 길이(L4)는 제1 길이(L1)의 두 배보다 작을 수 있고(L4 < 2×L1), 제5 길이(L5) 또한 제1 길이(L1)의 두 배보다 작을 수 있다(L5 < 2×L1).
어느 하나의 수직 구조체(VS)가 적층 구조체(ST)의 제2 방향(D2)으로 연장되는 일 측벽과 인접할 수 있다. 상기 수직 구조체(VS)의 중심과 상기 일 측벽간의 거리는 제6 길이(L6)일 수 있다. 제6 길이(L6)는 제1 길이(L1)보다 작을 수 있다 (L6 < L1).
적층 구조체들(ST) 중 제1 적층 구조체(ST)와 제2 적층 구조체(ST)가 서로 인접할 수 있다. 제1 적층 구조체(ST)의 수직 구조체(VS)의 중심과, 제2 적층 구조체(ST)의 수직 구조체(VS)의 중심간의 최단 거리는 제7 길이(L7)일 수 있다. 제7 길이(L7)는 제1 길이(L1)의 두 배보다 클 수 있다(L7 > 2×L1). 일 예로, 제7 길이(L7)는 제1 길이(L1)의 3배 내지 10배일 수 있다.
도 3, 도 4a, 도 4b, 도 5 및 도6을 다시 참조하면, 복수개의 수직 반도체 패턴들(VSP)이 하나의 수평 반도체 패턴(HSP)과 직접 연결될 수 있다(도 6 참조). 일 예로, 제1 내지 제4 행들(C1-C4)의 수직 반도체 패턴들(VSP)이 하나의 적층 구조체(ST)를 관통하여, 상기 적층 구조체(ST) 아래의 수평 반도체 패턴(HSP)과 직접 연결될 수 있다. 수평 반도체 패턴(HSP) 및 이와 연결된 수직 반도체 패턴들(VSP)은 일체로 연결된 반도체 패턴일 수 있다. 다시 말하면, 수직 및 수평 반도체 패턴들(VSP, HSP)은 서로 동일한 물질을 포함할 수 있다.
일 예로, 수직 및 수평 반도체 패턴들(VSP, HSP)은 실리콘, 게르마늄 또는 이들의 혼합물을 포함할 수 있다. 수직 및 수평 반도체 패턴들(VSP, HSP)은 단결정, 비정질(amorphous) 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나의 결정 구조를 가질 수 있다. 수직 및 수평 반도체 패턴들(VSP, HSP)은 비도핑되거나, 기판(100)과 동일한 제1 도전형을 갖도록 불순물로 도핑될 수 있다. 수평 반도체 패턴(HSP) 및 이와 연결된 수직 반도체 패턴들(VSP)은 본 발명의 실시예들에 따른 3차원 반도체 장치의 채널로 이용될 수 있다.
복수개의 수직 절연 패턴들(VP)이 하나의 수평 절연 패턴(HP)과 직접 연결될 수 있다. 일 예로, 제1 내지 제4 행들(C1-C4)의 수직 절연 패턴들(VP)이, 하나의 적층 구조체(ST)를 관통하여 상기 적층 구조체(ST) 아래의 수평 절연 패턴(HP)과 직접 연결될 수 있다. 수평 절연 패턴(HP) 및 이와 연결된 수직 절연 패턴들(VP)은 일체로 연결된 절연 패턴일 수 있다. 다시 말하면, 수평 절연 패턴(HP) 및 이와 연결된 수직 절연 패턴들(VP)은 동일한 공정을 통하여 동시에 형성될 수 있다.
제2 연결 반도체 패턴들(113)이 수평 반도체 패턴(HSP) 아래의 버퍼 절연막(120) 및 수평 절연 패턴(HP)을 관통하여, 수평 반도체 패턴(HSP)과 직접 연결될 수 있다 (도 5 참조). 각각의 제2 연결 반도체 패턴들(113)은 제1 방향(D1)으로 연장되면서 제1 방향(D1)으로 서로 이격된 수평 반도체 패턴들(HSP)을 서로 전기적으로 연결할 수 있다. 제2 연결 반도체 패턴들(113)은 수평 반도체 패턴들(HSP)과 제1 연결 반도체 패턴들(111)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 수직 및 수평 반도체 패턴들(VSP, HSP)은 제1 및 제2 연결 반도체 패턴들(111, 113)을 통해 기판(100)과 전기적으로 연결될 수 있다.
전극들(EL)과 수직 구조체들(VS) 사이, 및 전극들(EL)과 절연막들(IL) 사이에 게이트 절연 패턴들(GI)이 개재될 수 있다. 전극(EL)과 수직 반도체 패턴(VSP) 사이의 게이트 절연 패턴(GI) 및 수직 절연 패턴(VP)은 데이터 저장막을 구성할 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 전극(EL)과 수직 반도체 패턴(VSP) 사이에 개재되는 상기 데이터 저장막은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 상기 터널 절연막은 수직 반도체 패턴(VSP)과 직접 접촉할 수 있다. 상기 블로킹 절연막은 전극(EL)과 직접 접촉할 수 있다. 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재될 수 있다. 상기 데이터 저장막에 저장되는 데이터는 전극(EL)과 수직 반도체 패턴(VSP) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 터널 절연막은 상기 전하 저장막보다 에너지 밴드 갭이 더 큰 물질을 포함할 수 있다. 상기 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 상기 블로킹 절연막은 실리콘 산화막을 포함할 수 있다.
일 실시예로, 전극(EL)과 수직 반도체 패턴(VSP) 사이의 게이트 절연 패턴(GI)은 상기 블로킹 절연막을 포함할 수 있고, 전극(EL)과 수직 반도체 패턴(VSP) 사이의 수직 절연 패턴(VP)은 상기 전하 저장막 및 상기 터널 절연막을 포함할 수 있다. 다른 실시예로, 전극(EL)과 수직 반도체 패턴(VSP) 사이의 게이트 절연 패턴(GI)은 상기 블로킹 절연막 및 상기 전하 저장막을 포함할 수 있고, 전극(EL)과 수직 반도체 패턴(VSP) 사이의 수직 절연 패턴(VP)은 상기 터널 절연막을 포함할 수 있다.
적층 구조체들(ST) 상에 제1 층간 절연막(140) 및 제2 층간 절연막(150)이 배치될 수 있다. 제2 층간 절연막(150) 상에 적층 구조체들(ST)을 가로질러 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG) 및 도전 패드(PD)를 통해 수직 구조체(VS)의 수직 반도체 패턴(VSP)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 수평 반도체 패턴들(HSP)간의 제1 방향(D1)으로의 이격 거리가 적층 구조체들(ST)간의 제1 방향(D1)으로의 이격 거리보다 더 클 수 있다. 공통 소스 플러그들(CSP)의 형성을 위한 공정 마진이 확보되어, 공통 소스 플러그들(CSP)과 수평 반도체 패턴들(HSP)간의 쇼트와 같은 문제를 방지할 수 있다. 따라서, 신뢰성 및 전기적 특성이 향상된 3차원 반도체 메모리 장치가 제공될 수 있다.
도 7a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 대응하는 단면도들이다. 도 7b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 II-II'선에 대응하는 단면도들이다.
도 3, 도 7a 및 도 7b를 참조하면, 기판(100) 상에 하부 절연 패턴들(110)이 형성될 수 있다. 하부 절연 패턴들(110)을 형성하는 것은, 기판(100) 상에 하부 절연막을 형성하는 것, 및 상기 하부 절연막을 패터닝하여 제1 방향으로 연장되는 트렌치들(TR)을 형성하는 것을 포함할 수 있다. 상기 하부 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 하부 절연 패턴들(110)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다.
하부 절연 패턴들(110) 사이의 트렌치들(TR) 내에 제1 연결 반도체 패턴들(111) 및 제1 희생 패턴들(SL1)이 형성될 수 있다. 구체적으로, 제1 연결 반도체 패턴들(111) 및 제1 희생 패턴들(SL1)을 형성하는 것은, 트렌치들(TR)을 컨포멀하게 덮는 제1 반도체 막을 형성하는 것, 상기 반도체 막이 형성된 트렌치들(TR)을 채우는 제1 희생막을 형성하는 것, 및 하부 절연 패턴들(110)의 상면들이 노출되도록 상기 제1 희생막 및 상기 제1 반도체 막을 평탄화하는 것을 포함할 수 있다.
상기 제1 반도체 막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 이용하여 형성될 수 있다. 일 예로, 상기 제1 반도체 막은 단결정 실리콘, 다결정 실리콘, 다결정 게르마늄 또는 단결정 게르마늄으로 형성될 수 있다. 다른 예로, 상기 제1 반도체 막은 탄소 나노 구조물, 유기 반도체 물질 또는 화합물 반도체로 형성될 수도 있다.
각각의 제1 연결 반도체 패턴들(111)은 기판(100)의 상면과 접하는 바닥 부분, 및 상기 바닥 부분으로부터 하부 절연 패턴들(110)의 측벽들로 연장되는 측벽 부분을 포함할 수 있다. 제1 연결 반도체 패턴(111)의 바닥 부분과 측벽 부분에 의해 갭 영역이 정의될 수 있다.
제1 희생 패턴들(SL1)이 제1 연결 반도체 패턴들(111)의 상기 갭 영역들을 채울 수 있다. 제1 희생 패턴들(SL1)은 하부 절연 패턴들(110) 및 제1 연결 반도체 패턴들(111)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제1 희생막은 폴리실리콘막, 실리콘 카바이드, 실리콘-게르마늄, 실리콘 산화질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다.
도 3, 도 8a 및 도 8b를 참조하면, 하부 절연 패턴들(110) 상에 버퍼 절연막(120) 및 하부막(130)이 차례로 형성될 수 있다. 일 예로, 버퍼 절연막(120)은 열산화 공정 또는 증착 공정을 이용하여 형성된 실리콘 산화막일 수 있다. 하부막(130)은 폴리실리콘막, 실리콘 카바이드, 실리콘-게르마늄, 실리콘 산화질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 일 예로, 하부막(130)은 비도핑된 폴리실리콘막일 수 있다.
본 발명의 일 실시예에 따르면, 버퍼 절연막(120)을 형성하기 전에, 제1 연결 반도체 패턴들(111)의 상부들에 불순물(예를 들어, 탄소)을 도핑하여 불순물 영역들(DR)을 형성할 수 있다.
도 3, 도 9a 및 도 9b를 참조하면, 하부막(130) 상에 절연막들(IL) 및 제2 희생막들(SL2)이 번갈아 적층된 몰드 구조체(MT)가 형성될 수 있다. 절연막들(IL) 및 제2 희생막들(SL2)은 열적 화학 기상 증착(Thermal CVD), 플라즈마 보강 화학 기상 증착(Plasma enhanced CVD), 물리적 화학 기상 증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 증착될 수 있다. 절연막들(IL)은 실리콘 산화막으로 형성될 수 있다. 제2 희생막들(SL2)은 상에 절연막들(IL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제2 희생막들(SL2)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 3, 도 10a 및 도 10b를 참조하면, 몰드 구조체(MT)를 관통하여 하부막(130)을 노출시키는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 평면적 관점에서, 채널 홀들(CH)의 배치 관계 및 형태는 앞서 도 3, 도 4a, 도 4b, 도 5 및 도6을 참조하여 설명한 수직 구조체들(VS)과 실질적으로 동일할 수 있다.
구체적으로, 채널 홀들(CH)을 형성하는 것은, 몰드 구조체(MT) 상에 채널 홀들(CH)이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MT)를 식각하는 것을 포함할 수 있다. 이후, 상기 마스크 패턴들이 제거될 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 채널 홀들(CH)에 의해 노출된 하부막(130) 상에 습식 식각 공정을 수행하여, 리세스 영역들(RS)이 형성될 수 있다. 구체적으로, 채널 홀들(CH)을 통해 식각 물질(etchant)이 하부막(130) 상에 제공될 수 있고, 상기 식각 물질에 의해 하부막(130)이 수평적으로(laterally) 식각될 수 있다.
상기 습식 식각 공정은 제2 희생막들(SL2), 절연막들(IL) 및 버퍼 절연막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용할 수 있다. 상기 습식 식각 공정에 의해 하부막(130)은 채널 홀들(CH)을 중심으로 등방적으로 식각될 수 있다. 상기 습식 식각 공정은, 제2 방향(D2)으로 인접하는 채널 홀들(CH) 사이에 존재하는 하부막(130)이 모두 제거될 때까지 수행될 수 있다. 채널 홀들(CH)과 소정 거리 이상으로 이격된 하부막(130)의 일부는 잔류할 수 있다. 잔류하는 하부막(130)은 몰드 구조체(MT)를 지지하는 지지체(supporter) 역할을 수행할 수 있다.
평면적 관점에서, 리세스 영역들(RS)의 형태는 앞서 도 3, 도 4a, 도 4b, 도 5 및 도6을 참조하여 설명한 수평 반도체 패턴들(HSP)과 실질적으로 동일할 수 있다. 평면적 관점에서, 리세스 영역(RS)의 적어도 하나의 일 측은 올록볼록한 형태를 가질 수 있다. 평면적 관점에서, 리세스 영역(RS)의 적어도 하나의 일 측은 상기 일 측과 인접하는 채널 홀들(CH)의 동심원들과 실질적으로 중첩될 수 있다.
도 3, 도 12a 및 도 12b를 참조하면, 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있다. 각각의 수직 구조체들(VS)은 수직 절연 패턴(VP), 수직 반도체 패턴(VSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 리세스 영역들(RS) 내에 수평 절연 패턴들(HP) 및 수평 반도체 패턴들(HSP)이 형성될 수 있다.
구체적으로, 채널 홀들(CH) 및 리세스 영역들(RS) 내에 제1 절연막을 컨포멀하게 형성하여, 수직 절연 패턴들(VP) 및 수평 절연 패턴들(HP)이 형성될 수 있다. 상기 제1 절연막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 상기 제1 절연막은 수직형 낸드 플래시 메모리 장치에서 데이터 저장막으로 이용되는 터널링 절연막, 전하 저장막 및 블록킹 절연막 중 적어도 하나를 포함할 수 있다.
이어서, 채널 홀들(CH) 및 리세스 영역들(RS) 내에 제2 반도체 막을 컨포멀하게 형성하여, 수직 반도체 패턴들(VSP) 및 수평 반도체 패턴들(HSP)이 형성될 수 있다. 상기 제2 반도체 막은 리세스 영역들(RS)을 완전히 채우도록 형성될 수 있다. 상기 제2 반도체 막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 일 예로, 상기 제2 반도체 막은 실리콘, 게르마늄 또는 이들의 혼합물을 포함할 수 있다.
수직 반도체 패턴들(VSP) 상에 채널 홀들(CH)을 완전히 채우는 제2 절연막을 형성하여, 매립 절연 패턴들(VI)이 형성될 수 있다. 채널 홀들(CH)의 상부에 도전 패드들(PD)이 형성될 수 있다. 도전 패드들(PD)은 불순물이 도핑된 반도체 또는 금속과 같은 도전 물질을 포함할 수 있다.
몰드 구조체(MT) 상에 제1 층간 절연막(140)이 형성될 수 있다. 제1 층간 절연막(140) 및 몰드 구조체(MT)를 패터닝하여 제1 희생 패턴들(SL1)의 일부분들을 노출시키는 수직 트렌치들(T)이 형성될 수 있다. 수직 트렌치들(T)은 제2 방향(D2)으로 연장될 수 있으며, 몰드 구조체(MT)를 관통할 수 있다. 수직 트렌치들(T)의 바닥들은 수평 반도체 패턴들(HSP)의 바닥면들보다 더 낮도록 형성될 수 있다. 수직 트렌치들(T)은 수평 반도체 패턴들(HSP)과 이격되도록 형성될 수 있다. 수직 트렌치들(T)은 몰드 구조체(MT)를 복수개의 몰드 구조체들(MT)로 분리시킬 수 있다. 복수개의 몰드 구조체들(MT)은 제2 방향(D2)으로 연장되면서 제1 방향(D1)으로 서로 이격될 수 있다.
도 3, 도 13a 및 도 13b를 참조하면, 수직 트렌치들(T)에 노출된 제1 희생 패턴들(SL1)을 완전히 제거하여, 빈 공간들(ES)이 형성될 수 있다. 제1 희생 패턴들(SL1)을 제거하는 것은, 제1 희생 패턴들(SL1)을 선택적으로 식각하는 등방성 식각 공정을 이용할 수 있다.
이어서, 빈 공간들(ES)에 의해 노출된 버퍼 절연막(120), 빈 공간들(ES)에 의해 노출된 수평 절연 패턴(HP)의 하부, 및 빈 공간들(ES)에 의해 노출된 수평 반도체 패턴(HSP)의 하부를 차례로 식각할 수 있다. 수평 반도체 패턴(HSP)의 바닥면의 일부분들이 빈 공간들(ES)에 의해 노출될 수 있다.
도 3, 도 14a 및 도 14b를 참조하면, 빈 공간들(ES)을 채우는 제2 연결 반도체 패턴들(113)이 형성될 수 있다. 각각의 제2 연결 반도체 패턴들(113)은 제1 방향(D1)으로 연장되면서 제1 방향(D1)으로 서로 이격된 수평 반도체 패턴들(HSP)을 서로 전기적으로 연결할 수 있다. 수직 및 수평 반도체 패턴들(VSP, HSP)은 제1 및 제2 연결 반도체 패턴들(111, 113)을 통해 기판(100)과 전기적으로 연결될 수 있다.
수직 트렌치들(T)내에 잔류하는 제2 연결 반도체 패턴들(113)을 제거하여, 제2 희생막들(SL2) 및 절연막들(IL)의 측벽들이 수직 트렌치들(T)에 노출될 수 있다. 수직 트렌치들(T)에 노출된 제2 희생막들(SL2)을 전극들(EL)로 교체하여, 수직적으로 번갈아 적층된 절연막들(IL) 및 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 구체적으로, 수직 트렌치들(T)을 통해 노출된 제2 희생막들(SL2)을 선택적으로 제거하고, 제2 희생막들(SL2)이 제거된 공간들에 전극들(EL)을 형성할 수 있다. 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등)을 이용하여 형성될 수 있다.
이어서, 수직 트렌치들(T)에 노출된 제2 연결 반도체 패턴들(113)에 불순물을 도핑하여 공통 소스 영역들(CSR)이 형성될 수 있다. 일 예로, 공통 소스 영역들(CSR)은 비소(As) 또는 인(P)과 같은 불순물로 도핑되어 n형을 가질 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 수직 트렌치들(T) 각각을 순차적으로 채우는 절연 스페이서들(SL) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 절연 스페이서들(SL)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 공통 소스 플러그(CSP)는 도핑된 반도체, 금속, 도전성 금속질화물 또는 전이금속으로 형성될 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제1 및 제2 층간 절연막들(140, 150)을 관통하여 수직 구조체들(VS)과 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제2 층간 절연막(150) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL)이 형성될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은, 채널 홀들(CH)을 이용한 습식 식각 공정을 통해 수평 반도체 패턴들(HSP)을 자기 정렬적으로 형성할 수 있다. 다시 말하면, 포토레지스트 공정을 이용한 패터닝 공정이 생략될 수 있다. 나아가 공통 소스 플러그들(CSP)을 형성할 때, 공통 소스 플러그들(CSP)이 오정렬되어 수평 반도체 패턴들(HSP)과 쇼트가 발생하는 문제를 해결할 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 본 실시예에서는, 앞서 도 3, 도 4a, 도 4b, 도 5 및 도6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 수직 구조체들(VS)이 하나의 적층 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS)은 제1 및 제2 열들(R1, R2)을 구성할 수 있다. 각각의 제1 열들(R1)은 제1 방향(D1)을 따라 일렬로 배열된 5개의 수직 구조체들(VS)을 포함할 수 있다. 각각의 제2 열들(R2)은 제1 방향(D1)을 따라 일렬로 배열된 4개의 수직 구조체들(VS)을 포함할 수 있다. 제1 및 제2 열들(R1, R2)은 서로 교번적으로 제2 방향(D2)을 따라 배열될 수 있다.
하나의 적층 구조체(ST)를 관통하는 수직 구조체들(VS)은, 상기 적층 구조체(ST) 아래의 수평 반도체 패턴(HSP)과 연결될 수 있다. 수평 반도체 패턴(HSP)의 제1 측벽(SW1) 및 제2 측벽(SW2) 각각은, 돌출부들(PP) 및 돌출부들(PP) 사이의 함몰부들(DP)을 포함할 수 있다. 평면적 관점에서, 제2 열들(R2)의 최외곽의 수직 구조체들(VS)에 돌출부들(PP)이 인접할 수 있다. 평면적 관점에서, 함몰부들(DP)은 제1 열들(R1)의 최외곽의 수직 구조체들(VS)을 향하여 연장될 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 17은 도 16의 I-I'선을 따라 자른 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4a, 도 4b, 도 5 및 도6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16 및 도 17을 참조하면, 하부막(130)은 제2 방향(D2)으로 연장되는 적어도 하나의 더미 불순물 영역(DIL)을 포함할 수 있다. 더미 불순물 영역(DIL)은 제1 및 제2 연결 반도체 패턴들(111, 113) 상에서 이들을 가로지르며 연장될 수 있다. 더미 불순물 영역(DIL)은 불순물(예를 들어, 탄소)을 포함할 수 있다.
하부막(130) 상에 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 제공될 수 있다. 공통 소스 플러그(CSP)가 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이를 가로지르며 연장될 수 있다. 이하, 제1 적층 구조체(ST1)에 대하여 상세히 설명한다. 제2 적층 구조체(ST2)는 제1 적층 구조체(ST1)와 실질적으로 동일할 수 있다.
더미 불순물 영역(DIL)이 제1 적층 구조체(ST1) 아래에 제공될 수 있다. 평면적 관점에서, 더미 불순물 영역(DIL)은 제1 적층 구조체(ST1)의 중심을 따라 제1 적층 구조체(ST1)와 함께 제2 방향(D2)으로 연장될 수 있다.
제1 적층 구조체(ST1) 아래에 제1 수평 반도체 패턴(HSP1) 및 제2 수평 반도체 패턴(HSP2)이 제공될 수 있다. 더미 불순물 영역(DIL)은 제1 및 제2 수평 반도체 패턴들(HSP1, HSP2) 사이에 개재될 수 있다.
제1 수평 반도체 패턴(HSP1)은 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 제2 수평 반도체 패턴(HSP2)은 서로 대향하는 제3 측벽(SW3) 및 제4 측벽(SW4)을 포함할 수 있다. 제2 측벽(SW2)은 더미 불순물 영역(DIL)을 마주볼 수 있고, 제3 측벽(SW3)은 더미 불순물 영역(DIL)을 마주볼 수 있다. 제1 측벽(SW1) 및 제4 측벽(SW4) 각각은, 돌출부들(PP) 및 돌출부들(PP) 사이의 함몰부들(DP)을 포함할 수 있다. 반면, 제2 측벽(SW2) 및 제3 측벽(SW3) 각각은 평평한 표면을 가질 수 있다. 평면적 관점에서, 제2 및 제3 측벽들(SW2, SW3)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
이하, 도 16을 참고하여 평면적 관점에서 설명한다. 일 예로, 제4 측벽(SW4)과 이와 인접하는 수직 구조체(VS)의 중심과의 거리는 제1 길이(L1)일 수 있다. 제3 측벽(SW3)과 이와 인접하는 수직 구조체(VS)의 중심과의 거리는 제8 길이(L8)일 수 있다. 제8 길이(L8)는 제1 길이(L1)보다 작을 수 있다 (L8 < L1).
도 16 및 도 17을 다시 참조하면, 제1 적층 구조체(ST1)를 관통하는 더미 수직 구조체들(DVS)이 제공될 수 있다. 더미 수직 구조체들(DVS)은 더미 불순물 영역(DIL)과 수직적으로 중첩될 수 있다. 더미 수직 구조체들(DVS)은 제2 방향(D2)을 따라 일렬로 배열될 수 있다.
각각의 더미 수직 구조체들(DVS)은 더미 수직 절연 패턴(DVP), 더미 수직 반도체 패턴(DVSP) 및 더미 매립 절연 패턴(DVI)을 포함할 수 있다. 더미 수직 절연 패턴(DVP)은 수직 구조체(VS)의 수직 절연 패턴(VP)과 동일한 물질을 포함할 수 있고, 더미 수직 반도체 패턴(DVSP)은 수직 구조체(VS)의 수직 반도체 패턴(VSP)과 동일한 물질을 포함할 수 있으며, 더미 매립 절연 패턴(DVI)은 수직 구조체(VS)의 매립 절연 패턴(VI)과 동일한 물질을 포함할 수 있다. 다시 말하면, 더미 수직 절연 패턴들(DVP)은 수직 구조체들(VS)과 함께 동시에 형성될 수 있다.
더미 수직 구조체들(DVS)의 더미 수직 반도체 패턴들(DVSP)은 더미 수직 절연 패턴(DVP)을 사이에 두고 더미 불순물 영역(DIL)과 이격될 수 있다. 더미 수직 구조체들(DVS)에는 비트라인 콘택 플러그들(BPLG)이 연결되지 않을 수 있다. 다시 말하면, 더미 수직 구조체들(DVS)은 기판(100) 및 비트 라인(BL)과 전기적으로 연결되지 않을 수 있다.
도 18 내지 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 16의 I-I'선에 대응하는 단면도들이다. 본 실시예에서는, 앞서 도 3 및 도 7a 내지 도 14b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16 및 도 18을 참조하면, 기판(100) 상의 하부막(130) 내에 적어도 하나의 더미 불순물 영역(DIL)이 형성될 수 있다. 더미 불순물 영역(DIL)은 제2 방향(D2)으로 연장되면서 제1 및 제2 연결 반도체 패턴들(111, 113)을 가로지를 수 있다. 더미 불순물 영역(DIL)은, 앞서 도 8a 및 도 8b의 결과물 상에 불순물(예를 들어, 탄소)을 도핑함으로써 형성될 수 있다.
도 16 및 도 19를 참조하면, 하부막(130) 상에 몰드 구조체(MT)가 형성될 수 있다. 몰드 구조체(MT)를 관통하여 하부막(130)을 노출시키는 채널 홀들(CH) 및 더미 채널 홀들(DCH)이 형성될 수 있다. 더미 채널 홀들(DCH)은 상의 하부막(130)의 더미 불순물 영역(DIL)을 노출할 수 있다. 평면적 관점에서, 채널 홀들(CH) 및 더미 채널 홀들(DCH)의 배치 관계 및 형태는 앞서 도 16 및 도 17을 참조하여 설명한 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)과 실질적으로 동일할 수 있다.
도 16 및 도 20을 참조하면, 채널 홀들(CH)에 의해 노출된 하부막(130) 상에 습식 식각 공정을 수행하여, 리세스 영역들(RS)이 형성될 수 있다. 상기 습식 식각 공정은 제2 희생막들(SL2), 절연막들(IL), 버퍼 절연막(120) 및 더미 불순물 영역(DIL)에 대해 식각 선택성을 갖는 식각 레서피를 사용할 수 있다. 따라서, 더미 불순물 영역(DIL)은 상기 습식 식각 공정의 식각 정지막의 역할을 수행할 수 있다.
평면적 관점에서, 더미 불순물 영역(DIL)과 인접하는 리세스 영역들(RS)의 측면들은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 평면적 관점에서, 잔류하는 하부막(130)과 인접하는 리세스 영역들(RS)의 측면들은 올록볼록한 형태를 가질 수 있다.
도 16 및 도 21을 참조하면, 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있다. 더미 채널 홀들(DCH) 내에 더미 수직 구조체들(DVS)이 형성될 수 있다. 각각의 더미 수직 구조체들(DVS)은 더미 수직 절연 패턴(DVP), 더미 수직 반도체 패턴(DVSP) 및 더미 매립 절연 패턴(DVI)을 포함할 수 있다. 리세스 영역들(RS) 내에 수평 절연 패턴들(HP) 및 수평 반도체 패턴들(HSP)이 형성될 수 있다. 수평 반도체 패턴들(HSP)은, 더미 불순물 영역(DIL)을 사이에 두고 서로 이격된 제1 수평 반도체 패턴(HSP1) 및 제2 수평 반도체 패턴(HSP2)을 포함할 수 있다.
더미 수직 절연 패턴들(DVP), 수직 절연 패턴들(VP) 및 수평 절연 패턴들(HP)은 동시에 형성될 수 있다. 수직 절연 패턴들(VP)은 수평 절연 패턴들(HP)과 일체로 연결될 수 있다. 그러나, 더미 수직 절연 패턴들(DVP)은 수평 절연 패턴들(HP)과 이격될 수 있다.
더미 수직 반도체 패턴들(DVSP), 수직 반도체 패턴들(VSP) 및 수평 반도체 패턴들(HSP)은 동시에 형성될 수 있다. 수직 반도체 패턴들(VSP) 및 수평 반도체 패턴들(HSP)은 일체로 연결될 수 있다. 그러나, 더미 수직 반도체 패턴들(DVSP)은 수평 반도체 패턴들(HSP), 예를 들어 제1 및 제2 수평 반도체 패턴들(HSP1, HSP2)과 이격될 수 있다.
몰드 구조체(MT) 상에 제1 층간 절연막(140)이 형성될 수 있다. 제1 층간 절연막(140) 및 몰드 구조체(MT)를 패터닝하여 제1 희생 패턴들(SL1)의 일부분들을 노출시키는 적어도 하나의 수직 트렌치(T)가 형성될 수 있다. 일 예로, 수직 트렌치(T)는 몰드 구조체(MT)를 제1 몰드 구조체(MT1)와 제2 몰드 구조체(MT2)로 분리시킬 수 있다.
도 16 및 도 22를 참조하면, 수직 트렌치(T)에 노출된 제1 희생 패턴들(SL1)을 완전히 제거하여, 빈 공간들(ES)이 형성될 수 있다. 이어서, 빈 공간들(ES)에 의해 노출된 버퍼 절연막(120), 빈 공간들(ES)에 의해 노출된 수평 절연 패턴(HP)의 하부, 및 빈 공간들(ES)에 의해 노출된 수평 반도체 패턴(HSP)의 하부를 차례로 식각할 수 있다.
도 16 및 도 23을 참조하면, 빈 공간들(ES)을 채우는 제2 연결 반도체 패턴들(113)이 형성될 수 있다. 수직 트렌치(T)에 노출된 제1 몰드 구조체(MT1)의 제2 희생막들(SL2)을 전극들(EL)로 교체하여, 제1 적층 구조체(ST1)가 형성될 수 있다. 수직 트렌치(T)에 노출된 제2 몰드 구조체(MT2)의 제2 희생막들(SL2)을 전극들(EL)로 교체하여, 제2 적층 구조체(ST2)가 형성될 수 있다. 이어서, 수직 트렌치(T)에 노출된 제2 연결 반도체 패턴들(113)에 불순물을 도핑하여 공통 소스 영역(CSR)이 형성될 수 있다.
도 16 및 도 17을 다시 참조하면, 수직 트렌치(T)를 순차적으로 채우는 절연 스페이서들(SL) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제1 및 제2 층간 절연막들(140, 150)을 관통하여 수직 구조체들(VS)과 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 비트라인 콘택 플러그들(BPLG)은 더미 수직 구조체들(DVS)과 이격될 수 있다. 제2 층간 절연막(150) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체;
    상기 기판과 상기 적층 구조체 사이에 개재된 수평 반도체 패턴;
    상기 적층 구조체를 관통하여 상기 수평 반도체 패턴에 연결되는 수직 반도체 패턴들; 및
    상기 적층 구조체의 일 측에 제공되는 공통 소스 플러그를 포함하되,
    상기 적층 구조체, 상기 수평 반도체 패턴 및 상기 공통 소스 플러그는 제1 방향으로 연장되고,
    상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고,
    상기 제1 측벽은 상기 공통 소스 플러그를 향해 돌출된 돌출부들을 갖는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 수직 반도체 패턴들 중 제1 수직 반도체 패턴은 상기 돌출부들 중 제1 돌출부와 인접하고,
    평면적 관점에서, 상기 제1 돌출부의 제1 지점과 상기 제1 수직 반도체 패턴의 중심간의 거리는 제1 길이고,
    평면적 관점에서, 상기 제1 돌출부의 제2 지점과 상기 제1 수직 반도체 패턴의 중심간의 거리는 제2 길이며,
    상기 제1 길이와 상기 제2 길이는 서로 실질적으로 동일한 3차원 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 수직 반도체 패턴들 중 제2 수직 반도체 패턴은 상기 제1 수직 반도체 패턴과 인접하고,
    상기 제1 수직 반도체 패턴의 중심과 상기 제2 수직 반도체 패턴의 중심간의 거리는 제3 길이며,
    상기 제3 길이는 상기 제1 길이의 두 배보다 작은 3차원 반도체 메모리 장치.
  4. 제3항에 있어서,
    평면적 관점에서, 상기 제1 수직 반도체 패턴의 중심과 적층 구조체의 일 측벽간의 최단 거리는 제4 길이고,
    상기 제4 길이는 상기 제1 길이보다 큰 3차원 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 수직 반도체 패턴들은 제1 행 및 제2 행을 구성하고,
    상기 제1 행 및 상기 제2 행 각각은, 상기 제 1 방향으로 일렬로 배열된 상기 수직 반도체 패턴들을 포함하며,
    상기 제1 행의 상기 수직 반도체 패턴들은 상기 돌출부들과 각각 인접하는 3차원 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 측벽은, 상기 돌출부들 사이에서 정의된 함몰부들을 갖고,
    상기 함몰부들은 상기 제2 행의 상기 수직 반도체 패턴들을 향해 각각 연장되는 3차원 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 수평 반도체 패턴은 상기 제1 측벽에 대향하는 제2 측벽을 갖고,
    상기 제2 측벽은 돌출부들을 갖는 3차원 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 수평 반도체 패턴은 상기 제1 측벽에 대향하는 제2 측벽을 갖고,
    평면적 관점에서, 상기 제2 측벽은 상기 제1 방향으로 연장되는 라인 형태를 갖는 3차원 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 전극들과 상기 수직 반도체 패턴들 사이에 데이터 저장 요소들이 구성되는 3차원 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 수평 반도체 패턴 및 상기 수직 반도체 패턴들은 동일한 반도체 물질을 포함하는 3차원 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 기판과 상기 수평 반도체 패턴 사이에 개재된 연결 반도체 패턴들을 더 포함하되,
    상기 연결 반도체 패턴들은 상기 수평 반도체 패턴을 상기 기판과 전기적으로 연결하며,
    상기 공통 소스 플러그는 상기 연결 반도체 패턴들에 접속되고,
    상기 연결 반도체 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 3차원 반도체 메모리 장치.
  12. 기판 상에서 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체는 서로 이격되어 수직적으로 적층된 전극들을 포함하고;
    상기 기판과 상기 적층 구조체 사이에 개재되고, 상기 제1 방향으로 연장되는 수평 반도체 패턴; 및
    상기 적층 구조체를 관통하여 상기 수평 반도체 패턴에 연결되는 수직 반도체 패턴들을 포함하되,
    상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고,
    평면적 관점에서, 상기 제1 측벽은 올록볼록한(uneven) 형태를 갖는 3차원 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 측벽은, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부들을 갖는 3차원 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 수직 반도체 패턴들은 제1 행 및 제2 행을 구성하고,
    상기 제1 행 및 상기 제2 행 각각은, 상기 제 1 방향으로 일렬로 배열된 상기 수직 반도체 패턴들을 포함하며,
    상기 제1 행의 상기 수직 반도체 패턴들은 상기 돌출부들과 각각 인접하는 3차원 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 수평 반도체 패턴은 상기 적층 구조체와 수직적으로 중첩되고,
    상기 수평 반도체 패턴의 상기 제1 방향과 교차하는 제2 방향으로의 최대폭은, 상기 적층 구조체의 상기 제1 방향과 교차하는 제2 방향으로의 최대폭보다 작은 3차원 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 적층 구조체들은 복수개로 제공되어, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고,
    상기 3차원 반도체 메모리 장치는, 상기 적층 구조체들 사이에 개재된 공통 소스 플러그들을 더 포함하는 3차원 반도체 메모리 장치.
  17. 기판 상에 하부막을 형성하는 것;
    상기 하부막 상에, 수직적으로 번갈아 적층된 절연막들 및 제1 희생막들을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 관통하며, 제1 방향을 따라 배열되는 채널 홀들을 형성하는 것;
    상기 채널 홀들을 통해 상기 하부막을 선택적으로 습식 식각하여, 리세스 영역을 형성하는 것; 및
    상기 채널 홀들 및 상기 리세스 영역을 반도체 물질로 채워, 상기 채널 홀들을 채우는 수직 반도체 패턴들 및 상기 리세스 영역을 채우는 수평 반도체 패턴을 형성하는 것을 포함하되,
    상기 수평 반도체 패턴은 상기 제1 방향으로 연장되는 제1 측벽을 갖고,
    상기 제1 측벽은 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부들을 갖는 3차원 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 습식 식각은 상기 채널 홀들 사이의 상기 하부막이 모두 제거될 때까지 수행되고,
    상기 리세스 영역은 상기 채널 홀들과 연통되는 3차원 반도체 메모리 장치의 제조 방법.
  19. 제17항에 있어서,
    평면적 관점에서, 상기 리세스 영역의 적어도 하나의 일 측은, 상기 일 측과 인접하는 채널 홀들의 동심원들과 실질적으로 중첩되도록 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 몰드 구조체를 패터닝하여, 제1 방향으로 연장되는 수직 트렌치들을 형성하는 것; 및
    상기 수직 트렌치들에 의해 노출된 제1 희생막들을 전극들로 교체하는 것을 더 포함하되,
    상기 수직 트렌치들의 바닥들은 상기 수평 반도체 패턴의 바닥면보다 더 낮도록 형성되고,
    상기 수직 트렌치들은 상기 수평 반도체 패턴과 이격되도록 형성되는 3차원 반도체 메모리 장치의 제조 방법.
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