KR20170019541A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 반도체 기판 상에 집적된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체; 상기 주변 로직 구조체 상의 수평 반도체층; 상기 수평 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체들; 및 상기 적층 구조체들을 관통하여 상기 수평 반도체층과 연결되는 복수 개의 수직 구조체들을 포함한다. 상기 수평 반도체층은, 상기 하부 매립 절연막 상에 배치되며, 불순물 확산 억제 물질 및 제 1 불순물 농도의 제 1 도전형 불순물들이 함께 도핑된 제 1 반도체층; 및 상기 제 1 반도체층 상에 배치되며, 상기 제 1 불순물 농도보다 작은 제 2 불순물 농도의 상기 제 1 도전형 불순물들이 도핑되거나 언도프된 제 2 반도체층을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에 집적된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체; 상기 주변 로직 구조체 상의 수평 반도체층; 상기 수평 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체들; 및 상기 적층 구조체들을 관통하여 상기 수평 반도체층과 연결되는 복수 개의 수직 구조체들을 포함한다. 상기 수평 반도체층은, 상기 하부 매립 절연막 상에 배치되며, 불순물 확산 억제 물질 및 제 1 불순물 농도의 제 1 도전형 불순물들이 함께 도핑된 제 1 반도체층; 및 상기 제 1 반도체층 상에 배치되며, 상기 제 1 불순물 농도보다 작은 제 2 불순물 농도의 상기 제 1 도전형 불순물들이 도핑되거나 언도프된 제 2 반도체층을 포함한다.
실시예들에 따르면, 상기 제 1 반도체층 내에서, 상기 불순물 확산 억제 물질의 농도는 상기 제 1 도전형 불순물들의 농도보다 클 수 있다.
실시예들에 따르면, 상기 수평 반도체층은 상기 하부 매립 절연막과 상기 제 1 반도체층 사이에 배치된 제 3 반도체층을 더 포함하되, 상기 제 3 반도체층은 상기 제 1 불순물 농도보다 큰 제 3 불순물 농도의 상기 제 1 도전형의 불순물들이 도핑될 수 있다.
실시예들에 따르면, 상기 수평 반도체층은 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 배치된 제 4 반도체층을 더 포함하되, 상기 제 4 반도체층은 상기 불순물 확산 억제 물질을 포함할 수 있다.
실시예들에 따르면, 상기 제 4 반도체층 내에서 상기 불순물 확산 억제 물질의 농도는, 상기 제 1 반도체층 내에서 상기 불순물 확산 억제 물질의 농도보다 클 수 있다.
실시예들에 따르면, 상기 제 1 반도체층의 두께는 상기 제 4 반도체층보다 두꺼울 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에 집적된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체; 상기 주변 로직 구조체 상의 수평 반도체층으로서, 상기 수평 반도체층은, 상기 하부 매립 절연막과 인접하며, 제 1 불순물 농도로 도핑된 p형 불순물들을 포함하는 제 1 불순물층; 상기 제 1 불순물층 상에 배치되며, 상기 p형 불순물들이 상기 제 1 불순물 농도보다 작은 제 2 불순물 농도로 도핑되거나 언도프된 채널층; 상기 채널층과 상기 제 1 불순물층 사이에 배치되며, 불순물 확산 억제 물질이 도핑된 제 2 불순물층; 및 상기 제 1 불순물층과 상기 제 2 불순물층 사이에 배치되며, 상기 p형 불순물들 및 상기 불순물 확산 억제 물질이 함께 도핑된 제 3 불순물층을 포함하는 것; 상기 수평 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체들; 상기 적층 구조체들을 관통하여 상기 채널층과 연결되는 복수 개의 수직 구조체들; 및 상기 적층 구조체들 사이에서 상기 채널층 내에 배치되며, n형 불순물들을 포함하는 공통 소오스 영역을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 주변 로직 구조체 상에 셀 어레이 구조체가 배치될 수 있다. 셀 어레이 구조체는 주변 로직 구조체의 상부면에 형성된 수평 반도체층 및 수평 반도체층 상에 3차원적으로 배열되는 메모리 셀들을 포함할 수 있다.
수평 반도체층은 고농도의 보론(B)이 도핑된 제 1 반도체층(101)을 포함하므로, 3차원 반도체 장치의 소거 동작을 위해 픽업 영역들을 통해 수평 반도체층에 소거 전압을 인가하여 수직 구조체에 홀들을 제공할 때, 수평 반도체층의 저항을 줄일 수 있다. 또한, 수평 반도체층은 불순물 확산 억제 물질을 포함하는 제 2 및 제 3 반도체층들을 포함하므로, 공통 소오스 영역을 포함하는 제 4 반도체층으로 보론(B)이 확산되는 것을 억제할 수 있다. 이에 따라, 수평 반도체층에서 발생하는 접합 누설 전류(junction leakage)를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5 및 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 4의 I-I'선을 따라 자른 단면이다.
도 6은 도 5의 A 부분을 확대한 도면이다.
도 8, 도 10, 도 12, 도 14, 및 도 16은 본 발명의 다양한 실시예들을 설명하기 위해 도 7의 A 부분을 확대한 도면들이다.
도 9, 도 11, 도 13, 도 15, 도 17, 및 도 18은 본 발명의 다양한 실시예들에 따른 수평 반도체층 내의 불순물 농도 프로파일을 나타내는 그래프들이다.
도 19 내지 도 22는 본 발명의 다양한 실시예들을 설명하기 위해 도 7의 B 부분을 확대한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 페이지 버퍼(3), 컬럼 디코더(4), 및 제어 회로들(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들(5)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다.
페이지 버퍼(3)는 비트 라인들을 통해 메모리 셀 어레이와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(3)는 제어 로직(3)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
제어 회로들(5)은 3차원 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 회로들(5)은 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로들(5)은 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기(30)를 포함할 수 있다. 제어 회로들(5)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함한다. 3차원 구조를 갖는 메모리 셀 어레이에 대해서는 도 3을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들(EL)로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5 및 도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 4의 I-I'선을 따라 자른 단면이다.
도 4, 도 5, 및 도 6을 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 회로 영역과 셀 어레이 영역이 평면적 관점에서 오버랩될 수 있다.
주변 로직 구조체(PS)는 로우 및 칼럼 디코더들(도 1의 2, 4 참조), 페이지 버퍼(도 1의 3 참조) 및 제어 회로들과 같은 주변 회로들을 포함할 수 있으며, 이러한 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(20n)과 p형 불순물이 도핑된 p웰 영역(20p)을 포함할 수 있다. n웰 영역(20n)과 p웰 영역(20p)에는 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(23), 주변 게이트 전극들(23) 양측의 소오스 및 드레인 불순물 영역들(21), 주변 회로 콘택 플러그들(31), 주변 회로 배선들(33, 40), 및 주변 회로들을 덮는 하부 매립 절연막(50)을 포함할 수 있다. 보다 상세하게, n웰 영역(20n) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(20p) 상에 NMOS 트랜지스터들이 형성될 수 있다. 구체적으로, n웰 영역(20n) 및 p웰 영역(20p) 상에 주변 게이트 절연막을 개재하여 주변 게이트 전극들(23)이 배치되며, 주변 게이트 전극들(23) 양측에 소오스 및 드레인 불순물 영역들(21)이 배치될 수 있다. 또한, 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다. 주변회로 배선들(33, 40)은 주변회로 콘택 플러그들(31)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(31) 및 주변회로 배선들(33, 40)이 접속될 수 있다.
하부 매립 절연막(50)은 주변 회로들, 주변 회로 플러그들(31), 및 주변회로 배선들(33, 40)을 덮을 수 있다. 하부 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(50) 상에 배치되며, 수평 반도체층(100), 적층 구조체들(ST), 및 수직 구조체들(VS)을 포함한다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(50)의 상부면에 형성될 수 있다. 즉, 수평 반도체층(100)의 하부면은 하부 매립 절연막(50)과 접촉할 수 있다. 수평 반도체층(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 콘택 영역(CTR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 수평 반도체층(100)은 실질적으로 약 3000Å 내지 약 6000Å의 두께를 가질 수 있다. 수평 반도체층(100)에 대해서 도 8 내지 도 18을 참조하여 보다 상세히 후술하기로 한다.
적층 구조체들(ST)은 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하층의 절연막(ILD)의 두께는 다른 절연막들(ILD)보다 얇을 수 있다. 또한, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 콘택 영역(CTR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 상부 매립 절연막(121)이 수평 반도체층(100) 상에 배치될 수 있다. 또한, 캡핑 절연막(123)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(121)을 덮을 수 있다. 나아가, 캡핑 절연막(123) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
일 예에서, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극들(EL)은 메모리 셀들의 제어 게이트 전극들로 사용될 수 있다. 예를 들면, 최상층의 전극(EL) 및 최하층의 전극(EL) 사이의 전극들(EL)은 제어 게이트 전극들 및 이들을 연결하는 워드 라인들로써 사용될 수 있다. 전극들(EL)은 수직 구조체들(VS)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 수평 반도체층(100) 상에 도 3에 도시된 3차원적으로 배열된 메모리 셀들을 포함하는 셀 스트링들이 제공될 수 있다. 적층 구조체들(ST)에서, 최하층 및 최상층의 전극들(EL)은 선택 트랜지스터들(도 3의 SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 전극(EL)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 3의 SST)의 게이트 전극으로 사용되고, 최하층의 전극(EL)은 공통 소오스 영역(110)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 3의 GST)의 게이트 전극으로 사용될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST) 각각을 관통하여 수평 반도체층(100)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 수평 반도체층(100)에 연결될 수 있다. 일 예로, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체들(VS)의 바닥면들은 수평 반도체층(100)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
일 예로, 수직 구조체들(VS) 각각은, 도 5 및 도 6에 도시된 바와 같이, 수평 반도체층(100)과 접촉하는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 수평 반도체층(100)과 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 수평 반도체층(100)을 전기적으로 연결할 수 있다. 그리고, 제 1 반도체 패턴(SP1)의 바닥면은 수평 반도체층(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 수평 반도체층(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
다른 예로, 수직 구조체들(VS) 각각은, 도 7 및 도 8에 도시되 바와 같이, 적층 구조체(ST)의 하부 부분을 관통하여 수평 반도체층(100)과 접속되는 하부 반도체 패턴(LSP) 및 적층 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 연결되는 상부 반도체 패턴(USP)을 포함한다.
상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 그리고, 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴(USP)은 그것의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 적층 구조체의 내측벽을 덮을 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 수평 반도체층(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
하부 반도체 패턴(LSP)은, 도 3을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다. 하부 반도체 패턴(LSP)은 수평 반도체층(100)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 예로, 하부 반도체 패턴(LSP)은 수평 반도체층(100)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 예로, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 일 예로, 하부 반도체 패턴(LSP)에 인접한 절연 패턴은 하부 반도체 패턴(LSP)의 일측벽과 직접 접촉될 수 있다.
일 예로, 하부 반도체 패턴(LSP)은, 최하층 전극(EL)을 관통하는 필라 형태를 가질 수 있다. 여기서, 하부 반도체 패턴(LSP)의 하부면은 수평 반도체층(100)의 상부면보다 아래에 위치하며, 하부 매립 절연막(50)의 상부면과 이격될 수 있다. 그리고, 하부 반도체 패턴(LSP)의 상부면은 최하층 전극(EL)의 상부면보다 위에 위치할 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다. 데이터 저장막(DS)은 도 6 및 도 8에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 패턴(VP)과, 전극들(EL)과 수직 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
일 예로, 데이터 저장막(DS)의 수직 패턴(VP)은, 도 6에 도시된 바와 같이, 수직 구조체들(VS)의 측벽들을 감싸며, 수평 반도체층(100)과 직접 접촉할 수 있다. 다른 예로, 데이터 저장막(DS)의 수직 패턴(VP)은 도 8에 도시된 바와 같이, 상부 반도체 패턴(USP)의 측벽을 감싸며, 하부 반도체 패턴 상에 배치될 수 있다. 데이터 저장막(DS)에 대해서 도 19 내지 도 22을 참조하여 보다 상세히 후술하기로 한다.
공통 소오스 영역들(110)은 각각 서로 인접하는 적층 구조체들(ST) 사이에서 수평 반도체층(100) 내에 배치될 수 있다. 공통 소오스 영역들(110)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(110)은 수평 반도체층(100) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(110)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 공통 소오스 영역들(110)의 불순물 농도는 예를 들면, 약 1x1019 ions/cm3 내지 약 1x1021 ions/cm3일 수 있다.
공통 소오스 플러그(CSPLG)가 공통 소오스 영역(110)에 접속될 수 있다. 공통 소오스 플러그(CSPLG)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작시 도전 패턴을 통해 공통 소오스 영역에 접지 전압이 인가될 수 있다. 일 예로, 공통 소오스 플러그(CSPLG)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 예로, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSPLG)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역과 국소적으로 접속될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 이 실시예에 따르면, 수평 반도체층(100) 상의 적층 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(121)이 배치될 수 있으며, 배선 구조체는 상부 매립 절연막(121) 및 캡핑 절연막(123)을 관통하여 전극들(EL)의 끝단들에 콘택 플러그들(PLG)과, 캡핑 절연막(123) 상에서 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다.
일 예로, 픽업 영역들(115)이 셀 어레이 구조체(CS)에 인접하여 배치될 수 있다. 픽업 영역들(115)이 적층 구조체들(ST) 각각의 양 끝단들에 인접하게 배치될 수 있다. 즉, 픽업 영역들(115)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 픽업 영역들(115)은 수평 반도체층(100) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 픽업 영역들(115)을 수평 반도체층(100)과 동일한 도전형을 가질 수 있으며, 픽업 영역들(115)에서 불순물 농도는 수평 반도체층(100) 내의 불순물 농도보다 높을 수 있다. 예를 들면, 픽업 영역들(115)은 고농도의 p형의 불순물(예를 들면, 보론(B))을 포함할 수 있다. 예를 들면, 픽업 영역들(115)의 불순물(예를 들면, 보론(B))의 농도는 약 1x 1019 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다.
픽업 영역들(115) 각각에 픽업 콘택 플러그(PPLG)가 접속될 수 있다. 픽업 콘택 플러그(PPLG)는 상부 매립 절연막(121)을 관통할 수 있으며, 픽업 콘택 플러그(PPLG)의 상부면은 콘택 패턴의 상부면과 실질적으로 공면을 이룰 수 있다. 일 예로, 픽업 콘택 플러그(PPLG)는 고농도의 보론(B) 도핑된 반도체층과 접속되거나, 고농도의 보론(B)이 도핑된 픽업 영역(115)에 접속될 수 있다.
픽업 콘택 플러그(PPLG)는 웰 도전 라인(PCL) 및 픽업 콘택 플러그들(PCT)을 통해 주변 회로들과 연결될 수 있으며, 소거 동작시 웰 도전 라인(PCL) 및 픽업 콘택 플러그(PPLG)를 통해 픽업 영역(115)에 소거 전압이 인가될 수 있다. 픽업 영역(115)을 통해 소거 전압이 적층 구조체들(ST) 아래의 수평 반도체층(100)에 제공될 수 있다.
한편, 다른 예에서, 픽업 영역들(115)은 생략될 수도 있으며, 도 7에 도시된 바와 같이, 픽업 콘택 플러그(PPLG)가 수평 반도체층(110) 내에서 고농도의 보론(B) 도핑된 반도체층에 직접 접속될 수 있다.
셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 연결 플러그(133)를 통해 전기적으로 연결될 수 있다. 연결 플러그(133)는 상부 매립 절연막(121) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(33, 40)에 접속될 수 있다. 연결 플러그(133)와 수평 반도체층(100)이 전기적으로 절연될 수 있도록 연결 플러그(133)를 둘러싸는 절연 스페이서(131)가 형성될 수 있다.
도 8, 도 10, 도 12, 도 14, 및 도 16은 본 발명의 다양한 실시예들을 설명하기 위해 도 7의 A 부분을 확대한 도면들이다. 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 18은 본 발명의 다양한 실시예들에 따른 수평 반도체층 내의 불순물 농도 프로파일을 나타내는 그래프들이다.
도 9, 도 11, 도 13, 도 15, 및 도 17은, 도 8, 도 10, 도 12, 도 14, 및 도 16의 3차원 반도체 메모리 장치에서, 공통 소오스 영역 아래의 수평 반도체층에서 불순물들의 농도 프로파일을 나타내며, 도 18은 도 16의 3차원 반도체 메모리 장치에서, 수직 구조체 아래의 수평 반도체층에서 불순물들의 농도 프로파일을 나타낸다. 또한, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 18에서, A 그래프는 n형 불순물들의 농도를 나타내며, B 그래프는 불순물 확산 억제 물질의 농도를 나타내고, C 그래프는 p형 불순물들의 농도를 나타낸다.
이에 더하여, 도 8 내지 도 18을 참조하여 설명되는 수평 반도체층은, 도 5 및 도 6에 도시된 3차원 반도체 메모리 장치의 수평 반도체층에도 적용될 수 있다.
도 8 및 도 9를 참조하면, 수평 반도체층(100)은 하부 매립 절연막(50) 상에 차례로 적층된 제 1 반도체층(101), 제 2 반도체층(103), 제 3 반도체층(105), 및 제 4 반도체층(107)을 포함할 수 있다.
제 1 반도체층(101)은 제 1 불순물 농도로 도핑된 p형 불순물들을 포함할 수 있다. 예를 들어, 제 1 반도체층(101)은 보론(B)이 도핑된 반도체층일 수 있다. 제 1 반도체층(101)은 보론(B)이 도핑된 다결정 반도체 물질(예를 들어, 폴리실리콘)로 이루어질 수 있다. 제 1 반도체층(101)에서, p형 불순물의 도핑 농도는 예를 들어, 약 1x 1017 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 제 1 반도체층(101)은 예를 들어, 약 500Å 내지 약 2000Å의 두께를 가질 수 있다.
제 2 반도체층(103)은 p형 불순물들 및 불순물 확산 억제 물질이 혼재하는 반도체층일 수 있다. 불순물 확산 억제 물질은 p형 불순물들이 제 4 반도체층(107)으로 확산되는 것을 억제할 수 있다. 예를 들어, p형 불순물들은 보론(B)일 수 있으며, 불순물 확산 억제 물질은 탄소(C)를 포함할 수 있다. 일 예로, 제 2 반도체층(103)은 탄소(C) 및 보론(B)이 함께 도핑된(co-doped) 폴리실리콘층일 수 있다. 제 2 반도체층(103)에서 p형 불순물들의 농도는 제 1 반도체층(101)에서 p형 불순물들의 농도보다 작을 수 있다. 제 2 반도체층(103)에서, 불순물 확산 억제 물질의 농도는 p형 불순물들의 농도보다 클 수 있다. 제 2 반도체층(103)에서 p형 불순물의 농도는 예를 들어, 약 1x 1017 ions/cm3 내지 약 1x 1018 ions/cm3일 수 있다. 제 2 반도체층(103)에서 탄소의 도핑 농도는 예를 들어, 약 5x 1018 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 제 2 반도체층(103)의 두께는 제 1 또는 제 3 반도체층들(101, 105)의 두께보다 클 수 있다. 제 2 반도체층(103)은 예를 들어, 약 500Å 내지 약 2000Å의 두께를 가질 수 있다. 이와 달리, 제 2 반도체층(103)의 두께는 도 6에 도시된 바와 같이, 제 1 또는 제 3 반도체층들(101, 105)의 두께와 실질적으로 동일할 수도 있다.
제 3 반도체층(105)은 p형 불순물들 및 불순물 확산 억제 물질을 포함할 수 있다. 제 3 반도체층(105)의 불순물 확산 억제 물질은 제 2 반도체층(103)의 불순물 확산 억제 물질과 동일할 수 있다. 일 예로, 불순물 확산 억제 물질의 농도는 제 2 반도체층(103)에서 보다 제 3 반도체층(105)에서 클 수 있다. 다른 예로, 불순물 확산 억제 물질의 농도는 제 2 및 제 3 반도체층들(103, 105)에서 실질적으로 동일할 수도 있다. 제 3 반도체층(105)에서 p형 불순물들의 농도는 제 2 반도체층(103)에서 p형 불순물들의 농도보다 작을 수 있다. 제 3 반도체층(105)에서, p형 불순물의 농도는 예를 들어, 약 1x 1016 ions/cm3 내지 약 1x 1018 ions/cm3일 수 있다. 제 3 반도체층(105)에서 탄소의 도핑 농도는 예를 들어, 약 5x 1018 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 제 3 반도체층(105)은 예를 들어, 약 500Å 내지 약 2000Å의 두께를 가질 수 있다. 도 8 및 도 9에 도시된 예에서, p형 불순물들의 농도는 제 1 반도체층(101)에서 가장 높을 수 있으며, 제 2 및 제 3 반도체층들(103, 105)에서 급격히 감소될 수 있다.
제 4 반도체층(107)은 제 1 불순물 농도보다 작은 제 2 불순물 농도로 도핑된 p형 불순물들을 포함할 수 있다. 제 4 반도체층(107)에서, p형 불순물의 농도는 예를 들어, 약 1x 1015 ions/cm3 내지 약 1x 1017 ions/cm3일 수 있다. 다른 예에서, 제 4 반도체층(107)은 불순물이 도핑되지 않은 언도프 반도체층일 수 있다.
일 예로, 제 4 반도체층(107)의 두께는 제 1 내지 제 3 반도체층들(101, 103, 105)의 두께의 합보다 클 수 있다. 다른 예로, 제 4 반도체층(107)의 두께는 제 1 및 제 2 반도체층들(101, 103)의 두께의 합보다 클 수 있다. 또한, 제 4 반도체층(107)의 두께는 수평 반도체층(100)의 두께의 약 1/2보다 클 수 있다. 예를 들어, 제 4 반도체층(107)의 두께는 약 2000Å 내지 약 4500Å의 두께를 가질 수 있다.
n형 불순물들 예를 들어, 비소(As) 또는 인(P))이 도핑된 공통 소오스 영역(110)은 제 4 반도체층(107) 내에 형성될 수 있다. N형 불순물들의 농도는 제 4 반도체층(107)의 표면 부분에서 최고점을 가질 수 있으며, 예를 들어, n형 불순물들의 농도는 약 1x1019 ions/cm3 내지 약 1x1021 ions/cm3일 수 있다. 그리고, 제 3 반도체층(105)과 인접한 부분에서 n형 불순물의 농도는 약 1x 1015 ions/cm3 내지 약 1x 1017 ions/cm3일 수 있다.
일 예로, 3차원 반도체 메모리 장치의 소거 동작을 위해 픽업 영역들(도 5의 115)에 소거 전압을 인가하여 수직 구조체들(VS)에 홀들을 제공할 때, 수평 반도체층(100)은 고농도의 보론(B)이 도핑된 제 1 반도체층(101)을 포함하므로 수평 반도체층(100)의 저항을 줄일 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 소거 동작 속도를 향상시킬 수 있다. 또한, 수평 반도체층(100)은 불순물 확산 억제 물질을 포함하는 제 2 및 제 3 반도체층들(103, 105)을 포함하므로, 보론(B)이 제 4 반도체층(107)으로 확산되는 것을 억제할 수 있다. 이에 따라, 폴리실리콘으로 이루어진 수평 반도체층(100)에서, 그레인 바운더리(grain boundary)를 통해 보론(B)이 확산되어 제 4 반도체층(107)에서 pn 접합이 형성되어 발생하는 접합 누설 전류(junction leakage)를 줄일 수 있다.
도 10 및 도 11을 참조하면, 수평 반도체층(100)은 제 2 반도체층(103), 제 3 반도체층(105), 및 제 4 반도체층(107)을 포함할 수 있다.
제 2 반도체층(103)은 p형 불순물들 및 불순물 확산 억제 물질이 함께 도핑된 반도체층일 수 있으며, 제 3 반도체층(105)은 불순물 확산 억제 물질이 도핑된 반도체층일 수 있다. 제 4 반도체층(107)은 p형 불순물들이 도핑되거나 언도우프된 반도체층일 수 있다. 예를 들어, p형 불순물들은 보론(B)일 수 있으며, 불순물 확산 억제 물질은 탄소(C)일 수 있다.
제 2 반도체층(103)은 제 1 불순물 농도의 p형 불순물들을 포함하며, 제 4 반도체층(107)은 제 1 불순물 농도보다 작은 제 2 불순물 농도의 p형 불순물들을 포함할 수 있다. p형 불순물들의 농도는 제 3 및 제 4 반도체층들(105, 107)에서보다 제 2 반도체층(103)에서 클 수 있다. p형 불순물들은 불순물 확산 억제 물질에 의해 제 3 반도체층(105)에서 급격히 감소될 수 있다.
불순물 확산 억제 물질의 농도는 제 2 반도체층(103)에서보다 제 3 반도체층(105)에서 클 수 있다. 이와 달리, 제 2 및 제 3 반도체층들(103, 105)에서 불순물 확산 억제 물질의 농도는 실질적으로 동일할 수도 있다. 제 2 반도체층(103)에서, p형 불순물들의 농도보다 불순물 확산 억제 물질의 농도가 클 수 있다.
제 4 반도체층(107)의 두께는 제 2 및 제 3 반도체층들(103, 105)의 두께의 합보다 클 수 있다. 제 4 반도체층(107)의 두께는 수평 반도체층(100)의 총 두께의 약 1/2보다 클 수 있다. 예를 들어, 제 4 반도체층(107)의 두께는, 약 2000Å 내지 약 4500Å의 두께를 가질 수 있다.
일 예에서, P형 불순물들과 불순물 확산 억제 물질이 혼재된 제 2 반도체층(103)의 두께는 불순물 확산 억제 물질이 도핑된 제 3 반도체층(105)의 두께보다 클 수 있다.
도 12 및 도 13을 참조하면, 수평 반도체층(100)은 제 2 반도체층(103), 및 제 4 반도체층(107)을 포함할 수 있다.
제 2 반도체층(103)은 p형 불순물들 및 불순물 확산 억제 물질이 함께 도핑된 반도체층일 수 있으며. 제 4 반도체층(107)은 p형 불순물들이 도핑되거나 언도우프된 반도체층일 수 있다. 제 2 반도체층(103)에서, p형 불순물들은 제 1 불순물 농도로 도핑되고, 제 4 반도체층(107)에서 p형 불순물들은 제 1 불순물 농도보다 작은 제 2 불순물 농도로 도핑될 수 있다. 일 예로, 제 2 반도체층(103)에서 p형 불순물들의 농도보다 불순물 확산 억제 물질의 농도가 클 수 있다. 제 4 반도체층(107)은 n형 불순물들이 도핑된 공통 소오스 영역(110)을 포함하며, 제 4 반도체층(107)에서 n형 불순물들의 농도가 p형 불순물들의 농도보다 클 수 있다.
제 2 반도체층(103)의 두께는 수평 반도체층(100)의 총 두께의 약 1/2보다 작을 수 있다. 제 4 반도체층(107)의 두께는 수평 반도체층(100)의 총 두께의 약 1/2보다 클 수 있다. 제 4 반도체층(107)의 두께는, 예를 들어, 약 2000Å 내지 약 4500Å의 두께를 가질 수 있다.
도 14 및 도 15를 참조하면, 수평 반도체층(100)은 제 1 반도체층(101), 제 3 반도체층(105), 및 제 4 반도체층(107)을 포함할 수 있다. 제 1, 제 3, 및 제 4 반도체층들(101, 105, 107)은 p형 불순물들을 포함하며, 제 3 반도체층(105)은 불순물 확산 억제 물질을 포함할 수 있다.
제 1 반도체층(101)은 제 1 불순물 농도의 p형 불순물들을 포함할 수 있으며, 제 4 반도체층(107)은 제 1 불순물 농도보다 작은 제 2 불순물 농도의 p형 불순물들을 포함할 수 있다. 제 3 반도체층(105)에서 p형 불순물들의 농도는 급격히 감소될 수 있으며, 제 3 반도체층(105)에서 불순물 확산 억제 물질의 농도는 p형 불순물들의 농도보다 클 수 있다. 제 3 반도체층(105)의 두께는 제 4 반도체층(107)의 두께보다 얇을 수 있으며, 수평 반도체층(100)의 총 두께의 약 1/2보다 작을 수 있다.
도 16, 도 17, 및 도 18을 참조하면, 수평 반도체층(100)은 제 2 반도체층(103), 제 3 반도체층(105), 및 제 4 반도체층(107)을 포함할 수 있다. 제 2 내지 제 4 반도체층들(103, 105, 107)은 p형 불순물들을 포함하며, 제 2 및 제 3 반도체층들(103, 105)은 불순물 확산 억제 물질을 포함할 수 있다.
제 2 반도체층(103)은 제 1 불순물 농도의 p형 불순물들을 포함하며, 제 4 반도체층(107)은 제 1 불순물 농도보다 작은 제 2 불순물 농도의 p형 불순물들을 포함할 수 있다. p형 불순물들의 농도는 제 3 반도체층(105)에서 급격히 감소될 수 있다. 일 예로, 불순물 확산 억제 물질의 농도는 제 2 반도체층(103)에서 보다 제 3 반도체층(105)에서 클 수 있다. 제 3 반도체층(105)에서, 불순물 확산 억제 물질의 농도는 p형 불순물들의 농도보다 클 수 있다.
나아가, 제 4 반도체층(107)은 공통 소오스 영역(110) 및 로컬 불순물 영역(111)을 포함할 수 있다. 공통 소오스 영역(110)은 적층 구조체들(ST) 사이에서 라인 형태로 형성되며, 고농도의 n형 불순물들을 포함할 수 있다. 로컬 불순물 영역(111)은 공통 소오스 영역(110) 아래에서 라인 형태로 형성되며, 불순물 확산 억제 물질을 포함할 수 있다. 로컬 불순물 영역(111) 내의 불순물 확산 억제 물질은 n형 불순물들이 제 4 반도체층(107)으로 확산되는 것을 억제할 수 있다. 예를 들어, 불순물 확산 억제 물질은 탄소(C)일 수 있다. 예를 들어, 로컬 불순물 영역(111)에서 탄소의 농도는 약 예를 들어, 약 5x 1018 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다.
이에 더하여, 제 1 채널 불순물 영역(112)이 최하층 전극(EL) 아래의 제 4 반도체층(107)에 형성될 수 있다. 또한, 제 2 채널 불순물 영역(113)이 제 4 반도체층(107)과 접촉하는 하부 반도체 패턴(LSP)의 하부 부분에 형성될 수 있다. 제 1 및 제 2 채널 불순물 영역들(112, 113)은 p형 불순물들을 포함하며, p형 불순물들의 농도는 제 1 채널 불순물 영역(112)에서보다 제 2 채널 불순물 영역(113)에서 클 수 있다. 또한, 제 1 채널 불순물 영역(112)에서 p형 불순물 농도가 제 4 반도체층(107) 내의 p형 불순물 농도보다 클 수 있다. 제 1 및 제 2 채널 불순물 영역들(112, 113)은 최하층의 전극(EL) 및 수평 반도체층(100)에 의해 구성되는 MOS 트랜지스터의 채널 영역으로 이용될 수 있다. 제 1 채널 불순물 영역(112)에서 p형 불순물의 농도는 예를 들어, 약 1x 1015 ions/cm3 내지 약 1x 1018 ions/cm3일 수 있다. 제 2 채널 불순물 영역(113)에서 p형 불순물의 농도는 예를 들어, 약 1x 1019 ions/cm3 내지 약 1x 1020 ions/cm3일 수 있다.
도 19 내지 도 22는 도 5 및 도 7의 B 부분을 확대한 도면들로서, 도 19 내지 도 22를 참조하여, 본 발명의 다양한 실시예들에 따른 데이터 저장막에 대해 상세히 설명한다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 적층 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막은 터널 절연막(TL), 전하 저장막(CL) 및 블록킹 절연막(BK)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 데이터 저장막 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
도 19에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다.
도 20에 도시된 실시예에 따르면, 터널 절연막(TIL) 및 전하 저장막(CIL)은 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 그리고, 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 21에 도시된 실시예에 따르면, 터널 절연막(TIL)이 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있으며, 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 22 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
이러한 데이터 저장막에서, 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
블록킹 절연막(BLK)은 서로 다른 물질로 형성되는 제 1 및 제 2 블록킹 절연막들을 포함할 수 있다. 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막(TIL)보다 작고 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 제 1 및 제 2 블록킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 예로, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판 상에 집적된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상의 수평 반도체층;
    상기 수평 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체들; 및
    상기 적층 구조체들을 관통하여 상기 수평 반도체층과 연결되는 복수 개의 수직 구조체들을 포함하되,
    상기 수평 반도체층은:
    상기 하부 매립 절연막 상에 배치되며, 불순물 확산 억제 물질 및 제 1 불순물 농도의 제 1 도전형 불순물들이 함께 도핑된(co-doped) 제 1 반도체층; 및
    상기 제 1 반도체층 상에 배치되며, 상기 제 1 불순물 농도보다 작은 제 2 불순물 농도의 상기 제 1 도전형 불순물들이 도핑되거나 언도프된 제 2 반도체층을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체층 내에서, 상기 불순물 확산 억제 물질의 농도는 상기 제 1 도전형 불순물들의 농도보다 큰 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 수평 반도체층은 상기 하부 매립 절연막과 상기 제 1 반도체층 사이에 배치된 제 3 반도체층을 더 포함하되,
    상기 제 3 반도체층은 상기 제 1 불순물 농도보다 큰 제 3 불순물 농도의 상기 제 1 도전형의 불순물들이 도핑된 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 수평 반도체층은 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 배치된 제 4 반도체층을 더 포함하되,
    상기 제 4 반도체층은 상기 불순물 확산 억제 물질이 도핑되는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 4 반도체층 내에서 상기 불순물 확산 억제 물질의 농도는, 상기 제 1 반도체층 내에서 상기 불순물 확산 억제 물질의 농도보다 큰 3차원 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 반도체층의 두께는 상기 제 4 반도체층보다 두꺼운 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 불순물 확산 억제 물질은 탄소(C)인 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 반도체층의 두께는 상기 제 1 반도체층과 상기 제 3 반도체층의 두께의 합보다 큰 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 2 반도체층의 두께는 상기 수평 반도체층의 두께의 반보다 큰 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 적층 구조체들은 상기 수평 반도체층 상에서 일 방향으로 나란히 연장되며,
    상기 제 2 반도체층은 상기 적층 구조체들 사이에서 상기 일 방향으로 연장되며, 제 2 도전형의 불순물이 도핑된 공통 소오스 영역을 포함하되,
    상기 공통 소오스 영역에서 상기 제 2 도전형의 불순물의 농도는 상기 제 1 도전형 불순물들의 상기 제 1 불순물 농도보다 큰 3차원 반도체 메모리 장치.
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