JP2009158853A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2009158853A JP2009158853A JP2007338047A JP2007338047A JP2009158853A JP 2009158853 A JP2009158853 A JP 2009158853A JP 2007338047 A JP2007338047 A JP 2007338047A JP 2007338047 A JP2007338047 A JP 2007338047A JP 2009158853 A JP2009158853 A JP 2009158853A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity
- channel layer
- channel
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims description 112
- 230000001629 suppression Effects 0.000 claims description 41
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 21
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 62
- 229910052710 silicon Inorganic materials 0.000 abstract description 62
- 239000010703 silicon Substances 0.000 abstract description 62
- 239000002019 doping agent Substances 0.000 abstract 10
- 108091006146 Channels Proteins 0.000 description 73
- 229910021332 silicide Inorganic materials 0.000 description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 21
- 238000000034 method Methods 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 13
- 238000004151 rapid thermal annealing Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 125000005843 halogen group Chemical group 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 150000001721 carbon Chemical group 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
【課題】 不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
【選択図】 図１
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
【選択図】 図１
Description
本発明は、半導体装置に関する。
トランジスタの高性能化は、キャリア（電子や正孔）移動度の向上が重要な要素となる。チャネルに存在する不純物はキャリアの移動度の低下を招くため、シリコン基板表面への不純物拡散を防ぎながらチャネル領域を形成する必要がある。そのため、トランジスタ特性を向上させるためには急峻な不純物濃度勾配を有するチャネル構造が望ましいことがよく知られている。
そこで、イオン注入で不純物チャネル層を形成した後、ノンドープのシリコンエピタキシャル層を形成することで急峻な不純物濃度勾配を有するチャネル構造を形成する方法がある。
この構造では、不純物チャネル層からノンドープシリコンエピタキシャル層に不純物チャネル層中の不純物が拡散し、チャネルプロファイルが緩やかになってしまう。ＳｉＣ層が不純物の拡散を抑制するため（例えば、特許文献１参照）、イオン注入でチャネル層を形成した後、ＳｉＣ層をエピタキシャル成長し、その上にノンドープのシリコンエピタキシャル層を形成することが提案されている（例えば、非特許文献１参照。）。
しかし、この構造では不純物チャネル層から下方向へ不純物が拡散してしまうことによって、ウェル領域と高濃度拡散層領域との境界部における不純物濃度が高くなることで、接合容量や接合リークが高くなるという問題がある。
特開２０００−７７６５４
T.Emst et.al 「2003 Symposium on VLSI Technology Digest of Technical Papers」pp. 51-52
本発明は、上記の問題を鑑みなされたもので、不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供することを目的とする。
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された第一の不純物拡散抑制層と、前記第一の不純物拡散抑制層上に形成された不純物チャネル層と、前記不純物チャネル層上に形成された第二の不純物拡散抑制層と、前記第二の不純物拡散抑制層上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えることを特徴とする。
また、本発明の別態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、炭素又はゲルマニウム元素濃度が１×１０１７ｃｍ−３以上である不純物チャネル層と、前記不純物チャネル層上に形成された不純物拡散抑制層と、前記不純物拡散抑制層上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えることを特徴とする。
本発明の一態様による半導体装置の製造方法は、半導体層を有する基板の前記半導体層の主面上に第一の不純物拡散抑制層を形成する工程と、前記第一の不純物拡散抑制層上に不純物チャネル層を形成する工程と、前記不純物チャネル層上に第二の不純物拡散抑制層を形成する工程と、前記第二の不純物拡散抑制層上にチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする
本発明によれば、不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の、チャネル長方向の断面図である。
図１は、本発明の第１の実施形態に係る半導体装置の、チャネル長方向の断面図である。
ｐ型シリコン基板、又はｎ型シリコン基板上１に、深さ２００〜３５０ｎｍの素子分離２が形成されている。素子分離２によって区画された領域である能動素子部のシリコン基板１中にはｐ型、又はｎ型のウェル領域（図示せず）が形成されている。ウェル領域の典型的な不純物濃度はｎ型ウェルの場合リン３×１０１３ｃｍ−３、ｐ型ウェルの場合ボロン２×１０１３ｃｍ−３程度である。
能動素子部のシリコン基板１上には第一の不純物拡散抑制層３であるＳｉＣ層が５〜２０ｎｍの厚さで設けられ、ＳｉＣ層３上に不純物チャネル層５としてｎＭＯＳの場合にはボロンドーピングしたシリコン層５が、ｐＭＯＳの場合にはリンドーピングしたシリコン層５が１０〜３０ｎｍの厚さで形成されている。
不純物チャネル層５の上には第二の不純物拡散抑制層４であるＳｉＣ層が５〜２０ｎｍの厚さで設けられ、そのＳｉＣ層４上にノンドープのシリコンエピタキシャル層６が５〜２０ｎｍで形成されている。第一の不純物拡散抑制層３および第二の不純物拡散抑制層４であるＳｉＣ層のカーボン原子濃度を１×１０１７ｃｍ−３以上で形成することによって効果的に不純物チャネル層からの不純物の拡散を効果的に抑制することができる。また、シリコンエピタキシャル層、第一及び第二の不純物拡散抑制層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が形成されている。
シリコンエピタキシャル層６には、ゲート絶縁膜７を介してゲート電極８が形成され、ゲート絶縁膜７及びゲート電極８の積層構造側部には、ゲート側壁膜１０が形成されている。また、ゲート電極８上及びシリコンエピタキシャル層６上にはシリサイド層１２が形成されている。
ゲート絶縁膜７は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等の他に、シリコン酸化膜、シリコン酸窒化膜よりも誘電率の高いハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）やハフニウムシリコン酸化膜（ＨｆＳｉＯ）等、またはそれらの積層構造が考えられる。ゲート電極８は、例えば、ポリシリコン等の導電体またはタングステン（Ｗ）、チタンナイトライド（ＴｉＮ）等の金属電極からなる。シリサイド層１２は、例えば、Ｎｉシリサイド、Ｃｏシリサイド、Ｅｒシリサイド、Ｐｔシリサイド、Ｐｄシリサイド等が考えられる。
図２は本発明の第１の実施形態に係る半導体装置の形成工程を示す断面図である。
はじめに、シリコン基板１の主面に、例えば、ＳｉＮ等のハードマスクを用いて素子分離２を形成する。
次に、図２（ａ）に示すように、シリコン基板１の主面に、素子分離２によって区画された能動素子部にウェル領域（図示せず）を形成した後、シリコン基板１上に第一の不純物拡散抑制層３であるＳｉＣ層をエピタキシャル成長により５〜２０ｎｍの厚さで形成する。
シリコンのエピタキシャル成長は、７００℃以上の高温下、水素雰囲気中でシリコン基板１を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＨＣｌ等の反応ガスを水素とともにシリコン基板１上に供給することでなされ、ＳｉＣ層３はＳｉＨ３ＣＨ３を上記の反応ガスに混入させて供給することによってなされる。ＳｉＣ層はカーボン原子の構成比率（Atomic％）を０．０５〜３．０％で形成することによって不純物チャネル層からの不純物の拡散を効果的に抑制することができる。
次に、図２（ｂ）に示すように、ＳｉＣ層３上に不純物チャネル層５となるボロンをドープしたシリコン層をエピタキシャル成長により１０〜３０ｎｍの厚さで形成する。ボロンをドープしたシリコン層５はＢ２Ｈ６を上記反応ガスに混入させ、シリコンを成長させることによって形成することができる。また、リンをドープしたシリコン層を形成する場合はＰ２Ｈ５を反応ガスに混入させ、シリコンを成長させることによって形成することができる。その後、ボロンドープしたシリコン層５の上に第二の不純物拡散抑制層４であるＳｉＣ層をエピタキシャル成長によって形成する。
続いて、図２（ｃ）に示すように、チャネル層であるシリコンエピタキシャル層６となるノンドープのシリコン層を５〜２０ｎｍ形成した後、チャネル活性化のためのＲＴＡ（Rapid Thermal Annealing）を行う。
次いで、図２（ｄ）に示すように、熱酸化法またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりゲート絶縁膜７を約０．５〜６ｎｍ程度の厚さで形成する。そのゲート絶縁膜７の上に、厚さ約５０〜２００ｎｍのゲート電極８を、例えば、ポリシリコンまたはポリシリコンゲルマニウムによって形成する。ゲート電極８の形成後、リソグラフィ法、反応性イオンエッチング法等を用いて、ゲート電極８及びゲート絶縁膜７のパターニングを行う。
次に、イオン注入により浅い拡散層９を形成する。浅い拡散層９がｎ型拡散層である場合、例えば、Ｈａｌｏ条件としてＢイオンを２０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ａｓイオンを１〜５ｋｅＶ、 ５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入する。一方、浅い拡散層９がｐ型拡散層である場合、例えば、Ｈａｌｏ条件としてＡｓイオンを４０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ｂイオンを１〜３ｋｅＶ、５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入し、活性化ＲＴＡを行う。
続いて、例えば、ＬＰＣＶＤ法等を用いてゲート電極８及びゲート絶縁膜７の側壁にゲート側壁膜１０としてシリコン酸化膜を形成した後、イオン注入により深い拡散層１１を形成する。深い拡散層１１の形成条件は、例えば、Ｎ型拡散層の場合にはＡｓイオンを加速電圧５〜２５ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２であり、Ｐ型拡散層の場合にはＢイオンを加速電圧１〜５ｋｅＶ、ドーズ量５×１０１４〜５×１０１５ｃｍ−２である。
次いで、図２（ｅ）に示すように、シリコン基板１上及びゲート電極８上にＮｉ膜を、例えば、スパッタリング法を用いて堆積し、ＲＴＡによりシリサイド化させることによりシリサイド層１２を形成する。シリサイド膜１２形成後、硫酸と過酸化水素水の混合溶液でエッチングを行い未反応のＮｉ膜を除去する。
図３は図１におけるＡ−Ａ´線における不純物濃度を示したグラフである。図３に示すように、ＳｉＣ層３を形成することによりウェル領域と高濃度拡散層領域との境界部における不純物濃度が、ＳｉＣ層３を形成しない場合と比較して低く抑えられることを確認した。
上記した本実施形態によれば、次のような効果が得られる。すなわち、不純物チャネル層５の上下にＳｉＣ層からなる不純物拡散抑制層を形成することによって、不純物チャネル層５から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
なお、一度２５０〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行うプロセスを用いたり、Ｎｉスパッタ後Ｎｉ膜の上に、Ｎｉシリサイドよりも電気抵抗値の低いＴｉＮ膜を堆積したりすることにより、さらに低抵抗化を行ってもよい。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の、チャネル長方向の断面図である。
図４は、本発明の第２の実施形態に係る半導体装置の、チャネル長方向の断面図である。
ｎ型シリコン基板上１３に、深さ２００〜３５０ｎｍの素子分離１４が形成されている。素子分離１４に区画された領域である能動素子部にはｐＭＯＳＦＥＴの形成領域（以下、単にｐＭＯＳ領域と称す）であるｎ型のウェル領域（図示せず）、及びｎＭＯＳＦＥＴの形成領域（以下、単にｎＭＯＳ領域と称す）であるｐ型のウェル領域（図示せず）が形成されている。ウェル領域の典型的な不純物濃度はｎ型ウェルの場合リン３×１０１３ｃｍ−３、ｐ型ウェルの場合ボロン２×１０１３ｃｍ−３程度である。
ｎＭＯＳ領域のシリコン基板１３上には第一の不純物拡散抑制層１５であるＳｉＧｅ層が５〜２０ｎｍの厚さで設けられ、ＳｉＧｅ層１５上に不純物チャネル層１７が形成されている。また、ｐＭＯＳ領域のシリコン基板１３上には不純物チャネル層１７が形成されている。不純物チャネル層１７として、ｐＭＯＳ領域には砒素をドーピングしたシリコンが、ｎＭＯＳ領域にはボロンをドーピングしたシリコン層がそれぞれ１０〜３０ｎｍの厚さで形成されている。
ｐＭＯＳ領域の不純物チャネル層１７の上にはＳｉＧｅチャネル層１９が形成されている。一方、ｎＭＯＳ領域の不純物チャネル層１７上には第二の不純物拡散抑制層１６であるＳｉＧｅ層が形成され、そのＳｉＧｅ層１６上にノンドープのシリコンエピタキシャル層１８が形成されている。ＳｉＧｅチャネル層１９上およびシリコンエピタキシャル層１８上にはゲート絶縁膜２０が形成されている。
第一の不純物拡散抑制層１５および第二の不純物拡散抑制層１６であるＳｉＧｅ層のゲルマニウム原子濃度を１×１０１７ｃｍ−３以上で形成することによって効果的に不純物チャネル層からの不純物の拡散を効果的に抑制することができる。また、ｐＭＯＳ領域のＳｉＧｅチャネル層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が、ｎＭＯＳ領域のシリコンエピタキシャル層、第一及び第二の不純物拡散抑制層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が形成されている。
また、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０上にはゲート電極２１が形成され、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０及びゲート電極２１の積層構造側部には、ゲート側壁膜２３が形成されている。また、ｐＭＯＳ領域のシリコンエピタキシャル層１８、ｎＭＯＳ領域のＳｉＧｅチャネル層１９及び両領域のゲート電極２１上にはシリサイド層２５が形成されている。
ゲート絶縁膜２０は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等が考えられる。ゲート電極２１は、例えば、ポリシリコン等の電導体またはタングステン（Ｗ）、チタンナイトライド（ＴｉＮ）等の金属電極からなる。シリサイド層２５は、例えば、Ｎｉシリサイド、Ｃｏシリサイド、Ｅｒシリサイド、Ｐｔシリサイド、Ｐｄシリサイド等が考えられる。
図５は本発明の第２の実施形態に係る半導体装置の形成工程を示す断面図である。
はじめに、シリコン基板１３の主面に既知の方法を用いて、例えば、ＳｉＮ等のハードマスクを用いて素子分離１４を形成する。
次に、図５（ａ）に示すように、素子分離１４によって区画されたｎＭＯＳ領域にはｐ型のウェル（図示せず）を、ｐＭＯＳ領域にはｎ型のウェル（図示せず）を形成する。続いて、ｐＭＯＳ領域及びｎＭＯＳ領域に第一の不純物拡散抑制層１５であるＳｉＧｅ層をエピタキシャル成長により５〜２０ｎｍの厚さで形成する。ＳｉＧｅ層１５はゲルマニウム原子の構成比率（Atomic％）を１．０〜３０．０％で形成することによってボロン原子の拡散を効果的に抑制することができる。シリコンのエピタキシャル成長方法は第１の実施形態における形成法と同様であり、重複する部分は本実施形態では省略して説明する。
次に、図５（ｂ）に示すように、ｐＭＯＳ領域のＳｉＧｅ層１５上に不純物チャネル層１７として砒素をドーピングしたシリコンを、ｎＭＯＳ領域のＳｉＧｅ層１５上に不純物チャネル層１７としてボロンをドーピングしたシリコン層をそれぞれ１０〜３０ｎｍの厚さで形成する。その後、ｐＭＯＳ領域及びｎＭＯＳ領域の不純物チャネル層１７上に第二の不純物拡散抑制層１６であるＳｉＧｅ層をエピタキシャル成長によって形成する。
続いて、図５（ｃ）に示すように、ｐＭＯＳ領域の第二の不純物拡散抑制層１６上に１〜５ｎｍ程度、ｎＭＯＳ領域の第二の不純物拡散抑制層１６上に１０〜１５ｎｍ程度のチャネル層であるシリコンエピタキシャル層１８となるノンドープのシリコン層を形成する。ＳｉＧｅ層はｎＭＯＳ領域の不純物チャネル層１７中のボロンの拡散を抑制することができるが、ｐＭＯＳ領域の不純物チャネル層１７中の砒素に対しては拡散を抑制する効果は期待できない。従って、ｐＭＯＳ領域の第二の不純物拡散抑制層１６をｐＭＯＳＦＥＴのチャネル層として利用することにより、ｐＭＯＳＦＥＴの特性向上および工程の簡略化を図ることができる。ｐＭＯＳ領域の第二の不純物拡散抑制層１６をｐＭＯＳＦＥＴのチャネル層とする工程を以下に示す。
図５（ｄ）に示すように、熱酸化法又はラジカル酸化法によりシリコンエピタキシャル層１８の表面を酸化し、ゲート絶縁膜２０を形成する。この時、ｐＭＯＳ領域のシリコンエピタキシャル層１８が全て酸化され、ゲート絶縁膜２０に置換される条件で酸化を行うことが望ましい。ｐＭＯＳ領域のシリコンエピタキシャル層１８を全て酸化することによって、ｐＭＯＳ領域はシリコンエピタキシャル層１８の下に形成したＳｉＧｅ層１６がＳｉＧｅチャネル層１９となるため、ｐＭＯＳＦＥＴの特性を向上させることができる。ゲート絶縁膜２０形成後、チャネル活性化のためのＲＴＡを行う。
続いて、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０の上に、厚さ約５０〜２００ｎｍのゲート電極２１を、例えば、ポリシリコン又はポリシリコンゲルマニウムによってそれぞれ形成する。ゲート電極２１の形成後、リソグラフィ法、反応性イオンエッチング法等を用いて、ゲート電極２１及びゲート絶縁膜２０のパターニングを行う。
次に、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、イオン注入により浅い拡散層２２を形成する。浅い拡散層２２がｎ型拡散層である場合、例えば、Ｈａｌｏ条件としてＢイオンを２０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ａｓイオンを１〜５ｋｅＶ、 ５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入する。一方、浅い拡散層２２がｐ型拡散層である場合、例えば、Ｈａｌｏ条件としてＡｓイオンを４０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ｂイオンを１〜３ｋｅＶ、５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入し、活性化ＲＴＡを行う。
続いて、図５（ｅ）に示すように、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、例えば、ＬＰＣＶＤ法等を用いてゲート電極２１及びゲート絶縁膜２０の側壁にゲート側壁膜２３としてシリコン酸化膜を形成する。ゲート側壁膜２３形成後、イオン注入により深い拡散層２４として、ｐＭＯＳ領域には、例えば、Ｂイオンを加速電圧１〜５ｋｅＶ、ドーズ量５×１０１４〜５×１０１５ｃｍ−２、ｎＭＯＳ領域には、例えば、Ａｓイオンを加速電圧５〜２５ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２でイオン注入することによって形成される。
次いで、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、シリコン基板１３上及びゲート電極２１上にＮｉ膜を、例えば、スパッタリング法を用いて堆積し、ＲＴＡによりシリサイド化させることによりシリサイド層２５を形成する。シリサイド膜２５形成後、硫酸と過酸化水素水の混合溶液でエッチングを行い未反応のＮｉ膜を除去する。
上記した本実施形態によれば、次のような効果が得られる。すなわち、ｎＭＯＳ領域において不純物チャネル層１７の上下にＳｉＧｅ層からなる不純物拡散抑制層を形成することによって、不純物チャネル層１７から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。また、ｎＭＯＳ領域の不純物拡散抑制層の形成とｐＭＯＳ領域のＳｉＧｅチャネル層の形成を同時に行うことによって、工程の簡略化を図ることができる。
なお、一度２５０〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行うプロセスを用いたり、Ｎｉスパッタ後Ｎｉ膜の上に、Ｎｉシリサイドよりも電気抵抗値の低いＴｉＮ膜を堆積したりすることにより、さらに低抵抗化を行ってもよい。
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、不純物チャネル層を形成する際、第１の実施形態又は第２の実施形態の不純物をドープしたエピタキシャル成長に換えて、ノンドープのシリコンエピタキシャル層を成長させ、後の浅い拡散層及び深い拡散層形成時のイオン注入と同時に不純物チャネル層のシリコンエピタキシャル層に不純物を導入することを特徴とする。それ以外の製造工程、膜の材料及び構造については、第１又は第２の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、不純物チャネル層を形成する際、第１の実施形態又は第２の実施形態の不純物をドープしたエピタキシャル成長に換えて、ノンドープのシリコンエピタキシャル層を成長させ、後の浅い拡散層及び深い拡散層形成時のイオン注入と同時に不純物チャネル層のシリコンエピタキシャル層に不純物を導入することを特徴とする。それ以外の製造工程、膜の材料及び構造については、第１又は第２の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
本実施形態のイオン注入を用いて不純物チャネル層のシリコンエピタキシャル層に不純物を導入する場合には、不純物イオンの飛程が不純物チャネル層となるように加速エネルギーを調整することが望ましい。
上記した本実施形態によれば、次のような効果が得られる。すなわち、第１及び第２の実施形態と同様の不純物チャネル層から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
１、１３ シリコン基板
２、１４ 素子分離
３、１５ 第一の不純物拡散抑制層
４、１６ 第二の不純物拡散抑制層
５、１７ 不純物チャネル層
６、１８ シリコンエピタキシャル層
７、２０ ゲート絶縁膜
８、２１ ゲート電極
９、２２ 浅い拡散層
１０、２３ ゲート側壁膜
１１、２４ 深い拡散層
１２、２５ シリサイド層
１９ ＳｉＧｅチャネル層
２、１４ 素子分離
３、１５ 第一の不純物拡散抑制層
４、１６ 第二の不純物拡散抑制層
５、１７ 不純物チャネル層
６、１８ シリコンエピタキシャル層
７、２０ ゲート絶縁膜
８、２１ ゲート電極
９、２２ 浅い拡散層
１０、２３ ゲート側壁膜
１１、２４ 深い拡散層
１２、２５ シリサイド層
１９ ＳｉＧｅチャネル層
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された第一の不純物拡散抑制層と、
前記第一の不純物拡散抑制層上に形成された不純物チャネル層と、
前記不純物チャネル層上に形成された第二の不純物拡散抑制層と、
前記第二の不純物拡散抑制層上に形成されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする半導体装置。 - 前記第一及び第二の不純物拡散抑制層は、ＳｉＣであることを特徴とする請求項１記載の半導体装置。
- 前記第一及び第二の不純物拡散抑制層の炭素元素濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項２記載の半導体装置。
- 前記第一及び第二の不純物拡散抑制層は、ＳｉＧｅであることを特徴とする請求項１記載の半導体装置。
- 前記第一及び第二の不純物拡散抑制層のゲルマニウム元素濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007338047A JP2009158853A (ja) | 2007-12-27 | 2007-12-27 | 半導体装置 |
| US12/340,027 US7985985B2 (en) | 2007-12-27 | 2008-12-19 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007338047A JP2009158853A (ja) | 2007-12-27 | 2007-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009158853A true JP2009158853A (ja) | 2009-07-16 |
| JP2009158853A5 JP2009158853A5 (ja) | 2010-04-15 |
Family
ID=40797038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007338047A Pending JP2009158853A (ja) | 2007-12-27 | 2007-12-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7985985B2 (ja) |
| JP (1) | JP2009158853A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154077B2 (en) | 2010-02-02 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2013545315A (ja) * | 2010-12-06 | 2013-12-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。 |
| JP2016516298A (ja) * | 2013-03-14 | 2016-06-02 | インテル・コーポレーション | ナノワイヤトランジスタのリーク低減構造 |
| KR20170019541A (ko) * | 2015-08-11 | 2017-02-22 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5682185B2 (ja) | 2010-09-07 | 2015-03-11 | ソニー株式会社 | 半導体パッケージおよび半導体パッケージの製造方法ならびに光学モジュール |
| US9660049B2 (en) * | 2011-11-03 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor transistor device with dopant profile |
| US9209181B2 (en) * | 2013-06-14 | 2015-12-08 | Globalfoundries Inc. | Methods of forming transistors with retrograde wells in CMOS applications and the resulting device structures |
| KR102104062B1 (ko) * | 2013-10-31 | 2020-04-23 | 삼성전자 주식회사 | 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법 |
| US9246002B2 (en) | 2014-03-13 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for semiconductor device |
| US10103064B2 (en) | 2014-05-28 | 2018-10-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor structure including epitaxial channel layers and raised source/drain regions |
| US20190131454A1 (en) * | 2017-11-01 | 2019-05-02 | Qualcomm Incorporated | Semiconductor device with strained silicon layers on porous silicon |
| JP7150524B2 (ja) | 2018-08-24 | 2022-10-11 | キオクシア株式会社 | 半導体装置 |
| US11616058B2 (en) * | 2020-12-10 | 2023-03-28 | Texas Instruments Incorporated | Semiconductor device with diffusion suppression and LDD implants and an embedded non-LDD semiconductor device |
| CN116344590B (zh) * | 2023-05-23 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326306A (ja) * | 1993-04-29 | 1994-11-25 | Samsung Electron Co Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ＳｉＧｅ層を具えた半導体電界効果デバイス |
| JP2000031481A (ja) * | 1998-07-15 | 2000-01-28 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000077654A (ja) * | 1998-09-03 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426279B1 (en) | 1999-08-18 | 2002-07-30 | Advanced Micro Devices, Inc. | Epitaxial delta doping for retrograde channel profile |
| US20050104092A1 (en) * | 2003-11-19 | 2005-05-19 | International Business Machiness Corportion | Method of reducing dislocation-induced leakage in a strained-layer field-effect transistor |
| KR101594335B1 (ko) * | 2007-12-03 | 2016-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
-
2007
- 2007-12-27 JP JP2007338047A patent/JP2009158853A/ja active Pending
-
2008
- 2008-12-19 US US12/340,027 patent/US7985985B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326306A (ja) * | 1993-04-29 | 1994-11-25 | Samsung Electron Co Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ＳｉＧｅ層を具えた半導体電界効果デバイス |
| JP2000031481A (ja) * | 1998-07-15 | 2000-01-28 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000077654A (ja) * | 1998-09-03 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154077B2 (en) | 2010-02-02 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2013545315A (ja) * | 2010-12-06 | 2013-12-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。 |
| JP2016516298A (ja) * | 2013-03-14 | 2016-06-02 | インテル・コーポレーション | ナノワイヤトランジスタのリーク低減構造 |
| US9825130B2 (en) | 2013-03-14 | 2017-11-21 | Intel Corporation | Leakage reduction structures for nanowire transistors |
| KR20170019541A (ko) * | 2015-08-11 | 2017-02-22 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102437779B1 (ko) * | 2015-08-11 | 2022-08-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7985985B2 (en) | 2011-07-26 |
| US20090166685A1 (en) | 2009-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009158853A (ja) | 半導体装置 | |
| US7888747B2 (en) | Semiconductor device and method of fabricating the same | |
| JP5028093B2 (ja) | 半導体製造用のゲート電極ドーパント活性化方法 | |
| US7402872B2 (en) | Method for forming an integrated circuit | |
| US6703648B1 (en) | Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication | |
| US7037773B2 (en) | Method of manufacturing metal-oxide-semiconductor transistor | |
| US20100012988A1 (en) | Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same | |
| US20060258073A1 (en) | Method for forming a sige or sigec gate selectively in a complementary mis/mos fet device | |
| JP2011171706A (ja) | トランジスタ及びその製造方法 | |
| US8709896B2 (en) | Semiconductor device and fabrication method | |
| JP2009099702A (ja) | 半導体装置及びその製造方法 | |
| US8318571B2 (en) | Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment | |
| US20070052026A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6867428B1 (en) | Strained silicon NMOS having silicon source/drain extensions and method for its fabrication | |
| JP4299866B2 (ja) | 半導体装置の製造方法 | |
| JP3998665B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008520115A (ja) | Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法 | |
| US7365362B2 (en) | Semiconductor device and method of fabricating semiconductor device using oxidation | |
| JP2009252895A (ja) | 半導体装置及びその製造方法 | |
| JP2007194277A (ja) | 半導体装置の製造方法 | |
| JP2008171999A (ja) | 半導体装置およびその製造方法 | |
| WO2009084376A1 (ja) | 半導体装置及びその製造方法 | |
| JP4828982B2 (ja) | 半導体装置の製造方法 | |
| US20080054370A1 (en) | Semiconductor device and method of fabricating the same | |
| JP2000208642A (ja) | デュアルゲ―トｍｏｓトランジスタの製造方法。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100226 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121130 |