JP7150524B2 - 半導体装置 - Google Patents

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Description

本実施形態は、半導体装置に関する。
電界効果トランジスタ等を含む半導体装置の微細化が進んでいる。
特開２０１３－２０１３８７号公報
微細化の容易な半導体装置を提供する。
一の実施形態に係る半導体装置は、基板と、この基板上に設けられた第１領域と、この第１領域と第１方向に離れて設けられた第２領域と、第１領域及び第２領域の間に設けられ、電極に対向する第３領域と、第１領域及び第３領域の間に設けられた第４領域と、第２領域及び第３領域の間に設けられた第５領域と、を備える。第４領域及び第５領域は、炭素（Ｃ）を含む。また、第１領域及び第２領域における炭素の濃度は、第４領域及び第５領域における炭素の濃度よりも小さい。
第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 第１の実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 第２の実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、半導体部に積層されたゲート絶縁膜及びゲート電極の積層方向をＺ方向と呼び、Ｚ方向と垂直な方向をＸ方向と呼ぶ。
また、本明細書において、「上」や「下」等の表現は、半導体部及びゲート電極を基準とする。例えば、上記Ｚ方向に沿って半導体部からゲート電極に向かう向きを上とし、Ｚ方向に沿ってゲート電極から半導体部に向かう向きを下とする。また、ある構成について上面や下面と言う場合には、Ｚ方向と交差する面であって、上向きの面又は下向きの面を意味する事とする。また、ある構成について上端又は下端と言う場合には、Ｚ方向の端部であって、上方に位置する端部、又は、下方に位置する端部を意味する事とする。また、第２方向と交差する面を側面と呼ぶ。
［第１の実施形態］
［構成］
次に、図１を参照して、第１の実施形態に係る半導体装置の構成を説明する。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体装置は、Ｐチャネル型の電界効果トランジスタＴｒ１を含む。トランジスタＴｒ１は、Ｚ方向に並ぶ半導体部１００及び電極部２００を備える。また、半導体装置は、半導体部１００に接続されたコンタクト３００ａ，３００ｂ、及び、電極部２００に接続されたコンタクト３００ｃと、これらを覆う絶縁層４００と、を備える。
半導体部１００は半導体基板１０１を含む。また、半導体部１００は、Ｘ方向に並ぶ複数の構成を備える。即ち、半導体部１００は、コンタクト３００ａに接続された第１半導体層１１０と、コンタクト３００ｂに接続された第２半導体層１２０と、第１半導体層１１０及び第２半導体層１２０の間に設けられた第３半導体層１３０と、第１半導体層１１０及び第３半導体層１３０の間に設けられた第１シリコンカーボン層１４０ａと、第２半導体層１２０及び第３半導体層１３０の間に設けられた第１シリコンカーボン層１４０ｂと、を備える。また、半導体部１００は、第１半導体層１１０及び絶縁層４００の間に設けられた第２シリコンカーボン層１５０ａと、第２半導体層１２０及び絶縁層４００の間に設けられた第２シリコンカーボン層１５０ｂと、を備える。
半導体基板１０１は、例えば、表面にＮ型ウェル領域及びＰ型ウェル領域が設けられた半導体基板であり、不純物を含むシリコン（Ｓｉ）等を含む。図１に示した部分は、半導体基板１０１の、Ｎ型ウェル領域が設けられた部分である。Ｎ型ウェル領域は、例えばリン（Ｐ）等のＮ型不純物を含むシリコン（Ｓｉ）等を含む。
第１半導体層１１０は、ソース領域として機能する。第１半導体層１１０は、半導体基板１０１の上方に設けられる。第１半導体層１１０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含み、Ｐ型半導体として機能する。以下、第１半導体層１１０の一部の領域を、第１領域Ｒ１と呼ぶ場合がある。
第２半導体層１２０は、ドレイン領域として機能する。第２半導体層１２０は、半導体基板１０１の上方に設けられる。第２半導体層１２０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含み、Ｐ型半導体として機能する。以下、第２半導体層１２０の一部の領域を、第２領域Ｒ２と呼ぶ場合がある。
第３半導体層１３０は、例えば、半導体基板１０１の一部であり、リン（Ｐ）等のＮ型の不純物を含むシリコン（Ｓｉ）等を含む。第３半導体層１３０は、ゲート電極２２０に対向するチャネル領域１３１を含む。チャネル領域１３１と第１半導体層１１０との間には延長領域１３２ａが設けられ、その下方にはＨａｌｏ領域１３３ａが設けられる。同様に、チャネル領域１３１と第２半導体層１２０との間には延長領域１３２ｂが設けられ、その下方にはＨａｌｏ領域１３３ｂが設けられる。
チャネル領域１３１は、Ｎ型半導体として機能する。以下、チャネル領域１３１の一部を、第３領域Ｒ３と呼ぶ場合がある。尚、チャネル領域１３１は、ホウ素（Ｂ）をほぼ含んでいない。少なくとも、第３領域Ｒ３におけるホウ素の濃度は、第１半導体層１１０及び第２半導体層１２０におけるホウ素の濃度よりも小さい。
延長領域１３２ａ，１３２ｂは、例えば、トランジスタＴｒ１のしきい値を低減させる。延長領域１３２ａ，１３２ｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型半導体として機能する。延長領域１３２ａ，１３２ｂにおけるＰ型の不純物の濃度は、第１半導体層１１０及び第２半導体層１２０におけるＰ型の不純物の濃度よりも小さい。
Ｈａｌｏ領域１３３ａ，１３３ｂは、例えば、チャネル領域１３１への空乏層の広がりを抑制する。Ｈａｌｏ領域１３３ａ，１３３ｂは、例えば、ヒ素（Ａｓ）、リン（Ｐ）等のＮ型の不純物を含み、Ｎ型半導体として機能する。Ｈａｌｏ領域１３３ａ，１３３ｂにおけるＮ型の不純物の濃度は、チャネル領域１３１における不純物の濃度よりも大きい。
第１シリコンカーボン層１４０ａ，１４０ｂは、第１半導体層１１０又は第２半導体層１２０から第３半導体層１３０へのホウ素（Ｂ）等の不純物の拡散を抑制する、拡散抑制層として機能する。このため、第１シリコンカーボン層１４０ａは、第１半導体層１１０と第３半導体層１３０とを仕切る様に延伸している。同様に、第１シリコンカーボン層１４０ｂは、第２半導体層１２０と第３半導体層１３０とを仕切る様に延伸している。即ち、第１シリコンカーボン層１４０ａは第１半導体層１１０の下面１１１及びＸ方向の側面１１２を覆う。第１シリコンカーボン層１４０ｂは第２半導体層１２０の下面１２１及びＸ方向の側面１２２を覆う。また、第１シリコンカーボン層１４０ａの一端１４１ａ及び第１シリコンカーボン層１４０ｂの一端１４１ｂは、それぞれ、半導体部１００と電極部２００との境界部分に接する。他端は、半導体部１００の上端に達しても良いし、図示しない素子分離絶縁層に達しても良い。以下、第１シリコンカーボン層１４０ａの一部の領域を、第４領域Ｒ４と呼ぶ場合がある。また、第１シリコンカーボン層１４０ｂの一部の領域を、第５領域Ｒ５と呼ぶ場合がある。
第１シリコンカーボン層１４０ａ，１４０ｂは、例えば、シリコンカーボン（Ｓｉ：Ｃ）を含む。シリコンカーボン（Ｓｉ：Ｃ）は、シリコン（Ｓｉ）を主成分とし、炭素（Ｃ）を含むものである。シリコンカーボンにおける炭素の含有率は、例えば０％よりも大きく、５％よりも小さい。シリコンカーボンは、例えば、シリコン及びカーボンの双方を主成分とする、シリコンカーバイド等とは異なる。尚、第１半導体層１１０及び第２半導体層１２０は、炭素をほぼ含んでいない。少なくとも、第１半導体層１１０及び第２半導体層１２０における炭素の濃度は、第１シリコンカーボン層１４０ａ，１４０ｂにおける炭素の濃度よりも小さい。
第２シリコンカーボン層１５０ａ，１５０ｂは、第１半導体層１１０又は第２半導体層１２０から絶縁層４００へのホウ素（Ｂ）等の不純物の拡散を抑制する、拡散抑制層として機能する。第２シリコンカーボン層１５０ａは、第１半導体層１１０の上面を覆う。第２シリコンカーボン層１５０ｂは、第２半導体層１２０の上面を覆う。第２シリコンカーボン層１５０ａ，１５０ｂの一端は、電極部２００の側壁絶縁膜２５０に達する。他端は、例えば、図示しない他の絶縁膜等に達する。以下、第２シリコンカーボン層１５０ａの一部の領域を、第６領域Ｒ６と呼ぶ場合がある。また、第２シリコンカーボン層１５０ｂの一部の領域を、第７領域Ｒ７と呼ぶ場合がある。
第２シリコンカーボン層１５０ａ，１５０ｂは、例えば、シリコンカーボン（Ｓｉ：Ｃ）を含む。第２シリコンカーボン層１５０ａ，１５０ｂにおける炭素の濃度は、第１シリコンカーボン層１４０ａ，１４０ｂにおける炭素の濃度と異なっていても良い。また、第２シリコンカーボン層１５０ａ，１５０ｂ及び第１シリコンカーボン層１４０ａ，１４０ｂの一方は、他方に含まれていない材料を含んでいても良い。尚、第１半導体層１１０及び第２半導体層１２０における炭素の濃度は、少なくとも、第２シリコンカーボン層１５０ａ，１５０ｂにおける炭素の濃度よりも小さい。
第２シリコンカーボン層１５０ａ，１５０ｂの上面は、本実施形態において、半導体部１００の上面の一部である。この上面は、第３半導体層１３０の上面とは不連続であり、第３半導体層１３０の上面より上方に位置している。また、この上面には、凹凸が設けられても良い。また、第２シリコンカーボン層１５０ａ，１５０ｂのＸ方向の側面は、電極部２００の側壁絶縁膜２５０に接する。
電極部２００は、第３半導体層１３０の上面に順に積層されたゲート絶縁膜２１０、ゲート電極２２０、及び、キャップ絶縁膜２３０を備える。また、電極部２００は、これらのＸ方向の両側面に順に積層された側壁絶縁膜２４０及び側壁絶縁膜２５０を備える。
ゲート絶縁膜２１０及び側壁絶縁膜２４０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。キャップ絶縁膜２３０及び側壁絶縁膜２５０は、例えば、窒化シリコン（ＳｉＮ）等を含む。
ゲート電極２２０は、金属でも良いし、ホウ素（Ｂ）、またはリン（Ｐ）等の不純物が注入されたポリシリコン（ｐ－Ｓｉ）でも良いし、金属とポリシリコンとの積層膜でも良い。ゲート電極２２０は、コンタクト３００ｃに接続される。
コンタクト３００ａ，３００ｂ，３００ｃは、例えば、金属等の導電性のコンタクトであり、Ｚ方向に延伸する。コンタクト３００ａは、ソースコンタクトとして用いられる。コンタクト３００ｂは、ドレインコンタクトとして用いられる。コンタクト３００ｃは、ゲートコンタクトとして用いられる。コンタクト３００ａ，３００ｂ，３００ｃは、例えば、第１金属膜３０１と、第２金属膜３０２と、を含む積層構造を有する。第１金属膜３０１は、タングステン（Ｗ）等である。第２金属膜３０２は、例えば窒化チタン（ＴｉＮ）等を含む拡散防止層である。第１金属膜３０１は第２金属膜３０２よりも小さい抵抗率を有する。
絶縁層４００は、例えば、ＳｉＯ２等の層間絶縁層である。尚、本実施形態において、絶縁層４００は、ホウ素（Ｂ）をほぼ含んでいない。少なくとも、絶縁層４００におけるホウ素の濃度は、第１半導体層１１０及び第２半導体層１２０におけるホウ素の濃度よりも小さい。
［製造方法］
次に、図２～図８を参照して、第１の実施形態に係る半導体装置の製造方法を説明する。説明の都合上、図２～図８では一部の構成を省略する。
例えば図２に示す通り、半導体基板１０１の上面に、ゲート絶縁膜２１０、ゲート電極２２０、及び、キャップ絶縁膜２３０を形成する。例えば、ゲート絶縁膜２１０は熱酸化により形成され、ゲート電極２２０とキャップ絶縁膜２３０はＣＶＤ（Chemical Vapor Deposition）等によって成膜される。その後、ＲＩＥ（Reactive Ion Etching）等による加工を行う。
次に、図３に示す通り、ゲート絶縁膜２１０、ゲート電極２２０、及び、キャップ絶縁膜２３０のＸ方向の両側面に、側壁絶縁膜２４０を形成する。例えば、半導体基板１０１の上面、ゲート電極２２０等（２１０，２２０，２３０）のＸ方向の両側面、及び、キャップ絶縁膜２３０の上面に、ＣＶＤ等によってＳｉＯ２等の膜を成膜する。次に、ＲＩＥ等を行い、ゲート電極２２０等（２１０，２２０，２３０）のＸ方向の両側面に成膜された部分を残して、ＳｉＯ２等の膜を除去する。
次に、図４に示す通り、延長領域１３２ａ，１３２ｂ、及び、Ｈａｌｏ領域１３３ａ，１３３ｂを形成する。例えば、半導体基板１０１に例えば、ヒ素（Ａｓ）、リン（Ｐ）等のＮ型の不純物を注入してＨａｌｏ領域１３３ａ，１３３ｂを形成する。また、半導体基板１０１にホウ素（Ｂ）等のＰ型の不純物を注入して延長領域１３２ａ，１３２ｂを形成する。尚、延長領域１３２ａ，１３２ｂの間の部分は、チャネル領域１３１となる。
次に、図５に示す通り、側壁絶縁膜２４０のＸ方向の側面に、側壁絶縁膜２５０を形成する。例えば、半導体基板１０１の上面、側壁絶縁膜２４０のＸ方向の側面、及び、キャップ絶縁膜２３０の上面に、ＣＶＤ等によってＳｉＯ２等の膜を成膜する。次に、ＲＩＥ等を行い、側壁絶縁膜２４０のＸ方向の側面に成膜された部分を残して、ＳｉＯ２等の膜を除去する。
次に、図６に示す通り、キャップ絶縁膜２３０、側壁絶縁膜２４０及び側壁絶縁膜２５０をマスクとしてＲＩＥ等を行い、半導体基板１０１の一部を除去する。除去されずに残った部分は、第３半導体層１３０となる。
次に、図７に示す通り、第１シリコンカーボン層１４０ａ，１４０ｂ、シリコン層１１０Ａ，１２０Ａ、及び、第２シリコンカーボン層１５０ａ，１５０ｂを形成する。この工程は、例えば、半導体基板１０１の露出面を基準とするエピタキシャル結晶成長法等によって行われる。
次に、図８に示す通り、シリコン層１１０Ａ、１２０Ａにホウ素（Ｂ）等のＰ型の不純物を注入して、第１半導体層１１０及び第２半導体層１２０を形成する。
次に、ＣＶＤ等によってこれらの構成の上面及びＸ方向の側面に絶縁層４００を形成し、ＲＩＥ等によって第１半導体層１１０、第２半導体層１２０及びゲート電極２２０を露出させるコンタクトホールを形成し、ＣＶＤ等によってコンタクトホールの内部にコンタクト３００ａ，３００ｂ及び３００ｃを形成する。これにより、図１に示す構成が形成される。
［効果］
Ｐチャネル型の電界効果トランジスタにおいては、ソース領域やドレイン領域に注入されたホウ素（Ｂ）等のＰ型の不純物が、チャネル領域に拡散する場合がある。半導体装置の微細化が進むと、この様な不純物の拡散の影響が相対的に大きくなる場合がある。例えば、ソース領域側の空乏層とドレイン領域側の空乏層とが近接し、又は繋がってしまい、ＯＦＦ時のリーク電流が増大してしまう場合がある。以下、この現象を、「短チャネル効果」と呼ぶ。
ここで、図１を参照して説明した通り、本実施形態においては、ホウ素等のＰ型の不純物を含む第１半導体層１１０（第１領域Ｒ１）とチャネル領域１３１（第３領域Ｒ３）との間に、第１シリコンカーボン層１４０ａ（第４領域Ｒ４）が設けられている。同様に、ホウ素等のＰ型の不純物を含む第２半導体層１２０（第２領域Ｒ２）とチャネル領域１３１（第３領域Ｒ３）との間に、第１シリコンカーボン層１４０ｂ（第５領域Ｒ５）が設けられている。この様な構成によれば、ホウ素等の不純物の拡散を抑制し、短チャネル効果を抑制して、微細化の容易な半導体装置を提供することが可能である。
ここで、この様な構成を実現するためには、例えば、半導体基板の表面に炭素及びホウ素を注入し、これによってソース領域及びドレイン領域を形成することも考えられる。この場合、ソース領域及びドレイン領域が炭素を一定以上含むこととなる。しかしながら、例えば金属材料とシリコンカーボンとを接触させた場合、接触抵抗が大きくなってしまう場合がある。
そこで、本実施形態においては、第１半導体層１１０及び第２半導体層１２０における炭素の濃度を低くしている。少なくとも、第１半導体層１１０及び第２半導体層１２０における炭素の濃度は、第１シリコンカーボン層１４０ａ，１４０ｂにおける炭素の濃度よりも小さい。これにより、上述の様な接触抵抗の増大を抑制可能である。また、接触抵抗の増大を抑制するためにカーボン濃度を低濃度化しすぎると、シリコン層１１０Ａ，１２０Ａ中のホウ素が絶縁層４００へ拡散してしまい、結果として更なる接触抵抗の増大をしてしまう。したがって、コンタクト領域は第２シリコンカーボン層１５０ａ，１５０ｂを除去した形で形成する。
この様な構成を実現するために、本実施形態においては、図７を参照して説明した工程において、第１シリコンカーボン層１４０ａ，１４０ｂをエピタキシャル結晶成長法等によって形成し、その後、第１半導体層１１０及び第２半導体層１２０に対応するシリコン層１１０Ａ，１２０Ａをエピタキシャル結晶成長法等によって形成している。この様な方法によれば、ほぼ炭素を含まない第１半導体層１１０及び第２半導体層１２０を製造可能である。
尚、この様な方法で半導体装置を製造した場合、半導体基板１０１の一部である第３半導体層１３０の上面と、エピタキシャル結晶成長法によって形成した部分（１４０ａ，１４０ｂ，１１０，１２０，１５０ａ，１５０ｂ）の上面とが、不連続となる場合がある。また、この様な部分の上面に凹凸が形成される場合がある。また、この様な部分の側面が、側壁絶縁膜２５０に接する場合がある。
また、この様なトランジスタと同一の半導体基板上には、他のトランジスタや平面型のＮＡＮＤフラッシュのメモリセルアレイ等が設けられる場合がある。また、半導体基板１０１の上方に、三次元型のＮＡＮＤフラッシュのメモリセルアレイ等が設けられる場合もある。ここで、ソース領域やドレイン領域に注入されたホウ素等のＰ型の不純物は、上方の絶縁層を介して拡散し、これら他の構成に達してしまう場合がある。この様な場合、これら他の構成の特性に影響を及ぼしてしまう場合がある。
ここで、図１を参照して説明した通り、本実施形態においては、ホウ素等のＰ型の不純物を含む第１半導体層１１０（第１領域Ｒ１）と絶縁層４００との間に、第２シリコンカーボン層１５０ａ（第６領域Ｒ６）が設けられている。同様に、ホウ素等のＰ型の不純物を含む第２半導体層１２０（第２領域Ｒ２）と絶縁層４００との間に、第２シリコンカーボン層１５０ｂ（第７領域Ｒ７）が設けられている。この様な構成によれば、ホウ素等の不純物の拡散を抑制し、トランジスタＴｒ１と同一の半導体基板１０１上に設けられた他の構成への影響を抑制可能である。
［第２の実施形態］
［構成］
次に、図９を参照して、第２の実施形態に係る半導体装置の構成を説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し説明を省略する。
本実施形態に係る半導体装置は、Ｎチャネル型の電界効果トランジスタＴｒ２を含む。トランジスタＴｒ２は、Ｚ方向に並ぶ半導体部５００及び電極部２００を備える。また、半導体装置は、半導体部５００に接続されたコンタクト３００ａ，３００ｂ、及び、電極部２００に接続されたコンタクト３００ｃと、これらを覆うＳｉＯ２等の絶縁層４００と、を備える。
半導体部５００は半導体基板５０１を含む。また、半導体部５００は、Ｘ方向に並ぶ複数の構成を備える。即ち、半導体部５００は、コンタクト３００ａに接続された第１半導体層５１０と、コンタクト３００ｂに接続された第２半導体層５２０と、第１半導体層５１０及び第２半導体層５２０の間に設けられた第３半導体層５３０と、第１半導体層５１０及び第３半導体層５３０の間に設けられた第１シリコンカーボン層５４０ａと、第２半導体層５２０及び第３半導体層５３０の間に設けられた第１シリコンカーボン層５４０ｂと、を備える。また、半導体部５００は、第１半導体層５１０及び絶縁層４００の間に設けられた第２シリコンカーボン層５５０ａと、第２半導体層５２０及び絶縁層４００の間に設けられた第２シリコンカーボン層５５０ｂと、を備える。
半導体基板５０１は、例えば、表面にＮ型ウェル領域及びＰ型ウェル領域が設けられた半導体基板であり、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含む。図９に示した部分は、半導体基板５０１の、Ｐ型ウェル領域が設けられた部分であっても良いし、ウェルが設けられていない領域であっても良い。Ｐ型ウェル領域は、例えばリン（Ｐ）等のＮ型不純物を含むシリコン（Ｓｉ）等を含む。
第１半導体層５１０は、半導体基板５０１の上方に設けられる。第１半導体層５１０のＸ方向の側面には、第３半導体層５３０に向かって突出する突出部５１０ａが設けられる。この突出部５１０ａの先端部は、第３半導体層５３０の上面の下方に設けられる。以下、第１半導体層５１０の一部の領域を、第１領域Ｒ１と呼ぶ場合がある。
第１半導体層５１０は、コンタクト３００ａに接続されたソース領域５１１と、上記突出部５１０ａに設けられたＨａｌｏ領域５１２と、を備える。ソース領域５１１は、例えば、ヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物及びホウ素（Ｂ）等のＰ型の不純物を含み、Ｎ型半導体として機能する。Ｈａｌｏ領域５１２は、ホウ素等のＰ型の不純物を含み、Ｐ型半導体として機能する。Ｈａｌｏ領域５１２は、例えば、第３半導体層５３０への空乏層の広がりを抑制する。
第２半導体層５２０は、半導体基板５０１の上方に設けられる。第２半導体層５２０のＸ方向の側面には、第３半導体層５３０に向かって突出する突出部５２０ａが設けられる。この突出部５２０ａの先端部は、第３半導体層５３０の上面の下方に設けられる。以下、第２半導体層５２０の一部の領域を、第２領域Ｒ２と呼ぶ場合がある。
第２半導体層５２０は、コンタクト３００ｂに接続されたドレイン領域５２１と、上記突出部５２０ａに設けられたＨａｌｏ領域５２２と、を備える。ドレイン領域５２１は、例えば、ヒ素（Ａｓ）,リン（Ｐ）等のＮ型の不純物及びホウ素（Ｂ）等のＰ型の不純物を含み、Ｎ型半導体として機能する。Ｈａｌｏ領域５２２は、ホウ素等のＰ型の不純物を含み、Ｐ型半導体として機能する。Ｈａｌｏ領域５２２は、例えば、第３半導体層５３０への空乏層の広がりを抑制する。
第３半導体層５３０は、例えば、半導体基板５０１の一部であり、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等を含む。また、第３半導体層５３０の第１半導体層５１０側の側面には、第１半導体層５１０に向かって突出する突出部５３０ａが設けられる。この突出部５３０ａは、第１半導体層５１０の突出部５１０ａの上方に設けられる。また、第３半導体層５３０の第２半導体層５２０側の側面には、第２半導体層５２０に向かって突出する突出部５３０ｂが設けられる。この突出部５３０ｂは、第２半導体層５２０の突出部５２０ａの上方に設けられる。
第３半導体層５３０は、ゲート電極２２０に対向するチャネル領域５３１と、上記突出部５３０ａに設けられた延長領域５３２ａと、上記突出部５３０ｂに設けられた延長領域５３２ｂと、を備える。
チャネル領域５３１は、Ｐ型半導体として機能する。チャネル領域５３１におけるホウ素（Ｂ）等のＰ型の不純物の濃度は、第１半導体層５１０及び第２半導体層５２０におけるホウ素の濃度よりも小さい。以下、チャネル領域５３１の一部を、第３領域Ｒ３と呼ぶ場合がある。
延長領域５３２ａ，５３２ｂは、例えば、トランジスタＴｒ２のしきい値を低減させる。延長領域５３２ａ，５３２ｂは、例えば、ヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を含み、Ｎ型半導体として機能する。延長領域５３２ａ，５３２ｂにおけるＮ型の不純物の濃度は、ソース領域５１１及びドレイン領域５２１におけるＮ型の不純物の濃度よりも小さい。
第１シリコンカーボン層５４０ａ，５４０ｂは、第１半導体層５１０又は第２半導体層５２０から第３半導体層５３０へのホウ素（Ｂ）等の不純物の拡散を抑制する、拡散抑制層として機能する。以下、第１シリコンカーボン層５４０ａの一部の領域を、第４領域Ｒ４と呼ぶ場合がある。また、第１シリコンカーボン層５４０ｂの一部の領域を、第５領域Ｒ５と呼ぶ場合がある。
第１シリコンカーボン層５４０ａ，５４０ｂは、例えば、シリコンカーボン（Ｓｉ：Ｃ）を含む。尚、第１半導体層５１０及び第２半導体層５２０は、炭素をほぼ含んでいない。少なくとも、第１半導体層５１０及び第２半導体層５２０における炭素の濃度は、第１シリコンカーボン層５４０ａ，５４０ｂにおける炭素の濃度よりも小さい。
第１シリコンカーボン層５４０ａは第１半導体層５１０の下面及びＸ方向の側面を覆う。第１シリコンカーボン層５４０ｂは第２半導体層５２０の下面及びＸ方向の側面を覆う。また、第１シリコンカーボン層５４０ａは、第１半導体層５１０と第３半導体層１３０とを仕切る様に延伸している。同様に、第１シリコンカーボン層５４０ｂは、第２半導体層５２０と第３半導体層５３０とを仕切る様に延伸している。以下、第１シリコンカーボン層５４０ａ，５４０ｂの第１半導体層５１０又は第２半導体層５２０の下面を覆う部分を第１部分５４１と呼び、Ｘ方向の側面を覆う部分を第２部分５４２及び第３部分５４３と呼ぶ。
第１部分５４１はＸ方向に延伸する。第１部分５４１は、ソース領域５１１又はドレイン領域５２１と接し、ヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を含む。
第２部分５４２は、一端が第１部分５４１の一端に接続され、一方向に延伸し、他端は第１半導体層５１０の突出部５１０ａの先端部、又は、第２半導体層５２０の突出部５２０ａの先端部に達する。一端は他端よりも下方に位置する。また、Ｘ方向において、一端は他端よりもゲート電極２２０から遠い。
第３部分５４３は、一端が第２部分５４２の他端に接続され、一方向に延伸し、他端は半導体部１００の上面に達する。一端は他端よりも下方に位置する。また、Ｘ方向において、一端は他端よりもゲート電極２２０に近い。第３部分５４３は、ソース領域５１１及び延長領域５３２ａ、又は、ドレイン領域５２１及び延長領域５３２ｂに接し、ヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を含む。
第２シリコンカーボン層５５０ａ，５５０ｂは、第１半導体層５１０又は第２半導体層５２０から絶縁層４００へのホウ素（Ｂ）等の不純物の拡散を抑制する、拡散抑制層として機能する。第２シリコンカーボン層５５０ａは、第１半導体層５１０の上面を覆う。第２シリコンカーボン層５５０ｂは、第２半導体層５２０の上面を覆う。第２シリコンカーボン層５５０ａ，５５０ｂの一端は、電極部２００の側壁絶縁膜２４０に達する。他端は、例えば、図示しない他の絶縁膜等に達する。以下、第２シリコンカーボン層５５０ａの一部の領域を、第６領域Ｒ６と呼ぶ場合がある。また、第２シリコンカーボン層５５０ｂの一部の領域を、第７領域Ｒ７と呼ぶ場合がある。
第２シリコンカーボン層５５０ａ，５５０ｂは、例えば、シリコンカーボン（Ｓｉ：Ｃ）及びヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を含む。第２シリコンカーボン層５５０ａ，５５０ｂにおける炭素の濃度は、第１シリコンカーボン層５４０ａ，５４０ｂにおける炭素の濃度と異なっていても良い。また、第２シリコンカーボン層５５０ａ，５５０ｂ及び第１シリコンカーボン層５４０ａ，５４０ｂの一方は、他方に含まれていない材料を含んでいても良い。尚、第１半導体層５１０及び第２半導体層５２０における炭素の濃度は、少なくとも、第２シリコンカーボン層５５０ａ，５５０ｂにおける炭素の濃度よりも小さい。
第２シリコンカーボン層５５０ａ，５５０ｂの上面は、本実施形態において、半導体部５００の上面の一部である。この上面は、第３半導体層５３０の上面とは不連続であり、第３半導体層５３０の上面より上方に位置している。また、この上面には、凹凸が設けられても良い。また、第２シリコンカーボン層５５０ａ，５５０ｂのＸ方向の側面は、電極部２００の側壁絶縁膜２４０に接する。
［製造方法］
次に、図１０～図１４を参照して、第２の実施形態に係る半導体装置の製造方法を説明する。説明の都合上、図１０～図１４では一部の構成を省略する。
例えば、半導体基板５０１を用いて、図２及び図３を参照して説明した工程と同様の工程を行う。
次に、図１０に示す通り、ＲＩＥ及び、異方性のウェットエッチング等によって、半導体基板５０１の一部を除去する。この際、Ｘ方向の側面に突出部５３０ａ及び５３０ｂが形成された第３半導体層５３０が形成される。
次に、図１１に示す通り、第１シリコンカーボン層５４０ａ，５４０ｂ、シリコン層５１０Ａ，５２０Ａ、及び、第２シリコンカーボン層５５０ａ，５５０ｂを形成する。この工程は、例えば、半導体基板５０１の露出面を基準とするエピタキシャル結晶成長法等によって行われる。
次に、図１２に示す通り、Ｈａｌｏ領域５１２，５２２及び延長領域５３２ａ，５３２ｂを形成する。
Ｈａｌｏ領域５１２，５２２の形成は、例えば、シリコン層５１０Ａ、５２０Ａにホウ素（Ｂ）等のＰ型の不純物を注入して行う。注入された不純物は、第１シリコンカーボン層５４０ａと第２シリコンカーボン層５５０ａとの間の領域、又は、第１シリコンカーボン層５４０ｂと第２シリコンカーボン層５５０ｂとの間の領域に拡散して、Ｈａｌｏ領域５１２，５２２を形成する。
延長領域５３２ａ，５３２ｂの形成は、例えば、半導体基板５０１にヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を注入して行う。注入された不純物は第１シリコンカーボン層５４０ａ，５４０ｂ、及び、第２シリコンカーボン層５５０ａ，５５０ｂを通過し、半導体基板５０１の一部まで拡散して、延長領域５３２ａ，５３２ｂを形成する。尚、延長領域５３２ａ，５３２ｂの間の部分は、チャネル領域５３１となる。
次に、図１３に示す通り、側壁絶縁膜２４０のＸ方向の側面に、側壁絶縁膜２５０を形成する。この工程は、例えば、図５を参照して説明した工程と同様に行う。
次に、図１４に示す通り、シリコン層５１０Ａにヒ素（Ａｓ），リン（Ｐ）等のＮ型の不純物を注入して、第１半導体層５１０及び第２半導体層５２０を形成する。注入された不純物は第１シリコンカーボン層５４０ａ，５４０ｂ、及び、第２シリコンカーボン層５５０ａ，５５０ｂを通過し、半導体基板５０１の一部まで拡散する。
［効果］
Ｎチャネル型の電界効果トランジスタにおいては、Ｈａｌｏ領域に注入されたホウ素（Ｂ）等のＰ型の不純物が、チャネル領域に拡散する場合がある。半導体装置の微細化が進むと、この様な不純物の拡散の影響が相対的に大きくなる場合がある。例えば、チャネル領域における不純物濃度が大きくなりすぎてしまい、ＯＮ時の電流が減少してしまう場合がある。以下、この現象を、「逆短チャネル効果」と呼ぶ。
ここで、図９を参照して説明した通り、本実施形態においては、ホウ素等のＰ型の不純物を含む第１半導体層５１０（第１領域Ｒ１）とチャネル領域５３１（第３領域Ｒ３）との間に、第１シリコンカーボン層５４０ａ（第４領域Ｒ４）が設けられている。同様に、ホウ素等のＰ型の不純物を含む第２半導体層５２０（第２領域Ｒ２）とチャネル領域５３１（第３領域Ｒ３）との間に、第１シリコンカーボン層５４０ｂ（第５領域Ｒ５）が設けられている。この様な構成によれば、ホウ素等の不純物の拡散を抑制し、逆短チャネル効果を抑制して、微細化の容易な半導体装置を提供することが可能である。
また、本実施形態においても、第１実施形態と同様に、コンタクト３００ａ，３００ｂと、ソース領域５１１，ドレイン領域５２１との間の接触抵抗の増大を抑制可能である。
また、本実施形態においても、ほぼ炭素を含まない第１半導体層５１０及び第２半導体層５２０を製造可能である。
また、本実施形態においても、第１半導体層５１０及び第２半導体層５２０が、上述したような形状となる場合がある。
また、本実施形態においても、トランジスタＴｒ２と同一の半導体基板５０１上に設けられた他の構成への影響を抑制可能である。
［その他の実施形態］
第１の実施形態においては、第１シリコンカーボン層１４０ａ，１４０ｂ、シリコン層１１０Ａ，１２０Ａ、及び、第２シリコンカーボン層１５０ａ，１５０ｂが、エピタキシャル結晶成長法等によって形成されていた。しかしながら、その他の方法を採用することも可能である。第２の実施形態についても同様である。
また、第１の実施形態においては、第１半導体層１１０及び第２半導体層１２０が半導体基板１０１の上方に設けられ、第３半導体層１３０が半導体基板１０１の一部である。しかしながら、例えば、第３半導体層１３０を基板の上方に設けても良い。この場合には、例えば、第１半導体層１１０、第２半導体層１２０及び第３半導体層１３０の全てが半導体基板１０１の上方に設けられても良いし、第１半導体層１１０及び第２半導体層１２０の少なくとも一方を半導体基板１０１の一部としても良い。この場合、第１シリコンカーボン層１４０ａ，１４０ｂは、第３半導体層１３０のＸ方向の両側面及び下面を覆う単一の層であっても良い。第２の実施形態についても同様である。
また、これまでに説明したＰチャネル型の電界効果トランジスタ及びＮチャネル型の電界効果トランジスタを同一の基板上に形成して、ＣＭＯＳ（Complementary MOS）回路を形成することも可能である。この場合、一部の製造工程を共通化出来る場合がある。例えば、図２及び図３を参照して説明した工程は、共通化出来る場合がある。また、図７及び図１１を参照して説明した工程は、共通化出来る場合がある。また、図５及び図１３を参照して説明した工程は、共通化出来る場合がある。
また、これまでに説明したＰチャネル型の電界効果トランジスタ及びＮチャネル型の電界効果トランジスタの少なくとも一方が形成された基板の上方に、記憶装置等を設けても良い。記憶装置等の製造には熱工程が含まれる場合があり、通常であれば、ホウ素等の不純物の拡散、及び、これに伴う短チャネル効果、逆短チャネル効果の発現が懸念される。しかしながら、これまでに説明した構成によれば、これを抑制出来る場合がある。
［備考］
本明細書においては、例えば、下記の事項について説明した。
［事項１］
第１方向に並ぶ半導体部及び電極を備え、
前記半導体部は、
前記第１方向と交差する第２方向に並ぶ第１領域及び第２領域と、
前記第１領域及び第２領域の間に設けられ、前記電極に対向する第３領域と、
前記第１領域及び前記第３領域の間に設けられ、炭素（Ｃ）を含む第４領域と、
前記第２領域及び前記第３領域の間に設けられ、炭素を含む第５領域と、
を備え、
前記第１領域及び前記第２領域における炭素の濃度は、前記第４領域及び前記第５領域における炭素の濃度よりも小さい
半導体装置。
［事項２］
前記第４領域及び前記第５領域は、シリコンカーボンを含む
事項１記載の半導体装置。
［事項３］
前記第１領域及び前記第２領域はホウ素（Ｂ）を含み、
前記第３領域におけるホウ素の濃度は、前記第１領域及び前記第２領域におけるホウ素の濃度よりも小さい
事項１記載の半導体装置。
［事項４］
前記第４領域及び前記第５領域の一端は、前記半導体部の前記電極側の面に達する
事項１記載の半導体装置。
［事項５］
前記第４領域及び前記第５領域の他端は、前記半導体部の前記電極側の面又は絶縁層に達する
事項４記載の半導体装置。
［事項６］
前記第４領域及び前記第５領域は、
前記第２方向に延伸する第１部分と、
一端が前記第１部分の一端に接続され、一方向に延伸する第２部分と、
一端が前記第２部分の他端に接続され、一方向に延伸する第３部分と
を備え、
前記第１方向において、前記第２部分の一端は他端よりも前記電極から遠く、前記第３部分の一端は他端よりも前記電極から遠く、
前記第２方向において、前記第２部分の一端は他端よりも前記電極から遠く、前記第３部分の一端は他端よりも前記電極に近い
事項１記載の半導体装置。
［事項７］
前記半導体部の第１領域に接続された第１のコンタクトと、
前記半導体部の第２領域に接続された第２のコンタクトと
を更に備え、
前記第１のコンタクト及び前記第２のコンタクトは、金属を含む
事項１記載の半導体装置。
［事項８］
前記半導体部及び前記電極を覆う絶縁層を更に備え、
前記半導体部は、
前記第１領域と前記絶縁層との間に設けられ、炭素を含む第６領域と、
前記第２領域と前記絶縁層との間に設けられ、炭素を含む第７領域と
を備える事項１記載の半導体装置。
［事項９］
前記第６領域及び前記第７領域における炭素の含有率が０％よりも大きく５％よりも小さい
事項８記載の半導体装置。
［事項１０］
前記絶縁層におけるホウ素の濃度は、前記第１領域及び前記第２領域におけるホウ素の濃度よりも小さい
事項８記載の半導体装置。
［事項１１］
前記電極の前記第２方向の側面に設けられた絶縁膜を更に備え、
前記第６領域及び前記第７領域の一端は、前記絶縁膜に達する
事項８記載の半導体装置。
［事項１２］
前記電極の前記第２方向の側面に設けられた絶縁膜を更に備え、
前記半導体部は、前記絶縁膜の前記第２方向の側面に接する部分を備える
事項１記載の半導体装置。
［事項１３］
前記半導体部及び前記電極を覆う絶縁層を更に備え、
前記半導体部は、
前記電極に対向する第１の面と、
前記絶縁層に対向する第２の面と
を備え、
前記第１の面及び前記第２の面は不連続である
事項１記載の半導体装置。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体部、１０１…半導体基板、１１０…第１半導体層、１２０…第２半導体層、１３０…第３半導体層、１４０ａ，１４０ｂ…第１シリコンカーボン層、１５０ａ，１５０ｂ…第２シリコンカーボン層、２００…電極部、３００ａ，３００ｂ，３００ｃ…コンタクト、４００…絶縁層、５００…半導体部、５１０…第１半導体層、５２０…第２半導体層、５３０…第３半導体層、５４０ａ，５４０ｂ…第１シリコンカーボン層、５５０ａ，５５０ｂ…第２シリコンカーボン層、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…第３領域、Ｒ４…第４領域、Ｒ５…第５領域。

Claims (2)

  1. 基板と、
    前記基板上に設けられ、ホウ素（Ｂ）を含む第１領域と、
    前記第１領域と第１方向に離れて設けられ、ホウ素を含む第２領域と、
    前記第１領域及び第２領域の間に設けられ、電極に対向する第３領域と、
    前記第１領域及び前記第３領域の間に設けられ、炭素（Ｃ）を含む第４領域と、
    前記第２領域及び前記第３領域の間に設けられ、炭素を含む第５領域と、
    前記第１領域及び前記第２領域上方に設けられた絶縁層と、
    前記第１領域と前記絶縁層との間に設けられ、炭素を含む第６領域と、
    前記第２領域と前記絶縁層との間に設けられ、炭素を含む第７領域と、
    前記絶縁層及び前記第６領域を貫通し、前記第１領域に達する第１のコンタクトと、
    前記絶縁層及び前記第７領域を貫通し、前記第２領域に達する第２のコンタクトと
    を備え、
    前記第１のコンタクト及び前記第２のコンタクトは、金属を含み、
    前記第１領域及び前記第２領域における炭素の濃度は、前記第４領域及び前記第５領域における炭素の濃度よりも小さく、
    前記第３領域におけるホウ素の濃度は、前記第１領域及び前記第２領域におけるホウ素の濃度よりも小さい
    半導体装置。
  2. 前記電極の前記第１方向の側面に設けられた絶縁膜を更に備え、
    前記第１領域及び第２領域の少なくとも一方は、前記絶縁膜の前記第１方向の側面に接する部分を備える
    請求項１記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7480000B2 (ja) 2020-09-10 2024-05-09 キオクシア株式会社 半導体装置およびその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165665A (ja) 2005-12-15 2007-06-28 Renesas Technology Corp 半導体装置およびその製造方法
JP2007189166A (ja) 2006-01-16 2007-07-26 Fujitsu Ltd 半導体装置およびその製造方法
US20080142885A1 (en) 2006-12-13 2008-06-19 Nec Electronics Corporation Semiconductor device with improved source and drain and method of manufacturing the same
JP2009026972A (ja) 2007-07-20 2009-02-05 Renesas Technology Corp 半導体装置およびｃｍｏｓ
JP2009094113A (ja) 2007-10-04 2009-04-30 Renesas Technology Corp 半導体装置
US20100025743A1 (en) 2008-07-31 2010-02-04 Jan Hoentschel Transistor with embedded si/ge material having enhanced boron confinement
US20100252869A1 (en) 2009-04-03 2010-10-07 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2010278083A (ja) 2009-05-26 2010-12-09 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
US7169675B2 (en) 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
US7276117B2 (en) * 2005-02-09 2007-10-02 Cree Dulles, Inc. Method of forming semi-insulating silicon carbide single crystal
US7320921B2 (en) * 2005-03-22 2008-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Smart grading implant with diffusion retarding implant for making integrated circuit chips
KR100663010B1 (ko) * 2005-09-23 2006-12-28 동부일렉트로닉스 주식회사 모스 트랜지스터 및 그 제조 방법
US7687337B2 (en) * 2007-07-18 2010-03-30 Freescale Semiconductor, Inc. Transistor with differently doped strained current electrode region
US7741658B2 (en) * 2007-08-21 2010-06-22 International Business Machines Corporation Self-aligned super stressed PFET
JP5223285B2 (ja) * 2007-10-09 2013-06-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009158853A (ja) 2007-12-27 2009-07-16 Toshiba Corp 半導体装置
US7838887B2 (en) * 2008-04-30 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain carbon implant and RTA anneal, pre-SiGe deposition
JP2010010587A (ja) 2008-06-30 2010-01-14 Toshiba Corp 半導体素子及び半導体素子の製造方法
US20100012988A1 (en) * 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same
US7767534B2 (en) * 2008-09-29 2010-08-03 Advanced Micro Devices, Inc. Methods for fabricating MOS devices having highly stressed channels
JP2013201387A (ja) 2012-03-26 2013-10-03 Toshiba Corp ３次元トランジスタおよびその製造方法
US8716090B2 (en) * 2012-05-25 2014-05-06 The Institute of Microelectronics Chinese Academy of Science Semiconductor device manufacturing method
US8927375B2 (en) * 2012-10-08 2015-01-06 International Business Machines Corporation Forming silicon-carbon embedded source/drain junctions with high substitutional carbon level
US9536792B2 (en) 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165665A (ja) 2005-12-15 2007-06-28 Renesas Technology Corp 半導体装置およびその製造方法
JP2007189166A (ja) 2006-01-16 2007-07-26 Fujitsu Ltd 半導体装置およびその製造方法
US20080142885A1 (en) 2006-12-13 2008-06-19 Nec Electronics Corporation Semiconductor device with improved source and drain and method of manufacturing the same
JP2008147548A (ja) 2006-12-13 2008-06-26 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2009026972A (ja) 2007-07-20 2009-02-05 Renesas Technology Corp 半導体装置およびｃｍｏｓ
JP2009094113A (ja) 2007-10-04 2009-04-30 Renesas Technology Corp 半導体装置
US20100025743A1 (en) 2008-07-31 2010-02-04 Jan Hoentschel Transistor with embedded si/ge material having enhanced boron confinement
JP2011530167A (ja) 2008-07-31 2011-12-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ホウ素閉じ込めを強化した埋め込みＳｉ／Ｇｅ材質を有するトランジスタ
US20100252869A1 (en) 2009-04-03 2010-10-07 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2010245233A (ja) 2009-04-03 2010-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2010278083A (ja) 2009-05-26 2010-12-09 Panasonic Corp 半導体装置及びその製造方法

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