JP5857225B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＩＳ（Complementary Metal Insulator Semiconductor ）デュアルゲート構造を有する半導体装置及びその製造方法に関する。
半導体集積回路の高集積化は、デュアルゲート構造を有するＣＭＩＳデバイスの微細化によって実現されてきた。デュアルゲート構造のＣＭＩＳデバイスとは、一般的には、ＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）（以下、ＮＭＩＳＦＥＴと称する）のゲート電極としてＮ型不純物がドープされたポリシリコン膜を用い、且つＰチャネルＭＩＳＦＥＴ（以下、ＰＭＩＳＦＥＴと称する）のゲート電極としてＰ型不純物がドープされたポリシリコン膜を用いたデバイスを意味する（例えば特許文献１参照）。デュアルゲート構造のＣＭＩＳデバイスでは、Ｎ型のポリシリコンゲート電極とＰ型のポリシリコンゲート電極とを接続する為に、ポリシリコンゲート電極上に金属シリサイド層が形成される。その場合、ポリシリコンゲート電極におけるＮ型領域とＰ型領域との境界では各領域中の不純物が金属シリサイド層又はポリシリコン膜を通じて相互拡散し、その結果、各ゲート電極の仕事関数が変化して各ＦＥＴの閾値電圧が変動する。
ゲート電極用のポリシリコン膜にＮ型領域及びＰ型領域を形成する方法として、従来、Ｎ型領域とＰ型領域との境界がウェル領域同士の間の分離上に位置するように設定されたマスクを用いて、ゲート電極用のポリシリコン膜に不純物のイオン注入を行っている（例えば特許文献２参照）。
ロジック（Ｌｏｇｉｃ）回路用トランジスタ及びＳＲＡＭ（static random access memory ）回路用トランジスタのそれぞれのゲート電極にイオン注入を用いてＮ型領域及びＰ型領域を形成した従来の半導体装置について、図面を参照しながら説明する。
図１５（ａ）は、従来の半導体装置におけるロジック領域の平面図であり、図１５（ｂ）は、図１５（ａ）におけるＢ−Ｂ線（ゲート幅方向）の断面図である。また、図１５（ｃ）は、従来の半導体装置におけるＳＲＡＭ領域の平面図であり、図１５（ｄ）は、図１５（ｃ）におけるＤ−Ｄ線（ゲート幅方向）の断面図である。尚、説明を簡単にするために、図１５（ａ）〜（ｄ）においてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図１５（ｂ）及び（ｄ）においてコンタクトの図示を省略している。
図１５（ａ）〜（ｄ）に示すように、従来の半導体装置におけるロジック領域及びＳＲＡＭ領域はそれぞれ、ＮＭＩＳ領域及びＰＭＩＳ領域を有している。ロジック領域のＮＭＩＳ領域においては、半導体基板１００上にＰ型ウェル領域１０２ａが設けられていると共に素子分離領域１０１に囲まれるように活性領域１００ａが設けられている。ロジック領域のＰＭＩＳ領域においては、半導体基板１００上にＮ型ウェル領域１０２ｂが設けられていると共に素子分離領域１０１に囲まれるように活性領域１００ｂが設けられている。ＳＲＡＭ領域のＮＭＩＳ領域においては、半導体基板１００上にＰ型ウェル領域１０２ｃが設けられていると共に素子分離領域１０１に囲まれるように活性領域１００ｃが設けられている。ＳＲＡＭ領域のＰＭＩＳ領域においては、半導体基板１００上にＮ型ウェル領域１０２ｄが設けられていると共に素子分離領域１０１に囲まれるように活性領域１００ｄが設けられている。
活性領域１００ａ上にはゲート絶縁膜１０３を介してＮ型ポリシリコン膜１０４ａを有するゲート電極１１１ａが形成されている。活性領域１００ｂ上にはゲート絶縁膜１０３を介してＰ型ポリシリコン膜１０４ｂを有するゲート電極１１１ｂが形成されている。ゲート電極１１１ａとゲート電極１１１ｂとは、活性領域１００ａと活性領域１００ｂとの間の素子分離領域１０１上に位置するＰＮ境界１１３Ｌで互いに接続されており、これにより、デュアルゲート電極１１２Ｌが構成されている。活性領域１００ａにおけるゲート電極１１１ａの両側にはＮ型ソース／ドレイン領域１０５ａが設けられていると共に、活性領域１００ｂにおけるゲート電極１１１ｂの両側にはＰ型ソース／ドレイン領域１０５ｂが設けられている。デュアルゲート電極１１２Ｌ、Ｎ型ソース／ドレイン領域１０５ａ及びＰ型ソース／ドレイン領域１０５ｂのそれぞれと接続するようにコンタクト１０８が形成されている。
活性領域１００ｃ上にはゲート絶縁膜１０３を介してＮ型ポリシリコン膜１０４ｃを有するゲート電極１１１ｃが形成されている。活性領域１００ｄ上にはゲート絶縁膜１０３を介してＰ型ポリシリコン膜１０４ｄを有するゲート電極１１１ｄが形成されている。ゲート電極１１１ｃとゲート電極１１１ｄとは、活性領域１００ｃと活性領域１００ｄとの間の素子分離領域１０１上に位置するＰＮ境界１１３Ｓで互いに接続されており、これにより、デュアルゲート電極１１２Ｓが構成されている。活性領域１００ｃにおけるゲート電極１１１ｃの両側にはＮ型ソース／ドレイン領域１０５ｃが設けられていると共に、活性領域１００ｄにおけるゲート電極１１１ｄの両側にはＰ型ソース／ドレイン領域１０５ｄが設けられている。デュアルゲート電極１１２Ｓ、Ｎ型ソース／ドレイン領域１０５ｃ及びＰ型ソース／ドレイン領域１０５ｄのそれぞれと接続するようにコンタクト１０８が形成されている。
図１６（ａ）及び（ｂ）は、デュアルゲート電極１１２Ｌ及び１１２Ｓとなるポリシリコン膜（ゲートパターニング前）に不純物をイオン注入することによってＰ型領域及びＮ型領域を形成する様子を模式的に示す図である。尚、図１６（ａ）及び（ｂ）において、図１５（ａ）〜（ｄ）と同じ構成要素には同じ符号を付している。
図１６（ａ）及び（ｂ）に示すように、ＰＭＩＳ領域のゲート注入の際には、ロジック領域及びＳＲＡＭ領域のそれぞれのＮＭＩＳ領域を覆うマスクパターン１５１を用いてポリシリコン膜１０４にＰ型不純物をイオン注入することによってＰ型ポリシリコン膜１０４ｂ及び１０４ｄを形成する。すなわち、Ｐ型ポリシリコン膜１０４ｂ及び１０４ｄのそれぞれにおけるＰ型不純物濃度は実質的に同じである。また、ＮＭＩＳ領域のゲート注入の際には、ロジック領域及びＳＲＡＭ領域のそれぞれのＰＭＩＳ領域を覆うマスクパターン１５２を用いてポリシリコン膜１０４にＮ型不純物をイオン注入することによってＮ型ポリシリコン膜１０４ａ及び１０４ｃを形成する。すなわち、Ｎ型ポリシリコン膜１０４ａ及び１０４ｃのそれぞれにおけるＮ型不純物濃度は実質的に同じである。尚、説明を分かりやすくするために、マスクパターン１５１及び１５２として、イオン注入に実際に用いられるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン１５１及び１５２は、ポリシリコン膜１０４中に形成されるＰＮ境界が、活性領域１００ａと活性領域１００ｂとの間の素子分離領域１０１上、及び活性領域１００ｃと活性領域１００ｄとの間の素子分離領域１０１上にそれぞれ位置するように設定されている。
尚、図示はしていないが、ＰＭＩＳ領域及びＮＭＩＳ領域のそれぞれにおいてソース／ドレイン領域を形成するためのイオン注入においても、図１６（ａ）及び（ｂ）に示すマスクパターン１５１及び１５２と同様のマスクパターンを用いる。
図１６（ａ）及び（ｂ）に示すゲート注入によると、ポリシリコン膜１０４に形成されるＰＮ境界が活性領域同士の間の素子分離領域上に位置するため、ポリシリコンゲート電極におけるＮ型領域とＰ型領域との間の不純物の相互拡散に起因する各ＦＥＴの特性劣化を抑制することができる。
特開平６−２７５７８８号公報 特開平８−１７９３４号公報
しかしながら、素子の微細化に伴ってゲート長が短くなると、ポリシリコン膜中での相互拡散の問題とは別に、注入不純物であるイオン種の違いに起因するポリシリコン膜のエッチング速度の差が相対的に大きくなり、その結果、ゲート長の仕上がり寸法が変動してトランジスタの閾値電圧が変動するという問題が顕在化してくる。従って、特にセルサイズの縮小を要求されるＳＲＡＭ等においてはＰＮ境界近傍で発生するゲート寸法の変動を抑制する必要がある。
また、前述の従来技術のように、ポリシリコンゲート電極中のＰＮ境界を活性領域同士の間の素子分離領域上に位置させたとしても、素子の微細化が進むにつれて、特にＳＲＡＭ等においては素子分離領域の幅が狭くなるので、ポリシリコンゲート電極におけるＮ型領域とＰ型領域との間の不純物の相互拡散の影響が無視できなくなる。その結果、各ゲート電極の仕事関数が変化するため、閾値電圧の変動等のトランジスタ特性の劣化が起こるので、回路動作不良が発生し易くなるという問題が生じてしまう。
前記に鑑み、本発明は、ＣＭＩＳデュアルゲート構造を有する半導体装置において、ＰＮ境界近傍でのゲート寸法変動や不純物の相互拡散に起因する素子特性の変動を抑制できるようにすることを目的とする。
前記の目的を達成するために、本発明に係る半導体装置は、第１のデュアルゲート電極と第２のデュアルゲート電極とを備えた半導体装置であって、前記第１のデュアルゲート電極は、第１の活性領域上に形成された第１の第１導電型シリコン膜を含む第１のゲート電極と、第２の活性領域上に形成された第１の第２導電型シリコン膜を含む第２のゲート電極とを有し、前記第２のデュアルゲート電極は、第３の活性領域上に形成された第２の第１導電型シリコン膜を含む第３のゲート電極と、第４の活性領域上に形成された第２の第２導電型シリコン膜を含む第４のゲート電極とを有し、前記第１の活性領域と前記第２の活性領域とは素子分離領域を挟んで分離されており、前記第１のゲート電極と前記第２のゲート電極とは前記素子分離領域上で接続しており、前記第１の第１導電型シリコン膜の少なくとも一部分における第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高い。
本発明に係る半導体装置において、前記第１の活性領域と前記第２の活性領域との間の分離幅は、前記第３の活性領域と前記第４の活性領域との間の分離幅よりも大きくてもよい。
本発明に係る半導体装置において、前記第１の第２導電型シリコン膜の少なくとも一部分における第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度と実質的に同じであってもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高くてもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度よりも低くてもよい。
本発明に係る半導体装置において、前記第１の活性領域及び前記素子分離領域のそれぞれの上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域の上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高くてもよい。
本発明に係る半導体装置において、前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度よりも低くてもよい。
本発明に係る半導体装置において、前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度よりも低くてもよい。
本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度と実質的に同じであってもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度と実質的に同じであってもよい。
本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高くてもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度と実質的に同じであってもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度よりも低くてもよい。
本発明に係る半導体装置において、前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度と実質的に同じであってもよい。
本発明に係る半導体装置において、前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度よりも低くてもよい。
本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度よりも高くてもよい。
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高く、前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度よりも高くてもよい。
本発明に係る半導体装置において、前記第１のゲート電極は、第１のＰＭＩＳトランジスタのゲート電極であり、前記第２のゲート電極は、第１のＮＭＩＳトランジスタのゲート電極であり、前記第３のゲート電極は、第２のＰＭＩＳトランジスタのゲート電極であり、前記第４のゲート電極は、第２のＮＭＩＳトランジスタのゲート電極であってもよい。
本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、ロジック回路用トランジスタのゲート電極であり、前記第３のゲート電極及び前記第４のゲート電極はそれぞれ、ＳＲＡＭ回路用トランジスタのゲート電極であってもよい。
また、本発明に係る半導体装置の製造方法は、第１の活性領域上に形成された第１のゲート電極及び第２の活性領域上に形成された第２のゲート電極を有する第１のデュアルゲート電極と、第３の活性領域上に形成された第３のゲート電極及び第４の活性領域上に形成された第４のゲート電極を有する第２のデュアルゲート電極とを備えた半導体装置の製造方法であって、前記第１の活性領域、前記第２の活性領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上にシリコン膜を形成する工程（ａ）と、前記第２の活性領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に位置する部分の前記シリコン膜を第１のマスクパターンによって覆いながら、前記シリコン膜に第１導電型不純物を導入する工程（ｂ）と、前記第１の活性領域上に位置する部分の前記シリコン膜を第２のマスクパターンによって覆いながら、前記シリコン膜に第２導電型不純物を導入する工程（ｃ）と、前記工程（ｂ）及び前記工程（ｃ）よりも後に、前記シリコン膜をパターニングし、それにより、前記第１の活性領域、前記第２の活性領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に、前記シリコン膜をそれぞれ含む前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極及び前記第４のゲート電極を形成する工程（ｄ）とを備えている。尚、本発明に係る半導体装置の製造方法において、前記工程（ｂ）及び前記工程（ｃ）のいずれを先に実施してもよい。
本発明に係る半導体装置の製造方法において、前記第１のマスクパターンは、前記第１の活性領域上に位置する部分の前記シリコン膜上に開口を有し、前記第２のマスクパターンは、前記第２の活性領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有していてもよい。
本発明に係る半導体装置の製造方法において、前記第１の活性領域と前記第２の活性領域とは素子分離領域によって電気的に分離されており、前記工程（ａ）において、前記シリコン膜は前記素子分離領域上にも形成され、前記第１のマスクパターンは、前記第１の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第２のマスクパターンは、前記第２の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有していてもよい。ここで、前記第１のマスクパターン及び前記第２のマスクパターンは、前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有していなくてもよい。言い換えると、前記第１のマスクパターン及び前記第２のマスクパターンは、前記素子分離領域上に位置する部分の前記シリコン膜を覆っていてもよい。
本発明に係る半導体装置の製造方法において、前記第１の活性領域と前記第２の活性領域とは素子分離領域によって電気的に分離されており、前記工程（ａ）において、前記シリコン膜は前記素子分離領域上にも形成され、前記第１のマスクパターンは、前記第１の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第２のマスクパターンは、前記第２の活性領域、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有していてもよい。
本発明に係る半導体装置の製造方法において、前記第２のマスクパターンは、前記第３の活性領域及び前記第４の活性領域のそれぞれの上に位置する部分の前記シリコン膜を覆っていてもよい。
本発明によると、ＣＭＩＳデュアルゲート構造を有する半導体装置において、ＰＮ境界近傍でのゲート寸法変動や不純物の相互拡散に起因する素子特性の変動を抑制することができる。
図１（ａ）は、第１の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１（ｂ）は、図１（ａ）におけるＩ−Ｉ線の断面図であり、図１（ｃ）は、第１の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１（ｄ）は、図１（ｃ）におけるII−II線の断面図である。 図２（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図３（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図５（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図６（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図７（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図８（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図９（ａ）は、第２の実施形態に係る半導体装置におけるロジック領域の平面図であり、図９（ｂ）は、図９（ａ）におけるＩ−Ｉ線の断面図であり、図９（ｃ）は、第２の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図９（ｄ）は、図９（ｃ）におけるII−II線の断面図である。 図１０（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１１（ａ）は、第３の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１１（ｂ）は、図１１（ａ）におけるＩ−Ｉ線の断面図であり、図１１（ｃ）は、第３の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１１（ｄ）は、図１１（ｃ）におけるII−II線の断面図である。 図１２（ａ）〜（ｆ）は、第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１３（ａ）は、第４の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１３（ｂ）は、図１３（ａ）におけるＩ−Ｉ線の断面図であり、図１３（ｃ）は、第４の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１３（ｄ）は、図１３（ｃ）におけるII−II線の断面図である。 図１４（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１５（ａ）は、従来の半導体装置におけるロジック領域の平面図であり、図１５（ｂ）は、図１５（ａ）におけるＢ−Ｂ線の断面図であり、図１５（ｃ）は、従来の半導体装置におけるＳＲＡＭ領域の平面図であり、図１５（ｄ）は、図１５（ｃ）におけるＤ−Ｄ線の断面図である。 図１６（ａ）及び（ｂ）は、従来の半導体装置の製造方法においてデュアルゲート電極となるポリシリコン膜（ゲートパターニング前）に不純物をイオン注入することによってＰ型領域及びＮ型領域を形成する様子を模式的に示す図である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
図１（ａ）は、第１の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１（ｂ）は、図１（ａ）におけるＩ−Ｉ線（ゲート幅方向）の断面図である。また、図１（ｃ）は、第１の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１（ｄ）は、図１（ｃ）におけるII−II線（ゲート幅方向）の断面図である。尚、説明を簡単にするために、図１（ａ）〜（ｄ）においてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図１（ｂ）及び（ｄ）においてコンタクトの図示を省略している。
図１（ａ）〜（ｄ）に示すように、本実施形態の半導体装置は、ロジック回路が形成される領域（以下、ロジック領域と称する）及びＳＲＡＭ回路が形成される領域（以下、ＳＲＡＭ領域と称する）を有しており、ロジック領域及びＳＲＡＭ領域はそれぞれ、ＮＭＩＳＦＥＴが形成される領域（以下、ＮＭＩＳ領域と称する）及びＰＭＩＳＦＥＴが形成される領域（以下、ＰＭＩＳ領域と称する）を有している。ロジック領域のＮＭＩＳ領域においては、半導体基板１０上にＰ型ウェル領域１２ａが設けられていると共に素子分離領域１１に囲まれるように活性領域１０ａが設けられている。ロジック領域のＰＭＩＳ領域においては、半導体基板１０上にＮ型ウェル領域１２ｂが設けられていると共に素子分離領域１１に囲まれるように活性領域１０ｂが設けられている。ＳＲＡＭ領域のＮＭＩＳ領域においては、半導体基板１０上にＰ型ウェル領域１２ｃが設けられていると共に素子分離領域１１に囲まれるように活性領域１０ｃが設けられている。ＳＲＡＭ領域のＰＭＩＳ領域においては、半導体基板１０上にＮ型ウェル領域１２ｄが設けられていると共に素子分離領域１１に囲まれるように活性領域１０ｄが設けられている。
活性領域１０ａ上にはゲート絶縁膜１３を介してＮ型シリコン膜１４ａを有するゲート電極３０ａが形成されている。活性領域１０ｂ上にはゲート絶縁膜１３を介してＰ型シリコン膜１４ｂを有するゲート電極３０ｂが形成されている。ゲート電極３０ａとゲート電極３０ｂとは、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するＰＮ境界４１Ｌで互いに接続されており、これにより、デュアルゲート電極３１Ｌが構成されている。活性領域１０ａにおけるゲート電極３０ａの両側にはＮ型ソース／ドレイン領域２０ａが設けられていると共に、活性領域１０ｂにおけるゲート電極３０ｂの両側にはＰ型ソース／ドレイン領域２０ｂが設けられている。Ｎ型ソース／ドレイン領域２０ａ及びＰ型ソース／ドレイン領域２０ｂのそれぞれと接続するようにコンタクト２６ａ及び２６ｂが形成されていると共に、デュアルゲート電極３１Ｌと接続するようにコンタクト２６ｅが形成されている。
活性領域１０ｃ上にはゲート絶縁膜１３を介してＮ型シリコン膜１４ｃを有するゲート電極３０ｃが形成されている。活性領域１０ｄ上にはゲート絶縁膜１３を介してＰ型シリコン膜１４ｄを有するゲート電極３０ｄが形成されている。ゲート電極３０ｃとゲート電極３０ｄとは、活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１上に位置するＰＮ境界４１Ｓで互いに接続されており、これにより、デュアルゲート電極３１Ｓが構成されている。活性領域１０ｃにおけるゲート電極３０ｃの両側にはＮ型ソース／ドレイン領域２０ｃが設けられていると共に、活性領域１０ｄにおけるゲート電極３０ｄの両側にはＰ型ソース／ドレイン領域２０ｄが設けられている。Ｎ型ソース／ドレイン領域２０ｃ及びＰ型ソース／ドレイン領域２０ｄのそれぞれと接続するようにコンタクト２６ｃ及び２６ｄが形成されていると共に、ゲート電極３０ｃと接続するようにコンタクト２６ｆが形成されている。
本実施形態の特徴として、Ｐ型シリコン膜１４ｂ全体のＰ型不純物濃度は、Ｐ型シリコン膜１４ｄ全体のＰ型不純物濃度よりも高い。
尚、Ｎ型シリコン膜１４ａのＮ型不純物濃度は、Ｎ型シリコン膜１４ｃのＮ型不純物濃度と実質的に同じである。また、ロジック領域の素子分離領域１１（具体的には活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１）の幅が例えば７０ｎｍ程度以上であるのに対して、ＳＲＡＭ領域の素子分離領域１１（具体的には活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１）の幅は例えば３０〜６０ｎｍ程度である。
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図２（ａ）〜（ｆ）、図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）、図６（ａ）〜（ｆ）、図７（ａ）〜（ｆ）及び図８（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）は、図１（ａ）におけるIII−III線（ゲート長方向）の断面構成を各工程毎に示したものであり、図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は、図１（ａ）におけるIV−IV線（ゲート長方向）の断面構成を各工程毎に示したものであり、図２（ｃ）、図３（ｃ）、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７（ｃ）及び図８（ｃ）は、図１（ｃ）におけるＶ−Ｖ線（ゲート長方向）の断面構成を各工程毎に示したものであり、図２（ｄ）、図３（ｄ）、図４（ｄ）、図５（ｄ）、図６（ｄ）、図７（ｄ）及び図８（ｄ）は、図１（ｃ）におけるVI−VI線（ゲート長方向）の断面構成を各工程毎に示したものである。また、図２（ｅ）、図３（ｅ）、図４（ｅ）、図５（ｅ）、図６（ｅ）、図７（ｅ）及び図８（ｅ）は、図１（ａ）におけるＩ−Ｉ線（ゲート幅方向）の断面構成を各工程毎に示したものであり、図２（ｆ）、図３（ｆ）、図４（ｆ）、図５（ｆ）、図６（ｆ）、図７（ｆ）及び図８（ｆ）は、図１（ｃ）におけるII−II線（ゲート幅方向）の断面構成を各工程毎に示したものである。
まず、図２（ａ）〜（ｆ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation（ＳＴＩ））法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域１１を選択的に形成する。これにより、ロジック領域のＮＭＩＳ領域においては、素子分離領域１１に囲まれた半導体基板１０からなる活性領域１０ａが形成され、ロジック領域のＰＭＩＳ領域においては、素子分離領域１１に囲まれた半導体基板１０からなる活性領域１０ｂが形成され、ＳＲＡＭ領域のＮＭＩＳ領域においては、素子分離領域１１に囲まれた半導体基板１０からなる活性領域１０ｃが形成され、ＳＲＡＭ領域のＰＭＩＳ領域においては、素子分離領域１１に囲まれた半導体基板１０からなる活性領域１０ｄが形成される。その後、例えばリソグラフィ法及びイオン注入法により、半導体基板１０における各ＮＭＩＳ領域に、例えばＢ（ホウ素）等のＰ型不純物を注入する。続いて、例えばリソグラフィ法及びイオン注入法により、半導体基板１０における各ＰＭＩＳ領域に、例えばＰ（リン）等のＮ型不純物を注入する。その後、半導体基板１０に対して、例えば８５０℃、３０秒間の熱処理を施すことにより、ロジック領域のＮＭＩＳ領域においては、半導体基板１０上にＰ型ウェル領域１２ａを形成し、ロジック領域のＰＭＩＳ領域においては、半導体基板１０上にＮ型ウェル領域１２ｂを形成し、ＳＲＡＭ領域のＮＭＩＳ領域においては、半導体基板１０上にＰ型ウェル領域１２ｃを形成し、ＳＲＡＭ領域のＰＭＩＳ領域においては、半導体基板１０上にＮ型ウェル領域１２ｄを形成する。
次に、図３（ａ）〜（ｆ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、活性領域１０ａ、１０ｂ、１０ｃ及び１０ｄのそれぞれの上に、例えば厚さ２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１３を形成する。その後、半導体基板１０に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜１３の表面を窒化して窒化層（図示省略）を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜１３上に、例えばＣＶＤ（chemical vapor deposition ）法により、例えばポリシリコンからなる厚さ１００ｎｍ程度のシリコン膜１４を堆積する。
続いて、図３（ａ）〜（ｆ）に示すように、ロジック領域のＮＭＩＳ領域全体及びＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域のＰＭＩＳ領域全体上に開口を有するマスクパターン５１Ａを用いて、シリコン膜１４に例えばＢ（ホウ素）等のＰ型不純物をドーズ量４×１０15ｃｍ-2でイオン注入することによってＰ型シリコン膜１４Ｐを形成する。次に、ロジック領域のＰＭＩＳ領域全体を覆い且つロジック領域のＮＭＩＳ領域全体及びＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）のそれぞれの上に開口を有するマスクパターン５２Ａを用いて、シリコン膜１４に例えばＰ（リン）等のＮ型不純物をドーズ量３×１０15ｃｍ-2でイオン注入することによってＮ型シリコン膜１４Ｎを形成する。すなわち、本実施形態の特徴として、ＳＲＡＭ領域のＰＭＩＳ領域のゲート注入においてＮ型不純物のイオン注入を行っている。
尚、Ｐ型シリコン膜１４Ｐの形成とＮ型シリコン膜１４Ｎの形成とは、いずれを先に実施してもよい。また、図３（ａ）〜（ｆ）においては、説明を分かりやすくするために、マスクパターン５１Ａ及び５２Ａとして、フォトリソグラフィ法により半導体基板１０上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン５１Ａ及び５２Ａは、Ｐ型シリコン膜１４ＰとＮ型シリコン膜１４ＮとのＰＮ境界４１Ｌが、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するように設定されている。
Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎの形成後、半導体基板１０に対して、例えば８５０℃、３０秒間の熱処理を施すことにより、Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎのそれぞれにイオン注入された不純物のプロファイル（具体的には基板主面に対して垂直な方向のプロファイル（以下、垂直方向プロファイルと称する））の均一化を行う。
次に、フォトリソグラフィ法により、シリコン膜１４上に、ゲート形状を有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ドライエッチング法により、シリコン膜１４をパターニングする。これにより、図４（ａ）〜（ｆ）に示すように、活性領域１０ａ上にゲート絶縁膜１３ａを介してＮ型シリコン膜１４ａを含むゲート電極３０ａが形成され、活性領域１０ｂ上にゲート絶縁膜１３ｂを介してＰ型シリコン膜１４ｂを含むゲート電極３０ｂが形成され、活性領域１０ｃ上にゲート絶縁膜１３ｃを介してＮ型シリコン膜１４ｃを含むゲート電極３０ｃが形成され、活性領域１０ｄ上にゲート絶縁膜１３ｄを介してＮ型シリコン膜１４ｄ’を含むゲート電極３０ｄが形成される。ここで、ゲート電極３０ａとゲート電極３０ｂとは、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するＰＮ境界４１Ｌで互いに接続されており、これにより、デュアルゲート電極３１Ｌが構成されている。また、ゲート電極３０ｃとゲート電極３０ｄとは、活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１上で互いに接続されており、これにより、デュアルゲート電極３１Ｓが構成されている。但し、図４（ａ）〜（ｆ）に示す工程の終了時点でデュアルゲート電極３１Ｓ中にＰＮ境界は形成されていない。
次に、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば厚さ８ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、当該オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図５（ａ）〜（ｆ）に示すように、ゲート絶縁膜１３ａ及びゲート電極３０ａの各側面上にオフセットスペーサ１５ａが形成され、ゲート絶縁膜１３ｂ及びゲート電極３０ｂの各側面上にオフセットスペーサ１５ｂが形成され、ゲート絶縁膜１３ｃ及びゲート電極３０ｃの各側面上にオフセットスペーサ１５ｃが形成され、ゲート絶縁膜１３ｄ及びゲート電極３０ｄの各側面上にオフセットスペーサ１５ｄが形成される。
次に、半導体基板１０上に、各ＮＭＩＳ領域上に開口を有し且つ各ＰＭＩＳ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン並びにゲート電極３０ａ及び３０ｃをマスクとして、例えばＡｓ（ヒ素）等のｎ型不純物のイオン注入を行うことにより、図５（ａ）〜（ｄ）に示すように、活性領域１０ａにおけるゲート電極３０ａの側方下及び活性領域１０ｃにおけるゲート電極３０ｃの側方下に、接合深さが比較的浅いＮ型ソース／ドレイン領域（例えばＬＤＤ（lightly doped drain ）領域又はエクステンション領域）１６ａ及び１６ｃをそれぞれ自己整合的に形成する。続いて、半導体基板１０上に、各ＮＭＩＳ領域を覆い且つ各ＰＭＩＳ領域上に開口を有するレジストパターン（図示省略）を形成した後、当該レジストパターン並びにゲート電極３０ｂ及び３０ｄをマスクとして、例えばＢＦ2 等のｐ型不純物のイオン注入を行うことにより、図５（ａ）〜（ｄ）に示すように、活性領域１０ｂにおけるゲート電極３０ｂの側方下及び活性領域１０ｄにおけるゲート電極３０ｄの側方下に、接合深さが比較的浅いＰ型ソース／ドレイン領域（例えばＬＤＤ領域又はエクステンション領域）１６ｂ及び１６ｄをそれぞれ自己整合的に形成する。
尚、Ｎ型ソース／ドレイン領域１６ａ及び１６ｃの形成とＰ型ソース／ドレイン領域１６ｂ及び１６ｄの形成とは、いずれを先に実施してもよい。
次に、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば厚さ１０ｎｍ程度のシリコン酸化膜からなる第１絶縁膜、及び例えば厚さ３０ｎｍ程度のシリコン窒化膜からなる第２絶縁膜を順次堆積した後、当該第１絶縁膜及び当該第２絶縁膜に対して異方性エッチングを行う。これにより、図６（ａ）〜（ｆ）に示すように、ゲート電極３０ａの側面上にオフセットスペーサ１５ａを介してサイドウォールスペーサ１９ａが形成され、ゲート電極３０ｂの側面上にオフセットスペーサ１５ｂを介してサイドウォールスペーサ１９ｂが形成され、ゲート電極３０ｃの側面上にオフセットスペーサ１５ｃを介してサイドウォールスペーサ１９ｃが形成され、ゲート電極３０ｄの側面上にオフセットスペーサ１５ｄを介してサイドウォールスペーサ１９ｄが形成される。ここで、サイドウォールスペーサ１９ａは、Ｌ字状の断面形状を有し且つ前記第１絶縁膜からなる内側サイドウォール１７ａと、内側サイドウォール１７ａ上に形成され且つ前記第２絶縁膜からなる外側サイドウォール１８ａとを有する。また、サイドウォールスペーサ１９ｂは、Ｌ字状の断面形状を有し且つ前記第１絶縁膜からなる内側サイドウォール１７ｂと、内側サイドウォール１７ｂ上に形成され且つ前記第２絶縁膜からなる外側サイドウォール１８ｂとを有する。また、サイドウォールスペーサ１９ｃは、Ｌ字状の断面形状を有し且つ前記第１絶縁膜からなる内側サイドウォール１７ｃと、内側サイドウォール１７ｃ上に形成され且つ前記第２絶縁膜からなる外側サイドウォール１８ｃとを有する。また、サイドウォールスペーサ１９ｄは、Ｌ字状の断面形状を有し且つ前記第１絶縁膜からなる内側サイドウォール１７ｄと、内側サイドウォール１７ｄ上に形成され且つ前記第２絶縁膜からなる外側サイドウォール１８ｄとを有する。
続いて、図６（ａ）〜（ｆ）に示すように、ロジック領域のＮＭＩＳ領域全体及びＳＲＡＭ領域のＮＭＩＳ領域全体を覆うマスクパターン５３、活性領域１０ｂにおけるゲート電極３０ｂ、オフセットスペーサ１５ｂ及びサイドウォールスペーサ１９ｂ、並びに活性領域１０ｄにおけるゲート電極３０ｄ、オフセットスペーサ１５ｄ及びサイドウォールスペーサ１９ｄをマスクとして、活性領域１０ｂ及び活性領域１０ｄに例えばＢ（ボロン）等のＰ型不純物をドーズ量５×１０15ｃｍ-2でイオン注入する。これにより、活性領域１０ｂにおけるサイドウォールスペーサ１９ｂの外側方下に、浅いＰ型ソース／ドレイン領域１６ｂよりも接合深さが深く且つＰ型ソース／ドレイン領域１６ｂと接続するＰ型ソース／ドレイン領域２０ｂを自己整合的に形成すると共に、活性領域１０ｄにおけるサイドウォールスペーサ１９ｄの外側方下に、浅いＰ型ソース／ドレイン領域１６ｄよりも接合深さが深く且つＰ型ソース／ドレイン領域１６ｄと接続するＰ型ソース／ドレイン領域２０ｄを自己整合的に形成する。このとき、ゲート電極３０ｂを構成するＰ型シリコン膜１４ｂ及びゲート電極３０ｄを構成するＮ型シリコン膜１４ｄ’にも前記Ｐ型不純物が注入される結果、Ｐ型シリコン膜１４ｂのＰ型不純物濃度はより高くなる一方、Ｎ型シリコン膜１４ｄ’はＰ型シリコン膜１４ｄとなる。これにより、デュアルゲート電極３１Ｓ中にＮ型シリコン膜１４ｃ（ゲート電極３０ｃ）とＰ型シリコン膜１４ｄ（ゲート電極３０ｄ）とのＰＮ境界４１Ｓが形成される。ここで、Ｐ型シリコン膜１４ｂのＰ型不純物濃度は、Ｐ型シリコン膜１４ｄのＰ型不純物濃度よりも高くなる。
続いて、図６（ａ）〜（ｆ）に示すように、ロジック領域のＰＭＩＳ領域全体及びＳＲＡＭ領域のＰＭＩＳ領域全体を覆うマスクパターン５４、活性領域１０ａにおけるゲート電極３０ａ、オフセットスペーサ１５ａ及びサイドウォールスペーサ１９ａ、並びに活性領域１０ｃにおけるゲート電極３０ｃ、オフセットスペーサ１５ｃ及びサイドウォールスペーサ１９ｃをマスクとして、活性領域１０ａ及び活性領域１０ｃに例えばＡｓ（ヒ素）等のＮ型不純物をドーズ量４×１０15〜５×１０15ｃｍ-2でイオン注入する。これにより、活性領域１０ａにおけるサイドウォールスペーサ１９ａの外側方下に、浅いＮ型ソース／ドレイン領域１６ａよりも接合深さが深く且つＮ型ソース／ドレイン領域１６ａと接続するＮ型ソース／ドレイン領域２０ａを自己整合的に形成すると共に、活性領域１０ｃにおけるサイドウォールスペーサ１９ｃの外側方下に、浅いＮ型ソース／ドレイン領域１６ｃよりも接合深さが深く且つＮ型ソース／ドレイン領域１６ｃと接続するＮ型ソース／ドレイン領域２０ｃを自己整合的に形成する。
尚、Ｐ型ソース／ドレイン領域２０ｂ及び２０ｄの形成とＮ型ソース／ドレイン領域２０ａ及び２０ｃの形成とは、いずれを先に実施してもよい。また、図６（ａ）〜（ｆ）においては、説明を分かりやすくするために、マスクパターン５３及び５４として、フォトリソグラフィ法により半導体基板１０上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン５３及び５４は、Ｐ型シリコン膜１４ａ（ゲート電極３０ａ）とＮ型シリコン膜１４ｂ（ゲート電極３０ｂ）とのＰＮ境界４１Ｌの位置（活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上）が変わらないように、且つ、Ｐ型シリコン膜１４ｃ（ゲート電極３０ｃ）とＮ型シリコン膜１４ｄ（ゲート電極３０ｄ）とのＰＮ境界４１Ｓが、活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１上に位置するように設定されている。
Ｎ型ソース／ドレイン領域２０ａ及び２０ｃ並びにＰ型ソース／ドレイン領域２０ｂ及び２０ｄの形成後、半導体基板１０に対して熱処理を施すことにより、Ｎ型ソース／ドレイン領域２０ａ及び２０ｃ並びにＰ型ソース／ドレイン領域２０ｂ及び２０ｄのそれぞれにイオン注入された不純物を活性化させる。
次に、深いＮ型ソース／ドレイン領域２０ａ及び２０ｃ並びに深いＰ型ソース／ドレイン領域２０ｂ及び２０ｄのそれぞれの表面に形成されている自然酸化膜（図示省略）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えばニッケルからなる厚さ１０ｎｍ程度の金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中において、半導体基板１０に対して、例えば３２０℃の温度で１回目のＲＴＡ（Rapid Thermal Annealing ）処理を行うことにより、深いＮ型ソース／ドレイン領域２０ａ及び２０ｃ並びに深いＰ型ソース／ドレイン領域２０ｂ及び２０ｄのそれぞれの表面部のシリコン（Ｓｉ）と前記金属膜のニッケル（Ｎｉ）とを反応させる。これにより、図７（ａ）〜（ｆ）に示すように、深いＮ型ソース／ドレイン領域２０ａ及び２０ｃ並びに深いＰ型ソース／ドレイン領域２０ｂ及び２０ｄのそれぞれの上に、ニッケルシリサイドからなる金属シリサイド層２１ａ〜２１ｄが形成される。このとき、ゲート電極３０ａ及び３０ｃを構成するＮ型シリコン膜１４ａ及び１４ｃ並びにゲート電極３０ｂ及び３０ｄを構成するＰ型シリコン膜１４ｂ及び１４ｄのそれぞれの表面部のＳｉと前記金属膜のＮｉとも反応する結果、ゲート電極３０ａ〜３０ｄのそれぞれの上に、ニッケルシリサイドからなる金属シリサイド層２２ａ〜２２ｄが形成される。その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、オフセットスペーサ１５ａ〜１５ｄ及びサイドウォールスペーサ１９ａ〜１９ｄ等の上に残存する未反応の前記金属膜を除去した後、１回目のＲＴＡ処理よりも高い温度（例えば５５０℃）で２回目のＲＴＡ処理を行うことにより、金属シリサイド層２１ａ〜２１ｄ及び金属シリサイド層２２ａ〜２２ｄのそれぞれのシリサイド組成比を安定化させる。
次に、図８（ａ）〜（ｆ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば厚さ２０ｎｍ程度のシリコン窒化膜からなる絶縁膜２３を堆積した後、例えばＣＶＤ法により、絶縁膜２３上に、例えばシリコン酸化膜からなる層間絶縁膜２４を堆積し、その後、例えばＣＭＰ（Chemical Mechanical Polishing ）法により、層間絶縁膜２４の表面を平坦化する。次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、層間絶縁膜２４上に、コンタクトホールパターンを有するレジスト膜（図示省略）を形成した後、当該レジスト膜をマスクとして、ドライエッチング法により、絶縁膜２３及び層間絶縁膜２４に、金属シリサイド層２１ａ〜２１ｄのそれぞれの上面に到達するコンタクトホール２５ａ〜２５ｄを形成する。このとき、絶縁膜２３が露出した時点で一度エッチングを中断する２ステップのエッチング法を用いることにより、金属シリサイド層２１ａ〜２１ｄに対するオーバーエッチング量を減らすことができる。その後、例えばスパッタ法又はＣＶＤ法により、コンタクトホール２５ａ〜２５ｄの底部及び側壁のそれぞれの上に、例えばチタン膜と窒化チタン膜とが順次堆積されてなるバリアメタル膜（図示省略）を形成する。その後、例えばＣＶＤ法により、層間絶縁膜２４上に、コンタクトホール２５ａ〜２５ｄを埋め込むように例えばタングステン膜を堆積した後、例えばＣＭＰ法により、コンタクトホール２５ａ〜２５ｄの外に形成されている前記タングステン膜を除去する。このようにして、コンタクトホール２５ａ〜２５ｄに、前記バリアメタル膜を介して前記タングステン膜が埋め込まれてなるコンタクト２６ａ〜２６ｄを形成する。その後、層間絶縁膜２４上に、コンタクト２６ａ〜２６ｄと電気的に接続する金属配線（図示省略）を形成する。
以上のようにして、本実施形態に係る半導体装置、つまり、Ｎ型シリコン膜１４ａを含むゲート電極３０ａを有するロジック領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｂを含むゲート電極３０ｂを有するロジック領域内のＰＭＩＳＦＥＴと、Ｎ型シリコン膜１４ｃを含むゲート電極３０ｃを有するＳＲＡＭ領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｄを含むゲート電極３０ｄを有するＳＲＡＭ領域内のＰＭＩＳＦＥＴとを備えた半導体装置を製造することができる。
本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、素子分離領域１１（具体的には活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１）の幅が狭くて不純物の相互拡散の影響を受けやすいＳＲＡＭ領域のゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４中には実質的にＮ型不純物のみが存在している。従って、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ｃとＰＭＩＳＦＥＴのゲート電極３０ｄとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜１４をエッチングする際には、シリコン膜１４中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、シリコン膜１４をエッチングする時点でＳＲＡＭ領域内のシリコン膜１４中の不純物は実質的にＮ型不純物のみであるため、前記アニール処理に起因する不純物の相互拡散（具体的には基板主面に対して平行な方向への拡散）の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。
また、本実施形態では、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するシリコン膜１４中には、ゲート注入の際にはＮ型不純物が注入される一方、ソース／ドレイン注入の際にはＰ型不純物が注入される。従って、ＳＲＡＭ領域内のＰＭＩＳＦＥＴを表面チャネル型にするためには、ゲート注入の際のＮ型不純物濃度を、ソース／ドレイン注入の際のＰ型不純物濃度よりも小さく設定しておくことが望ましい。この場合、本実施形態の特徴として、ロジック領域内のＰＭＩＳ領域のゲート電極３０ｂを構成するＰ型シリコン膜１４ｂ中のＰ型不純物濃度は、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するＰ型シリコン膜１４ｄ中のＰ型不純物濃度よりも大きくなる。
尚、本実施形態では、ＳＲＡＭ領域内のＮＭＩＳ領域及びＰＭＩＳ領域に対してＮ型不純物のゲート注入を行った後、Ｐ型不純物のソース／ドレイン注入によって、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するシリコン膜１４の導電型をＰ型に反転させた。しかし、これに代えて、ＳＲＡＭ領域内のＮＭＩＳ領域及びＰＭＩＳ領域に対してＰ型不純物のゲート注入を行った後、Ｎ型不純物のソース／ドレイン注入によって、ＳＲＡＭ領域内のＮＭＩＳ領域のゲート電極３０ｃを構成するシリコン膜１４の導電型をＮ型に反転させてもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
図９（ａ）は、第２の実施形態に係る半導体装置におけるロジック領域の平面図であり、図９（ｂ）は、図９（ａ）におけるＩ−Ｉ線（ゲート幅方向）の断面図である。また、図９（ｃ）は、第２の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図９（ｄ）は、図９（ｃ）におけるII−II線（ゲート幅方向）の断面図である。尚、説明を簡単にするために、図９（ａ）〜（ｄ）においてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図９（ｂ）及び（ｄ）においてコンタクトの図示を省略している。また、図９（ａ）〜（ｄ）において、図１（ａ）〜（ｄ）に示す第１の実施形態と同じ構成要素には同じ符号を付しており、以下、第１の実施形態と共通する点については適宜説明を省略し、第１の実施形態と相違する点について主として説明する。
本実施形態が第１の実施形態と異なっている点は、図９（ａ）及び（ｂ）に示すように、ロジック領域のデュアルゲート電極３１Ｌが、活性領域１０ａ及びその近傍の素子分離領域１１の上に位置するＮ型シリコン膜１４ａ１とその両側の素子分離領域１１の上に位置するＮ型シリコン膜１４ａ２とを含むＮＭＩＳ領域のゲート電極３０ａと、活性領域１０ｂ及びその近傍の素子分離領域１１の上に位置するＰ型シリコン膜１４ｂ１とその両側の素子分離領域１１の上に位置するＰ型シリコン膜１４ｂ２とを含むＰＭＩＳ領域のゲート電極３０ｂとを有していることである。
尚、図９（ｃ）及び（ｄ）に示すＳＲＡＭ領域の構成は、デュアルゲート電極３１Ｓの構成を含めて、図１（ｃ）及び（ｄ）に示す第１の実施形態のＳＲＡＭ領域の構成と同じである。すなわち、デュアルゲート電極３１Ｓは、第１の実施形態と同様に、Ｎ型シリコン膜１４ｃを含むＮＭＩＳ領域のゲート電極３０ｃと、Ｐ型シリコン膜１４ｄを含むＰＭＩＳ領域のゲート電極３０ｄとを有している。
本実施形態の特徴として、Ｐ型シリコン膜１４ｂ１のＰ型不純物濃度は、Ｐ型シリコン膜１４ｂ２のＰ型不純物濃度よりも低い。また、Ｐ型シリコン膜１４ｂ１及びＰ型シリコン膜１４ｂ２のそれぞれのＰ型不純物濃度は、Ｐ型シリコン膜１４ｄのＰ型不純物濃度よりも高い。また、Ｎ型シリコン膜１４ａ１のＮ型不純物濃度は、Ｎ型シリコン膜１４ａ２及びＮ型シリコン膜１４ｃのそれぞれのＮ型不純物濃度よりも低い。また、Ｎ型シリコン膜１４ａ２のＮ型不純物濃度は、Ｎ型シリコン膜１４ｃのＮ型不純物濃度と実質的に同じである。
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第１の実施形態と相違している点は、ロジック領域におけるゲート注入箇所のみである（図１０（ａ）〜（ｆ）参照）。
図１０（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図１０（ａ）は、図９（ａ）におけるIII−III線（ゲート長方向）の一工程での断面構成を示したものであり、図１０（ｂ）は、図９（ａ）におけるIV−IV線（ゲート長方向）の一工程での断面構成を示したものであり、図１０（ｃ）は、図９（ｃ）におけるＶ−Ｖ線（ゲート長方向）の一工程での断面構成を示したものであり、図１０（ｄ）は、図９（ｃ）におけるVI−VI線（ゲート長方向）の一工程での断面構成を示したものである。また、図１０（ｅ）は、図９（ａ）におけるＩ−Ｉ線（ゲート幅方向）の一工程での断面構成を示したものであり、図１０（ｆ）は、図９（ｃ）におけるII−II線（ゲート幅方向）の一工程での断面構成を示したものである。
本実施形態においては、まず、第１の実施形態における図２（ａ）〜（ｆ）に示す工程と同様の工程を実施した後、図１０（ａ）〜（ｆ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄し、その後、例えばＩＳＳＧ酸化法により、活性領域１０ａ、１０ｂ、１０ｃ及び１０ｄのそれぞれの上に、例えば厚さ２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１３を堆積する。その後、半導体基板１０に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜１３の表面を窒化して窒化層（図示省略）を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜１３上に、例えばＣＶＤ法により、例えばポリシリコンからなる厚さ１００ｎｍ程度のシリコン膜１４を堆積する。
続いて、図１０（ａ）〜（ｆ）に示すように、ロジック領域におけるＮＭＩＳ領域全体及びＰＭＩＳ領域のうちの活性領域１０ｂ並びにＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域におけるＰＭＩＳ領域のうちの素子分離領域１１上に開口を有するマスクパターン５１Ｂを用いて、シリコン膜１４に例えばＢ（ホウ素）等のＰ型不純物をドーズ量４×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＰＭＩＳ領域のうちの素子分離領域１１上にＰ型シリコン膜１４Ｐが形成される。ここで、マスクパターン５１Ｂは、ロジック領域のＰＭＩＳ領域における活性領域１０ｂ近傍の素子分離領域１１を不純物の相互拡散の影響を考慮した寸法（例えば５０ｎｍ程度）だけ覆っている。次に、ロジック領域におけるＰＭＩＳ領域全体及びＮＭＩＳ領域のうちの活性領域１０ａを覆い且つロジック領域におけるＮＭＩＳ領域のうちの素子分離領域１１及びＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）のそれぞれの上に開口を有するマスクパターン５２Ｂを用いて、シリコン膜１４に例えばＰ（リン）等のＮ型不純物をドーズ量３×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＮＭＩＳ領域のうちの素子分離領域１１上にＮ型シリコン膜１４Ｎが形成されると共に、ＳＲＡＭ領域全体に亘ってＮ型シリコン膜１４Ｎが形成される。ここで、マスクパターン５２Ｂは、ロジック領域のＮＭＩＳ領域における活性領域１０ａ近傍の素子分離領域１１を不純物の相互拡散の影響を考慮した寸法（例えば５０ｎｍ程度）だけ覆っている。すなわち、本実施形態においても、第１の実施形態と同様に、ＳＲＡＭ領域のＰＭＩＳ領域のゲート注入においてＮ型不純物のイオン注入を行っている。
尚、Ｐ型シリコン膜１４Ｐの形成とＮ型シリコン膜１４Ｎの形成とは、いずれを先に実施してもよい。また、図１０（ａ）〜（ｆ）においては、説明を分かりやすくするために、マスクパターン５１Ｂ及び５２Ｂとして、フォトリソグラフィ法により半導体基板１０上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン５１Ｂ及び５２Ｂは、Ｐ型シリコン膜１４ＰとＮ型シリコン膜１４ＮとのＰＮ境界４１Ｌが、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するように設定されている。
Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎの形成後、半導体基板１０に対して、例えば８５０℃、３０秒間の熱処理を施すことにより、Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。
その後、第１の実施形態における図４（ａ）〜（ｆ）に示す工程（ゲートパターニング）、図５（ａ）〜（ｆ）に示す工程（オフセットスペーサ及び浅いソース／ドレイン領域の形成）、図６（ａ）〜（ｆ）に示す工程（サイドウォールスペーサ及び深いソース／ドレイン領域の形成）、図７（ａ）〜（ｆ）に示す工程（シリサイド層の形成）及び図８（ａ）〜（ｆ）に示す工程（層間絶縁膜及びコンタクトの形成）のそれぞれと同様の工程を順次実施する。
以上のようにして、本実施形態に係る半導体装置、つまり、Ｎ型シリコン膜１４ａ１及び１４ａ２を含むゲート電極３０ａを有するロジック領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｂ１及び１４ｂ２を含むゲート電極３０ｂを有するロジック領域内のＰＭＩＳＦＥＴと、Ｎ型シリコン膜１４ｃを含むゲート電極３０ｃを有するＳＲＡＭ領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｄを含むゲート電極３０ｄを有するＳＲＡＭ領域内のＰＭＩＳＦＥＴとを備えた半導体装置を製造することができる。
本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、素子分離領域１１（具体的には活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１）の幅が狭くて不純物の相互拡散の影響を受けやすいＳＲＡＭ領域のゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４中には実質的にＮ型不純物のみが存在している。従って、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ｃとＰＭＩＳＦＥＴのゲート電極３０ｄとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜１４をエッチングする際には、シリコン膜１４中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、第１の実施形態と同様に、シリコン膜１４をエッチングする時点でＳＲＡＭ領域内のシリコン膜１４中の不純物は実質的にＮ型不純物のみであるため、前記アニール処理に起因する不純物の相互拡散（具体的には基板主面に対して平行な方向への拡散）の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。
また、本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、ロジック領域における少なくとも活性領域１０ａ及び１０ｂ上のシリコン膜１４中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ａとＰＭＩＳＦＥＴのゲート電極３０ｂとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。
また、本実施形態では、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するシリコン膜１４中には、ゲート注入の際にはＮ型不純物が注入される一方、ソース／ドレイン注入の際にはＰ型不純物が注入される。従って、ＳＲＡＭ領域内のＰＭＩＳＦＥＴを表面チャネル型にするためには、第１の実施形態と同様に、ゲート注入の際のＮ型不純物濃度を、ソース／ドレイン注入の際のＰ型不純物濃度よりも小さく設定しておくことが望ましい。この場合、本実施形態の特徴として、ロジック領域内のＰＭＩＳ領域のゲート電極３０ｂを構成するＰ型シリコン膜１４ｂ１及び１４ｂ２中のＰ型不純物濃度は、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するＰ型シリコン膜１４ｄ中のＰ型不純物濃度よりも大きくなる。
さらに、本実施形態では、ロジック領域内に形成された活性領域１０ａ上のＮ型シリコン膜１４ａ１のＮ型不純物濃度は、ロジック領域内に形成された素子分離領域１１上のＮ型シリコン膜１４ａ２のＮ型不純物濃度よりも小さいと共に、ロジック領域内に形成された活性領域１０ｂ上のＰ型シリコン膜１４ｂ１のＰ型不純物濃度は、ロジック領域内に形成された素子分離領域１１上のＰ型シリコン膜１４ｂ２のＰ型不純物濃度よりも小さい。このため、ロジック領域内に形成された活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの抵抗は高くなるものの、ゲート電極３０ａ及び３０ｂ上には金属シリサイド層２２ａ及び２２ｂが形成されていると共に、ロジック領域内に形成された素子分離領域１１上のゲート電極３０ａ及び３０ｂ（つまりゲート配線）中の不純物濃度は第１の実施形態と同様に高濃度に設定されている。従って、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの高抵抗化に起因する回路速度の遅延を抑制することができる。尚、本実施形態では、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂを構成するシリコン膜１４にはゲート注入時に不純物が導入されないので、当該シリコン膜１４にはソース／ドレイン注入時に、最終的に空乏化が発生しない程度の不純物量を注入しておく必要がある。また、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの高抵抗化に起因する回路速度の遅延の影響が小さい場合には、ロジック領域内に形成された素子分離領域１１上のゲート電極３０ａ及び３０ｂを構成するシリコン膜１４にもゲート注入時に不純物を導入しなくてもよい。
尚、本実施形態では、ＳＲＡＭ領域内のＮＭＩＳ領域及びＰＭＩＳ領域に対してＮ型不純物のゲート注入を行った後、Ｐ型不純物のソース／ドレイン注入によって、ＳＲＡＭ領域内のＰＭＩＳ領域のゲート電極３０ｄを構成するシリコン膜１４の導電型をＰ型に反転させた。しかし、これに代えて、ＳＲＡＭ領域内のＮＭＩＳ領域及びＰＭＩＳ領域に対してＰ型不純物のゲート注入を行った後、Ｎ型不純物のソース／ドレイン注入によって、ＳＲＡＭ領域内のＮＭＩＳ領域のゲート電極３０ｃを構成するシリコン膜１４の導電型をＮ型に反転させてもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。
図１１（ａ）は、第３の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１１（ｂ）は、図１１（ａ）におけるＩ−Ｉ線（ゲート幅方向）の断面図である。また、図１１（ｃ）は、第３の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１１（ｄ）は、図１１（ｃ）におけるII−II線（ゲート幅方向）の断面図である。尚、説明を簡単にするために、図１１（ａ）〜（ｄ）においてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図１１（ｂ）及び（ｄ）においてコンタクトの図示を省略している。また、図１１（ａ）〜（ｄ）において、図１（ａ）〜（ｄ）に示す第１の実施形態と同じ構成要素には同じ符号を付しており、以下、第１の実施形態と共通する点については適宜説明を省略し、第１の実施形態と相違する点について主として説明する。
本実施形態が第１の実施形態と異なっている点は、図９（ａ）及び（ｂ）に示す第２の実施形態と同様に、図１１（ａ）及び（ｂ）に示すように、ロジック領域のデュアルゲート電極３１Ｌが、活性領域１０ａ及びその近傍の素子分離領域１１の上に位置するＮ型シリコン膜１４ａ１とその両側の素子分離領域１１の上に位置するＮ型シリコン膜１４ａ２とを含むＮＭＩＳ領域のゲート電極３０ａと、活性領域１０ｂ及びその近傍の素子分離領域１１の上に位置するＰ型シリコン膜１４ｂ１とその両側の素子分離領域１１の上に位置するＰ型シリコン膜１４ｂ２とを含むＰＭＩＳ領域のゲート電極３０ｂとを有していることである。
尚、図１１（ｃ）及び（ｄ）に示すＳＲＡＭ領域の構成は、デュアルゲート電極３１Ｓの構成を含めて、図１（ｃ）及び（ｄ）に示す第１の実施形態のＳＲＡＭ領域の構成と基本的に同じである。すなわち、デュアルゲート電極３１Ｓは、第１の実施形態と同様に、Ｎ型シリコン膜１４ｃを含むＮＭＩＳ領域のゲート電極３０ｃと、Ｐ型シリコン膜１４ｄを含むＰＭＩＳ領域のゲート電極３０ｄとを有している。但し、本実施形態においては、Ｎ型シリコン膜１４ｃのＮ型不純物濃度及びＰ型シリコン膜１４ｄのＰ型不純物濃度はそれぞれ、第１の実施形態と比較して小さく設定されている。
本実施形態の特徴として、Ｐ型シリコン膜１４ｂ２のＰ型不純物濃度は、Ｐ型シリコン膜１４ｄのＰ型不純物濃度よりも高い。また、Ｐ型シリコン膜１４ｂ１のＰ型不純物濃度は、Ｐ型シリコン膜１４ｄのＰ型不純物濃度と実質的に同じである。すなわち、Ｐ型シリコン膜１４ｂ１のＰ型不純物濃度は、Ｐ型シリコン膜１４ｂ２のＰ型不純物濃度よりも低い。また、Ｎ型シリコン膜１４ａ１のＮ型不純物濃度は、Ｎ型シリコン膜１４ｃのＮ型不純物濃度と実質的に同じである。また、Ｎ型シリコン膜１４ａ１のＮ型不純物濃度は、Ｎ型シリコン膜１４ａ２のＮ型不純物濃度よりも低い。すなわち、Ｎ型シリコン膜１４ａ２のＮ型不純物濃度は、Ｎ型シリコン膜１４ｃのＮ型不純物濃度よりも高い。
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第１の実施形態と相違している点は、ロジック領域及びＳＲＡＭ領域のそれぞれにおけるゲート注入箇所のみである（図１２（ａ）〜（ｆ）参照）。
図１２（ａ）〜（ｆ）は、第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図１２（ａ）は、図１１（ａ）におけるIII−III線（ゲート長方向）の一工程での断面構成を示したものであり、図１２（ｂ）は、図１１（ａ）におけるIV−IV線（ゲート長方向）の一工程での断面構成を示したものであり、図１２（ｃ）は、図１１（ｃ）におけるＶ−Ｖ線（ゲート長方向）の一工程での断面構成を示したものであり、図１２（ｄ）は、図１１（ｃ）におけるVI−VI線（ゲート長方向）の一工程での断面構成を示したものである。また、図１２（ｅ）は、図１１（ａ）におけるＩ−Ｉ線（ゲート幅方向）の一工程での断面構成を示したものであり、図１２（ｆ）は、図１１（ｃ）におけるII−II線（ゲート幅方向）の一工程での断面構成を示したものである。
本実施形態においては、まず、第１の実施形態における図２（ａ）〜（ｆ）に示す工程と同様の工程を実施した後、図１２（ａ）〜（ｆ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄し、その後、例えばＩＳＳＧ酸化法により、活性領域１０ａ、１０ｂ、１０ｃ及び１０ｄのそれぞれの上に、例えば厚さ２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１３を堆積する。その後、半導体基板１０に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜１３の表面を窒化して窒化層（図示省略）を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜１３上に、例えばＣＶＤ法により、例えばポリシリコンからなる厚さ１００ｎｍ程度のシリコン膜１４を堆積する。
続いて、図１２（ａ）〜（ｆ）に示すように、ロジック領域におけるＮＭＩＳ領域全体及びＰＭＩＳ領域のうちの活性領域１０ｂ並びにＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域におけるＰＭＩＳ領域のうちの素子分離領域１１上に開口を有するマスクパターン５１Ｃを用いて、シリコン膜１４に例えばＢ（ホウ素）等のＰ型不純物をドーズ量４×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＰＭＩＳ領域のうちの素子分離領域１１上にＰ型シリコン膜１４Ｐが形成される。ここで、マスクパターン５１Ｃは、ロジック領域のＰＭＩＳ領域における活性領域１０ｂ近傍の素子分離領域１１を不純物の相互拡散の影響を考慮した寸法（例えば５０ｎｍ程度）だけ覆っている。次に、ロジック領域におけるＰＭＩＳ領域全体及びＮＭＩＳ領域のうちの活性領域１０ａ並びにＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域におけるＮＭＩＳ領域のうちの素子分離領域１１上に開口を有するマスクパターン５２Ｃを用いて、シリコン膜１４に例えばＰ（リン）等のＮ型不純物をドーズ量３×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＮＭＩＳ領域のうちの素子分離領域１１上にＮ型シリコン膜１４Ｎが形成される。ここで、マスクパターン５２Ｃは、ロジック領域のＮＭＩＳ領域における活性領域１０ａ近傍の素子分離領域１１を不純物の相互拡散の影響を考慮した寸法（例えば５０ｎｍ程度）だけ覆っている。すなわち、本実施形態においては、第１及び第２の実施形態と異なり、ＳＲＡＭ領域のＮＭＩＳ領域及びＰＭＩＳ領域のいずれにもゲート注入を行っていない。
尚、Ｐ型シリコン膜１４Ｐの形成とＮ型シリコン膜１４Ｎの形成とは、いずれを先に実施してもよい。また、図１２（ａ）〜（ｆ）においては、説明を分かりやすくするために、マスクパターン５１Ｃ及び５２Ｃとして、フォトリソグラフィ法により半導体基板１０上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン５１Ｃ及び５２Ｃは、Ｐ型シリコン膜１４ＰとＮ型シリコン膜１４ＮとのＰＮ境界４１Ｌが、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するように設定されている。
Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎの形成後、半導体基板１０に対して、例えば８５０℃、３０秒間の熱処理を施すことにより、Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。
その後、第１の実施形態における図４（ａ）〜（ｆ）に示す工程（ゲートパターニング）、図５（ａ）〜（ｆ）に示す工程（オフセットスペーサ及び浅いソース／ドレイン領域の形成）、図６（ａ）〜（ｆ）に示す工程（サイドウォールスペーサ及び深いソース／ドレイン領域の形成）、図７（ａ）〜（ｆ）に示す工程（シリサイド層の形成）及び図８（ａ）〜（ｆ）に示す工程（層間絶縁膜及びコンタクトの形成）のそれぞれと同様の工程を順次実施する。
以上のようにして、本実施形態に係る半導体装置、つまり、Ｎ型シリコン膜１４ａ１及び１４ａ２を含むゲート電極３０ａを有するロジック領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｂ１及び１４ｂ２を含むゲート電極３０ｂを有するロジック領域内のＰＭＩＳＦＥＴと、Ｎ型シリコン膜１４ｃを含むゲート電極３０ｃを有するＳＲＡＭ領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｄを含むゲート電極３０ｄを有するＳＲＡＭ領域内のＰＭＩＳＦＥＴとを備えた半導体装置を製造することができる。
本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、素子分離領域１１（具体的には活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１）の幅が狭くて不純物の相互拡散の影響を受けやすいＳＲＡＭ領域のゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ｃとＰＭＩＳＦＥＴのゲート電極３０ｄとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜１４をエッチングする際には、シリコン膜１４中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、シリコン膜１４をエッチングする時点ではＳＲＡＭ領域内のシリコン膜１４中に不純物が注入されていないため、前記アニール処理に起因する不純物の相互拡散（具体的には基板主面に対して平行な方向への拡散）の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。
また、本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、ロジック領域における少なくとも活性領域１０ａ及び１０ｂ上のシリコン膜１４中には不純物が注入されていない。従って、第２の実施形態と同様に、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ａとＰＭＩＳＦＥＴのゲート電極３０ｂとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。
また、本実施形態では、ロジック領域内に形成された活性領域１０ａ上のＮ型シリコン膜１４ａ１のＮ型不純物濃度は、ロジック領域内に形成された素子分離領域１１上のＮ型シリコン膜１４ａ２のＮ型不純物濃度よりも小さいと共に、ロジック領域内に形成された活性領域１０ｂ上のＰ型シリコン膜１４ｂ１のＰ型不純物濃度は、ロジック領域内に形成された素子分離領域１１上のＰ型シリコン膜１４ｂ２のＰ型不純物濃度よりも小さい。このため、ロジック領域内に形成された活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの抵抗は高くなるものの、ゲート電極３０ａ及び３０ｂ上には金属シリサイド層２２ａ及び２２ｂが形成されていると共に、ロジック領域内に形成された素子分離領域１１上のゲート電極３０ａ及び３０ｂ（つまりゲート配線）中の不純物濃度は第１の実施形態と同様に高濃度に設定されている。従って、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの高抵抗化に起因する回路速度の遅延を抑制することができる。尚、本実施形態では、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂを構成するシリコン膜１４にはゲート注入時に不純物が導入されないので、当該シリコン膜１４にはソース／ドレイン注入時に、最終的に空乏化が発生しない程度の不純物量を注入しておく必要がある。また、活性領域１０ａ及び１０ｂ上のゲート電極３０ａ及び３０ｂの高抵抗化に起因する回路速度の遅延の影響が小さい場合には、ロジック領域内に形成された素子分離領域１１上のゲート電極３０ａ及び３０ｂを構成するシリコン膜１４にもゲート注入時に不純物を導入しなくてもよい。
さらに、本実施形態では、ＳＲＡＭ領域内に形成されたゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４にはゲート注入時に不純物が導入されないので、言い換えると、ゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４にはソース／ドレイン注入時のみに不純物が導入されるので、ゲート電極３０ｃ及び３０ｄの抵抗は、ロジック領域内に形成されたゲート電極３０ａ及び３０ｂの抵抗よりも高くなる。しかし、ＳＲＡＭ回路用のトランジスタの動作に対しては、ロジック回路用のトランジスタのように高速動作が要求されないため、ゲート電極３０ｃ及び３０ｄの高抵抗化に起因する回路速度の遅延等の影響は小さい。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。
図１３（ａ）は、第４の実施形態に係る半導体装置におけるロジック領域の平面図であり、図１３（ｂ）は、図１３（ａ）におけるＩ−Ｉ線（ゲート幅方向）の断面図である。また、図１３（ｃ）は、第４の実施形態に係る半導体装置におけるＳＲＡＭ領域の平面図であり、図１３（ｄ）は、図１３（ｃ）におけるII−II線（ゲート幅方向）の断面図である。尚、説明を簡単にするために、図１３（ａ）〜（ｄ）においてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図１３（ｂ）及び（ｄ）においてコンタクトの図示を省略している。また、図１３（ａ）〜（ｄ）において、図１（ａ）〜（ｄ）に示す第１の実施形態と同じ構成要素には同じ符号を付しており、以下、第１の実施形態と共通する点については適宜説明を省略し、第１の実施形態と相違する点について主として説明する。
まず、図１３（ａ）及び（ｂ）に示すロジック領域の構成は、デュアルゲート電極３１Ｌの構成を含めて、図１（ａ）及び（ｂ）に示す第１の実施形態のロジック領域の構成と同じである。すなわち、デュアルゲート電極３１Ｌは、第１の実施形態と同様に、Ｎ型シリコン膜１４ａを含むＮＭＩＳ領域のゲート電極３０ａと、Ｐ型シリコン膜１４ｂを含むＰＭＩＳ領域のゲート電極３０ｂとを有している。
一方、図１３（ｃ）及び（ｄ）に示すＳＲＡＭ領域の構成も、デュアルゲート電極３１Ｓの構成を含めて、図１（ｃ）及び（ｄ）に示す第１の実施形態のＳＲＡＭ領域の構成と基本的に同じである。すなわち、デュアルゲート電極３１Ｓは、第１の実施形態と同様に、Ｎ型シリコン膜１４ｃを含むＮＭＩＳ領域のゲート電極３０ｃと、Ｐ型シリコン膜１４ｄを含むＰＭＩＳ領域のゲート電極３０ｄとを有している。但し、本実施形態においては、Ｎ型シリコン膜１４ｃのＮ型不純物濃度及びＰ型シリコン膜１４ｄのＰ型不純物濃度はそれぞれ、第１の実施形態と比較して小さく設定されている。
本実施形態の特徴として、Ｐ型シリコン膜１４ｂのＰ型不純物濃度は、Ｐ型シリコン膜１４ｄのＰ型不純物濃度よりも高く、Ｎ型シリコン膜１４ａのＮ型不純物濃度は、Ｎ型シリコン膜１４ｃのＮ型不純物濃度よりも高い。
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第１の実施形態と相違している点は、ＳＲＡＭ領域におけるゲート注入箇所のみである（図１４（ａ）〜（ｆ）参照）。
図１４（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図１４（ａ）は、図１３（ａ）におけるIII−III線（ゲート長方向）の一工程での断面構成を示したものであり、図１４（ｂ）は、図１３（ａ）におけるIV−IV線（ゲート長方向）の一工程での断面構成を示したものであり、図１４（ｃ）は、図１３（ｃ）におけるＶ−Ｖ線（ゲート長方向）の一工程での断面構成を示したものであり、図１４（ｄ）は、図１３（ｃ）におけるVI−VI線（ゲート長方向）の一工程での断面構成を示したものである。また、図１４（ｅ）は、図１３（ａ）におけるＩ−Ｉ線（ゲート幅方向）の一工程での断面構成を示したものであり、図１４（ｆ）は、図１３（ｃ）におけるII−II線（ゲート幅方向）の一工程での断面構成を示したものである。
本実施形態においては、まず、第１の実施形態における図２（ａ）〜（ｆ）に示す工程と同様の工程を実施した後、図１４（ａ）〜（ｆ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄し、その後、例えばＩＳＳＧ酸化法により、活性領域１０ａ、１０ｂ、１０ｃ及び１０ｄのそれぞれの上に、例えば厚さ２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１３を堆積する。その後、半導体基板１０に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜１３の表面を窒化して窒化層（図示省略）を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜１３上に、例えばＣＶＤ法により、例えばポリシリコンからなる厚さ１００ｎｍ程度のシリコン膜１４を堆積する。
続いて、図１４（ａ）〜（ｆ）に示すように、ロジック領域におけるＮＭＩＳ領域全体及びＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域におけるＰＭＩＳ領域全体上に開口を有するマスクパターン５１Ｄを用いて、シリコン膜１４に例えばＢ（ホウ素）等のＰ型不純物をドーズ量４×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＰＭＩＳ領域全体にＰ型シリコン膜１４Ｐが形成される。次に、ロジック領域におけるＰＭＩＳ領域全体及びＳＲＡＭ領域全体（ＮＭＩＳ領域全体及びＰＭＩＳ領域全体）を覆い且つロジック領域におけるＮＭＩＳ領域全体上に開口を有するマスクパターン５２Ｄを用いて、シリコン膜１４に例えばＰ（リン）等のＮ型不純物をドーズ量３×１０15ｃｍ-2でイオン注入する。これにより、ロジック領域のＮＭＩＳ領域全体にＮ型シリコン膜１４Ｎが形成される。すなわち、本実施形態においては、第３の実施形態と同様に、ＳＲＡＭ領域のＮＭＩＳ領域及びＰＭＩＳ領域のいずれにもゲート注入を行っていない。
尚、Ｐ型シリコン膜１４Ｐの形成とＮ型シリコン膜１４Ｎの形成とは、いずれを先に実施してもよい。また、図１４（ａ）〜（ｆ）においては、説明を分かりやすくするために、マスクパターン５１Ｄ及び５２Ｄとして、フォトリソグラフィ法により半導体基板１０上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン５１Ｄ及び５２Ｄは、Ｐ型シリコン膜１４ＰとＮ型シリコン膜１４ＮとのＰＮ境界４１Ｌが、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上に位置するように設定されている。
Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎの形成後、半導体基板１０に対して、例えば８５０℃、３０秒間の熱処理を施すことにより、Ｐ型シリコン膜１４Ｐ及びＮ型シリコン膜１４Ｎのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。
その後、第１の実施形態における図４（ａ）〜（ｆ）に示す工程（ゲートパターニング）、図５（ａ）〜（ｆ）に示す工程（オフセットスペーサ及び浅いソース／ドレイン領域の形成）、図６（ａ）〜（ｆ）に示す工程（サイドウォールスペーサ及び深いソース／ドレイン領域の形成）、図７（ａ）〜（ｆ）に示す工程（シリサイド層の形成）及び図８（ａ）〜（ｆ）に示す工程（層間絶縁膜及びコンタクトの形成）のそれぞれと同様の工程を順次実施する。
以上のようにして、本実施形態に係る半導体装置、つまり、Ｎ型シリコン膜１４ａを含むゲート電極３０ａを有するロジック領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｂを含むゲート電極３０ｂを有するロジック領域内のＰＭＩＳＦＥＴと、Ｎ型シリコン膜１４ｃを含むゲート電極３０ｃを有するＳＲＡＭ領域内のＮＭＩＳＦＥＴと、Ｐ型シリコン膜１４ｄを含むゲート電極３０ｄを有するＳＲＡＭ領域内のＰＭＩＳＦＥＴとを備えた半導体装置を製造することができる。
本実施形態によると、ドライエッチング法により、シリコン膜１４をエッチングして、ゲート電極３０ａ〜３０ｄを形成する際に、素子分離領域１１（具体的には活性領域１０ｃと活性領域１０ｄとの間の素子分離領域１１）の幅が狭くて不純物の相互拡散の影響を受けやすいＳＲＡＭ領域のゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜１４のエッチング速度に差が生じる事態を回避できるため、ＮＭＩＳＦＥＴのゲート電極３０ｃとＰＭＩＳＦＥＴのゲート電極３０ｄとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜１４をエッチングする際には、シリコン膜１４中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、第３の実施形態と同様に、シリコン膜１４をエッチングする時点ではＳＲＡＭ領域内のシリコン膜１４中に不純物が注入されていないため、前記アニール処理に起因する不純物の相互拡散（具体的には基板主面に対して平行な方向への拡散）の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。
また、本実施形態では、ＳＲＡＭ領域内に形成されたゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４にはゲート注入時に不純物が導入されないので、言い換えると、ゲート電極３０ｃ及び３０ｄを構成するシリコン膜１４にはソース／ドレイン注入時のみに不純物が導入されるので、ゲート電極３０ｃ及び３０ｄの抵抗は、ロジック領域内に形成されたゲート電極３０ａ及び３０ｂの抵抗よりも高くなる。しかし、ＳＲＡＭ回路用のトランジスタの動作に対しては、ロジック回路用のトランジスタのように高速動作が要求されないため、ゲート電極３０ｃ及び３０ｄの高抵抗化に起因する回路速度の遅延等の影響は小さい。
尚、第１〜第４の実施形態では、ゲート絶縁膜としてシリコン酸窒化膜、ゲート電極としてポリシリコン電極を用いた場合について説明したが、本発明はこれに限定されるものではない。例えば、ゲート絶縁膜材料として、アルミナ（Ａｌ2 Ｏ3 ）、ハフニア（ＨｆＯ2 ）又はハフニウムシリケート（ＨｆＳｉＯx ）等の金属酸化物に代表される高誘電率材料（例えば比誘電率が８以上の絶縁材料）を用いると共に、ゲート電極構造として、ポリシリコン膜に加えて、ゲート絶縁膜とポリシリコン膜との間に、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等の金属膜を有するＭＩＰＳ（Metal-Inserted Poly-silicon Stack ）構造を用いる場合にも、各実施形態と同様の効果を実現することができる。ＭＩＰＳ構造では、主に仕事関数によってトランジスタの閾値電圧の調整が行われる。当該調整は、高誘電率ゲート絶縁膜材料と金属膜材料との組み合わせで決まる。具体的には、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとの間での閾値電圧の調整を、高誘電率ゲート絶縁膜材料を同じにして金属膜材料を変えることによって行ってもよいし、又は金属膜材料を同じにして高誘電率ゲート絶縁膜材料を変えることによって行ってもよい。また、ＭＩＰＳ構造では、ゲート電極の空乏化が抑制されるため、ポリシリコン膜中の不純物濃度については、ゲート抵抗（バルク部分の抵抗、シリサイド／ポリシリコン界面の抵抗、ポリシリコン／金属界面の抵抗）を考慮して設定すればよい。尚、各界面抵抗が十分に小さければ、金属膜を用いているＭＩＰＳ構造ではゲート抵抗は小さくなる。
また、第１及び第２の実施形態では、ＳＲＡＭ領域内のＰＭＩＳＦＥＴを表面チャネル型にするために、ゲート注入の際のＮ型不純物濃度を、ソース／ドレイン注入の際のＰ型不純物濃度よりも小さく設定することが望ましいとしたが、ＭＩＰＳ構造を用いる場合、シリコン膜の抵抗及び前記各界面抵抗を小さくするという観点から、ゲート注入の際のＮ型不純物濃度を、ソース／ドレイン注入の際のＰ型不純物濃度よりも大きく設定してもよい。或いは、ＳＲＡＭ領域内のゲート電極を構成するシリコン膜に対してはソース／ドレイン注入を行わなくてもよい。言い換えると、ＳＲＡＭ領域内のゲート電極を構成する各シリコン膜に対してはＮ型不純物のゲート注入のみを行ってもよい。これにより、ＳＲＡＭ領域内のＣＭＩＳＦＥＴのゲート電極を構成する全てのシリコン膜はＮ型シリコン膜となる。この場合、ロジック領域内のゲート電極を構成する各シリコン膜に対しても、ソース／ドレイン注入を行わず、Ｎ型不純物のゲート注入のみを行ってもよい。これにより、ロジック領域内のＣＭＩＳＦＥＴのゲート電極を構成する全てのシリコン膜もＮ型シリコン膜となる。
また、第３及び第４の実施形態では、ＳＲＡＭ領域内のゲート電極を構成する各シリコン膜に対して、ゲート注入を行わなかったが、ＭＩＰＳ構造を用いる場合、ＳＲＡＭ領域内及びロジック領域内それぞれのゲート電極を構成する各シリコン膜に対して、ゲート注入を行わなくてもよい。言い換えると、ＳＲＡＭ領域内及びロジック領域内それぞれのゲート電極を構成する各シリコン膜に対して、ソース／ドレイン注入のみを行ってもよい。
また、第１〜第４の実施形態では、ロジック回路及びＳＲＡＭ回路を有する半導体装置について説明したが、本発明はこれに限定されるものではない。例えば、ロジック回路に代えて、入出力回路を有する場合にも、各実施形態のロジック回路用のデュアルゲート電極を適用可能である。すなわち、各実施形態における２種類のデュアルゲート電極は、ＣＭＩＳＦＥＴが形成される一対の活性領域同士の間の素子分離領域の幅に応じて使い分けることが可能である。具体的には、素子分離領域の幅が相対的に広いＣＭＩＳＦＥＴには、各実施形態のロジック回路用のデュアルゲート電極を適用し、素子分離領域の幅が相対的に狭いＣＭＩＳＦＥＴには、各実施形態のＳＲＡＭ回路用のデュアルゲート電極を適用することが可能である。
本発明は、ＣＭＩＳデュアルゲート構造を有する半導体装置において、ＰＮ境界近傍でのゲート寸法変動や不純物の相互拡散に起因する素子特性の変動を抑制でき、ＣＭＩＳデュアルゲート構造を有する半導体装置及びその製造方法に好適である。
１０ 半導体基板
１０ａ、１０ｂ、１０ｃ、１０ｄ 活性領域
１１ 素子分離領域
１２ａ、１２ｃ Ｐ型ウェル領域
１２ｂ、１２ｄ Ｎ型ウェル領域
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ ゲート絶縁膜
１４ シリコン膜
１４ａ、１４ａ１、１４ａ２、１４ｃ、１４ｄ’、１４Ｎ Ｎ型シリコン膜
１４ｂ、１４ｂ１、１４ｂ２、１４ｄ、１４Ｐ Ｐ型シリコン膜
１５ａ、１５ｂ、１５ｃ、１５ｄ オフセットスペーサ
１６ａ、１６ｃ 浅いＮ型ソース／ドレイン領域
１６ｂ、１６ｄ 浅いＰ型ソース／ドレイン領域
１７ａ、１７ｂ、１７ｃ、１７ｄ 内側サイドウォール
１８ａ、１８ｂ、１８ｃ、１８ｄ 外側サイドウォール
１９ａ、１９ｂ、１９ｃ、１９ｄ サイドウォールスペーサ
２０ａ、２０ｃ 深いＮ型ソース／ドレイン領域
２０ｂ、２０ｄ 深いＰ型ソース／ドレイン領域
２１ａ、２１ｂ、２１ｃ、２１ｄ 金属シリサイド層
２２ａ、２２ｂ、２２ｃ、２２ｄ 金属シリサイド層
２３ 絶縁膜
２４ 層間絶縁膜
２５ａ、２５ｂ、２５ｃ、２５ｄ コンタクトホール
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆ コンタクト
３０ａ、３０ｂ、３０ｃ、３０ｄ ゲート電極
３１Ｌ、３１Ｓ デュアルゲート電極
４１Ｌ、４１Ｓ ＰＮ境界
５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ マスクパターン
５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ マスクパターン
５３、５４ マスクパターン

Claims (13)

  1. 第１のデュアルゲート電極と第２のデュアルゲート電極とを備えた半導体装置であって、
    前記第１のデュアルゲート電極は、第１の活性領域上に形成された第１の第１導電型シリコン膜を含む第１のゲート電極と、第２の活性領域上に形成された第１の第２導電型シリコン膜を含む第２のゲート電極とを有し、
    前記第２のデュアルゲート電極は、第３の活性領域上に形成された第２の第１導電型シリコン膜を含む第３のゲート電極と、第４の活性領域上に形成された第２の第２導電型シリコン膜を含む第４のゲート電極とを有し、
    前記第１の活性領域と前記第２の活性領域とは第１の素子分離領域を挟んで分離されており、
    前記第３の活性領域と前記第４の活性領域とは第２の素子分離領域を挟んで分離されており、
    前記第１のゲート電極と前記第２のゲート電極とは前記第１の素子分離領域上で接続しており、
    前記第１の素子分離領域における前記第１の活性領域と前記第２の活性領域との間の分離幅は、前記第２の素子分離領域における前記第３の活性領域と前記第４の活性領域との間の分離幅よりも大きく、
    前記第１の第１導電型シリコン膜の少なくとも一部分における第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高く、
    前記第１の第２導電型シリコン膜の少なくとも一部分における第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度と同じであることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高いことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第１の素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度よりも低いことを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度よりも低いことを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第１の素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度よりも低いことを特徴とする半導体装置。
  6. 請求項１又は２に記載の半導体装置において、
    前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第１の素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度と同じであることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１の素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度よりも高いことを特徴とする半導体装置。
  8. 請求項１又は７に記載の半導体装置において、
    前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第３の活性領域上に位置する部分の前記第２の第１導電型シリコン膜の第１導電型不純物濃度と同じであることを特徴とする半導体装置。
  9. 請求項１、７、８のいずれか１項に記載の半導体装置において、
    前記第１の活性領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度は、前記第１の素子分離領域上に位置する部分の前記第１の第１導電型シリコン膜の第１導電型不純物濃度よりも低いことを特徴とする半導体装置。
  10. 請求項１、７〜９のいずれか１項に記載の半導体装置において、
    前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第４の活性領域上に位置する部分の前記第２の第２導電型シリコン膜の第２導電型不純物濃度と同じであることを特徴とする半導体装置。
  11. 請求項１、７〜１０のいずれか１項に記載の半導体装置において、
    前記第２の活性領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度は、前記第１の素子分離領域上に位置する部分の前記第１の第２導電型シリコン膜の第２導電型不純物濃度よりも低いことを特徴とする半導体装置。
  12. 請求項１〜１１のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、第１のＰＭＩＳトランジスタのゲート電極であり、
    前記第２のゲート電極は、第１のＮＭＩＳトランジスタのゲート電極であり、
    前記第３のゲート電極は、第２のＰＭＩＳトランジスタのゲート電極であり、
    前記第４のゲート電極は、第２のＮＭＩＳトランジスタのゲート電極であることを特徴とする半導体装置。
  13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、ロジック回路用トランジスタのゲート電極であり、
    前記第３のゲート電極及び前記第４のゲート電極はそれぞれ、ＳＲＡＭ回路用トランジスタのゲート電極であることを特徴とする半導体装置。
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