JP2007165665A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ひずみＳｉ技術を用いたｐチャネル型電界効果トランジスタの浅い接合のソース・ドレインを形成する。
【解決手段】ｐＭＩＳ１ｐのソース・ドレインを主として構成するｐ型拡散領域５ｃをｐ型不純物が導入されたｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅにより形成し、ｐ＋−ＳｉＧｅに相対的に高濃度のｐ型不純物を導入し、ｐ−−ＳｉＧｅに相対的に低濃度のｐ型不純物を導入する。ｐ＋−ＳｉＧｅにはコンタクト抵抗を低減するために相対的に高濃度のｐ型不純物を導入する必要があるが、ｐ−ＳｉＧｅ：Ｃによりその拡散が抑えられてｐ型拡散領域５ｃの深さを浅く維持する。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ソース・ドレインにＳｉＧｅを用いたｐチャネル型電界効果トランジスタ（Strained Silicon P-Channel MISFET(Metal Insulator Semiconductor Field Effect Transistor)）およびその製造に適用して有効な技術に関するものである。
例えば膜応力によりチャネルＳｉ部分を歪ませたひずみＳｉチャネルＣＭＯＳデバイス構造が述べられている（例えば非特許文献１参照。）。また、ｎＭＯＳではＳｉＮの膜応力により、ｐＭＯＳではＳｉＧｅソース／ドレインによりチャネル部分のＳｉを歪ませることでキャリア移動度を向上させたＣＭＯＳトランジスタが述べられている（例えば非特許文献２参照。）。また、ＳｉＧｅをソース／ドレインに用いたｐＭＯＳとＳｉＮ応力膜を用いたｎＭＯＳとを形成する技術が述べられている（例えば非特許文献３参照。）。また、ひずみＳｉチャネルＣＭＯＳ論理回路（ｎＭＯＳＦＥＴはＳｉＮの応力によるひずみ、ｐＭＯＳＦＥＴはＳｉＧｅ埋め込みソース／ドレインによるひずみ）において、ｎＭＯＳＦＥＴのキャリア移動度が１０％向上し、ｐＭＯＳＦＥＴのキャリア移動度が２５％向上することが報告されている（例えば非特許文献４参照。）。
また、ＳｉＧｅ持ち上げ型ソース／ドレインにより形成されたひずみＳｉチャネルｐ−ＭＯＳＦＥＴのデバイス特性について述べられている（例えば非特許文献５参照。）。また、ＳｉＮ層の応力を用いてｎ−ｃｈＭＯＳＦＥＴのチャネルに引張応力、ｐ−ｃｈＭＯＳＦＥＴに圧縮応力を掛けるプロセスを用いる際、Ｇｅイオン打ち込みで各応力を緩和する技術が述べられている（例えば非特許文献６参照。）。また、（１００）表面のひずみＳｉチャネルＣＭＯＳだけでなく（１１０）表面でもひずみを印加することにより移動度が向上することが述べられている（例えば非特許文献７参照。）。またＧｅ持ち上げ型ソース／ドレインを選択エピタキシャル成長により形成し、ボロンイオン注入を行い、ひずみＳｉチャネルｐＭＯＳＦＥＴを形成する技術が述べられている（例えば非特許文献８参照。）。
H. Horstmann et al., "Advanced Transistor Structures for High Performance Microprocessors," in Proc. 2004 Int. Conf. Integrated Circuit Design and Technology, 2004, pp.65-67. T. Ghani et al., "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors," in IEDM Tech. Dig., 2003, pp.978-980 K. Mistry et al., "Delaying Forever: Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology," in Symp. VLSI Tech. Dig., 2004, pp.50-51 S. E. Thompson et al., "A 90-nm Logic Technology Featuring Strained-Silicon," IEEE Trans. Electron Devices, 2004, pp.1790-1797 H. J. Huang et al., "Improved Low Temperature Characteristics of P-Channel MOSFETs with Si1-xGex Raised Source and Drain," IEEE Trans. Electron Devices, 2001, pp.1627-1632 A. Shimizu et al., "Local Mechanical-Stress Control(LMC) : A New Technique for CMOS-Performance Enhancement," in IEDM Tech Dig., 2001, pp.433-436 T. Mizuno et al., "(110) Strained-SOI n-MOSFETs With High Electron Mobility," IEEE Electron Device Lett., 2003, pp.266-268 R. ranade et al., "A Novel Elevated Source/Drain PMOSFET Formed by Ge-B/Si Intermixing," IEEE Electron Device Lett., 2002, pp.218-220
ＣＭＯＳ回路のより一層の高速化を図る手段の１つとして、ひずみＳｉ技術がある。これはＳｉ層にひずみを加えることによって、キャリア移動度の向上を実現することのできる技術である。すなわち、応力を加えてＳｉの結晶格子をひずませると、等方的であったＳｉ結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。バンド構造が変化した結果、格子振動によるキャリア散乱の減少または有効質量の低減などにより、電子および正孔の移動度が向上する。
本発明者らは、ひずみＳｉ技術をｐチャネル型電界効果トランジスタのチャネルに適用した。例えばＳｉ基板を使用し、ソース・ドレインにＳｉＧｅを採用することによってチャネルに強い圧縮応力（Compressive Stress）を加えて正孔の移動度の向上を図り、ｐチャネル型電界効果トランジスタの性能向上を実現している。
しかしながら、ソース・ドレインにＳｉＧｅを用いたｐチャネル型電界効果トランジスタについては、以下に説明する種々の技術的課題が存在する。
ｐチャネル型電界効果トランジスタのソース・ドレインの導電型をｐ型とするため、ソース・ドレイン材料であるＳｉＧｅにはｐ型不純物、例えばＢ（ボロン）が添加される。ＳｉＧｅ中のＢの拡散係数はＳｉ中のＢの拡散係数よりも小さく、ソース・ドレインにＳｉＧｅを採用した場合は、ソース・ドレインにＳｉを採用した場合よりも浅い接合を形成することが可能である。しかし、Ｂは拡散係数が高いため、熱処理によりＳｉＧｅ格子の間を動いて広がり、ソース・ドレインにＳｉＧｅを採用したとしても９０ｎｍ世代以降のｐチャネル型電界効果トランジスタに適用できる浅い接合のソース・ドレインの形成が難しいことが考えられた。また、９０ｎｍ世代以降のｐチャネル型電界効果トランジスタでは、ソース・ドレインとチャネルとの濃度差が大きくなり、アバランシェ現象が容易に起きることも懸念された。
本発明の目的は、ひずみＳｉ技術を用いたｐチャネル型電界効果トランジスタの浅い接合のソース・ドレインを形成することのできる技術を提供することにある。
本発明の他の目的は、ひずみＳｉ技術を用いたｐチャネル型電界効果トランジスタの浅い接合のソース・ドレインを形成し、同時にソース・ドレインの接合電界を緩和することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願発明の１つは、ｐチャネル型電界効果トランジスタのソース・ドレインが主としてｐ型不純物が導入された上層ＳｉＧｅとＣ（炭素）を含むＳｉＧｅと下層ＳｉＧｅとの積層膜に形成され、上層ＳｉＧｅに相対的に高濃度のｐ型不純物が導入され、下層ＳｉＧｅに相対的に低濃度のｐ型不純物が導入され、Ｃを含むＳｉＧｅおよび下層ＳｉＧｅがｐチャネル型電界効果トランジスタのチャネル方向にも形成されている。
さらに、本願発明の他の１つは、ｐチャネル型電界効果トランジスタのソース・ドレインの形成方法であって、半導体基板の主面上にゲート絶縁膜およびゲート電極を形成し、さらにゲート電極の側壁に絶縁膜からなるサイドウォールを形成した後、ゲート電極の両側の半導体基板の活性領域に所定の深さの溝を形成し、エピタキシャル成長法により溝の内部に、ソース・ドレインを構成する相対的に低濃度のｐ型不純物が導入された下層ＳｉＧｅ、相対的に中濃度のｐ型不純物が導入されたＣを含むＳｉＧｅおよび相対的に高濃度のｐ型不純物が導入された上層ＳｉＧｅを順次形成する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ｐチャネル型電界効果トランジスタのソース・ドレインを主として上層ＳｉＧｅとＣを含むＳｉＧｅと下層ＳｉＧｅとからなる積層膜で形成することにより、チャネルに圧縮応力が加わるｐチャネル型電界効果トランジスタを実現し、さらに中間層を構成するＣを含むＳｉＧｅが上層ＳｉＧｅに導入された相対的に高濃度のｐ型不純物が下層ＳｉＧｅへ拡散するのを抑えて、接合深さの浅いソース・ドレインを形成することができる。また、相対的に低濃度のｐ型不純物が導入された下層ＳｉＧｅがチャネル方向に形成されていることから、チャネルとソース・ドレインとの間の電界を緩和することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタをＭＩＳと略し、ｐチャネル型電界効果トランジスタをｐＭＩＳと略し、ｎチャネル型電界効果トランジスタをｎＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、単結晶Ｓｉウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本実施の形態によるＣＭＯＳデバイスの一例を図１に示す。図１（ａ）はＣＭＯＳデバイスの要部断面図、図１（ｂ）はＣＭＯＳデバイスの要部平面図である。
ｐＭＩＳ１ｐは、単結晶Ｓｉからなる半導体基板２の主面に形成された素子分離３に囲まれた活性領域に形成され、活性領域にはｎ型ウエル４が形成されている。素子分離３は、例えば溝３ａの内部に埋め込まれた絶縁膜３ｂ、例えば酸化シリコン膜により構成される。ｐＭＩＳ１ｐのｎ型ウエル４の表面にはソース・ドレイン５が形成され、その表面にはシリサイド膜６が形成されている。
ソース・ドレイン５は、半導体基板の初期表面よりもその表面を持ち上げた構造（Elevated Source/Drain）を有しており、相対的に低濃度の一対のｐ型拡張領域（Extension Region）５ａ、一対のｎ型ハロー領域（Halo Region）５ｂおよび相対的に高濃度の一対のｐ型拡散領域５ｃから構成される。
ｐＭＩＳ１ｐのソース・ドレイン５間のｎ型ウエル４の表面にはゲート絶縁膜１０が形成され、さらにその上にはｐ型不純物が導入された多結晶シリコン膜からなるゲート電極７ｐが形成されている。ゲート電極７ｐの表面にはシリサイド膜６が形成され、そのゲート長は、例えば５０ｎｍである。ゲート電極７ｐの側壁には、酸化シリコン膜２７および窒化シリコン膜からなるサイドウォール１１が設けられている。
ソース・ドレイン５の一部を構成するｐ型拡張領域５ａは、半導体基板２（単結晶Ｓｉ）に形成されたｎ型ウエル４にｐ型不純物が導入されて、ゲート電極７ｐの側壁下周辺のｎ型ウエル４に形成されている。また、ソース・ドレインの他の一部を構成するｎ型ハロー領域５ｂは、半導体基板２（単結晶Ｓｉ）に形成されたｎ型ウエル４にｎ型不純物が導入されて、ｐ型拡張領域５ａを囲むように形成されている。これらに対し、ソース・ドレイン５のさらに他の一部であってソース・ドレイン５を主として構成するｐ型拡散領域５ｃは、ゲート電極７ｐの両側に形成された上層ＳｉＧｅとＣ（炭素）を含むＳｉＧｅ（ＳｉＧｅ：Ｃと記す）と下層ＳｉＧｅとからなる積層膜にｐ型不純物が導入されて、ゲート電極７ｐの側壁から所定の距離（ｐ型拡張領域５ａの幅）を離れて形成されている。
ｐ型拡散領域５ｃとなるｐ型不純物が導入された上記積層膜（ｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ――ＳｉＧｅと記す）は、ゲート電極７ｐおよびサイドウォール１１の両側の半導体基板２の活性領域に溝９を形成し、その後、エピタキシャル成長法により溝９の内部および半導体基板２の初期表面からさらに持ち上げられて選択的に形成される。半導体基板２の初期表面から下のｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅの高さ（図１５のｄ１）は、例えば５０〜２００ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては７５〜１５０ｎｍが考えられるが、さらに１００ｎｍを中心値とする周辺範囲が最も好適と考えられる。半導体基板２の初期表面から上のｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅの高さ（図１５のｄ２）は、例えば２０〜８０ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては３５〜６５ｎｍが考えられるが、さらに５０ｎｍを中心値とする周辺範囲が最も好適と考えられる。下層のｐ−−ＳｉＧｅのＧｅ混晶比は、例えば１０〜３０％が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１５〜２５％が考えられるが、さらに２０％を中心値とする周辺範囲が最も好適と考えられる。上層のｐ＋−ＳｉＧｅのＧｅ混晶比は、例えば１０〜５０％が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１５〜３５％が考えられるが、さらに２０％を中心値とする周辺範囲が最も好適と考えられる。ｐ−ＳｉＧｅ：Ｃの厚さは、例えば１〜５ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２〜４ｎｍが考えられるが、さらに３ｎｍを中心値とする周辺範囲が最も好適と考えられる。ｐ−ＳｉＧｅ：ＣのＣ混晶比は、例えば０．１〜０．３％が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０．０７〜０．１５％が考えられるが、さらに０．０５％を中心値とする周辺範囲が最も好適と考えられる。
さらに、ｐ型拡散領域５ｃとなるｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅでは、ｐ−ＳｉＧｅ：Ｃよりも上層のｐ＋−ＳｉＧｅのｐ型不純物濃度は相対的に高く、ｐ−ＳｉＧｅ：Ｃよりも下層のｐ−−ＳｉＧｅのｐ型不純物濃度は相対的に低く設定されている。ソース・ドレインの抵抗を下げるまたは配線（またはプラグ）との接触抵抗を下げるためには、上層のｐ＋−ＳｉＧｅには相対的に高濃度のｐ型不純物が導入されるが、ｐ＋−ＳｉＧｅとｐ−−ＳｉＧｅとの間に設けられたｐ−ＳｉＧｅ：Ｃがｐ型不純物の拡散を止めるストッパー膜として機能することにより、ｐ＋−ＳｉＧｅに導入されたｐ型不純物がｐ−−ＳｉＧｅへ拡散するのを抑制することができる。これにより、下層のｐ−−ＳｉＧｅのｐ型不純物を相対的に低濃度に維持することができる。ｐ−ＳｉＧｅ：Ｃよりも上層のｐ＋−ＳｉＧｅの不純物濃度は、例えば１．０Ｅ＋１９〜１．０Ｅ＋２１ｃｍ−３が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては５．０Ｅ＋１９〜５．０Ｅ＋２０ｃｍ−３が考えられるが、さらに１．０Ｅ＋２０ｃｍ−３を中心値とする周辺範囲が最も好適と考えられる。
このように、ｐＭＩＳ１ｐのソース・ドレイン５を主として構成するｐ型拡散領域５ｃをｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅで形成することによって、まず、ｐ＋−ＳｉＧｅに導入された相対的に高濃度のｐ型不純物の拡散がｐ−ＳｉＧｅ：Ｃにより抑えられて、浅いｐ型拡散領域５ｃの深さが維持できるので、ソース・ドレイン５の浅い接合深さを形成することができる。また、Ｇｅ混晶比２０〜５０％に対してＣ混晶比を０．１〜０．３％としても、ｐ−ＳｉＧｅ：Ｃの格子定数はＳｉの格子定数より大きいので、ｐＭＩＳ１ｐのチャネルに圧縮応力が加えられて、チャネルのＳｉをひずませることができる。その結果、Ｓｉのバンド構造が変調されて正孔のサブバンド間の散乱が減少するとともにその実効質量が低減するので、正孔の移動度を向上させることができる。さらに、チャネル方向には相対的に低濃度のｐ型不純物が導入された下層のｐ−−ＳｉＧｅが形成されるので、チャネルとｐ型拡散領域５ｃとの間の電界が緩和してアバランシェ現象が生じ難くなり、ドレイン耐圧を確保することができる。
ｎＭＩＳ１ｎは、単結晶Ｓｉからなる半導体基板２の主面に形成された素子分離３に囲まれた活性領域に形成され、活性領域にはｐ型ウエル１２が形成されている。素子分離３は、例えば溝３ａの内部に埋め込まれた絶縁膜３ｂ、例えば酸化シリコン膜により構成される。ｎＭＩＳ１ｎのｐ型ウエル１２の表面にはソース・ドレイン１３が形成され、その表面にはシリサイド膜６が形成されている。
ソース・ドレイン１３は、相対的に低濃度の一対のｎ型拡張領域１３ａ、一対のｐ型ハロー領域１３ｂおよび相対的に高濃度の一対のｎ型拡散領域１３ｃから構成され、これらは半導体基板２を構成する単結晶Ｓｉに形成されたｐ型ウエル１２に形成される。
ソース・ドレイン１３の一部を構成するｎ型拡張領域１３ａは、ｐ型ウエル１２にｎ型不純物が導入されて、ゲート電極７ｎの側壁下周辺のｐ型ウエル１２に形成されている。また、ソース・ドレイン５の他の一部を構成するｐ型ハロー領域１３ｂは、ｐ型ウエル１２にｐ型不純物が導入されて、ｐ型拡張領域１３ａを囲むように形成されている。また、ソース・ドレイン１３のさらに他の一部であってソース・ドレイン１３を主として構成するｎ型拡散領域１３ｃは、ｐ型ウエル１２にｐ型不純物が導入されて、ゲート電極７ｎの側壁から所定の距離（ｎ型拡張領域１３ａの幅）を離れて形成されている。
ｎＭＩＳ１ｎのソース・ドレイン１３間のｐ型ウエル１２の表面にはゲート絶縁膜１０が形成され、さらにその上にはｎ型不純物が導入された多結晶シリコン膜からなるゲート電極７ｎが形成されている。ゲート電極７ｎの表面にはシリサイド膜６が形成され、そのゲート長は、例えば５０ｎｍである。ゲート電極７ｎの側面には、酸化シリコン膜２７および窒化シリコン膜からなるサイドウォール１１が設けられている。
さらに、ｐＭＩＳ１ｐおよびｎＭＩＳ１ｎを覆って窒化シリコン膜１４が形成されている。ｎＭＩＳ１ｎのゲート電極７ｎを窒化シリコン膜１４で覆い、ｎＭＩＳ１ｎのチャネルに外部応力（引張応力）を加えることによって、チャネルのＳｉをひずませることができる。その結果、Ｓｉのバンド構造が変調されて電子のサブバンド間の散乱が減少するとともにその実効質量が低減するので、電子の移動度を向上させることができる。なお、ｐＭＩＳ１ｐを覆う窒化シリコン膜１４にはＧｅが導入されており、ｎＭＩＳ１ｎを覆う窒化シリコン膜１４からの外部応力よりもｐＭＩＳ１ｐを覆う窒化シリコン膜１４からの外部応力を小さく設定している。
ｎＭＩＳ１ｎの窒化シリコン膜１４上には、層間絶縁膜１５が形成され、この層間絶縁膜１５にはｐＭＩＳ１ｐのソース・ドレイン５上のシリサイド膜６、ｎＭＩＳ１ｎのソース・ドレイン１３上のシリサイド膜６に達する接続孔１６、ならびにｐＭＩＳ１ｐおよびｎＭＩＳ１ｎのゲート電極７ｐ，７ｎ（素子分離上に乗り上げたゲート電極）上のシリサイド膜６に達する接続孔１６が開口している。さらに、上記接続孔１６にはプラグ１７が埋め込まれている。ｐＭＩＳ１ｐのソース・ドレインを主として構成するｐ型拡散領域５ｃおよびｎＭＩＳ１ｎのソース・ドレインを主として構成するｎ型拡散領域１３ｃには相対的に高濃度のｐ型不純物が導入されていることから、コンタクト抵抗を低減することができる。さらに、接続孔１６に埋め込まれたプラグ１７を介して、配線１８が形成されている。
次に、本実施の形態によるＣＭＯＳデバイスの製造方法を図２〜図２３を用いて工程順に説明する。
まず、図２に示すように、例えばｐ型の単結晶Ｓｉからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）２を用意する。次に、この半導体基板２を熱酸化してその表面に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１９を形成し、続いてその上にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ０．１μｍ程度の窒化シリコン膜２０を堆積した後、レジストパターンをマスクとして窒化シリコン膜２０、酸化シリコン膜１９および半導体基板２を順次ドライエッチングすることにより、素子分離領域の半導体基板２に、例えば深さ０．３μｍ程度の溝３ａを形成する。
次に、図３に示すように、熱リン酸を用いたウエットエッチングにより窒化シリコン膜２０を除去した後、溝３ａの内部を含む半導体基板２上にＣＶＤ法により絶縁膜３ｂ、例えば酸化シリコン膜を堆積する。続いて絶縁膜３ｂを、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝３ａの内部に絶縁膜３ｂを残すことにより素子分離３を形成する。続いて半導体基板２を温度１０００℃程度で熱処理することにより、溝３ａに埋め込んだ絶縁膜３ｂを焼き締める。
次に、図４に示すように、ｐＭＩＳ形成領域をレジストパターン２１により覆い、半導体基板２のｎＭＩＳ形成領域にｐ型ウエル１２を形成するためのｐ型不純物、例えばＢをイオン注入する。同様に、図５に示すように、ｎＭＩＳ形成領域をレジストパターン２２により覆い、半導体基板２のｐＭＩＳ形成領域にｎ型ウエル４を形成するためのｎ型不純物、例えばＰ（リン）またはＡｓをイオン注入する。
次に、図６に示すように、例えばＨＦ（フッ酸）水溶液を用いたウエットエッチング法により半導体基板２の表面を洗浄した後、半導体基板２を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜１０を半導体基板２の表面（ｐ型ウエル１２およびｎ型ウエル４上）に形成する。続いてゲート絶縁膜１０上にＣＶＤ法により多結晶シリコン膜２３を堆積する。
次に、図７に示すように、ドライエッチング法によりレジストパターン２４をマスクとして多結晶シリコン膜２３を加工し、ｐＭＩＳ１ｐのゲート電極７ｐおよびｎＭＩＳ１ｎのゲート電極７ｎを形成する。ゲート電極７ｐ，７ｎのゲート長は、例えば５０ｎｍ程度である。
次に、図８に示すように、ｐＭＩＳ形成領域をレジストパターン２５により覆い、半導体基板２のｎＭＩＳ形成領域にゲート電極７ｎをマスクとしてｎ型不純物、例えばＰまたはＡｓをイオン注入し、ｎ型拡張領域１３ａを形成する。続いてゲート電極７ｎをマスクとしてｐ型不純物、例えばＢをイオン注入し、ｐ型ハロー領域１３ｂを形成する。
同様に、図９に示すように、ｎＭＩＳ形成領域をレジストパターン２６により覆い、半導体基板２のｐＭＩＳ形成領域にゲート電極７ｐをマスクとしてｐ型不純物、例えばＢをイオン注入し、ｐ型拡張領域５ａを形成する。続いてゲート電極７ｐをマスクとしてｎ型不純物、例えばＰまたはＡｓをイオン注入し、ｎ型ハロー領域５ｂを形成する。
次に、図１０に示すように、半導体基板２上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜２７を堆積した後、さらに、図１１に示すように、酸化シリコン膜２７上に窒化シリコン膜２８を堆積する。
次に、図１２に示すように、窒化シリコン膜２８をＲＩＥ（Reactive Ion Etching）法により加工して、ゲート電極７ｐ，７ｎの側壁にサイドウォール１１を形成した後、ｐＭＩＳ形成領域をレジストパターン２９により覆い、半導体基板２のｎＭＩＳ形成領域にゲート電極７ｎおよびサイドウォール１１をマスクとしてｎ型不純物、例えばヒ素をイオン注入し、ｎ型拡張領域１３ｃを形成する。
次に、図１３に示すように、半導体基板２上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜３０を堆積した後、図１４に示すように、ｎＭＩＳ形成領域をレジストパターン３１により覆い、露出している酸化シリコン膜３０の一部領域およびそれに続く酸化シリコン膜２７の一部領域を除去して、ソース・ドレイン（ｐ型拡散領域５ｃ）が形成される領域の半導体基板２を露出させた後、ウエットエッチング法により半導体基板２を加工して溝９を形成する。なお、ここでは溝９の形成にウエットエッチング法を用いたが、ドライエッチング法を用いることもできる。ウエットエッチング法を用いると半導体基板２へのダメージが無いという利点を有するが、ゲート電極７ｐの下にまでサイドエッチングが進むため、溝９の寸法制御が難しい。これに対して、ドライエッチング法を用いると上記サイドエッチングが抑えられて溝９の寸法制御が容易であるという利点を有するが、半導体基板２へのダメージを有してしまう。
次に、図１５に示すように、エピタキシャル成長法により溝９の内部および半導体基板２の初期表面（溝９を形成する前の半導体基板２の表面）からさらに持ち上げてｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅを選択的に形成する。なお、ここではｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅを半導体基板２の初期表面よりも持ち上げて形成したが、これに限定されるものではなく、ｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅを半導体基板２の初期表面とほぼ同じ高さまで（溝９の内部が埋まるまで）形成する様態でもかまわない。
ｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅは、例えば以下に説明する３ステップのエピタキシャル成長法により形成される。まず、エピタキシャル装置の反応室に半導体基板２をセットし、６００〜７００℃程度に加熱する。エピタキシャル装置は、１枚１枚のウエハに対して処理を行う枚様式でもよく、何枚かのウエハをひとまとめにして動じに処理するバッチ式でもよい。一般に６インチ、すなわち１５０ｎｍ以上のウエハではウエハ内均一性の観点から枚様式が有利と考えられる。しかし、処理能力の観点からバッチ式が有利な場合もある。
次に、反応室内へＤＣＳ（Dichlorosilane：ＳｉＨ２Ｃｌ２）、ＧｅＨ４、ＨＣｌおよびＢ２Ｈ６を所定時間供給して、例えば厚さ１〜５ｎｍ程度の相対的に低濃度のＢが導入されたｐ−−ＳｉＧｅを形成する（１ステップ）。ＤＣＳ、ＧｅＨ４、ＨＣｌおよびＢ２Ｈ６の流量は、例えば５０〜１００ｓｃｃｍ、１３０〜２００ｓｃｃｍ、２０〜４０ｓｃｃｍおよび１０ｓｃｃｍであり、圧力は、例えば６６０〜２６６０Ｐａである。
続いて半導体基板２の温度を６００〜７００℃程度に保持し、反応室内へＤＣＳ、ＧｅＨ４、ＨＣｌ、Ｂ２Ｈ６およびＳｉＨ３ＣＨ３を所定時間供給して、例えば厚さ１〜５ｎｍ程度の相対的に中濃度のＢが導入されたｐ−ＳｉＧｅ：Ｃを形成する（２ステップ）。ＤＣＳ、ＧｅＨ４、ＨＣｌ、Ｂ２Ｈ６およびＳｉＨ３ＣＨ３の流量は、例えば５０〜１００ｓｃｃｍ、１３０〜２００ｓｃｃｍ、２０〜４０ｓｃｃｍ、１２０ｓｃｃｍおよび１０〜６０ｓｃｃｍであり、圧力は、例えば６６０〜２６６０Ｐａである。
続いて反応室内へＤＣＳ、ＧｅＨ４、ＨＣｌおよびＢ２Ｈ６を所定時間供給して、例えば厚さ８０〜１５０ｎｍ程度の相対的に高濃度のＢが導入されたｐ＋−ＳｉＧｅを形成する（３ステップ）。ＤＣＳ、ＧｅＨ４、ＨＣｌおよびＢ２Ｈ６の流量は、例えば５０〜１００ｓｃｃｍ、１３０〜２００ｓｃｃｍ、２０〜４０ｓｃｃｍおよび８００ｓｃｃｍであり、圧力は、例えば６６０〜２６６０Ｐａである。
１〜３ステップにおいて、ＤＣＳとＧｅＨ４との流量比は所望するＧｅ濃度に依存して変更される。Ｓｉ供給系ガスとしてはＤＣＳの他、ＳｉＨ４またはＳｉ２Ｈ６＋ＨＣｌもあり得る。Ｇｅ供給系ガスとしては、ＧｅＨ４の他にＧｅ２Ｈ６もあり得る。特に高濃度Ｇｅを有するＳｉＧｅエピタキシャル層を形成する場合、ＧｅＨ３ＳｉＨ３、（ＧｅＨ３）２ＳｉＨ２、（ＧｅＨ３）３ＳｉＨ、（ＧｅＨ３）４Ｓｉ等のガスを用いることが出来る。その後、半導体基板２に熱処理が施される。
次に、図１６に示すように、ｐＭＩＳ形成領域をレジストパターン３２により覆い、ｎＭＩＳ形成領域において露出している酸化シリコン膜３０およびそれに続く酸化シリコン膜２７を除去する。
次に、図１７に示すように、ｐＭＩＳ形成領域において露出している酸化シリコン膜３０を除去した後、ｐＭＩＳ１ｐのゲート電極７ｐとｐ型拡散領域５ｃおよびｎＭＩＳ１ｎのゲート電極７ｎとｎ型拡散領域１３ｃの表面に選択的にシリサイド膜６を形成する。シリサイド膜６は、例えばＮｉシリサイド膜またはＣｏシリサイド膜である。
次に、図１８に示すように、半導体基板２上に窒化シリコン膜１４を堆積した後、図１９に示すように、ｎＭＩＳ形成領域をレジストパターン３３により覆い、ｐＭＩＳ形成領域の窒化シリコン膜１４にＧｅをイオン注入する。Ｇｅを導入することによりｐＭＩＳ形成領域の窒化シリコン膜１４の外部応力を低減する。
次に、図２０に示すように、窒化シリコン膜１４上に層間絶縁膜１５を形成する。この層間絶縁膜１５は、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）膜、酸窒化シリコン膜または酸化シリコン膜である。続いて図２１に示すように、層間絶縁膜１５をＣＭＰ法により研磨して、その表面を平坦化する。
次に、図２２に示すように、レジストパターンをマスクとするドライエッチング法により、層間絶縁膜１５に接続孔１６を形成した後、接続孔１６の内部を含む半導体基板２上にバリア金属膜、例えばＴｉＮ膜および金属膜、例えばＷ（タングステン）膜を順次堆積し、さらにＷ膜およびＴｉＮ膜をＣＭＰ法により研磨して、接続孔１６の内部にＷ膜およびＴｉＮ膜を埋め込み、プラグ１７を形成する。ＴｉＮ膜はＷが半導体基板２へ拡散するのを防ぐ機能を有する。
次に、図２３に示すように、半導体基板２上に金属膜、例えばＣｕ膜を堆積した後、レジストパターンをマスクとしたドライエッチング法によりＣｕ膜を加工して配線１８を形成する。以上の工程により、本実施の形態によるＣＭＯＳデバイスが略完成する。
前述したＣＭＯＳデバイスは、単結晶Ｓｉからなる基板に形成したが、ＳＯＩ基板にも形成することができる。図２４に、ＳＯＩ基板に形成した本実施の形態によるＣＭＯＳデバイスの要部断面図を示す。支持基板３４を構成する単結晶Ｓｉ上に絶縁膜３５を介してシリコン層３６が形成されたＳＯＩ基板を用いることによりチャネルの不純物濃度を低減することができるので、キャリアとチャネルの不純物とのクーロン散乱が抑制されて、キャリアの高移動度を実現することができる。
ところで、ひずみＳｉでは、無ひずみＳｉの結晶構造が変化することによりバンド構造が変化することを利用してキャリアの移動度を向上させている。すなわち、ひずみ状態とすると、無ひずみ状態では縮退していた伝導体端のバンドと価電子帯端のバンドとが分裂し、キャリアの有効質量が異方性（面方位によって異なる値を持つこと）を持つことにより、キャリアの移動度に異方性を持たせることができる。キャリアの有効質量が減少すれば、ドリフト移動度の式（μ＝ｅτ／ｍ＊；μは移動度、ｅは電荷量、τは緩和時間、ｍ＊はキャリアの有効質量）からキャリアの移動度を向上させることができる。従って、本実施の形態においては、使用する単結晶Ｓｉの面方位がｐＭＩＳの正孔の移動度またはｎＭＩＳの電子の移動度の向上に影響を及ぼすことになる。
図２５（ａ）および（ｂ）に、本願発明が有効となるウエハ面方位とゲート電極の配置方向を示す模式図を示す。本発明者らが検討した結果、ｐＭＩＳにおいては、図２５（ｂ）に示すように、結晶面が（１１０）面のウエハを用い、（０バー１１）面に沿ってゲート長がレイアウトされるようにゲート電極を形成した場合に、正孔の移動度が向上し、ｎＭＩＳにおいては、図２５（ａ）に示すように、結晶面が（１００）面のウエハを用い、（０１１）面に沿ってゲート長がレイアウトされる、あるいは（０バー１１）面に沿ってゲート長がレイアウトされるようにゲート電極を形成した場合に、電子の移動度が向上することが明らかとなった。従って、ｎＭＩＳでは（１００）面の単結晶Ｓｉ、ｐＭＩＳでは（１１０）面の単結晶Ｓｉを用いることが好ましいが、ＣＭＯＳデバイスはｎＭＩＳおよびｐＭＩＳから構成されるため、ｎＭＩＳまたはｐＭＩＳのいずれの性能向上を重視するかによって、使用するウエハの面方位が決められる。
次に、図２６（ａ）、（ｂ）および（ｃ）に、それぞれ本実施の形態である前記図１に示したｐＭＩＳ、第１変形例のｐＭＩＳおよび第２変形例のｐＭＩＳの要部模式図を示す。
図２６（ａ）は、エピタキシャル成長法により形成されたｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅをソース・ドレインに用いたｐＭＩＳである。本構造は、ｐ＋−ＳｉＧｅの厚さをｐ−ＳｉＧｅ：Ｃの位置により自由に設計することができる。しかし、僅かではあるがｐ−−ＳｉＧｅからｐ型不純物の拡散が生じる。
また、図２６（ｂ）は、エピタキシャル成長法により形成されたｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃをソース・ドレインに用いたｐＭＩＳである。本構造は、エピタキシャル成長法により形成されるｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃの厚さをソース・ドレインの厚さとして扱うことができるので、シミュレーション等の検証が容易である。また、ｐ−ＳｉＧｅ：Ｃによってｐ型不純物の半導体基板への拡散をほぼ完全に抑えられるので、確実に接合深さを規定することができる。しかし、最外殻がｐ−ＳｉＧｅ：Ｃであるため、Ｃがチャネル方向へ拡散する可能性があり、チャネルへ拡散したＣが結晶欠陥を生じさせることが考えられる。
図２６（ｃ）は、半導体基板の深さ方向のみにエピタキシャル成長法により形成されたｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅをソース・ドレインに用いたｐＭＩＳである。チャネル方向には相対的に高濃度のｐ型不純物を有するｐ＋−ＳｉＧｅが形成されて、チャネルとソース・ドレインとの間の電界が同図（ａ）に記載した構造のｐＭＩＳよりも高くはなるが、深さ方向へのｐ型不純物への拡散が抑えられるので、本構造は、例えばドレイン耐圧に対してはさほど問題視しないが、浅い接合が要求されるｐＭＩＳに適用することができる。
次に、図２７（ａ）および（ｂ）に、それぞれｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅをソース・ドレインに用いたｐＭＩＳ（前述した図２６（ａ））およびｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃをソース・ドレインに用いたｐＭＩＳ（前述した図２６（ｂ））の要部断面図を示し、図２８（ａ）〜（ｆ）に、両者に導入されるＢの濃度プロファイル例を示す。なお、Ｂの濃度プロファイルはここに示したものに限らず、種々変更可能であることはいうまでもない。
図２８（ａ）は傾斜型のＢ濃度プロファイルを用いた第１プロファイル例である。Ｂ濃度の勾配により電界集中を避けることができるが、製造工程が複雑になる。同図（ｂ）は階段型のＢ濃度プロファイルを用いた第２プロファイル例である。エピタキシャル層の厚さをソース・ドレインの厚さとして扱えるので、シミュレーション等の検証が容易であるが、最外殻がｐ−ＳｉＧｅ：Ｃであるため、Ｃがチャネル方向へ拡散して結晶欠陥を生じさせる可能性がある。同図（ｃ）は傾斜型のＢ濃度プロファイルと傾斜型のＳｉＧｅとを組み合わせた第３プロファイル例である。ソース・ドレイン部分は上記第１プロファイル例と同じであるが、コンタクト部分のＧｅ濃度を高めることでＢの固溶度が上がり、低抵抗になる。同図（ｄ）は階段型のＢ濃度プロファイルと傾斜型のＳｉＧｅとを組み合わせた第４プロファイル例である。ソース・ドレイン部分は上記第２プロファイル例と同じであるが、コンタクト部分のＧｅ濃度を高めることでＢの固溶度が上がり、低抵抗になる。同図（ｅ）は傾斜型のＢ濃度プロファイルと傾斜型のＳｉＧｅとＢの高濃度化とを組み合わせた第５プロファイル例である。ソース・ドレイン部分は上記第３プロファイル例と同じであるが、コンタクト部分のＧｅ濃度およびＢ濃度を高めることで、第３プロファイル例よりもさらに低抵抗になる。同図（ｆ）は階段型のＢ濃度プロファイルと傾斜型のＳｉＧｅとＢの高濃度化とを組み合わせた第６プロファイル例である。ソース・ドレイン部分は上記第４プロファイル例と同じであるが、コンタクト部分のＧｅ濃度およびＢ濃度を高めることで、第４プロファイル例よりもさらに低抵抗になる。なお、上記第３〜第６プロファイル例では、傾斜型のＧｅ部分において欠陥密度が上がる可能性がある。
このように、本実施の形態によれば、ｐＭＩＳ１ｐのソース・ドレイン５をｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅ（またはｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ）で形成することにより、ｐＭＩＳ１ｐのチャネルに加わる圧縮応力を維持しながらソース・ドレイン５の接合深さを浅くすることができる。さらに、ｐＭＩＳ１ｐのチャネル方向には相対的に低濃度のｐ型不純物が導入された下層ｐ−−ＳｉＧｅ（または相対的に中濃度のｐ型不純物が導入されたｐ−ＳｉＧｅ：Ｃ）が形成されることから、チャネルとｐ型拡散領域５ｃとの間の電界が緩和できて、その結果、アバランシェ現象が生じ難くなり、ドレイン耐圧を確保することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、ｐＭＩＳのソース・ドレインを構成するＳｉＧｅに本願発明を適用したが、その用途はこれに限定されるものではなく、不純物の濃度制御が必要とされるＳｉＧｅを有する半導体素子およびその製造方法に適用することができる。
本発明は、９０ｎｍ世代以降の高速ＣＭＯＳ回路を目指した電界効果トランジスタに適用して有効な技術である。
（ａ）は本発明の一実施の形態であるＣＭＯＳデバイスの要部断面図、（ｂ）は同図（ａ）のＣＭＯＳデバイスの要部平面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示すＣＭＯＳデバイスの要部断面図である。 図２に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図３に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図４に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図５に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図６に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図７に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図８に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図９に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１０に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１１に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１２に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１３に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１４に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１５に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１６に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１７に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１８に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図１９に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図２０に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図２１に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 図２２に続く製造工程中のＣＭＯＳデバイスの要部断面図である。 本発明の一実施の形態であるＳＯＩ基板に形成したＣＭＯＳデバイスの要部断面図である。 （ａ）および（ｂ）は、本願発明が有効となるウエハ面方位とゲート電極の配置方向を示す模式図である。 （ａ）は本発明の一実施の形態であるｐＭＩＳの要部模式図、（ｂ）は本発明の他の実施の形態である第１変形例のｐＭＩＳの要部模式図、（ｃ）は本発明の他の実施の形態である第２変形例のｐＭＩＳの要部模式図である。 （ａ）は本発明の一実施の形態であるｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ−−ＳｉＧｅをソース・ドレインに用いたｐＭＩＳの要部断面図、（ｂ）は本発明の他の実施の形態であるｐ＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃをソース・ドレインに用いたｐＭＩＳの要部断面図である。 （ａ）〜（ｆ）は、本発明の一実施の形態であるソース・ドレインに導入されたＢの第１〜第６濃度プロファイル例である。
符号の説明
１ｎ ｎＭＩＳ
１ｐ ｐＭＩＳ
２ 半導体基板
３ 素子分離
３ａ 溝
３ｂ 絶縁膜
４ ｎ型ウエル
５ ソース・ドレイン
５ａ ｐ型拡張領域
５ｂ ｎ型ハロー領域
５ｃ ｐ型拡散領域
６ シリサイド膜
７ｎ，７ｐ ゲート電極
９ 溝
１０ ゲート絶縁膜
１１ サイドウォール
１２ ｐ型ウエル
１３ ソース・ドレイン
１３ａ ｎ型拡張領域
１３ｂ ｐ型ハロー領域
１３ｃ ｎ型拡散領域
１４ 窒化シリコン膜
１５ 層間絶縁膜
１６ 接続孔
１７ プラグ
１８ 配線
１９ 酸化シリコン膜
２０ 窒化シリコン膜
２１ レジストパターン
２２ レジストパターン
２３ 多結晶シリコン膜
２４ レジストパターン
２５ レジストパターン
２６ レジストパターン
２７ 酸化シリコン膜
２８ 窒化シリコン膜
２９ レジストパターン
３０ 酸化シリコン膜
３１ レジストパターン
３２ レジストパターン
３３ レジストパターン
３４ 支持基板
３５ 絶縁膜
３６ シリコン層

Claims (22)

  1. 半導体基板の主面に形成されたｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記ｐチャネル型電界効果トランジスタのソース・ドレインにＳｉＧｅを用いており、前記ＳｉＧｅにｐ型不純物が導入され、前記ＳｉＧｅの一部分に、前記半導体基板の深さ方向への前記ｐ型不純物の拡散を防止するＣを含むＳｉＧｅが形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記ＳｉＧｅを用いて形成されたソース・ドレインは、上層ＳｉＧｅと、Ｃを含むＳｉＧｅと、下層ＳｉＧｅとの積層膜からなり、前記上層ＳｉＧｅに導入されたｐ型不純物の濃度が前記下層ＳｉＧｅに導入されたｐ型不純物の濃度よりも高く、前記Ｃを含むＳｉＧｅおよび前記下層ＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向にも形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記ＳｉＧｅを用いて形成されたソース・ドレインは、上層ＳｉＧｅと、Ｃを含むＳｉＧｅとの積層膜からなり、前記Ｃを含むＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向にも形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記ＳｉＧｅを用いて形成されたソース・ドレインは、上層ＳｉＧｅと、Ｃを含むＳｉＧｅと、下層ＳｉＧｅとの積層膜からなり、前記上層ＳｉＧｅに導入されたｐ型不純物の濃度が前記下層ＳｉＧｅに導入されたｐ型不純物の濃度よりも高く、前記Ｃを含むＳｉＧｅおよび前記下層ＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向には形成されていないことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記Ｃを含むＳｉＧｅの厚さは１〜５ｎｍであることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記Ｃを含むＳｉＧｅのＣ混晶比は０．１〜０．３％であることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記ｐ型不純物はＢであることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記半導体基板の表面から深くなるに従い、前記ｐ型不純物の濃度が階段型または傾斜型の勾配を持って低減することを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記ＳｉＧｅを用いて形成されたソース・ドレインは、前記半導体基板の初期表面よりも持ち上がっていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記ＳｉＧｅを用いて形成されたソース・ドレインの表面にシリサイド膜が形成されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、さらに前記半導体基板の主面に形成されたｎチャネル型電界効果トランジスタを有し、
    前記ｎチャネル型電界効果トランジスタのソース・ドレインは、前記半導体基板にｎ型不純物が導入された領域からなり、前記ｎチャネル型電界効果トランジスタのゲート電極および前記ソース・ドレインの上層に窒化シリコン膜が形成されていることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、さらに前記半導体基板の主面に形成されたｎチャネル型電界効果トランジスタを有し、
    前記ｎチャネル型電界効果トランジスタのソース・ドレインは、前記半導体基板にｎ型不純物が導入された領域からなり、前記ｎチャネル型電界効果トランジスタのゲート電極および前記ソース・ドレインおよび前記ｐチャネル型電界効果トランジスタのゲート電極および前記ソース・ドレインの上層に窒化シリコン膜が形成されており、前記ｐチャネル型電界効果トランジスタの前記ゲート電極および前記ソース・ドレインの上層に形成された前記窒化シリコン膜にはＧｅが導入されていることを特徴とする半導体装置。
  13. 請求項１、１２または１３記載の半導体装置において、前記半導体基板は（１００）面のウエハであることを特徴とする半導体装置。
  14. 請求項１、１２または１３記載の半導体装置において、前記半導体基板は（１１０）面のウエハであることを特徴とする半導体装置。
  15. 請求項１、１２または１３記載の半導体装置において、前記半導体基板はＳＯＩであることを特徴とする半導体装置。
  16. 請求項１、１２または１３記載の半導体装置において、前記ｐチャネル型電界効果トランジスタのチャネルには圧縮応力が加わることを特徴とする半導体装置。
  17. 請求項１２または１３記載の半導体装置において、前記ｐチャネル型電界効果トランジスタのチャネルには圧縮応力が加わり、前記ｎチャネル型電界効果トランジスタのチャネルには引張応力が加わることを特徴とする半導体装置。
  18. 半導体基板の主面にｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）前記半導体基板の主面上にゲート絶縁膜およびゲート電極を形成する工程；
    （ｂ）前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程；
    （ｃ）前記ゲート電極の両側の前記半導体基板の活性領域に所定の深さの溝を形成する工程；
    （ｄ）エピタキシャル成長法により前記溝の内部に、前記ｐチャネル型電界効果トランジスタのソース・ドレインに用いられるｐ型不純物が導入されたＳｉＧｅを形成する工程、
    さらに前記工程（ｄ）は、以下の下位工程を含む：
    （ｄ１）前記ＳｉＧｅの一部分に、前記半導体基板の深さ方向への前記ｐ型不純物の拡散を防止するＣを含むＳｉＧｅを形成する工程。
  19. 請求項１８記載の半導体装置の製造方法において、前記工程（ｄ１）では、下層ＳｉＧｅ、Ｃを含むＳｉＧｅおよび上層ＳｉＧｅを順次形成し、前記上層ＳｉＧｅに導入されたｐ型不純物の濃度が前記下層ＳｉＧｅに導入されたｐ型不純物の濃度よりも高く、前記Ｃを含むＳｉＧｅおよび前記下層ＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向にも形成されることを特徴とする半導体装置の製造方法。
  20. 請求項１８記載の半導体装置の製造方法において、前記工程（ｄ１）では、Ｃを含むＳｉＧｅおよび上層ＳｉＧｅを順次形成し、前記Ｃを含むＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向にも形成されることを特徴とする半導体装置の製造方法。
  21. 請求項１８記載の半導体装置の製造方法において、前記工程（ｄ１）では、下層ＳｉＧｅ、Ｃを含むＳｉＧｅおよび上層ＳｉＧｅを順次形成し、前記上層ＳｉＧｅに導入されたｐ型不純物の濃度が前記下層ＳｉＧｅに導入されたｐ型不純物の濃度よりも高く、前記Ｃを含むＳｉＧｅおよび前記下層ＳｉＧｅが前記ｐチャネル型電界効果トランジスタのチャネル方向には形成されないことを特徴とする半導体装置の製造方法。
  22. 請求項１８記載の半導体装置の製造方法において、前記工程（ｄ１）では、前記ｐ型不純物の濃度を階段型または傾斜型の勾配を持って増加させながら前記ＳｉＧｅを形成することを特徴とする半導体装置の製造方法。
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