JP2018113484A - ホウ素ドープゲルマニウムの濃度が高いトランジスタ - Google Patents

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    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66931—BJT-like unipolar transistors, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunneling transistor [RTT], bulk barrier transistor [BBT], planar doped barrier transistor [PDBT], charge injection transistor [CHINT]
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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Abstract

【課題】ホウ素ド−プゲルマニウムの濃度が高いトランジスタを提供する。【解決手段】インサイチュホウ素（Ｂ）ドープゲルマニウム（Ｇｅ）またはＢドープシリコンゲルマニウム（ＳｉＧｅ）を高濃度ＢドープＧｅ層で被覆したものを、ソース領域およびドレイン領域１１０、１１２ならびに対応する先端領域１１０Ｂ、１１２Ｂに選択エピタキシャル堆積により設ける。Ｇｅ濃度は、５０原子％を超えて最高で１００原子％としてよく、Ｂ濃度は、１Ｅ２０ｃｍ−３を超えてよい。バッファは、Ｇｅ濃度および／またはＢ濃度が漸次変化しており、複数の層の界面を改善するために用いられる。エピタキシャル−金属界面においてＧｅにドープされているＢの濃度は実質的に、先端部の急峻性を劣化されることなく、寄生抵抗を低減する。【選択図】 図１Ｂ

Description

半導体基板上に形成されるトランジスタ、ダイオード、抵抗、キャパシタおよびその他の受動電子デバイスおよび能動電子デバイスを含む回路デバイスの性能を向上させることは通常、こういったデバイスの設計、製造および動作について検討する際に考慮される主な課題である。例えば、金属酸化膜半導体（ＭＯＳ）トランジスタ半導体デバイス、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）等で用いられるデバイスの設計および製造または形成の際には、Ｎ型ＭＯＳ（ＮＭＯＳ）デバイスのチャネル領域での電子の移動を増加させること、および、Ｐ型ＭＯＳ（ＰＭＯＳ）デバイスのチャネル領域での正電荷の正孔の移動を増加させることが望まれることが多い。このようにトランジスタにおいて駆動電流を増加させるためには、デバイス抵抗を低減するとしてよい。
ＭＯＳデバイスの総抵抗を低減する方法の１つとして、ソース／ドレイン領域とチャネル領域との間の領域、つまり、ＭＯＳデバイスの先端領域（または、ソース／ドレイン延長部と呼ばれることもある）として知られている領域をドープする方法が挙げられる。例えば、ソース／ドレイン領域にドーパントを注入した後にアニーリングを実行して、ドーパントをチャネル領域に向けて拡散させるとしてよい。注入拡散方法を利用するので、ドーパント濃度およびドーパント位置の制御性は限定される。さらに、ＭＯＳデバイスの他の部分のサイズ、例えば、オフセットスペーサの厚みもまた、先端領域の位置に対して大きな影響を与える可能性がある。これらはすべて、先端領域においてドーパント濃度が最大限まで高くなるか否か、および、先端領域がチャネル領域に近接するか否かにも影響を与える。したがって、従来の先端領域の限界を超えるべく改善された方法または構造が必要とされている。
注入処理および拡散処理を利用して形成されるソース先端領域およびドレイン先端領域を含む従来のＭＯＳデバイスを示す図である。 本発明の実施形態に応じた構成のソースエピタキシャル先端部およびドレインエピタキシャル先端部を含むＭＯＳデバイスを示す図である。 スペーサの厚みがＭＯＳデバイスのエピタキシャル先端部のエッチングに影響を与える様子を示す図である。 スペーサの厚みに対するＵＣ間距離の依存性を説明するためのグラフである。 本発明の実施形態に応じたソースエピタキシャル先端部およびドレインエピタキシャル先端部を形成する方法を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明のさまざまな実施形態に応じて図２の方法を実行する際に形成される構造を示す図である。 本発明の一実施形態に応じて構成された、フィンＦＥＴトランジスタアーキテクチャを示す斜視図である。 スペーサの厚みに対する、本発明の実施形態に応じて形成されたＭＯＳデバイスのＵＣ間距離の依存性が低くなっている様子を説明するためのグラフである。 本発明の一部の実施形態に応じた、ショットキバリアゲルマニウムニッケル（ＮｉＧｅ）ダイオードの測定値を示す図であり、ＮｉＧｅの仕事関数は価電子帯端において約８５ｍＶであることが分かる図である。 本発明の一部の実施形態に応じた、このようなゲルマニウム化物材料によって従来のシリコンゲルマニウムのソース／ドレインＰＭＯＳデバイスに比べてＲｅｘｔが大幅に改善していることを示すシミュレーションデータを示す図である。
高濃度のホウ素ドープゲルマニウムを含むソース領域およびドレイン領域を持つトランジスタデバイスを形成する方法を開示する。当該方法は、例えば、自己整合性エピタキシャル先端部（ＳＥＴ）トランジスタを発展させて、一軸性ひずみの理論上の限界に非常に近づくために利用される。一部の実施形態によると、このためには、ソース領域およびドレイン領域、そして、対応する先端領域において、選択的エピタキシャル堆積によって可能となる、インサイチュホウ素ドープゲルマニウムを利用する。他の実施形態によると、選択的エピタキシャル堆積を用いて、ホウ素ドープシリコンゲルマニウムの上方を、ソース／ドレインおよび対応する先端領域において、高濃度ホウ素ドープゲルマニウム層で覆った二層構造を形成する。この場合、ゲルマニウム濃度は、例えば、２０原子パーセントから１００原子パーセントの範囲内であってよく、ホウ素濃度は、例えば、１Ｅ２０ｃｍ−３から２Ｅ２１ｃｍ−３の範囲内であるとしてよい（例えば、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度が２Ｅ２０ｃｍ−３を超える）。ゲルマニウム濃度および／またはホウ素濃度が漸次変化している薄いバッファを任意で、下方に位置している基板材料に対して、ホウ素ドープゲルマニウム層と共に、界面層として利用するとしてよい。同様に、二層構造の場合、ゲルマニウム濃度および／またはホウ素濃度が傾きを持つ薄いバッファを、ホウ素ドープゲルマニウムキャップと共に、シリコンゲルマニウム層に対して界面層として利用することができる。さらに別の実施形態によると、ホウ素ドープゲルマニウムまたはシリコンゲルマニウム層自体は、任意で設けられるバッファと同様に、ゲルマニウムおよび／またはホウ素の濃度を漸次変化させるとしてよい。このような場合はいずれも、ホウ素の拡散処理がゲルマニウム内で抑制されている（濃度が高くなるほど、抑制が強くなる）ので、高濃度のホウ素をゲルマニウムにドープすることができ、先端部の急峻性を劣化させることなく寄生抵抗を低くすることができる。また、ショットキバリアの高さが低くなることから、接触抵抗が低減される。このような方法は、例えば、プレナー型または非プレナー型のフィンＦＥＴトランジスタデバイスで具現化され得る。
＜概論＞
公知であるが、金属酸化膜半導体（ＭＯＳ）トランジスタは、短チャネル効果（ＳＣＥ）を改善しつつトランジスタの総抵抗を低減するように設計されているソース先端領域およびドレイン先端領域を含むとしてよい。従来技術によると、これらの先端領域は、基板のうち、ホウ素または炭素等のドーパントが注入拡散処理を利用して注入される部分である。ソース先端領域は、ソース領域とチャネル領域との間の領域に形成される。同様に、ドレイン先端領域は、ドレイン領域とチャネル領域との間の領域に形成される。このような従来の処理技術で得られる先端領域は、トランジスタのゲート誘電体層の下方での拡散の程度が最小限に抑えられている。
より詳細に説明すると、図１Ａは、基板１０２上に形成されている従来のＭＯＳトランジスタ１００Ａを示す図である。ソース領域１１０およびドレイン領域１１２は通常、ホウ素等のドーパントを基板に注入した後、または、基板をエッチングした後、シリコンまたはシリコンゲルマニウム材料（ゲルマニウム濃度は、１０原子パーセントから４０原子パーセントの範囲内）をエピタキシャル堆積させることによって形成される。ゲートスタック１２２は、トランジスタ１００Ａのチャネル領域１２０の上方に形成される。さらに図から分かるように、ゲートスタック１２２は、ゲート誘電体層１０６およびゲート電極１０４を含み、スペーサ１０８がゲートスタック１２２に隣接して形成されている。場合によっては、技術ノードに応じて、スペーサ１０８は、約１０ナノメートル（ｎｍ）から２０ｎｍの距離を、ゲート誘電体層１０６の端部と、ソース領域１１０およびドレイン領域１１２のそれぞれの端部との間に、設ける。この空間内において、ソース先端領域１１０Ａおよびドレイン先端領域１１２Ａが形成される。図から分かるように、注入拡散処理で得られる先端領域１１０Ａ／１１２Ａは、スペーサ１０８に重なっており、ゲート誘電体層１０６とも、１０ｎｍ未満の距離で、重なっているか、または、その下方で拡散しているとしてよい。注入拡散処理で得られる先端領域１１０Ａ／１１２Ａを形成する場合、ホウ素または炭素等のドーパントは、ソース領域１１０およびドレイン領域１１２に注入される。トランジスタ１００Ａはこの後、アニーリングされて、ドーパントをチャネル領域１２０に向けて拡散させる。斜めイオン注入処理もまた、さらにドーパントをゲート誘電体層１０６とソース／ドレイン領域１１０／１１２との間の領域に注入するために利用され得る。残念なことに、先端領域１１０Ａ／１１２Ａの形状、スペーサ１０８の下方においてドーパントが貫通する距離、および、先端領域１１０Ａ／１１２Ａの濃度の漸次変化率等は、基板材料内でのドーパントの拡散特性に応じて決まる。例えば、先端領域の濃度は、ソース／ドレイン領域１１０／１１２に隣接した部分では高く、チャネル領域１２０に隣接した部分では低い。需要は高いが、ドーパントをチャネル領域１２０に入れることなく、チャネル領域１２０に近接した部分でのドーパント濃度を非常に高くすることは略不可能に等しい。さらに、ソース領域１１０およびドレイン領域１１２は、ドーパントがチャネル領域１２０に入ってしまう可能性があるので、チャネル領域１２０の近くに移動させることはできない。このため、ソース領域１１０およびドレイン領域１１２とチャネル領域１２０との距離をどの程度まで小さくできるかについて限界があり、ゲート長のスケーリングが制限されてしまう。
図１Ｂは、本発明の実施形態に応じたソースエピタキシャル先端部およびドレインエピタキシャル先端部（本明細書では、概してエピ先端部と記載する）を含むＭＯＳデバイス１００Ｂの一例を示す図である。さらに詳細に説明すると、ＭＯＳトランジスタ１００Ｂは、アンダーカットエッチングを利用して、ソース領域１１０およびドレイン領域１１２を、スペーサ１０８の下方まで延在するようにしており、場合によっては、ゲート誘電体層１０６の下方にまで延在させている。ソース／ドレイン領域１１０／１１２のうちスペーサ１０８（および、場合によって、ゲート誘電体層１０６）の下方に延在している部分は、本明細書において、ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂと呼ばれる。ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂは、図１Ａを参照しつつ説明した注入／拡散処理で得られる先端領域１１０Ａ／１１２Ａに代わるものである。
本発明の実施形態によると、ソース／ドレイン領域１１０／１１２およびソース／ドレインエピ先端部１１０Ｂ／１１２Ｂは、例えば、基板１０２をエッチングすることによって形成され得る。基板１０２のエッチングとは、図１Ｂに示すように、スペーサ１０８（および、場合によっては、ゲート誘電体層１０６）の下方を除去することと、選択的エピタキシャル堆積を利用してインサイチュホウ素ドープゲルマニウムを設けるか、または、上部を高濃度ホウ素ドープゲルマニウムで覆ったホウ素ドープシリコンゲルマニウム（ＳｉＧｅ）を設けて、ソース／ドレイン領域１１０／１１２およびソース／ドレインエピ先端部１１０Ｂ／１１２Ｂを充填することとを含む。尚、エピタキシャル充填は、図１Ｂにさらに示すように、基板１０２の表面に対して隆起させるとしてもよい。
本発明の一部の実施形態によると、基板の組成、および、デバイス構造の異なる層同士の間でミスフィット転移が抑制される程度等に応じて、グレーデッドバッファを構造の１以上の位置において利用するとしてよい。例えば、基板１０２は、シリコン基板であってよく、または、シリコンオンインシュレータ（ＳＯＩ）基板のシリコン膜であってよく、または、シリコン、シリコンゲルマニウム、ゲルマニウムおよび／または第ＩＩＩ−Ｖ族化合物半導体を含む多層基板であってよい。このため、一例として、シリコンまたはシリコンゲルマニウムの基板１０２を備える実施形態において、インサイチュホウ素ドープゲルマニウムを用いてソース／ドレイン領域１１０／１１２およびソース／ドレインエピ先端部１１０Ｂ／１１２Ｂを充填し、下方に位置する基板１０２と、上方に位置するホウ素ドープゲルマニウムとの間にバッファを設けるとしてよい。このような実施形態において、バッファは、ゲルマニウム組成が、下方に位置するシリコン基板またはシリコンゲルマニウム基板に適合するベースレベル濃度から、最高で１００原子パーセント（または、略１００原子パーセント、例えば、９０原子パーセントまたは９５原子パーセントまたは９８原子パーセントを超える）まで漸次変化しているグレーデッドホウ素ドープ（または、真性）シリコンゲルマニウム層であるとしてよい。一の具体的な実施形態によると、ゲルマニウム濃度は、４０原子パーセント以下から９８原子パーセントを超えるまでの範囲内で変動する。このバッファにおけるホウ素濃度は、例えば、高レベルまたは高純度で一定とすることができる。例えば、下方に位置する基板と同じ、または、当該基板に適合するベース濃度から、所望の高濃度（例えば、１Ｅ２０ｃｍ−３または５Ｅ２０ｃｍ−３を超える濃度）までの範囲内で一定とするとしてよい。尚、本明細書で用いる場合、「適合」という用語は、必ずしも濃度レベルが重なることを必要とするものではない（例えば、下方にある基板のゲルマニウム濃度は、０原子パーセントから２０原子パーセントであるとしてよく、バッファの最初のゲルマニウム濃度は、３０原子パーセントから４０原子パーセントであってよい）。また、本明細書で用いる場合、濃度レベルについて「一定」という用語は、比較的不変の濃度レベルを意味するものとする（例えば、ある層の最低濃度レベルが当該層の最高濃度レベルの１０％以内であることを意味する）。より一般的には、一定濃度レベルとは、意図的に漸次変化させた濃度レベルが存在しないことを意味するものとする。バッファの厚みは、バッファ層が緩衝している濃度の範囲等に応じて変わるとしてよいが、一部の実施形態によると、３０オングストローム（Å）から１２０Å、例えば、５０Åから１００Å（例えば、６０Åまたは６５Å）の範囲内である。この開示内容に鑑みて考えると、このようなグレーデッドバッファはショットキバリアの高さを低くするという利点がある。
これに代えて、下方に位置する基板１０２と上方に位置するホウ素ドープゲルマニウムとの間に薄いバッファを利用するのではなく、ホウ素ドープゲルマニウム層自体が同様の濃度の漸次変化を持つように構成する。例えば、一実施形態例によると、ホウ素ドープゲルマニウム層は、ゲルマニウム濃度が、下方に位置する基板に適合するベースレベル濃度（例えば、３０原子パーセントから７０原子パーセントの範囲内）から１００原子パーセントまで漸次変化するように構成されているとしてよい。このような一部の実施形態によると、このホウ素ドープゲルマニウム層内のホウ素濃度は、例えば、下方に位置する基板と同等の、または、当該基板に適合するベース濃度から、所望の高濃度（例えば、１Ｅ２０ｃｍ−３を超える濃度）までの範囲内で変動するとしてよい。
シリコンまたはシリコンゲルマニウムの基板１０２と、ソース／ドレイン領域１１０／１１２およびソース／ドレインエピ先端部１１０Ｂ／１１２Ｂを充填するインサイチュホウ素ドープＳｉＧｅおよびホウ素ドープゲルマニウムキャップ層から成る二層構造とを備える別の実施形態では、バッファは、ホウ素ドープＳｉＧｅ層と、上方に位置するホウ素ドープゲルマニウムキャップ層との間に設けるとしてよい。このような一実施形態によると、ホウ素ドープＳｉＧｅ層は、ゲルマニウム濃度が一定であり（例えば、３０原子パーセントから７０原子パーセントの範囲内）、バッファは、下方に位置するホウ素ドープＳｉＧｅ層に適合するベースレベル濃度から１００原子パーセント（または、略１００原子パーセント、例えば、９０原子パーセント、または、９５原子パーセント、または、９８原子パーセントを超える濃度）までゲルマニウム濃度が漸次変化している薄いＳｉＧｅ層（例えば、３０Åから１２０Å、例えば、５０Åから１００Å）であってよい。このような場合、このバッファにおけるホウ素濃度は、例えば、高レベルで一定としてもよいし、または、例えば、下方に位置するＳｉＧｅ層と同等の、または、当該ＳｉＧｅ層に適合するベース濃度から、所望の高濃度（例えば、１Ｅ２０ｃｍ−３、２Ｅ２０ｃｍ−３、３Ｅ２０ｃｍ−３、４Ｅ２０ｃｍ−３、または、５Ｅ２０ｃｍ−３を超える濃度）までの範囲内で変動するとしてよい。
これに代えて、二層構造を構成する２つの層の間に薄いバッファを利用するのではなく、ホウ素ドープＳｉＧｅ層自体が同様の濃度の漸次変化を持つように構成するとしてよい。例えば、一実施形態例によると、ホウ素ドープＳｉＧｅ層を、ゲルマニウム濃度が、下方に位置する基板に適合するベースレベル濃度（例えば、３０原子パーセントから７０原子パーセントの範囲内）から１００原子パーセント（または、上述したように略１００原子パーセント）まで漸次変化するように構成するとしてよい。このホウ素ドープＳｉＧｅ層内のホウ素濃度は、例えば、高レベルで一定とするとしてもよいし、または、例えば、下方に位置する基板と同様の、または、当該基板に適合するベース濃度から所望の高濃度（例えば、１Ｅ２０ｃｍ−３を超える濃度）までの範囲内で変動させるとしてもよい。
このため、プレナー型および非プレナー型のフィンＦＥＴトランジスタデバイス用のＳＥＴアーキテクチャが得られる。このようなデバイスは、例えば、ダミーゲート酸化膜、薄いスペーサ、および、等方性アンダーカットエッチング（または、単結晶基板においてファセットフィンリセスを形成するアンモニアエッチング、または、フィンリセスを形成するためのその他の適切なエッチング）等の従来のプロセスを用いて一部分を形成するとしてよい。一部の実施形態によると、この後で選択エピタキシャル堆積を利用して、インサイチュホウ素ドープゲルマニウムを設けるか、または、完全歪みホウ素ドープシリコンゲルマニウム層の上を高濃度でホウ素をドープした純ゲルマニウムで被覆した構造を設けて、先端部およびソース／ドレイン領域の両方を形成する。任意で、上述したようなバッファを利用するとしてもよい。このような実施形態では、ホウ素が堆積時において完全に活性であるので、Ｐ型のソースおよびドレイン（ＰＳＤ）用の注入処理または高温拡散アニーリングが必要なくなる。任意の適切な高ｋリプレースメント（置換）金属ゲート（Ｒｅｐｌａｃｅｍｅｎｔ Ｍｅｔａｌ Ｇａｔｅ：ＲＭＧ）処理フローを利用するとしてもよい。この場合、ダミーゲート酸化膜に代えて高ｋ誘電体を利用する。例えば、ニッケル、ニッケル−白金、または、チタンのシリサイド化は、ゲルマニウムのプリアモルファス化注入処理の有無に関わらず、低抵抗ゲルマニウム化合物を形成するために利用することができる。上述したように、このような実施形態は、ＳＥＴトランジスタデバイスアーキテクチャを発展させて、一軸性ひずみの理論上の限界（近く）まで到達させる。本明細書で記載する技術は、例えば、任意の技術ノード（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２２ｎｍ、１４ｎｍおよび１０ｎｍのトランジスタ、および、それ未満）を改善するべく適用され得ると共に、本願で請求する発明は、このような特定のノードまたは特定の範囲のデバイス構成に限定されるものではない。本開示を鑑みれば、他の利点は明らかである。
例えば、本発明の実施形態に応じたソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂは、ソース領域１１０およびドレイン領域１１２と同じプロセスで形成することができるので、処理時間が短縮され得ることに留意されたい。また、従来の注入／拡散処理で得られる先端領域とは異なり、本発明の実施形態に応じた構成を持つソース／ドレインエピ先端部１１０Ｂ／１１２Ｂの格子パラメータは、チャネル領域１２０内でひずみを発生させ、正孔の移動度が高くなるので、チャネル内の抵抗が低くなる。本発明の一部の実施形態に係るＳＥＴアーキテクチャの別の利点としては、ソース／ドレインエピ先端部１１０Ｂおよび１１２Ｂと、チャネル領域１２０を形成する基板１０２材料との間の界面が、急峻である点が挙げられる。例えば、当該界面の一方の側において、エピタキシャル堆積させたホウ素ドープゲルマニウム（Ｂ：Ｇｅ）材料（例えば、Ｂの濃度は２Ｅ２０ｃｍ−３または５Ｅ２０ｃｍ−３を超える）が設けられており、当該界面の他方の側には、チャネル領域１２０を形成する基板材料（例えば、シリコンゲルマニウムまたはその他の適切な基板材料）が設けられている。この構造によって、エピタキシャルソース／ドレインエピ先端部１１０Ｂ／１１２Ｂは、高濃度にホウ素がドープされ、高濃度のゲルマニウムを含む材料を、チャネル領域１２０の非常に近接させることが可能となる。エピタキシャルソース／ドレインエピ先端部１１０Ｂ／１１２Ｂに含まれるホウ素は、略全て、または、全てがエピ先端部の内部に残り、チャネル領域１２０内に拡散することはない。
ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂを形成する際に利用され得る従来の方法は、考慮すべき点がある。具体的には、図１Ｂおよび図１Ｃを参照しつつ説明すると、従来のアンダーカットエッチング技術は、アンダーカット領域について弾痕状のプロフィールが形成される可能性がある。このような場合、基板材料は、ゲート誘電体層１０６のすぐ隣りの部分がエッチングされるよりも、ゲート誘電体層１０６の下方で短距離にわたってエッチングされる方が多い。このため、ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂはそれぞれ、この弾痕状のプロフィールに応じた形状となり、チャネル領域１２０内に形成するひずみが最適なものにならないとしてよい。さらに、従来のアンダーカットエッチング技術のばらつきは、形成されるソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂのばらつきとなって現れる可能性がある。ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂの従来の形成方法に係る別の問題として、図１Ｂおよび図１Ｃに示すように、スペーサの厚みがアンダーカットエッチングに与える影響が挙げられる。図１Ｂを参照すると、ＭＯＳトランジスタ１００Ｂは、オフセットスペーサ１０８が第１の厚みｘ１を持つものとして図示されている。スペーサ１０８、および、ゲート誘電体層１０６の一部をアンダーカットする基板エッチングを実行して、ソースエピ先端部１１０Ｂおよびドレインエピ先端部１１２Ｂを形成していた。アンダーカット間（ＵＣ間）距離１１４によって、ソースエピ先端部１１０Ｂとドレインエピ先端部１１２Ｂとが分離されている。図１Ｃを参照すると、ＭＯＳトランジスタ１００Ｃは、厚みがｘ２であるオフセットスペーサ１０８を持つものとして図示されている。ここにおいて、厚みｘ２は、図１Ｂに示すスペーサ１０８の厚みｘ１よりもはるかに大きい。このため、基板エッチングを実行すると、スペーサ１０８の厚みが大きいのでアンダーカットエッチングが押し出され、ソース／ドレインエピ先端部１１０Ｂ／１１２Ｂは、トランジスタ１００Ｃのチャネル領域１２０から離れた位置に形成されることになる。このため、基板エッチングによってアンダーカットされるＭＯＳトランジスタ１００Ｃの下方の表面積が小さくなる。したがって、ＭＯＳトランジスタ１００Ｃ用のＵＣ間距離１１６は、ＭＯＳトランジスタ１００ＢのＵＣ間距離１１４よりもはるかに大きくなる。このようにＵＣ間距離を変更することによって、ＭＯＳトランジスタの駆動電流を大きく変化させる。図１Ｄは、公知の方法を用いて形成されたデバイスにおいて、スペーサの厚みがＵＣ間距離与える影響を示すグラフである。当該グラフで得られた、ライン１１８で表すデータは、スペーサの厚みが大きくなるにつれて、ＵＣ間距離も同様に大きくなり、駆動電流の変化が大きくなることを示している。通常、スペーサの厚みが１ナノメートル大きくなるにつれて、ＵＣ間距離は約２ｎｍ大きくなる。このため、従来の方法を用いてソース／ドレインエピ先端部を形成することは、少なくとも一部のケースにおいて、オフセットスペーサの厚みがＭＯＳデバイスの性能に与える影響を大きくすることになる。この開示内容を鑑みると分かるように、本発明の一部の実施形態は、この問題に対処する、自己整合型で、エピタキシャルに堆積されるソース先端部およびドレイン先端部を形成する方法を提供する。
＜アーキテクチャおよび方法＞
図２は、本発明の実施形態に係る、自己整合しているソースエピ先端部およびドレインエピ先端部を持つＭＯＳトランジスタを構築する方法２００を示す図である。図３Ａから図３Ｊは、方法２００を実行した場合に、一部の実施形態に応じて形成される構造の例を示す図である。
図から分かるように、方法２００は、ＰＭＯＳトランジスタ等のＭＯＳデバイスが上方に形成され得る半導体基板を用意する段階２０２から開始される。半導体基板は、例えば、バルクシリコン構成またはシリコンオンインシュレータ構成で実現するとしてよい。他の実施例では、半導体基板は、別の材料を用いて形成するとしてよい。そのような材料としては、シリコンと組み合わせても組み合わせなくてもよく、例えば、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、または、アンチモン化ガリウム等であってよい。より一般的には、半導体デバイスを構築する基礎として機能し得る材料であればどのような材料でも本発明の実施形態に応じて利用することができる。
方法２００は続いて、半導体基板上にゲートスタックを形成する段階２０４に進む。ゲートスタックは、従来と同じ方法で形成することもできるし、または、任意の適切なカスタマイズされた方法を利用して形成することもできる。本発明の一部の実施形態では、ゲートスタックは、ゲート誘電体層およびゲート電極層を堆積した後にパターニングすることによって、形成するとしてよい。例えば、一例を挙げると、ゲート誘電体層は、化学気相成長（ＣＶＤ）法、原子層堆積（ＡＬＤ）法、スピンオン堆積（ＳＯＤ）法、または、物理気相成長（ＰＶＤ）法等の従来の堆積プロセスを用いて、半導体基板に全面堆積するとしてよい。別の堆積技術も同様に利用するとしてよく、例えば、ゲート誘電体層は熱成長させるとしてもよい。ゲート誘電体材料は、例えば、二酸化シリコンまたは高ｋ誘電材料等の材料で形成するとしてよい。高ｋゲート誘電材料の例としては、例えば、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、および、鉛亜鉛ニオブ酸塩が挙げられる。一部の具体的な実施形態例によると、高ｋゲート誘電体層は、厚みが約５Åから約２００Å（例えば、２０Åから５０Å）であってよい。概して、ゲート誘電体層の厚みは、ゲート電極を、隣接するソースコンタクトおよびドレインコンタクトから電気的に分離するために十分な厚さにする必要がある。別の実施形態によると、高ｋゲート誘電体層に対して追加の処理を実行するとしてよい。例えば、高ｋ材料の品質を改善するべくアニーリングプロセスを実行するとしてよい。続いて、ＡＬＤ法、ＣＶＤ法またはＰＶＤ法等の同様の堆積方法を利用してゲート電極材料をゲート誘電体層上に堆積させるとしてよい。このような一部の具体的な実施形態によると、ゲート電極材料はポリシリコンまたは金属層であってよいが、他の適切なゲート電極材料を利用することもできる。ゲート電極材料は、通常はリプレースメント金属ゲート（ＲＭＧ）プロセスのために後に除去する犠牲材料であり、一部の実施形態例によると厚みは５０Åから５００Å（例えば、１００Å）の範囲内である。この後、図３Ａに示すように、従来のパターニングプロセスを実行して、ゲート誘電体層およびゲート電極層の一部分をエッチングで除去し、ゲートスタックを形成するとしてよい。
図３Ａは、上方にゲートスタックを形成する基板３００を示す図である。本実施形態例から分かるように、ゲートスタックは、ゲート誘電体層３０２（高ｋゲート誘電体材料であってよい）と、犠牲ゲート電極３０４とを備える。具体的な一例を挙げると、ゲートスタックは、二酸化シリコンのゲート誘電体層３０２と、ポリシリコンのゲート電極３０４とを含む。ゲートスタックはさらに、処理の際に所与の利点または用途があるゲートハードマスク層３０６を含むとしてよい。ゲートハードマスク層３０６は、例えば、後に行われるイオン注入プロセスからゲート電極３０４を保護する。ハードマスク層３０６は、通常のハードマスク材料、例えば、二酸化シリコン、窒化シリコンおよび／またはその他の従来の誘電体材料を用いて形成されるとしてよい。
さらに図２を参照しつつ説明すると、ゲートスタックが形成された後、方法２００は、イオン注入プロセスを続けて行い、基板にドーパントを注入する段階２０６を実行することによって、基板のうちゲートスタックに隣接する部分を高濃度にドープする。イオン注入処理で利用されるドーパントは、例えば、注入対象の基板材料のエッチングレートを高める機能に基づいて選択することができる。イオン注入プロセス用に選択される特定のドーパントは、基板材料および後に行われるエッチングプロセスで利用されるエッチャントに応じて決まるとしてよい。基板のエッチングレートを高めるために選択される特定のドーパントとしては、例えば、炭素、リンおよびヒ素が挙げられる。例えば、炭素を、ドーズ量を１×１０１４原子／ｃｍ３から１×１０１６原子／ｃｍ３の範囲内に設定し、注入エネルギーを５キロ電子ボルト（ｋｅＶ）と１５ｋｅＶとの間に設定して、利用するとしてよい。リンの場合は、ドーズ量を１×１０１４原子／ｃｍ３から５×１０１５原子／ｃｍ３の範囲内に設定し、注入エネルギーを１ｋｅＶと５ｋｅＶとの間に設定して、利用するとしてよい。ヒ素の場合は、ドーズ量を１×１０１４原子／ｃｍ３から５×１０１５原子／ｃｍ３の範囲内に設定し、注入エネルギーを２ｋｅＶと５ｋｅＶとの間に設定して、利用するとしてよい。他の適切なドーパントおよびドーズ量は、本開示から明らかになるであろう。一部の実施形態によると、イオン注入は実質的に垂直方向（つまり、基板に垂直な方向）に行われる。一方、他の実施形態では、イオン注入処理の少なくとも一部分は、ゲートスタックの下方にイオンを注入するべく、斜め方向に行われる。尚、ハードマスク３０６は、ゲート電極３０４の材料がドープされないようにするべく利用されるとしてよい。
続いて、方法２００は、ドーパントをさらに基板内に入れて、イオン注入処理中に基板に与えられたダメージを減らすべく、基板をアニーリングする段階２０７に進む。一部の実施形態によると、注入する段階２０６およびその後のアニーリングする段階２０７を実行することによって、例えば、２ｎｍと２０ｎｍとの間の基板の深さまでイオンを入れるとしてよい。アニーリングする段階２０７は、例えば、摂氏７００℃と摂氏１１００℃との間の温度で、最高で６０秒以下（例えば、５秒）の期間にわたって、実行するとしてよい。以上から分かるように、アニーリング温度およびアニーリング時間は、拡散レート、基板材料、利用したドーパントおよび所望の最終的なドーパント濃度等に応じて、実施形態毎に異なるとしてよい。
図３Ｂは、イオン注入拡散処理が終わった後の基板３００を示す図である。本実施形態例で示すように、イオン注入プロセスによって、形成中のＭＯＳトランジスタについて、ゲート誘電体層３０２に隣接して２つのドープ領域３０８が形成される。ドープ領域３０８は、適切なエッチャントに暴露すれば、エッチングレートが周囲の基板材料のエッチングレートより高くなる。ドープ領域３０８のうち一方は、自己整合型のエピ先端部を含むソース領域の一部として機能する。他方のドープ領域３０８は、自己整合型のエピ先端部を含むドレイン領域の一部として機能する。図示した実施形態例では、ドープ領域３０８のうち一部分が、ゲート誘電体層３０２の下方に位置している。尚、ドープ領域３０８のサイズは、深さも含め、形成中のＭＯＳトランジスタの要件に応じて決まるとしてよい。
続いて、方法２００は、ゲートスタックの両側にスペーサを形成する段階２０８に続く。スペーサは、例えば、酸化シリコン、窒化シリコンまたはその他の適切なスペーサ材料等、従来の材料を用いて形成されるとしてよい。スペーサの幅は通常、形成中のＭＯＳトランジスタの設計要件に応じて選択するとしてよい。しかし、一部の実施形態によると、スペーサの幅は、ソースエピ先端部およびドレインエピ先端部を形成するために発生する設計上の制約の影響を受けない。図３Ｃは、実施形態例に応じた、スペーサ３１０がゲート電極層３０４およびゲート誘電体層３０２の両側に形成されている基板３００を示す図である。
図２をさらに参照して説明を続けると、方法２００は続いて、基板のドープ領域をドライエッチングする段階２１０を実行し、対応するエピ先端部を含むソース／ドレイン領域を形成する孔部を形成する。図３Ｄが最も分かりやすいが、エッチングで形成された孔部は通常、ゲートスタックに隣接しており、エピ先端部用領域は実質的に、ソース／ドレイン用孔部領域の延長部分である。一部の実施形態例によると、エッチングで形成される孔部は、５０ｎｍと１５００ｎｍとの間の深さになるように形成されるとしてよく、ドープ領域よりも深いとしてよい。より一般的には、エッチング深さは、所望のＭＯＳデバイス性能に基づき、必要に応じて設定することができる。一部の実施形態によると、ドライエッチングプロセスは、ドープ領域のエッチングレートを高めるべくイオン注入処理で利用されるドーパントを補完するエッチャントレシピを利用することができるので、エッチングプロセスによって、基板３００の残りの部分よりも早いレートでドープ領域から基板材料を除去することができる。一部の実施形態によると、これは、スペーサ３１０およびゲート誘電体層３０２をアンダーカットしているドープ領域の一部分を含むので、トランジスタの先端部を自己整合させることができる。ドープ領域のエッチングレートを高めることによって、スペーサの厚み、ドライエッチングプロセスのばらつきおよびその他の処理変動等が実質的にＵＣ間距離に影響を与えることなく、エッチングされたソースおよびドレインの先端部用孔部は、スペーサ３１０およびゲート誘電体層３０２をアンダーカットすることが可能となる。
一部の実施形態によると、ドライエッチングプロセスは、プラズマ反応器で発生する塩素化化学反応を利用するとしてよい。一部の具体的な実施形態によると、エッチャントレシピは、ＮＦ３およびＣｌ２と、バッファガスまたはキャリアガスとして利用されるアルゴンまたはヘリウムとを含むとしてよい。一部のこのような実施形態によると、活性エッチャント種の流量は、例えば、５０ＳＣＣＭ（立法センチメートル毎分）と２００ＳＣＣＭとの間で変動するとしてよく、キャリアガスの流量は、例えば、１５０ＳＣＣＭと４００ＣＣＭとの間で変動するとしてよい。一部の実施形態によると、高エネルギープラズマは、１００Ｗ未満の低いＲＦバイアスと共に、例えば、７００Ｗから１１００Ｗの範囲内の電力で利用するとしてよい。一部の実施形態によると、反応器圧は、約１パスカル（Ｐａ）から約２Ｐａの範囲内であるとしてよい。別の具体的な実施形態例によると、エッチャント物質は、ＨＢｒおよびＣｌ２の組み合わせを含むとしてよい。一部のこのような実施形態によると、エッチャント種の流量は、例えば、４０ＳＣＣＭと１００ＳＣＣＭとの間で変動するとしてよい。一部の実施形態によると、高エネルギープラズマは、１００Ｗ未満の低いＲＦバイアスと共に、約６００Ｗから約１０００Ｗの範囲内の電力で利用するとしてよく、反応器圧は、約０．３Ｐａから約０．８Ｐａの範囲内で変動するとしてよい。さらに別の実施形態例によると、エッチャント物質は、ＡｒおよびＣｌ２の組み合わせを含むとしてよい。一部のこのような実施形態によると、エッチャント種の流量は、例えば、４０ＳＣＣＭと８０ＳＣＣＭとの間で変動するとしてよい。一部のこのような実施形態によると、約１００Ｗと２００Ｗとの間の高いＲＦバイアスと共に約４００Ｗから約８００Ｗの範囲内の電力で中程度のエネルギーを持つプラズマを利用するとしてよく、反応器圧は、約１Ｐａから約２Ｐａの範囲内であるとしてよい。上記の実施形態例のそれぞれのドライエッチング処理時間は、例えば、最大で１枚の基板当たり６０秒であるとしてよいが、所望のエッチング深さおよびエッチャント等に応じて変動するとしてよい。上記から明らかであるが、このようなエッチング処理パラメータは変更するとしてもよい。
図３Ｄは、本発明の一部の実施形態に係る、ドライエッチングプロセスを実行した後の基板３００を示す図である。同図から分かるように、ソース領域用孔部３１２およびドレイン領域用孔部３１４が形成されている。また、ソース先端部用孔部３１２Ａおよびドレイン先端部用孔部３１４はそれぞれ、上述したようにドープ領域に対するエッチング処理２１０によって、孔部３１２および３１４の延長部分として形成されている。尚、スペーサ３１０の厚みは、エッチング処理２１０においてドープ領域のエッチングレートを高めるような構成のドーパントおよびエッチャントレシピを利用するので、ソース先端部用孔部３１２Ａおよびドレイン先端部用孔部３１４Ａのエッチングに与える影響を最小限に抑える役割を持つ。
ドライエッチングプロセスが完了した後、さらに図２を参照しつつ説明すると、本実施形態例に係る方法は、ソース領域用孔部３１２およびソースエピ先端部用孔部３１２Ａ、ならびに、ドレイン領域用孔部３１４およびドレインエピ先端部用孔部３１４を洗浄すると共にさらにエッチングするべく、ウェットエッチングする段階２１２を続いて行う。ウェットエッチング処理２１２は、従来のウェットエッチング物質またはカスタマイズされたウェットエッチング物質を利用して実行され得るものであり、炭素、フッ素、クロロフルオロカーボン、および、酸化シリコン等の酸化物等の汚染物質を除去して、後にさらに処理を実行する表面を洗浄するために利用され得る。さらに、単結晶シリコン基板を仮定すると、ウェットエッチング２１２はさらに、＜１１１＞結晶面および＜００１＞結晶面に沿って基板の一部分を薄く除去して、高品質のエピタキシャル堆積が行える円滑な表面を得るために利用されるとしてよい。一部の例によると、基板のうちエッチングで除去される薄い部分は、例えば、厚みが最大で５ｎｍであり、残留している汚染物質も除去するとしてよい。図３Ｅが最も分かりやすいが、ウェットエッチング処理２１２は、ソース領域用孔部３１２およびエピ先端部領域３１２Ａの端部、ならびに、ドレイン領域用孔部３１４およびエピ先端部領域３１４Ａを、＜１１１＞結晶面および＜００１＞結晶面に追従させる。さらに、ソースエピ先端部領域３１２Ａおよびドレインエピ先端部領域３１４Ａは、従来の処理とは異なり、弾痕状のプロフィールを持たないことに留意されたい。
ウェットエッチングプロセスが完了した後、さらに図２を参照しつつ説明すると、方法２００は、インサイチュホウ素ドープゲルマニウム（場合によっては、間に薄いバッファを介在させることもある）、または、ホウ素ドープシリコンゲルマニウムを高濃度ホウ素ドープゲルマニウム層で覆った構造によって、ソース／ドレイン用孔部および対応する先端部用孔部にエピタキシャルに堆積を行う段階２１４に続く。一部の実施形態によると、このようなエピタキシャル堆積処理によって、対応するエピ先端部用領域を含むソースおよびドレイン用孔部を１回のプロセスで充填する。ＣＶＤ法またはその他の適切な堆積方法を利用して、堆積処理２１４を実行するとしてよい。例えば、堆積処理２１４は、ＣＶＤ反応器、ＬＰＣＶＤ反応器、または、超高真空ＣＶＤ（ＵＨＶＣＶＤ）で実行されるとしてよい。一部の例によると、反応器温度は、例えば、摂氏６００度と摂氏８００度との間であってよく、反応器圧は、例えば、１Ｔｏｒｒと７６０Ｔｏｒｒとの間であってよい。キャリアガスは、例えば、水素またはヘリウムを適切な流量、例えば、１０ＳＬＭと５０ＳＬＭとの間の流量で供給することを含むとしてよい。一部の具体的な実施形態によると、堆積処理は、Ｈ２で希釈されたＧｅＨ４等のゲルマニウムソース前駆体ガス（例えば、ＧｅＨ４を１％から５％で希釈するとしてよい）を用いて実行するとしてよい。例えば、希釈されたＧｅＨ４は、１％の濃度、および、５０ＳＣＣＭと３００ＳＣＣＭとの間の範囲内の流量で利用されるとしてよい。ホウ素のインサイチュドープの場合、希釈したＢ２Ｈ６を利用するとしてよい（例えば、Ｂ２Ｈ６はＨ２で１％から５％で希釈するとしてよい。）例えば、希釈したＢ２Ｈ６は、３％の濃度で、１０ＳＣＣＭと１００ＳＣＣＭとの間の範囲内の流量で利用されるとしてよい。一部の例によると、堆積処理の選択性を高めるべく、エッチング剤を追加するとしてもよい。例えば、ＨＣｌまたはＣｌ２は、例えば、５０ＳＣＣＭと３００ＳＣＣＭとの間の範囲内の流量で追加されるとしてよい。
本発明の一部の実施形態例によると、図３Ｆが最も分かりやすいが、対応する先端部用領域３１２Ａ／３１４Ａを含むソース／ドレイン領域用孔部３１２／３１４は、インサイチュホウ素ドープゲルマニウムで充填されているので、ＭＯＳトランジスタ３１６のソース領域３１８（エピ先端部３１８Ａを含む）およびドレイン領域３２０（ドレインエピ先端部３２０Ａを含む）を基板３００に形成している。一部のこのような実施形態によると、ホウ素ドープゲルマニウムは、ホウ素濃度が５Ｅ２０ｃｍ−３を超えており、例えば、２Ｅ２１ｃｍ−３以上である。一部の具体的な実施形態によると、ホウ素ドープゲルマニウム堆積層の厚みは、例えば、５０ｎｍから５００ｎｍ（例えば、１２０ｎｍ）の範囲内で変動するとしてよいが、本開示を鑑みれば他の層厚も利用可能なことは明らかである。上述したように、一部のこのような実施形態は、純ゲルマニウム層と基板との間に薄いバッファ層を含むとしてよい。例えば、図３Ｆに示す実施形態例を続いて参照すると、ソースバッファ３１３およびドレインバッファ３１５は、インサイチュホウ素ドープゲルマニウムを堆積させる前に、堆積させる。一部のこのような実施形態によると、バッファ３１３および３１５は、ゲルマニウム濃度が、下方に位置する基板３００材料に適合するベースレベル濃度から１００原子パーセント（または、上述したように、略１００原子パーセント）まで漸次変化しているグレーデッドホウ素ドープシリコンゲルマニウム層であってよい。バッファ３１３および３１５の厚みは、バッファの濃度変動範囲および下方に位置する基板３００の構成等に応じて決まる。シリコンゲルマニウム基板を備える一実施形態例によると、バッファの厚みは、２ｎｍから１０ｎｍの範囲内で変動するが、他の適切な厚みを利用することもできる。一の具体的な実施形態によると、バッファ３１３および３１５内のホウ素濃度は、例えば、下方に位置するシリコンゲルマニウム基板に適合するベース濃度から、所望の濃度（例えば、１Ｅ２０ｃｍ−３を超える濃度で２Ｅ２１ｃｍ−３までの濃度）までの範囲内で変動するとしてよく、２つの具体的な実施形態では、２Ｅ２０ｃｍ−３を超える濃度または５Ｅ２０ｃｍ−３を超える濃度とする。より一般的には、ホウ素濃度は、本開示から明らかであるように、所望の伝導性を実現するべく、必要に応じて調整することができる。
本発明の他の実施形態例に応じて、図３Ｇが最も分かりやすいが、ソース領域用孔部３１２／ドレイン領域用孔部３１４は、対応する先端部用領域３１２Ａ／３１４Ａと共に、インサイチュホウ素ドープシリコンゲルマニウムで充填して、ＭＯＳトランジスタ３１６のソース領域３１８（エピ先端部３１８Ａを含む）およびドレイン領域３２０（ドレインエピ先端部３２０Ａを含む）を基板３００に形成する。ホウ素ドープシリコンゲルマニウムを充填した部分をこの後、高濃度ホウ素ドープゲルマニウム層で被覆して、ソースキャップ３１７およびドレインキャップ３１９を設ける。このような一部の二層構造の実施形態において、ホウ素ドープシリコンゲルマニウムで充填した部分は、１以上の層でエピタキシャルに堆積させるとしてもよく、ゲルマニウム濃度が３０原子％から７０原子パーセントの範囲内、または、それ以上である。上述したように、ＳｉＧｅ充填部分のこのゲルマニウム濃度は、一定であるとしてもよいし、または、ベースレベル（基板３００近傍）から高レベル（例えば、５０原子パーセントを超える濃度、純ゲルマニウムキャップ３１７／３１９に近い濃度）まで増加するように漸次変化させるとしてもよい。このような一部の実施形態によると、ホウ素濃度は、１Ｅ２０ｃｍ−３を超えているとしてよく、例えば、５Ｅ２０ｃｍ−３または２Ｅ２１ｃｍ−３よりも高い濃度であるとしてよく、基板３００近傍のベースレベルから高レベル（例えば、１Ｅ２０ｃｍ−３または２Ｅ２０ｃｍ−３または３Ｅ２０ｃｍ−３等を超える濃度、キャップ３１７／３１９近傍）まで増加するように漸次変化させるとしてもよい。ホウ素ドープＳｉＧｅ層のゲルマニウム濃度が一定である実施形態において、薄いグレーデッドバッファを用いて、上述したように、ホウ素ドープＳｉＧｅ層とホウ素ドープＧｅキャップ層との界面を改善するとしてもよい。一部の具体的な実施形態によると、ホウ素ドープＳｉＧｅ堆積層（または、複数の層の集合）３１８／３２０の厚みは、例えば、５０ｎｍから２５０ｎｍの範囲内で変動し（例えば、６０ｎｍ）、純ゲルマニウムキャップ３１７／３１９は、厚みが、例えば、５０ｎｍから２５０ｎｍの範囲内（例えば、５０ｎｍ）であるとしてよいが、本開示から明らかなように、別の実施形態では他の層を含みキャップ層の厚みを変更するとしてもよい。一部の実施形態によると、周期的な堆積−エッチング処理において孔部はスペーサの下方に形成されるとしてよいことに留意されたい。このような孔部も、エピタキシャルキャップ層（例えば、ホウ素ドープゲルマニウムキャップ３１７／３１９と同じ組成を持つとしてよい）によって埋め戻すことができる。
本開示から明らかであるが、図３Ｆおよび図３Ｇに示す実施形態を参照しつつ説明するように、高いゲルマニウム濃度（例えば、５０原子パーセントを超える濃度から純ゲルマニウム）および高いホウ素濃度（例えば、１Ｅ２０ｃｍ−３を超える濃度）を組み合わせることで、ＰＭＯＳ ＳＥＴトランジスタデバイスにおけるソース領域およびドレイン領域ならびに対応する先端部領域における導電性を大幅に高めることができる。さらに、前述したように、ホウ素拡散は純ゲルマニウムによって十分に抑制されているので、堆積させたストレッサ膜のホウ素濃度が高いにも関わらず、後に熱アニーリングを行っても、ＳＣＥの劣化という悪影響を受けない。接触面でのゲルマニウムの濃度を高くしていることによって、バリアの高さを低くすることも可能になる。一部の実施形態例によると、ゲルマニウム濃度が９５原子パーセントを超えて純ゲルマニウム（１００原子パーセント）までの範囲内にある場合、このような利点が得られるとしてよい。
図３Ｆおよび図３Ｇにさらに図示しているように、注入拡散技術を利用して形成されるので先端領域とチャネル領域との間には明確な境界が無い従来のソース先端領域およびドレイン先端領域と異なり、ＭＯＳトランジスタ３１６の自己整合型のソースエピ先端部およびドレインエピ先端部は、急峻な境界を持つ。言い換えると、ソース／ドレインエピ先端部とチャネル領域との間の界面は、明確ではっきりと画定されている。当該界面の一方の側には、高濃度ホウ素ドープゲルマニウム層（図３Ｆの層３１８／３２０または図３Ｇのキャップ３１７／３１９）があり、当該界面の他方の側には、チャネル領域を構成している基板３００の材料である。ソース／ドレインエピ先端部３１８Ａ／３２０Ａ内のホウ素は、略全てまたは完全にエピ先端部内に留まり、チャネル領域に拡散することはないので、従来技術に比べて、高濃度ホウ素ドープゲルマニウム材料をチャネル領域に非常に近接させて配置することが可能となる。例えば、一部の具体的な実施形態において、ソース／ドレインエピ先端部３１８Ａ／３２０Ａは、１０ｎｍを超えた距離にわたって、ゲート誘電体層３０２をアンダーカットするとしてよい。これによって、チャネル領域を短くすることなくゲート長を縮小することが可能になる。
また、チャネル領域に比較的近接させてソースエピ先端部およびドレインエピ先端部を形成することで、チャネルに係る静水圧応力を大きくする。この応力によって、チャネル内の応力が大きくなるので、チャネル内の移動度が高くなり、駆動電流が大きくなる。この応力はさらに、ソースエピ先端部およびドレインエピ先端部のゲルマニウム濃度を大きくすることによって増加させることができる。これは、先端領域が通常はチャネル領域に対するひずみを発生させることがない拡散処理に比べると改善された点である。
ソース領域およびドレイン領域が本発明の実施形態に応じて充填されると、さまざまな従来のＭＯＳ処理を実行してＭＯＳトランジスタ３１６の製造を完成させることができる。このような従来のＭＯＳ処理は、例えば、リプレースメントゲート酸化膜処理、リプレースメント金属ゲート処理、アニーリング、および、シリサイド化処理であり、さらにトランジスタ３１６を修正して、および／または、必要な電気配線を実現するとしてよい。例えば、ソース／ドレイン領域を対応する先端部と共にエピタキシャル成膜した後、さらに図２を参照すると、方法２００は、トランジスタ３１６の上方に層間誘電体（ＩＬＤ）を成膜する段階２１６を続いて実行するとしてよく、その後で、一般的に行われているようにＩＬＤ層を平坦化するとしてよい。ＩＬＤ層は、集積回路構造用の誘電体層に適応可能な公知の材料を用いて形成するとしてよく、例えば、低ｋ誘電体材料を用いて形成するとしてよい。このような誘電体材料は、例えば、二酸化シリコン（ＳｉＯ２）および炭素ドープ酸化物（ＣＤＯ）等の酸化物、窒化シリコン、パーフルオロシクロブタンまたはポリテトラフルオロエチレン等の有機ポリマー、フルオロシリケートガラス（ＦＳＧ）、および、シルセスキオキサン、シロキサンまたはオルガノシリケートガラス等のオルガノシリケートを含む。一部の構成例によると、ＩＬＤ層は、誘電率をさらに低減するべく、孔等の空隙が設けられているとしてよい。図３Ｈは、成膜された後に平坦化されてハードマスク３０６となったＩＬＤ層３２２の一例である。
続いて、リプレースメント金属ゲート処理が利用される本発明の一部の実施形態によると、方法２００は、従来行われているように、エッチング処理を用いてゲートスタック（高ｋゲート誘電体層３０２、犠牲ゲート電極３０４、および、ハードマスク層３０６を含む）を除去する段階２１８を続いて行う。別の実施例では、犠牲ゲート３０４のみを除去する。図３Ｉは、このような一実施形態において、ゲートスタックがエッチングで除去されると形成されるトレンチ開口を示す図である。ゲート誘電体層を除去する場合、当該方法は、トレンチ開口に新しいゲート誘電体層を堆積させる段階２２０を続いて行うとしてよい。上述したような任意の適切な高ｋ誘電体材料、例えば、酸化ハフニウムを利用するとしてよい。同じ堆積処理をさらに利用するとしてよい。ゲート誘電体層のリプレースメントは、例えば、ドライエッチング処理およびウェットエッチング処理を適用した際に元のゲート誘電体層が受けたダメージに対処するため、および／または、低ｋ誘電体材料または犠牲誘電体材料に代えて高ｋゲート誘電体材料またはその他の所望のゲート誘電体材料を設けるために利用するとしてよい。
方法２００はこの後、金属ゲート電極層をトレンチ内およびゲート誘電体層上に堆積させる段階２２２に続くとしてよい。従来の金属堆積処理、例えば、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法、無電解メッキまたは電気メッキを用いて、金属ゲート電極層を形成するとしてよい。金属ゲート電極層は、例えば、Ｐ型の仕事関数の金属を含むとしてよく、例えば、ルテニウム、パラジウム、白金、コバルト、ニッケル、および、導電性の金属酸化物、例えば、酸化ルテニウムを含むとしてよい。一部の構成例によると、２以上の金属ゲート電極層を堆積させるとしてよい。例えば、ある仕事関数の金属を堆積させた後、適切な金属ゲート電極充填金属、例えば、アルミニウムを堆積させるとしてよい。図３Ｊは、一実施形態に応じて、トレンチ開口内に堆積させた高ｋゲート誘電体層３２４および金属ゲート電極３２６の一例を示す図である。
ソースコンタクトおよびドレインコンタクトのメタライゼーション処理は、シリサイド化処理を利用して実行することができる（一般的には、コンタクト金属を成膜した後アニーリングを行う）。例えば、ニッケル、アルミニウム、ニッケル−白金またはニッケル−アルミニウムまたはニッケルおよびアルミニウムのその他の合金、または、チタンのシリサイド化は、ゲルマニウムプリアモルファス化注入処理の有無にかかわらず、低抵抗ゲルマニウム化物を形成するために利用することができる。ホウ素ドープゲルマニウムエピタキシャル層によって、金属ゲルマニウム化物（例えば、ニッケルゲルマニウム）の形成が可能になる。このゲルマニウム化物によって、従来の金属−シリサイドシステムに比べて、ショットキバリアの高さを大きく低減することが可能になると共に、コンタクト抵抗（Ｒｅｘｔを含む）を改善することができる。例えば、従来のトランジスタは通常、ソース／ドレインＳｉＧｅエピタキシャル処理を利用する。この場合、ゲルマニウム濃度は３０原子パーセントから４０原子パーセントの範囲内である。このような従来のシステムでは、エピタキシャル／シリサイド界面抵抗によって限定されて、Ｒｅｘｔ値が約１４０オーム＊μｍとなっており、高い値であるので、将来のゲートピッチスケーリングで問題となり得る。本発明の一部の実施形態では、ＰＭＯＳデバイスのＲｅｘｔを大幅に改善している（例えば、約半分に改善されており、Ｒｅｘｔは約７０オーム＊μｍとなっている）ので、ＰＭＯＳデバイスのスケーリングを推し進めることが簡単になる。このように、本発明の実施形態に係る高濃度ホウ素ドープゲルマニウムで形成されるソース／ドレインを備えるトランジスタは、ソース／ドレインエピ先端部とチャネル領域との間の界面において、ホウ素濃度が１Ｅ２０ｃｍ−３を超え、ゲルマニウム濃度が５０原子パーセントを超えて純ゲルマニウム（１００原子パーセント）またはその近傍までの範囲内にあり、Ｒｅｘｔ値は１００オーム＊μｍ未満となり、場合によっては９０オーム＊μｍ未満となり、場合によっては８０オーム＊μｍ未満となり、場合によっては７５オーム＊μｍ未満となり、それ以下ともなる。
したがって、ホウ素ドープゲルマニウムの量を増やす（例えば、ホウ素ドープゲルマニウム、または、ゲルマニウムキャップを備えるホウ素ドープシリコンゲルマニウムの量）ことによって、ＭＯＳトランジスタの総抵抗を低減し、チャネルひずみを増加させる自己整合型のソースエピ先端部およびドレインエピ先端部を開示した。一部のこのような実施形態によると、ソースエピ先端部およびドレインエピ先端部は、弾痕状のプロフィールを持たず、チャネル領域とソース／ドレイン領域との間には急峻な境界が形成され、および／または、ドープ濃度が容易に制御されるので、ソース−ドレインプロフィールがより最適化される。さらに、一部の実施形態に応じてドーパントおよびエッチャントレシピの適切な組み合わせを選択することによって、ソースエピ先端部およびドレインエピ先端部は、スペーサの厚みに実質的に影響されることなく、エッチングすることができる。このような自己整合型処理は、処理ばらつきを最小限に抑えつつ、望ましい場合には、性能を向上させるために利用することができる。
＜フィンＦＥＴ構成＞
公知であるが、フィンＦＥＴは、半導体材料から成る薄い長尺形状部材（一般的には、フィンと呼ばれる）の周囲を取り囲むように構築されるトランジスタである。当該トランジスタは、標準的な電界効果トランジスタ（ＦＥＴ）ノード、例えば、ゲート、ゲート誘電体、ソース領域およびドレイン領域を含む。デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。具体的には、電流は、フィンの側壁（基板表面に対して垂直な面）およびフィンの上部（基板表面に平行な面）の両方に沿って流れる。この構成の導電チャネルは実質的に、フィンの外側領域、平坦領域、つまり、３つの異なる領域に沿って設けられるので、このようなフィンＦＥＴ構成は、トライゲートフィンＦＥＴと呼ばれることもある。他の種類のフィンＦＥＴ構成もまた利用可能であり、例えば、いわゆるダブルゲートフィンＦＥＴも利用され得る。ダブルゲートフィンＦＥＴでは、導電チャネルは主に、フィンの２つの側壁に沿ってのみ（フィンの上部に沿っては設けられてない）設けられる。
図４は、本発明の一実施形態に応じて構成されたトライゲートアーキテクチャの一例を示す斜視図である。図から分かるように、トライゲートデバイスは、半導体本体または半導体フィン２６０（点線で示す）を有する基板４００を備える。半導体フィン２６０は、基板４００から延伸して、分離領域７１０、７２０を貫通している。ゲート電極３４０は、フィン２６０の３つの面に沿って形成されており、３つのゲートを形成している。ハードマスク４１０は、ゲート電極３４０の上部に形成されている。ゲートスペーサ４６０、４７０は、ゲート電極３４０の互いに対向する側壁に形成されている。ソース領域は、凹状ソース界面２６６上およびフィン２６０の一の側壁上に形成されているエピタキシャル領域５３１を含み、ドレイン領域は、凹状ソース界面２６６上およびフィン２６０の対向する側壁上に形成されている（不図示）エピタキシャル領域５３１を含む。キャップ層５４１は、エピタキシャル領域５３１上に堆積させる。一実施形態によると、分離領域７１０、７２０は、一般的な技術を利用して形成されるシャロートレンチアイソレーション（ＳＴＩ）領域である。例えば、基板２００をエッチングしてトレンチを形成した後、酸化物材料をトレンチに堆積させてＳＴＩ領域を形成する。分離領域７１０、７２０は、任意の公知の絶縁材料、例えば、ＳｉＯ２で形成されるとしてよい。基板１０２に関する上記の説明は、本例でも同じである（例えば、基板４００は、シリコン基板またはＳＯＩ基板または多層基板であってよい）。
本開示から明らかであるが、従来の処理および形成技術を用いてトライゲートトランジスタ構造を製造することができる。しかし、本発明の一実施形態例によると、エピタキシャル領域５３１およびキャップ層５４１の二層構造は、インサイチュホウ素ドープシリコンゲルマニウムおよびこれを覆う高濃度ホウ素ドープゲルマニウムキャップを利用して実現することができる。任意で、この２層の間にはゲルマニウムグレーデッドバッファおよび／またはホウ素グレーデッドバッファを形成する。上述したように、このようなバッファは、凹状ソース界面２６６内のエピタキシャル領域５３１のために堆積させたホウ素ドープＳｉＧｅに適合するベースレベルゲルマニウム／ホウ素濃度から、高濃度ホウ素ドープゲルマニウムキャップ５４１まで漸次変化させるために利用されるとしてよい。これに代えて、ゲルマニウムおよび／またはホウ素の濃度の漸次変化は、介在するグレーデッドバッファ構成ではなく、エピタキシャル領域５３１自体の内部で実現することもできる。さらに想到するであろうが、トライゲート構成に代わるものとして、誘電体／分離層をフィン２６０の上部に含むダブルゲートアーキテクチャが挙げられることに留意されたい。
図５は、本発明の一実施形態例に応じて構成される自己整合型のソースエピ先端部およびドレインエピ先端部を利用することで実現可能な改善点を説明するためのグラフである。ライン５００は、本明細書で説明した技術を利用して構築されたＭＯＳデバイスについて得られたデータを示す。同図から分かるように、ライン１１８でデータが表されている従来の処理を用いて形成されたデバイスに比べて、スペーサの厚みがＵＣ間距離に与える影響がはるかに小さくなっている。図６Ａおよび図６Ｂはさらに、本発明の一実施形態例に応じて構成された自己整合型のソースエピ先端部およびドレインエピ先端部を用いることで可能となる改善点をさらに説明するための図である。具体的には、図６Ａは、ショットキバリアＮｉＧｅダイオードの測定結果（漏れ対電圧）を示す図であり、ニッケル−ゲルマニウム仕事関数は非常にＰ型である（Ｇｅ価電子帯の約８５ｍＶ上）ことが分かる。図６Ｂは、本発明の一部の実施形態例に係る、このようなゲルマニウム化物材料を利用すること、および、ショットキバリアの高さが改善されることによって、従来のＳｉＧｅソース／ドレインを持つＰＭＯＳデバイスに比べて、Ｒｅｘｔが半分以下に改善されることが分かるシミュレーションデータを示す図である。公知であるが、ショットキバリアの高さは、半導体−金属接合を超えて導通する際の整流バリアである。ショットキバリアの高さは、半導体−金属界面における金属のフェルミ準位と半導体の多数キャリアバンド端との間でエネルギー位置が不一致であることを反映している。Ｐ型半導体−金属界面の場合、ショットキバリアの高さは、金属のフェルミ準位と半導体の価電子帯の最高値との間の差分である。
このように、本開示を鑑みれば明らかであるが、本明細書に記載する本発明のさまざまな実施形態は、トランジスタのスケーリングに関する問題の幾つかを解決するために用いることが出来、例えば、ピッチおよび電力供給（Ｖｃｃ）のスケーリングを可能のままチャネル移動度を向上させ、ソース／ドレインおよびコンタクト抵抗を低減し、チャネルの急峻性を改善し、特に、プレナー型および非プレナー型のアーキテクチャにおいてサリサイドとソース／ドレインとの間のバリアの高さを小さくして総寄生抵抗を最小限に抑える。本開示を参照すれば、数多くの実施形態に想到することは明らかであろう。
本発明の一実施形態例によると、トランジスタデバイスが提供される。当該デバイスは、チャネル領域を含む基板を備える。当該デバイスはさらに、チャネル領域の上方にゲート電極を備え、ゲート電極とチャネル領域との間にはゲート誘電体層が設けられ、ゲート電極の側面にはスペーサが設けられる。当該デバイスはさらに、基板内にチャネル領域に隣接させて形成されているソース領域およびドレイン領域を含み、ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および／またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超えており、ホウ素濃度が１Ｅ２０ｃｍ−３を超えているホウ素ドープゲルマニウム層を含む。このような一例では、当該デバイスは、プレナー型またはフィンＦＥＴ型のＰＭＯＳトランジスタのいずれか一方である。別の一例では、当該デバイスは、金属−ゲルマニウム化物のソースコンタクトおよびドレインコンタクトを含むとしてよい。別の一例によると、当該デバイスは、ソース領域およびドレイン領域の上方に層間誘電体を含むとしてよい。別の一例によると、当該デバイスは、基板とホウ素ドープゲルマニウム層との間にバッファを備えるとしてよい。一のこのような具体例によると、バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から９５原子％を超える高濃度までの間で漸次変化する。別の具体的な一例を挙げると、バッファは、ホウ素濃度が基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度までの間で漸次変化する。別の具体的な実施形態によると、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。このような具体的な一例によると、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が９５原子パーセントを超えている。別の具体的な一例によると、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。別の具体的な例によると、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該デバイスはさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間にバッファを含む。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。別の具体的な例では、当該トランジスタは、Ｒｅｘｔ値が１００オーム＊μｍ未満である（例えば、Ｒｅｘｔ＝７０オーム＊μｍ、±１０％）。以上から明らかであるが、ホウ素濃度は、所望の導電率等に応じて高く設定することができ、一部のこのような例では、２Ｅ２０ｃｍ−３または３Ｅ２０ｃｍ−３または４Ｅ２０ｃｍ−３または５Ｅ２０ｃｍ−３、２Ｅ２１ｃｍ−３を超える濃度である。
本発明の別の実施形態は、トランジスタデバイスを提供する。この例では、当該デバイスは、チャネル領域と、当該チャネル領域の上方に位置するゲート電極とを有する基板を備える。ゲート電極とチャネル領域との間にゲート誘電体層が設けられており、ゲート電極の側面にはスペーサが設けられている。当該デバイスはさらに、基板内にチャネル領域に隣接して形成されているソース領域およびドレイン領域を備える。ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および／またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超えており、ホウ素濃度が２Ｅ２０ｃｍ−３を超えているホウ素ドープゲルマニウム層を含む。当該デバイスはさらに、金属−ゲルマニウム化物のソースコンタクトおよびドレインコンタクトを備える。一部のこのような例では、当該デバイスはさらに、基板とホウ素ドープゲルマニウム層との間にバッファを備えるとしてよい。バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から９５原子％を超える高濃度までの間で漸次変化し、ホウ素濃度が基板に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度までの間で漸次変化する。他の例では、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。一部の具体的な例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が９５原子パーセントを超えている。一部の具体的な実施形態によると、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。他の具体的な例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該デバイスはさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間に薄いバッファを含む。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。バッファの厚みは、１００オングストローム未満である。
本発明の別の実施形態は、トランジスタデバイスの製造方法を提供する。当該方法は、チャネル領域を持つ基板を用意する段階と、チャネル領域の上方にゲート電極を設ける段階とを備える。ゲート電極とチャネル領域との間にはゲート誘電体層が設けられており、ゲート電極の側面にはスペーサが設けられている。当該方法は続いて、基板内にチャネル領域に隣接させてソース領域およびドレイン領域を形成する段階を備える。ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および／またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超えており、ホウ素濃度が１Ｅ２０ｃｍ−３を超えているホウ素ドープゲルマニウム層を含む。一部のこのような実施形態によると、当該方法はさらに、基板とホウ素ドープゲルマニウム層との間にバッファを設ける段階を備える。バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から９５原子％を超える高濃度までの間で漸次変化し、ホウ素濃度が基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度までの間で漸次変化する。他の実施形態では、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。このような一例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が９５原子パーセントを超えている。別のこのような例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該方法はさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間にバッファを設ける段階を備える。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から５０原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。一部のこのような例では、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化している。
本発明の実施形態例に係る上記の説明は、例示および説明のために記載したに過ぎない。上記の説明は、開示した特定の形態に本発明を限定するものではなく、全てを網羅したものでもない。本開示を参照すれば、多くの点で変形および変更が可能である。例えば、本発明の一部の実施形態はゲルマニウムのインサイチュホウ素ドープを利用するが、他の実施形態では真性ゲルマニウムを利用して、堆積させた後にホウ素の注入およびアニーリングを実行して所望のホウ素ドープ濃度を実現するとしてもよい。さらに、一部の実施形態は、本明細書で上述した方法で製造されたソース領域およびドレイン領域を含むとしてよい（例えば、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度が１Ｅ２０ｃｍ−３を超える）が、従来の処理を用いて（例えば、注入処理およびアニーリング処理）ソース領域およびドレイン領域の先端部を形成するとしてもよい。このような実施形態では、先端部は、ソース／ドレイン領域の本体部分よりもゲルマニウムおよび／またはホウ素の濃度が低くなるとしてよいが、用途によってはこれでよい場合もある。さらに別の実施形態では、ソース領域およびドレイン領域の先端部のみでゲルマニウムおよびホウ素の濃度を高くするとしてよく、ソース領域およびドレイン領域の本体部分は、ゲルマニウム／ホウ素の濃度が従来通り、または、これより低いとしてよい。本発明の範囲はこのような詳細な説明によって限定されるものではなく、添付した請求項によって定義されるものとする。

Claims (20)

  1. チャネル領域を有する基板と、
    前記チャネル領域の上方に位置するゲート電極と、
    前記基板内に画定された複数の空洞のそれぞれに少なくとも部分的に配置され、前記チャネル領域に隣接しているソース領域およびドレイン領域と
    を備え、
    前記ゲート電極と前記チャネル領域との間にはゲート誘電体があり、前記ゲート電極の両端には複数のスペーサがあり、
    前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体および前記複数のスペーサのうち対応する１つのスペーサの少なくとも一方の下方に延在している先端領域を有し、
    前記ソース領域、前記ドレイン領域および対応する先端領域は、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度が１Ｅ２０ｃｍ−３を超えるホウ素ドープゲルマニウム層を含み、
    前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との前記界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との前記界面におけるゲルマニウム濃度よりも低く、
    プレナー型のＰＭＯＳトランジスタである
    トランジスタデバイス。
  2. 前記基板と前記ホウ素ドープゲルマニウム層との間のバッファを更に備え、
    前記バッファは、
    前記基板に適合するベースレベル濃度から、９５原子パーセントを超える高濃度まで漸次変化するゲルマニウム濃度と、
    前記基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化するホウ素濃度と
    を有するホウ素ドープシリコンゲルマニウム層を含む
    請求項１に記載のトランジスタデバイス。
  3. 前記高濃度は、純ゲルマニウムを示す
    請求項２に記載のトランジスタデバイス。
  4. 前記ホウ素ドープゲルマニウム層は、
    ホウ素ドープシリコンゲルマニウム部分と、
    前記ホウ素ドープシリコンゲルマニウム部分上にホウ素ドープゲルマニウムキャップと、
    を有する二層構造を備える
    請求項１に記載のトランジスタデバイス。
  5. 前記ホウ素ドープシリコンゲルマニウム部分は、前記基板に適合するベースレベル濃度から、５０原子パーセントを超える高濃度まで、漸次変化するゲルマニウム濃度を有し、
    前記ホウ素ドープゲルマニウムキャップは、９５原子パーセントを超えるゲルマニウム濃度を有する
    請求項４に記載のトランジスタデバイス。
  6. 前記ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が前記基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化する
    請求項４に記載のトランジスタデバイス。
  7. 前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、
    前記トランジスタデバイスは、前記ホウ素ドープシリコンゲルマニウム部分と前記ホウ素ドープゲルマニウムキャップとの間のバッファを更に備え、
    前記バッファは、
    前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から、５０原子パーセントを超える高濃度まで、漸次変化するゲルマニウム濃度と、
    前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から、１Ｅ２０ｃｍ−３を超える高濃度まで、漸次変化するホウ素濃度と
    を有する
    請求項４に記載のトランジスタデバイス。
  8. 前記バッファは、１００Å未満の膜厚を有する
    請求項７に記載のトランジスタデバイス。
  9. 前記ソース領域およびドレイン領域は、前記チャネル領域の上方で延伸する
    請求項１に記載のトランジスタデバイス。
  10. 前記ホウ素ドープゲルマニウム層は、２Ｅ２０ｃｍ−３を超えるホウ素濃度を有する
    請求項１に記載のトランジスタデバイス。
  11. 金属−ゲルマニウム化物のソースコンタクトおよびドレインコンタクトを更に備える
    請求項１に記載のトランジスタデバイス。
  12. 基板であって、チャネル領域を有し、前記基板から延伸する半導体本体を有する前記基板と、
    前記半導体本体と直交関係にある前記チャネル領域の上方のゲート構造であって、前記ゲート構造は、ゲート誘電体、ゲート電極、および複数のゲートスペーサを有し、前記ゲート電極は、前記半導体本体の複数の表面に隣接し、前記ゲート誘電体は、前記ゲート電極と前記チャネル領域との間にあり、前記複数のゲートスペーサは、前記ゲート電極の両端にある前記ゲート構造と、
    前記半導体本体の上方で、且つ、前記チャネル領域に隣接するソース領域およびドレイン領域であって、前記ソース領域および前記ドレイン領域のそれぞれは、前記複数のゲートスペーサの対応する１つおよび前記ゲート誘電体の少なくとも１つの下方に延伸する先端領域を含む、前記ソース領域および前記ドレイン領域と
    を備え、
    前記ソース領域および前記ドレイン領域および対応する先端領域は、ホウ素ドープゲルマニウム層を含み、
    前記ホウ素ドープゲルマニウム層は、
    ５０原子パーセントを超えるゲルマニウム濃度と、
    １Ｅ２０ｃｍ−３を超えるホウ素濃度と
    を有し、
    前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との前記界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との前記界面におけるゲルマニウム濃度よりも低く、
    プレナー型のＰＭＯＳトランジスタである
    集積回路デバイス。
  13. 前記半導体本体と前記ホウ素ドープゲルマニウム層との間のバッファを更に備え、
    前記バッファは、
    前記半導体本体に適合するベースレベル濃度から、９５原子パーセントを超える高濃度まで漸次変化するゲルマニウム濃度と、
    前記半導体本体に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化するホウ素濃度と
    を有するホウ素ドープシリコンゲルマニウム層を含む
    請求項１２に記載の集積回路デバイス。
  14. 前記ホウ素ドープゲルマニウム層は、
    ホウ素ドープシリコンゲルマニウム部分と、
    前記ホウ素ドープシリコンゲルマニウム部分上のホウ素ドープゲルマニウムキャップと、
    を有する二層構造を備える
    請求項１２に記載の集積回路デバイス。
  15. 前記ホウ素ドープシリコンゲルマニウム部分は、前記半導体本体に適合するベースレベル濃度から、５０原子パーセントを超える高濃度まで、漸次変化するゲルマニウム濃度を有し、
    前記ホウ素ドープゲルマニウムキャップは、９５原子パーセントを超えるゲルマニウム濃度を有する
    請求項１４に記載の集積回路デバイス。
  16. 前記ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が前記基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで漸次変化する
    請求項１４に記載の集積回路デバイス。
  17. 前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、
    前記集積回路デバイスは、前記ホウ素ドープシリコンゲルマニウム部分と前記ホウ素ドープゲルマニウムキャップとの間のバッファを更に備え、
    前記バッファは、
    前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から、５０原子パーセントを超える高濃度まで、漸次変化するゲルマニウム濃度と、
    前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から、１Ｅ２０ｃｍ−３を超える高濃度まで、漸次変化するホウ素濃度と
    を有する
    請求項１４に記載の集積回路デバイス。
  18. 前記ゲート電極は、トライゲートトランジスタ構成を提供するべく、前記半導体本体の３つの表面に隣接する
    請求項１２に記載の集積回路デバイス。
  19. 前記ゲート電極は、ダブルゲートトランジスタ構成を提供するべく、前記半導体本体の２つの表面に隣接する
    請求項１２に記載の集積回路デバイス。
  20. 前記ソース領域および前記ドレイン領域は、前記チャネル領域の上方で延伸する
    請求項１２に記載の集積回路デバイス。
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WO2012087403A1 (en) 2012-06-28
EP3361512A1 (en) 2018-08-15
KR101489611B1 (ko) 2015-02-04
KR20130111592A (ko) 2013-10-10
US20130240989A1 (en) 2013-09-19
CN105720091A (zh) 2016-06-29
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US10304927B2 (en) 2019-05-28
CN103270598B (zh) 2016-06-15
JP2014508396A (ja) 2014-04-03
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WO2012088097A3 (en) 2012-10-26
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