TWI827644B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭示之半導體裝置包含：通道部21；閘極電極22，其係隔著閘極絕緣膜23與通道部21對向設置；及源極/汲極區域25，其設置於通道部22之兩端，源極/汲極區域25具備半導體層26，該半導體層26具有第1導電型，並形成於設置在基體20之凹部28內，於半導體層26之底部與基體20間，形成有具有與第1導電型不同之第2導電型之雜質層30。

Description

半導體裝置及其製造方法
本揭示係關於一種半導體裝置及其製造方法。
於如圖23中顯示模式性部分剖視圖之先前之平面型半導體裝置(具體而言，係MOSFET)中，反向偏壓p-n接合漏電流(以下，簡稱為『漏電流』)之產生為較大問題。另，於圖23中，以空心箭頭表示該漏電流。並且，為了抑制此種漏電流之產生，基於離子注入之雜質分佈控制較為有效(例如，參照日本專利特開2009-026940號公報)。然而，若進行基於離子注入之雜質分佈控制，則於源極/汲極區域等產生結晶缺陷。然而，例如於具有鮨片構造之半導體裝置中，如後述，為了修復產生之結晶缺陷而進行再結晶化較為困難。半導體裝置之電源電壓Vdd有降低之傾向，低電源電壓Vdd中此種漏電流之產生不易成為較大問題。然而，電源電壓Vdd高至例如1.5伏至3.3伏之情形時，此種漏電流之產生依然為較大問題。
又，抑制此種漏電流產生之技術亦自例如日本專利特開2010-010587號公報中眾所周知。即，該日本專利公開公報所揭示之半導體元件包含：半導體基板；凸區域，其設置於半導體基板； 閘極絕緣膜，其設置於凸區域上；通道區域，其位於閘極絕緣膜下之凸區域內；源極/汲極區域，其設置於凸區域之兩側，於通道區域之兩側具有延伸；及光環(halo)層，其設置於凸區域與源極/汲極區域間，在與凸區域接觸之部分具有邊界而設置。並且，該半導體元件係藉由包含如下步驟之半導體元件之製造方法而製造：隔著閘極絕緣膜於半導體基板上形成閘極電極之步驟；於閘極電極之側面形成閘極側壁之步驟；將形成閘極側壁之閘極電極作為遮罩，對半導體基板進行蝕刻之步驟；於對半導體基板進行蝕刻之步驟中，於經蝕刻之半導體基板上，使光環層磊晶成長之步驟；使源極汲極區域於光環層上磊晶成長之步驟。由於可藉由磊晶成長法，於經蝕刻之半導體基板上形成光環層，故可抑制漏電流之產生。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2009-026940號公報
[專利文獻2]日本專利特開2010-010587號公報
然而，於基於日本專利特開2010-010587號公報所揭示之半導體元件之製造方法所得之半導體元件中，光環層亦形成於凸區域與源極區域/汲極區域間之邊界區域。並且，若於此種邊界區域形成高濃度雜質層，則產生會使通道區域高電阻化之問題。
因此，本揭示之目的係提供一種可謀求抑制漏電流產生，及抑制通道部高電阻化之構成、構造之半導體裝置，及該半導體裝置之製造方法。
用以達成上述目的之本揭示之半導體裝置包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端，源極/汲極區域具備半導體層，其具有第1導電型，並形成於基體所設置之凹部內，於半導體層之底部與基體間，形成有具有與第1導電型不同之第2導電型之雜質層。
用以達成上述目的之本揭示之半導體裝置之製造方法中，該半導體裝置包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端， 該製造方法具有如下各步驟：形成通道部後，形成隔著閘極絕緣膜與通道部對向之閘極電極，接著，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除，獲得源極/汲極區域形成預定區域後，於源極/汲極區域形成預定區域，形成具有第2導電型之雜質層，接著，於雜質層上，形成包含具有與第2導電型不同之第1導電型之半導體層之源極/汲極區域。
10、11:半導體裝置
20:基體(矽半導體基板)
21:通道部
21':邊界區域
21A:通道部之側面
22:閘極電極
23:閘極絕緣膜
24:閘極側壁
25、25':源極/汲極區域
25":源極/汲極區域25'之底部
26:半導體層
27:絕緣層
28:凹部
28A:源極/汲極區域形成預定區域
29:偏移隔片(保護層)
30:雜質層
31:第2雜質層
40:通道構造部
40A:奈米線構造
40":積層構造體
41:通道部
42:閘極電極
43、43A、43B:閘極絕緣膜
45:源極/汲極區域
46:半導體層
48:凹部
48A:源極/汲極區域形成預定區域
50:雜質層
61、63:犧牲層
62、64:半導體層
71:元件分離區域
81:蝕刻用光阻
圖1A、圖1B及圖1C係沿圖2之箭頭A-A、箭頭B-B及箭頭C-C之實施例1之半導體裝置之模式性部分剖視圖。
圖2係顯示實施例1之半導體裝置之一部分之模式性立體圖。
圖3A、圖3B及圖3C係用以說明實施例1之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖4A、圖4B及圖4C係繼圖3A、圖3B及圖3C後，用以說明實施例1之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖5A、圖5B及圖5C係繼圖4A、圖4B及圖4C後，用以說明實施例1之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分剖視圖、部分端面圖及部分端面圖。
圖6A、圖6B及圖6C係繼圖5A、圖5B及圖5C後，用以說明實施例1之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖7A、圖7B及圖7C係與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之實施例2之半導體裝置之模式性部分剖視圖。
圖8A、圖8B及圖8C係用以說明實施例2之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖9A、圖9B及圖9C係繼圖8A、圖8B及圖8C後，用以說明實施例2之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分剖視圖、部分端面圖及部分端面圖。
圖10A、圖10B及圖10C係繼圖9A、圖9B及圖9C後，用以說明實施例2之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分剖視圖、部分端面圖及部分端面圖。
圖11A、圖11B及圖11C係與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之實施例3之半導體裝置之模式性部分剖視圖。
圖12A、圖12B及圖12C係用以說明實施例3之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖13A、圖13B及圖13C係繼圖12A、圖12B及圖12C後，用以說明實施例3之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分剖視圖、部分端面圖及部分端面圖。
圖14A、圖14B及圖14C係繼圖13A、圖13B及圖13C後，用以說明實 施例3之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖15A、圖15B及圖15C係繼圖14A、圖14B及圖14C後，用以說明實施例3之半導體裝置之製造方法之與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖。
圖16係沿圖17A之箭頭A-A之實施例4之半導體裝置之模式性部分端面圖。
圖17A及圖17B分別係實施例4之半導體裝置之通道部及源極/汲極區域之模式性配置圖，及沿圖17A之箭頭B-B之實施例4之半導體裝置之部分構成要素之模式性部分端面圖。
圖18A、圖18B及圖18C係用以說明實施例4之半導體裝置之製造方法之與沿圖17之箭頭A-A相同之基體等之模式性部分端面圖。
圖19A及圖19B係繼圖18C後，用以說明實施例4之半導體裝置之製造方法之與沿圖17之箭頭A-A相同之基體等之模式性部分端面圖。
圖20A及圖20B係繼圖19B後，用以說明實施例4之半導體裝置之製造方法之與沿圖17之箭頭A-A相同之基體等之模式性部分端面圖，圖20C係與沿圖17之箭頭B-B同樣地切斷時之基體等之模式性部分端面圖。
圖21A及圖21B係繼圖20C後，用以說明實施例4之半導體裝置之製造方法之與沿圖17之箭頭B-B相同之基體等之模式性部分端面圖。
圖22A及圖22B係與沿圖2之箭頭A-A相同之實施例1及實施例2之半導體裝置之其他例之模式性部分剖視圖。
圖23係先前之平面型半導體裝置之模式性部分剖視圖。
圖24A及圖24B係用以說明先前之具有鮨片構造之半導體裝置之問題 之與沿圖2之箭頭A-A及箭頭B-B相同之基體等之模式性部分端面圖，圖24C及圖24D係用以說明先前之具有鮨片構造之半導體裝置之問題之與沿圖2之箭頭C-C相同之基體等之模式性部分端面圖。
以下，參照附圖基於實施例說明本揭示，但本揭示並非限定於實施例，實施例中之各種數值或材料皆為例示。另，說明依照以下順序進行。
1.本揭示之半導體裝置及其製造方法全體相關之說明。
2.實施例1(本揭示之半導體裝置及其製造方法、具有鮨片構造之半導體裝置)
3.實施例2(實施例1之變化)
4.實施例3(實施例1之其他變化)
5.實施例4(實施例1之進而其他變化、具有奈米線構造之半導體裝置)
6.其他
<本揭示之半導體裝置及其製造方法全體相關之說明>
本揭示之半導體裝置之製造方法中，可設為如下形態：通道部係由基體之一部分構成，於通道部之上方，隔著閘極絕緣膜形成有閘極電極，以與源極/汲極區域形成預定區域對向之通道部之側面之剖面形狀成為鼓形狀之方式，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除。此種通道部之側面之鼓形狀之剖面形狀可藉由如下獲得：基於RIE法等乾蝕刻法進行基體之厚度方向之部分去除後，進行濕蝕刻。
或者又，本揭示之半導體裝置之製造方法中，可設為如下形態：通道部係由基體之一部分構成，於通道部之上方，隔著閘極絕緣膜形成有閘極電極，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除後，於所得之源極/汲極區域形成預定區域及通道部之側面，形成偏移隔片(保護層)，接著，隔著偏移隔片形成雜質層，其後，將偏移隔片去除。作為構成偏移隔片(保護層)之材料，可列舉例如SiN、SiON、SiOCN。作為偏移隔片之形成方法，可列舉原子層堆積法(ALD法)。
再者，包含以上說明之各種較佳形態之本揭示之半導體裝置之製造方法中，可設為雜質層上之半導體層之形成係基於磊晶成長法之形態。即，可列舉磊晶CVD法，但並非限定於此種方法，此外，亦可列舉電漿CVD法、原子層堆積法(ALD法)。
再者，包含以上說明之各種較佳形態之本揭示之半導體裝置之製造方法中，可設為基於離子注入法，於源極/汲極區域形成預定區域形成雜質層之形態。
本揭示之半導體裝置，或基於包含以上說明之各種較佳形態之本揭示之半導體裝置之製造方法所得之半導體裝置(以下，為方便起見，有將該等半導體裝置總稱為『本揭示之半導體裝置等』之情形)中，可設為如下構成： 通道部係由基體之一部分構成，於通道部之上方，隔著閘極絕緣膜形成有閘極電極，與半導體層之側面對向之通道部之側面之剖面形狀具有鼓形狀。並且，於包含此種構成之本揭示之半導體裝置等中，可設為如下構成：通道部係由基體之一部分構成，於通道部之上方，隔著閘極絕緣膜形成有閘極電極，於構成通道部之基體之區域與半導體層之間，未形成雜質層。此處，所謂鼓形狀，係指將位於與半導體層之側面對向之通道部之側面剖面之閘極電極側之上部之寬度設為WTP，將位於側面剖面之基體側之下部之寬度設為WBT，將側面剖面之厚度方向中央部之寬度設為WCT時，滿足WCT<WTP
WCT<WBT
之形狀。
或者又，於本揭示之半導體裝置等中，可設為如下構成：通道部係由基體之一部分構成，於通道部之上方，隔著閘極絕緣膜形成有閘極電極，於構成通道部之基體之區域與半導體層之間，形成有第2雜質層，將雜質層之平均厚度設為T1，將第2雜質層之平均厚度設為T2時，滿足0<T2/T1≦0.5。
包含以上說明之各種較佳形態、構成之本揭示之半導體裝置等中，可設為雜質層之雜質濃度C1高於半導體層之雜質濃度C2之形態，或者又， 較佳為滿足0.1≦C2/C1≦10。
包含以上說明之各種較佳形態、構成之本揭示之半導體裝置等可設為具有鰭片構造之形態。或者又，包含以上說明之各種較佳形態之本揭示之半導體裝置等，可設為具有奈米線構造或奈米片構造之形態，該情形時，可設為閘極電極自通道部之頂面擴及側面，進而擴及底面而形成之形態。另，此種形態之半導體裝置，即，將通道部之全外周以閘極電極包圍之半導體裝置，亦稱為具有GAA(Gate-All-Around，環繞式閘極)構造之半導體裝置。但，亦可由本揭示之半導體裝置等，構成平面型半導體裝置(具體而言，係MOSFET)。
本揭示之半導體裝置等中，雜質層之存在可使用二次離子質譜術(SIMS)、能量分散型X射線分析法(EDS)、掃描延展電阻顯微術(Scanning Spreading Resistance Microscopy，SSRM)、掃描式電容顯微術(Scanning Capacitance Microscopy，SCM)等，或適當組合該等分析法而檢測。
施加於本揭示之半導體裝置等之閘極電極之電壓，可設為高於邏輯電路器件之通常驅動電壓即1.0伏以下，而為1.2伏至3.3伏之形態，但並非限定於此種電壓。
包含以上所說明之各種較佳之形態、構成之本揭示之半導體裝置等 中，作為基體，可列舉矽半導體基板或SOI(Si On Insulator，矽晶絕緣體)基板、GOI(Ge On Insulator，絕緣層上覆鍺)基板、SGOI(SiGe On Insulator，絕緣層上覆矽鍺)基板。半導體層較佳為具有結晶性，但亦可由多結晶構成，亦可根據情形不同而由非晶質構成。本揭示之半導體裝置等中，將第1導電型設為n型之情形時，第2導電型為p型；將第1導電型設為p型之情形時，第2導電型為n型。
以下之說明中，有將通道部、閘極絕緣膜及閘極電極總稱為『通道構造部』之情形。
具有奈米線構造或奈米片構造之本揭示之半導體裝置等中，通道部之外周係沿周向至少部分地由閘極絕緣膜所覆蓋，於閘極絕緣膜上形成閘極電極。通道構造部只要設置1個以上即可。通道構造部設有複數個之情形時，只要將通道構造部於半導體裝置之厚度方向及/或寬度方向(與厚度方向正交之方向)，互相隔開配置即可。即，於通道部與通道部間，形成有閘極絕緣膜及閘極電極，通道部與通道部間係以閘極絕緣膜及閘極電極填入。奈米線構造中，直徑例如為5nm至10nm之包含例如Si或SiGe等之線狀通道部之兩端，係藉由例如源極/汲極區域支持。又，奈米片構造中，寬度×厚度例如為(10nm至50nm)×(5nm至10nm)之包含例如Si或SiGe等之剖面形狀為大致矩形之通道部之兩端係藉由例如源極/汲極區域支持。成為奈米線構造或奈米片構造，係依存於構成通道部之材料之厚度、寬度。
本揭示之半導體裝置等具有奈米線構造或奈米片構造之情形時，作為構成奈米線構造或奈米片構造之通道部之材料，可列舉Si或SiGe、Ge、InGaAs。可設為n通道型半導體裝置之通道部包含Si，p通道型半導體裝置之通道部包含SiGe、Ge或InGaAs之形態。但並非限定於此，可設為如下形態：[A]n通道型半導體裝置之通道部包含矽-鍺(SiGe)，p通道型半導體裝置之通道部包含矽(Si)、鍺(Ge)或InGaAs，可設為如下形態：[B]n通道型半導體裝置之通道部包含鍺(Ge)，p通道型半導體裝置之通道部包含矽(Si)、矽-鍺(SiGe)或InGaAs，可設為如下形態：[C]n通道型半導體裝置之通道部包含InGaAs，p通道型半導體裝置之通道部包含矽(Si)、矽-鍺(SiGe)或鍺(Ge)。
又，本揭示之半導體裝置等具有奈米線構造或奈米片構造之情形時，半導體裝置為n通道型或p通道型，係專門根據構成閘極電極之材料之功函數值決定。由Si構成通道部之情形時，為了將半導體裝置設為n通道型，作為構成閘極電極之材料，可列舉TiN、TaN、Al、TiAl、W。另一方面，由SiGe構成通道部之情形時，為了將半導體裝置設為p通道型，作為構成閘極電極之材料，可列舉TiN、W。又，作為構成閘極絕緣膜之材料，可列舉SiON、SiO2，高介電常數材料(所謂High-k材料)可列舉例如HfO2、HfAlON、Y2O3。
具有鮨片構造之本揭示之半導體裝置等係由如下者構成：通道部，其形成於基體，剖面形狀為矩形；源極/汲極區域，其形成於通道部域之 兩端；閘極絕緣膜，其形成於通道部之至少頂面；及閘極電極，其形成於閘極絕緣膜上。閘極絕緣膜只要形成於通道部之至少頂面即可，可列舉形成於通道部之頂面之形態、形成於通道部之頂面及側面之形態。具有鮨片構造之本揭示之半導體裝置等中，通道部之寬度與源極/汲極區域之寬度亦可相同，源極/汲極區域之寬度亦可較通道部之寬度更廣。
由於將本揭示之半導體裝置等如何配置係依存於要求之半導體裝置之規格，故無法一概地規定。例如，可例示由本揭示之半導體裝置等構成進行與外部之信號等之授受之電晶體之形態；藉由本揭示之半導體裝置等進行構成類比數位轉換器之電晶體等之攝像裝置之攝像元件(受光元件)之控制之形態；藉由本揭示之半導體裝置等進行攝像裝置之受光元件之控制之形態。但並非限定於該等。
[實施例1]
實施例1係關於本揭示之半導體裝置及其製造方法。圖1A、圖1B及圖1C係顯示沿圖2之箭頭A-A、箭頭B-B及箭頭C-C之實施例1之半導體裝置之模式性部分剖視圖，圖2係顯示實施例1之半導體裝置之一部分之模式性立體圖。
實施例1或後述實施例2~實施例3之半導體裝置10包含：通道部21；閘極電極22，其係隔著閘極絕緣膜23與通道部21對向設置；及源極/汲極區域25，其設置於通道部21之兩端， 源極/汲極區域25具備半導體層26，其具有第1導電型(具體而言，例如n+)，並形成於基體20所設置之凹部28內，於半導體層26之底部與基體20間，形成有具有與第1導電型不同之第2導電型(具體而言，例如p++)之雜質層(高濃度雜質層)30。
此處，實施例1之半導體裝置10中，通道部21係由基體20之一部分構成，於通道部21之上方，隔著閘極絕緣膜23形成有閘極電極22，於構成通道部21之基體20之區域與半導體層26之間，形成有第2雜質層31，將雜質層30之平均厚度設為T1，將第2雜質層31之平均厚度設為T2時，滿足0<T2/T1≦0.5。具體而言，例如T2/T1=0.05。
另，第2雜質層31為該程度之厚度之情形時，完全不會導致通道區域高電阻化。以下針對第2雜質層31進行敘述。
又，實施例1或實施例2~實施例4之半導體裝置10、11中，雜質層30之雜質濃度C1高於半導體層26之雜質濃度C2。或者又，滿足0.1≦C2/C1≦10。具體而言，例如C2/C1=0.2。
再者，實施例1或實施例2~實施例3之半導體裝置10具有鮨片構造。 具體而言，具有鮨片構造之實施例1或實施例2~實施例3之半導體裝置10係由如下者構成：通道部21，其形成於基體20，剖面形狀為矩形；源極/汲極區域25，其形成於通道部21之兩端；閘極絕緣膜23，其形成於通道部21之至少頂面；及閘極電極22，其形成於閘極絕緣膜23上。基體20包含矽半導體基板。通道部21之寬度與源極/汲極區域25之寬度亦可相同，源極/汲極區域25之寬度亦可較通道部21之寬度更廣。
以下，參照與沿圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之基體等之模式性部分端面圖或部分剖視圖，即圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C、圖6A、圖6B及圖6C，說明實施例1之半導體裝置之製造方法。
[步驟-100]
首先，形成通道部21後，形成隔著閘極絕緣膜23與通道部21對向之閘極電極22。具體而言，以眾所周知之方法，形成未圖示之元件分離區域後，視需要對應形成通道部21之基體20之部分進行離子注入，形成通道部21。接著，藉由將基體20之表面熱氧化，而於基體20之表面形成閘極絕緣膜23，以眾所周知之方法，於閘極絕緣膜23之上形成閘極電極22。並且，進而以眾所周知之方法，於閘極電極22之側壁形成閘極側壁24。如此，可獲得圖3A、圖3B及圖3C所示之構造。
[步驟-110]
接著，將應形成源極/汲極區域25之基體20之區域於厚度方向部分地 去除，獲得源極/汲極區域形成預定區域28A。具體而言，於期望之區域形成未圖示之蝕刻用遮罩，以眾所周知之方法，將應形成源極/汲極區域25之基體20之區域於厚度方向部分地去除，於基體20形成凹部28後，將蝕刻用遮罩去除。如此，如圖4A、圖4B及圖4C所示，可獲得源極/汲極區域形成預定區域28A。
[步驟-120]
其後，於源極/汲極區域形成預定區域28A(凹部28之底部)，形成具有第2導電型之雜質層30。具體而言，以眾所周知之方法，於源極/汲極區域形成預定區域28A除外之基體20之區域之上，形成絕緣層27。於絕緣層27設置凹部28，源極/汲極區域形成預定區域28A於凹部28之底部露出。如此，可獲得圖5A、圖5B及圖5C所示之構造。接著，以離子注入用遮罩覆蓋期望之區域，於相當於源極/汲極區域形成預定區域28A之凹部28之底部，基於離子注入法形成具有第2導電型(例如p++)之雜質層30後，進行活性化退火處理，接著，將離子注入用遮罩去除。如此，可獲得圖6A、圖6B及圖6C所示之構造。
[步驟-130]
接著，於雜質層30之上，形成包含具有與第2導電型不同之第1導電型(例如n+)之半導體層26之源極/汲極區域25。雜質層30上之半導體層26之形成係基於磊晶成長法。具體而言，基於磊晶成長法，自包含矽之雜質層30成長具有第1導電型之包含含有雜質之矽之半導體層26。如此，可獲得圖1A、圖1B及圖1C所示之構造。並且，進而於全面形成層間絕緣層 後，於位於閘極電極22、源極/汲極區域25上方之層間絕緣層形成開口部，自開口部內擴及層間絕緣層上，形成連接孔及配線即可。
先前之具有鮨片構造之半導體裝置中，上述[步驟-110]中，將基體20之特定區域於厚度方向部分地去除，獲得由基體20構成之源極/汲極區域形成預定區域28A'。如此，可獲得圖24A、圖24B及圖24C所示之構造。其後，對由基體20構成之源極/汲極區域形成預定區域28A'實施離子注入，形成源極/汲極區域25'(參照圖24D)。於該離子注入中，於構成源極/汲極區域25'之基體20之部分產生結晶缺陷。並且，為了修復產生之結晶缺陷而進行退火處理從而嘗試再結晶化之情形時，源極/汲極區域25'之底部25"藉由再結晶化而修復結晶缺陷，但位於底部25"之上之源極/汲極區域25'之部分難以進行再結晶化，源極/汲極區域25'全體之再結晶化較困難。
實施例1之半導體裝置中，由於源極/汲極區域具備具有第1導電型，並形成於基體所設置之凹部內之半導體層，於半導體層之底部與基體間，形成有具有與第1導電型不同之第2導電型之雜質層，即，於構成源極/汲極區域之半導體層之底部與基體間，形成有雜質層，又，實施例1之半導體裝置之製造方法中，於源極/汲極區域形成預定區域形成具有第2導電型之雜質層，接著，於雜質層上形成具備具有與第2導電型不同之第1導電型之半導體層之源極/汲極區域，故可謀求抑制漏電流產生。並且，實施例1之半導體裝置之製造方法中，由於以離子注入法於源極/汲極區域形成預定區域形成具有第2導電型之雜質層，故不易於通道部與源極/汲極區域間 之邊界區域形成高濃度之雜質層，可抑制通道區域高電阻化等問題之產生。
[實施例2]
實施例2係實施例1之變化。實施例1之半導體裝置中，不易於通道部21與源極/汲極區域25間之邊界區域21'形成高濃度雜質層。然而，根據雜質層30之形成條件等不同，有於通道部21與源極/汲極區域25間之邊界區域21'形成極少但高濃度之雜質層(第2雜質層31)之情形(參照沿與圖2之箭頭A-A相同之實施例1之半導體裝置之其他例之模式性部分剖視圖即圖22A)。實施例2中，藉由將與半導體層26之側面對向之通道部21之側面21A之剖面形狀設為鼓形狀，而於通道部21與源極/汲極區域25間之邊界區域21'，更確實抑制高濃度雜質層之形成。該鼓形狀剖面係為了更增大源極/汲極區域之體積而採用之形狀。
具體而言，如圖7A、圖7B及圖7C中沿與圖2之箭頭A-A、箭頭B-B及箭頭C-C相同之實施例2之半導體裝置之模式性部分剖視圖所示，實施例2之半導體裝置中，與半導體層26之側面對向之通道部21之側面21A之剖面形狀具有鼓形狀。實施例2之半導體裝置中，與實施例1之半導體裝置相同，通道部21係由基體20之一部分構成，於通道部21之上方，隔著閘極絕緣膜23形成閘極電極22。並且，實施例2之半導體裝置中，進而於構成通道部21之基體20之區域與半導體層26間，未形成雜質層(第2雜質層31)。此處，鼓形狀中，滿足WCT<WTP
WCT<WBT。
此種與半導體層26之側面對向之通道部21之側面之剖面形狀(鼓形狀)係於執行與實施例1之[步驟-100]相同之步驟後，在與實施例1之[步驟-110]相同之步驟中，以與源極/汲極區域形成預定區域28A對向之通道部21之側面21A之剖面形狀成為鼓形狀之方式，將應形成源極/汲極區域25之基體20之區域於厚度方向部分地去除即可。更具體而言，首先，基於RIE法等乾蝕刻法，進行基體20之厚度方向之部分去除後，進行濕蝕刻法即可。如此，如圖8A、圖8B及圖8C所示，可獲得源極/汲極區域形成預定區域28A。另，藉由將包含矽半導體基板之基體20之主面之面方位設為例如{110}，而可藉由蝕刻將通道部21之側面21A之剖面形狀設為鼓形狀。另，藉由蝕刻所得之通道部21之剖面形狀係根據基板20之面方位及通道21之延伸方向而變化。
其後，藉由執行與實施例1之[步驟-120]相同之步驟，而可獲得圖9A、圖9B及圖9C所示之構造，進而，藉由執行與實施例1之[步驟-120]相同之步驟，而可獲得圖10A、圖10B及圖10C所示之構造，進而，藉由執行與實施例1之[步驟-130]相同之步驟，而可獲得圖7A、圖7B及圖7C所示之構造。
[實施例3]
實施例3亦為實施例1之變化。實施例2之半導體裝置中，由於與半導體層26之側面對向之通道部21之側面21A之剖面形狀具有鼓形狀，故更不 易於通道部21與源極/汲極區域25間之邊界區域21'形成高濃度雜質層。然而，根據雜質層30之形成條件等不同，有於通道部21與源極/汲極區域25間之邊界區域21'之下方部分形成極少但高濃度之雜質層(第2雜質層31)之情形(參照沿與圖2之箭頭A-A相同之實施例2之半導體裝置之其他例之模式性部分剖視圖即圖22B)。實施例3中，於半導體裝置之製造步驟中途，於通道部21之側面形成偏移隔片(保護層)29，從而於通道部21與源極/汲極區域25間之邊界區域21'，更確實地抑制高濃度雜質層之形成。
具體而言，實施例3之半導體裝置之製造方法中，執行與實施例1之[步驟-100]~[步驟-110]相同之步驟後，執行與實施例1之[步驟-120]相同之步驟，獲得圖5A、圖5B及圖5C所示之構造後，於所得之源極/汲極區域形成預定區域28A及通道部21之側面，形成對於離子注入之偏移隔片(保護層)29。該偏移隔片29包含SiO2、SiN等，其厚度為1nm至5nm左右。如此，可獲得圖12A、圖12B及圖12C所示之構造。接著，執行與實施例1之[步驟-120]相同之步驟後(參照圖13A、圖13B及圖13C)，以離子注入用遮罩覆蓋期望之區域，於相當於源極/汲極區域形成預定區域28A之凹部28之底部，基於離子注入法形成具有第2導電型(例如p++)之雜質層(高濃度雜質層)30後，進行活性化退火處理，接著，將離子注入用遮罩去除。如此，可獲得圖14A、圖14B及圖14C所示之構造。其後，藉由將偏移隔片(保護層)29去除，而可獲得圖15A、圖15B及圖15C所示之構造。並且，藉由進而執行與實施例1之[步驟-130]相同之步驟，而可獲得圖11A、圖11B及圖11C所示之構造。
[實施例4]
實施例4亦為實施例1之變化，但半導體裝置具有奈米線構造或奈米片構造，於實施例4中，具體而言，具有奈米線構造。閘極電極22係自通道部21之頂面擴及側面，進而擴及底面形成，具有GAA構造。圖16係顯示沿圖17A之箭頭A-A之實施例4之半導體裝置之模式性部分端面圖，圖17B係顯示沿圖17A之箭頭B-B之實施例4之半導體裝置之模式性部分端面圖，圖17A係顯示實施例4之半導體裝置之通道部及源極/汲極區域之模式性配置圖。另，於圖17A、圖17B中，省略閘極電極及閘極絕緣膜之圖示。
實施例4之半導體裝置11亦包含：通道部41；閘極電極42，其係隔著閘極絕緣膜43與通道部41對向設置；及源極/汲極區域45，其設置於通道部41之兩端；且源極/汲極區域45具備半導體層46，該半導體層46具有第1導電型(具體而言，例如n+)，並形成於設置在由矽半導體基板構成之基體20之凹部48內，於半導體層46之底部與基體20間，形成有具有與第1導電型不同之第2導電型(具體而言，例如p++)之雜質層(高濃度雜質層)50。
具體而言，實施例4之半導體裝置11具有至少2個(圖示例中，於厚度方向為2個)具有奈米線構造40A之通道構造部40，通道構造部40係於半導體裝置11之厚度方向互相隔開配置。又，圖示例中，於寬度方向具有3個 奈米線構造40A。此處，實施例4之半導體裝置中，通道構造部40係由含矽之通道部41、閘極絕緣膜43及閘極電極42構成。並且，於通道部41與通道部41間，形成有閘極絕緣膜43及閘極電極42，通道部41與通道部41間係以閘極絕緣膜43及閘極電極42填入。將半導體裝置設為例如n通道型。作為構成閘極電極42之材料，可列舉TiN、TaN、Al、TiAl、W。又，構成閘極絕緣膜43之一部分之閘極絕緣膜43A含SiON，構成閘極絕緣膜43之剩餘部分之閘極絕緣膜43B含高介電常數材料，具體而言，係含HfO2。
以下，參照圖18A、圖18B、圖18C、圖19、圖19B、圖20A、圖20B、圖20C、圖21A及圖21B，說明實施例4之半導體裝置之製造方法之概要。另，圖18A、圖18B、圖18C、圖19、圖19B、圖20A及圖20B係與沿圖17A之箭頭A-A相同之模式性部分端面圖，圖20C、圖21A及圖21B係與沿圖17A之箭頭B-B相同之模式性部分端面圖。
[步驟-400]
首先，於基體20之期望區域上，形成含SiGe之第1犧牲層61，接著，於第1犧牲層61之上，形成含Si之第1半導體層62。
[步驟-400A]
具體而言，首先，基於磊晶CVD法，於基體20之全面，形成含SiGe之第1犧牲層61後，於第1犧牲層61上，形成具有期望之抗蝕劑圖案之蝕刻用抗蝕劑。並且，將第1犧牲層61圖案化後，將蝕刻用抗蝕劑去除，從 而可於期望區域上形成第1犧牲層61。
[步驟-400B]
接著，基於磊晶CVD法，於全面形成包含Si之第1半導體層62後，於第1半導體層62上形成具有期望之光阻圖案之蝕刻用光阻。並且，將第1半導體層62圖案化後，將蝕刻用光阻去除，從而可於第1犧牲層61上形成第1半導體層62。
[步驟-410]
接著，於第1半導體層62上，形成包含SiGe之第2犧牲層63，接著，於第2犧牲層63上，形成包含Si之第2半導體層64。
[步驟-410A]
具體而言，基於磊晶CVD法，於全面形成包含SiGe之第2犧牲層63後，於第2犧牲層63上，形成具有期望之光阻圖案之蝕刻用光阻。並且，將第2犧牲層63圖案化後，將蝕刻用光阻去除，從而可於第1半導體層62上形成第2犧牲層63。
[步驟-410B]
接著，基於磊晶CVD法，於全面形成包含Si之第2半導體層64後，於第2半導體層64上形成具有期望之光阻圖案之蝕刻用光阻。並且，將第2半導體層64圖案化後，將蝕刻用光阻去除，從而可於第2犧牲層63上形成第2半導體層64。如此，可獲得圖18A所示之構造。
[步驟-420]
其後，形成包含第1犧牲層61、第1半導體層62、第2犧牲層63及第2半導體層64之積層構造體40"，接著，將積層構造體40"中之第2犧牲層63及第1犧牲層61之一部分去除。
[步驟-420A]
具體而言，於全面形成具有期望之光阻圖案之蝕刻用光阻81(參照圖18B)。並且，將第2半導體層64、第2犧牲層63、第1半導體層62及第1犧牲層61圖案化，進而蝕刻基體20之一部分。依存於蝕刻用光阻81之寬度，獲得奈米線構造40A，或者又，獲得奈米片構造。如此，可獲得圖18C所示之構造。
[步驟-420B]
接著，基於CVD法，於全面形成包含SiO2之絕緣材料層後，進行平坦化處理，從而可獲得元件分離區域71(參照圖19A)。
[步驟-420C]
並且，使用對於構成第1半導體層62及第2半導體層64之材料(Si)具有蝕刻選擇比之蝕刻劑，將包含SiGe之第1犧牲層61及第2犧牲層63去除。包含奈米線構造40A之通道部41之兩端係藉由包含積層構造體40"之支持部支持。其後，將蝕刻用光阻81去除。如此，可獲得圖19B所示之構造。
[步驟-430]
其後，於通道部41形成閘極絕緣膜43A、43B及閘極電極42。
[步驟-430A]
具體而言，首先，形成具有期望之光阻圖案之光阻層(未圖示)，藉由對通道部41進行熱氧化處理，而形成包含SiON之閘極絕緣膜之一部分43A(參照圖20A)。藉由進行熱氧化處理，而使包含奈米線構造之通道部41之剖面形狀成為圓形。
[步驟-430B]
接著，基於ALD法，於閘極絕緣膜43A之上，形成包含HfO2之閘極絕緣膜之剩餘部分43B(參照圖20B)。
[步驟-430C]
其後，基於CVD法，於全面形成構成閘極電極之材料層，將該材料層圖案化，從而於閘極絕緣膜43之上形成閘極電極42(參照圖20C)。
如此，形成通道部後，可形成隔著閘極絕緣膜與通道部41對向之閘極電極42。
[步驟-440]
接著，將應形成源極/汲極區域45之基體20之區域於厚度方向部分地 去除，獲得源極/汲極區域形成預定區域48A(參照圖21A)。具體而言，將支持通道部41之兩端之包含積層構造體40"之支持部去除，使基體20露出，進而將基體20之區域於厚度方向部分地去除，從而可獲得凹部48。凹部48相當於源極/汲極區域形成預定區域48A。
[步驟-450]
其後，於源極/汲極區域形成預定區域48A(凹部48之底部)，形成具有第2導電型(具體而言，例如p++)之雜質層50(參照圖21B)。具體而言，以離子注入用遮罩覆蓋期望之區域，於相當於源極/汲極區域形成預定區域48A之凹部48之底部，基於離子注入法形成具有第2導電型之雜質層50後，進行活性化退火處理，接著，將離子注入用遮罩去除。並且，於雜質層50之上，形成源極/汲極區域45，其具備具有與第2導電型不同之第1導電型(具體而言，例如n+)之半導體層46。雜質層50上之半導體層46之形成係基於磊晶成長法。具體而言，基於磊晶成長法，自包含矽之雜質層50成長具有第1導電型之包含含有雜質之矽之半導體層46。如此，可獲得圖16、圖17A及圖17B所示之具有奈米線構造之半導體裝置。並且，進而於全面形成層間絕緣層，於位於閘極電極42、源極/汲極區域45上方之層間絕緣層形成開口部，自開口部內擴及層間絕緣層上，形成連接孔及配線即可。
以上，基於較佳實施例說明了本揭示，但實施例中說明之半導體裝置之構成、構造、構成半導體裝置之材料、半導體裝置之製造方法皆為例示，可適當變更。又，各實施例之半導體裝置之製造方法之步驟順序可根 據期望適當變更。於實施例4中，基於專門奈米線構造說明了通道部，但亦可設為奈米片構造。又，於實施例4中，說明了通道部與基體表面平行延伸之形態，但亦可代替地設為通道部相對於基體表面垂直延伸之形態。通道部垂直延伸之情形時，可將本揭示之半導體裝置之構成應用於位於通道部下方之源極/汲極區域(源極區域或汲極區域)。於實施例中，係將半導體裝置設為n通道型，但亦可設為p通道型。並且，該情形時，只要適當變更構成半導體裝置之材料即可。作為基體，亦可取代矽半導體基板，使用SOI基板、GOI基板、SGOI基板。
另，本發明亦可採取如下之構成。
[A01]《半導體裝置》
一種半導體裝置，其包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端，源極/汲極區域具備半導體層，其具有第1導電型，並形成於基體所設置之凹部內，於半導體層之底部與基體間，形成有具有與第1導電型不同之第2導電型之雜質層。
[A02]如[A01]之半導體裝置，其中通道部係由基體之一部分構成，與半導體層之側面對向之通道部之側面之剖面形狀具有鼓形狀。
[A03]如[A01]或[A02]之半導體裝置，其中通道部係由基體之一部分構成，於構成通道部之基體之區域與半導體層間，未形成雜質層。
[A04]如[A01]之半導體裝置，其中通道部係由基體之一部分構成，於構成通道部之基體之區域與半導體層間，形成有第2雜質層，將雜質層之平均厚度設為T1，將第2雜質層之平均厚度設為T2時，滿足0<T2/T1≦0.5。
[A05]如[A01]至[A04]中任一項之半導體裝置，其中雜質層之雜質濃度C1高於半導體層之雜質濃度C2。
[A06]如[A01]至[A04]中任一項之半導體裝置，其中將雜質層之雜質濃度設為C1，將半導體層之雜質濃度設為C2時，滿足0.1≦C2/C1≦10。
[A07]如[A01]至[A06]中任一項之半導體裝置，其具有鮨片構造。
[A08]如[A01]至[A06]中任一項之半導體裝置，其具有奈米線構造或奈米片構造。
[A09]如[A08]之半導體裝置，其中閘極電極係自通道部之頂面擴及側面，進而擴及底面而形成。
[B01]《半導體裝置之製造方法》
一種半導體裝置之製造方法，該半導體裝置包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及 源極/汲極區域，其設置於通道部之兩端，該製造方法具有如下各步驟：形成通道部後，形成隔著閘極絕緣膜與通道部對向之閘極電極，接著，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除，獲得源極/汲極區域形成預定區域後，於源極/汲極區域形成預定區域，形成具有第2導電型之雜質層，接著，於雜質層上，形成包含具有與第2導電型不同之第1導電型之半導體層之源極/汲極區域。
[B02]如[B01]之半導體裝置之製造方法，其中通道部係由基體之一部分構成，以與源極/汲極區域形成預定區域對向之通道部之側面之剖面形狀成為鼓形狀之方式，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除。
[B03]如[B01]之半導體裝置之製造方法，其中通道部係由基體之一部分構成，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除後，於所得之源極/汲極區域形成預定區域及通道部之側面，形成偏移隔片，接著，隔著偏移隔片形成雜質層，其後，將偏移隔片去除。
[B04]如[B01]至[B03]中任一項之半導體裝置之製造方法，其中雜質層上之半導體層之形成係基於磊晶成長法。
[B05]如[B01]至[B04]中任一項之半導體裝置之製造方法，其中基於離子注入法，於源極/汲極區域形成預定區域，形成雜質層。
10:半導體裝置
20:基體(矽半導體基板)
21:通道部
21':邊界區域
22:閘極電極
23:閘極絕緣膜
24:閘極側壁
25:源極/汲極區域
26:半導體層
27:絕緣層
28:凹部
30:雜質層

Claims (20)

  1. 一種半導體裝置，其包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端；且源極/汲極區域具備半導體層，該半導體層具有第1導電型，並形成於設置在基體之凹部內，於半導體層之底部與基體間，形成有具有與第1導電型不同之第2導電型之雜質層，該通道部之寬度與該源極/汲極區域之任一個之寬度相同。
  2. 如請求項1之半導體裝置，其中通道部包含基體之一部分，該通道部之各側面之剖面形狀係：相對於與該通道部之各側面為相反側之該半導體層之各側面呈凹形。
  3. 如請求項1之半導體裝置，其中通道部包含基體之一部分，於構成通道部之基體之區域與半導體層間，未形成雜質層。
  4. 如請求項1之半導體裝置，其中通道部包含基體之一部分，於構成通道部之基體之區域與半導體層間，形成有第2雜質層， 將雜質層之平均厚度設為T1，將第2雜質層之平均厚度設為T2時，滿足0<T2/T1≦0.5。
  5. 如請求項1之半導體裝置，其中雜質層之雜質濃度C1高於半導體層之雜質濃度C2。
  6. 如請求項1之半導體裝置，其中將雜質層之雜質濃度設為C1，將半導體層之雜質濃度設為C2時，滿足0.1≦C2/C1≦10。
  7. 如請求項1之半導體裝置，其具有鰭片構造。
  8. 如請求項1之半導體裝置，其具有奈米線構造或奈米片構造。
  9. 如請求項8之半導體裝置，其中閘極電極係自通道部之頂面擴及側面，進而擴及底面而形成。
  10. 一種半導體裝置之製造方法，上述半導體裝置包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端；且該製造方法具有如下各步驟：形成通道部後，形成隔著閘極絕緣膜 與通道部對向之閘極電極，接著，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除，獲得源極/汲極區域形成預定區域後，於源極/汲極區域形成預定區域，形成具有第2導電型之雜質層，接著，於雜質層上，形成包含半導體層之源極/汲極區域，該半導體具有與第2導電型不同之第1導電型；其中該通道部之寬度與該源極/汲極區域之任一個之寬度相同。
  11. 如請求項10之半導體裝置之製造方法，其中通道部包含基體之一部分，以該通道部之各側面之剖面形狀係：相對於與該通道部之各側面為相反側之該半導體層之各側面呈凹形之方式，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除。
  12. 如請求項10之半導體裝置之製造方法，其中通道部包含基體之一部分，將應形成源極/汲極區域之基體之區域於厚度方向部分地去除後，於所得之源極/汲極區域形成預定區域及通道部之側面，形成偏移間隔層，接著，隔著偏移間隔層形成雜質層，其後，將偏移間隔層去除。
  13. 如請求項10之半導體裝置之製造方法，其中雜質層上之半導體層之形成係基於磊晶成長法。
  14. 如請求項10之半導體裝置之製造方法，其中基於離子注入法，於源極/汲極區域形成預定區域，形成雜質層。
  15. 一種半導體裝置，其包含：通道部；閘極電極，其係隔著閘極絕緣膜與通道部對向設置；及源極/汲極區域，其設置於通道部之兩端；且源極/汲極區域具備半導體層，該半導體層具有第1導電型，並形成於設置在基體之凹部內，於半導體層之底部與基體間，形成有具有與第1導電型不同之第2導電型之雜質層，該閘極絕緣膜設置於較該源極/汲極區域之上部低，該通道部之寬度與該源極/汲極區域之任一個之寬度相同。
  16. 如請求項15之半導體裝置，其中通道部包含基體之一部分，該通道部之各側面之剖面形狀係：相對於與該通道部之各側面為相反側之該半導體層之各側面呈凹形。
  17. 如請求項15之半導體裝置，其中通道部包含基體之一部分，於構成通道部之基體之區域與半導體層間，未形成雜質層。
  18. 如請求項15之半導體裝置，其中通道部包含基體之一部分，於構成通道部之基體之區域與半導體層間，形成有第2雜質層，將雜質層之平均厚度設為T1，將第2雜質層之平均厚度設為T2時，滿足0<T2/T1≦0.5。
  19. 如請求項15之半導體裝置，其中雜質層之雜質濃度C1高於半導體層之雜質濃度C2。
  20. 如請求項15之半導體裝置，其中將雜質層之雜質濃度設為C1，將半導體層之雜質濃度設為C2時，滿足0.1≦C2/C1≦10。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI827644B (zh) * 2018-08-28 2024-01-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法
CN117378048A (zh) * 2021-04-16 2024-01-09 华为技术有限公司 半导体器件及半导体器件的制造方法
US20230246067A1 (en) * 2022-02-03 2023-08-03 International Business Machines Corporation Enabling bottom isolation and epitaxial strain of fet source/drain structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
TW463244B (en) * 1999-06-21 2001-11-11 Infineon Technologies Corp Improving device performance by employing an improved method for forming halo implants
TW201251018A (en) * 2011-06-15 2012-12-16 Taiwan Semiconductor Mfg Semiconductor device and method of manufacturing the same
US20130264639A1 (en) * 2010-12-21 2013-10-10 Glenn A. Glass Column iv transistors for pmos integration

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548089A (ja) 1991-08-19 1993-02-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2848757B2 (ja) 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
TWI827644B (zh) * 2018-08-28 2024-01-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
TW463244B (en) * 1999-06-21 2001-11-11 Infineon Technologies Corp Improving device performance by employing an improved method for forming halo implants
US20130264639A1 (en) * 2010-12-21 2013-10-10 Glenn A. Glass Column iv transistors for pmos integration
TW201251018A (en) * 2011-06-15 2012-12-16 Taiwan Semiconductor Mfg Semiconductor device and method of manufacturing the same

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