WO2020021913A1 - 半導体装置 - Google Patents

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field
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effect transistor
gate insulating
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哲雄 牛膓
勇三 福崎
三宅　慎一
一行 富田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a semiconductor device, and more specifically, to a semiconductor device including a field-effect transistor having a nanowire structure or a nanosheet structure.
  • MOSFETs with a bulk planar structure were the mainstream up to the 20 nm generation, but from the 14 nm generation onwards, FETs having a Fin structure (for convenience, “Fin-FET” (Hereinafter referred to as "FD-SOI.FET” for the sake of convenience) having an FD-SOI (Fully Depleted-Silicon On On Insulator) structure.
  • Fin-FET Fin-FET
  • FD-SOI.FET Fin-SOI (Fully Depleted-Silicon On On Insulator) structure.
  • the thickness of the silicon layer closely related to the scaling of the gate length that is, the thickness of the Fin structure in the Fin-FET and the thickness of the silicon layer in the FD-SOI-FET are important in reducing the size of the FET.
  • the limit of the thickness of the silicon layer is 5 nm.
  • Nanowire FET As a technique for overcoming the limitation of the thickness of the silicon layer constituting the channel formation region of the FET, a field effect transistor having a channel formation region having a nanowire structure (referred to as a “nanowire FET” for convenience) (See, for example, JP-A-2005-195405). Nanowire FETs have at least two nanowire structures. Such a nanowire FET is driven at, for example, 0.5 volt to 0.8 volt.
  • a semiconductor device may include not only a nanowire FET but also, for example, a field effect transistor (for convenience, referred to as a “second FET”) driven at 1.5 volts to 3.3 volts. , Often required.
  • a field effect transistor for convenience, referred to as a “second FET” driven at 1.5 volts to 3.3 volts. , Often required.
  • a nanowire FET and a second FET are usually formed at the same time.
  • a thick gate insulating layer is formed in the second FET. It is difficult to form a film.
  • the second FET there is a strong demand for controlling the threshold voltage Vth by applying a back bias.
  • a first object of the present disclosure is to provide a semiconductor device in which a second FET having a gate insulating film relatively thicker than a nanowire FET and a nanowire FET are mixed.
  • a second object of the present disclosure is to provide a semiconductor device in which a second FET having a configuration and a structure to which a back bias can be applied and a nanowire FET are mixed.
  • a semiconductor device for achieving the first object, Substrate, A first electric field in which at least two channel structures each including a channel portion having a nanowire structure or a nanosheet structure, a gate insulating film surrounding the channel portion, and a gate electrode surrounding at least a part of the gate insulating film are stacked.
  • a second field-effect transistor including a channel forming layer, a gate insulating layer surrounding the channel forming layer, and a gate electrode surrounding at least a part of the gate insulating layer;
  • the first field-effect transistor and the second field-effect transistor are formed above the base, The channel portions of the first field-effect transistor are spaced apart from each other in the stacking direction of the channel structure portion,
  • T 2 ⁇ (L 1/2 ) Preferably, T 2 ⁇ 1.1 ⁇ (L 1 /2) More preferably, T 2 ⁇ 1.2 ⁇ (L 1 /2) To be satisfied.
  • a semiconductor device for achieving the above second object, Substrate, A first electric field in which at least two channel structures each including a channel portion having a nanowire structure or a nanosheet structure, a gate insulating film surrounding the channel portion, and a gate electrode surrounding at least a part of the gate insulating film are stacked.
  • a second field effect transistor including a channel forming layer, a gate insulating layer formed on the top surface and side surfaces of the channel forming layer, and a gate electrode formed on at least the top surface of the gate insulating layer;
  • the first field-effect transistor and the second field-effect transistor are formed above the base,
  • the channel portions of the first field-effect transistor are spaced apart from each other in the stacking direction of the channel structure portion,
  • An insulating material layer is formed between the bottom surface of the channel forming layer constituting the second field effect transistor and the surface of the base.
  • FIG. 1 is a schematic partial cross-sectional view of the semiconductor device according to the first embodiment.
  • 2A and 2B are schematic partial cross-sectional views of the first field-effect transistor in the semiconductor device according to the first embodiment.
  • 3A and 3B are diagrams illustrating a schematic arrangement of a channel portion, a channel formation layer, and a source / drain region of a first field-effect transistor in a semiconductor device according to the present disclosure, and a second view in a semiconductor device according to the present disclosure.
  • FIG. 3 is a diagram illustrating a schematic arrangement of a channel portion, a channel formation layer, and a source / drain region of a field-effect transistor.
  • FIG. 1 is a schematic partial cross-sectional view of the semiconductor device according to the first embodiment.
  • 2A and 2B are schematic partial cross-sectional views of the first field-effect transistor in the semiconductor device according to the first embodiment.
  • 3A and 3B are diagrams illustrating a schematic arrangement of a channel portion, a channel formation layer,
  • FIG. 4 is a schematic partial cross-sectional view of a modification (Modification 1) of the semiconductor device of Embodiment 1.
  • FIG. 5 is a schematic partial cross-sectional view of a modification (modification 4) of the semiconductor device of the first embodiment.
  • FIG. 6 is a schematic partial cross-sectional view of the semiconductor device according to the second embodiment.
  • FIG. 7 is a schematic partial cross-sectional view of a modification of the semiconductor device of the second embodiment.
  • FIGS. 8A, 8B, and 8C are schematic diagrams of a substrate and the like similar to those taken along arrows AA and BB in FIGS. 3A and 3B for explaining the method of manufacturing the semiconductor device of the first embodiment.
  • FIGS. 9A and 9B are views similar to FIG.
  • FIGS. 8C for explaining a method of manufacturing the semiconductor device of the first embodiment, such as a substrate similar to the arrow AA in FIG. 3A and the arrow BB in FIG. 3B.
  • FIGS. 10A and 10B are views similar to FIGS. 9B and 9B for explaining a method of manufacturing the semiconductor device of the first embodiment, such as a substrate similar to the arrows AA in FIGS. 3A and BB in FIG. 3B.
  • FIGS. 11A and 11B are views similar to FIGS. 10B and 10B for explaining a method of manufacturing the semiconductor device of the first embodiment, such as a substrate similar to the arrow AA in FIG. 3A and the arrow BB in FIG.
  • FIG. 12 is a schematic view of a substrate and the like similar to those taken along arrows AA in FIG. 3A and arrows BB in FIG. 3B for explaining the method for manufacturing the semiconductor device of Example 1 following FIG. 11B.
  • FIG. 13 is a schematic view of a substrate and the like similar to those taken along arrows AA and BB in FIG. 3A and FIG.
  • FIG. 14 is a schematic view of a substrate and the like similar to those taken along arrows AA in FIG. 3A and arrows BB in FIG. 3B for explaining the method for manufacturing the semiconductor device of Example 1 following FIG. It is a partial sectional view.
  • FIG. 15 is a schematic view of a substrate and the like similar to the arrows AA in FIG. 3A and the arrows BB in FIG. 3B for explaining the method for manufacturing the semiconductor device of the first embodiment, following FIG. It is a partial sectional view.
  • FIG. 16 is a schematic diagram of a substrate and the like similar to the arrows AA in FIG. 3A and the arrows BB in FIG. 3B for explaining the method of manufacturing the semiconductor device of the first embodiment, following FIG. It is a partial sectional view.
  • FIG. 17 is a continuation of FIG. 16 for explaining a method of manufacturing the semiconductor device of the first embodiment, and is a schematic diagram of a base and the like similar to the arrows AA in FIG.
  • FIG. 18 is a schematic diagram of a substrate and the like similar to those taken along arrows AA in FIG. 3A and arrows BB in FIG. 3B for explaining the method for manufacturing the semiconductor device of Example 1 following FIG. It is a partial sectional view.
  • FIGS. 19A, 19B, and 19C are a schematic partial cross-sectional view and a schematic partial plan view of the first field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment. It is.
  • FIGS. 20A, 20B, and 20C are a schematic partial cross-sectional view and a schematic partial plan view of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment.
  • FIGS. 21A, 21B, and 21C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 19A, 19B, and 19C. It is a typical partial sectional view and a schematic partial plan view.
  • (A), (B) and (C) of FIG. 22 are schematic diagrams of the second field-effect transistor in the course of the manufacturing process of the semiconductor device of Example 1, following FIGS. 20 (A), (B) and (C). It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 23A, 23B, and 23C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 21A, 21B, and 21C.
  • FIGS. 24A, 24B, and 24C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 22A, 22B, and 22C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 25A, 25B, and 25C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 23A, 23B, and 23C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 26A, 26B, and 26C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS.
  • FIGS. 27A, 27B, and 27C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 25A, 25B, and 25C. It is a typical partial sectional view and a schematic partial plan view.
  • (A), (B) and (C) of FIG. 28 are schematic diagrams of the second field-effect transistor in the middle of the manufacturing process of the semiconductor device of Example 1 following (A), (B) and (C) of FIG. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 29A, 29B, and 29C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 27A, 27B, and 27C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 30A, 30B, and 30C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 28A, 28B, and 28C. It is a typical partial sectional view and a schematic partial plan view.
  • (A), (B) and (C) of FIG. 31 are schematic diagrams of the first field-effect transistor in the course of the manufacturing process of the semiconductor device of Example 1, following FIGS. 27 (A), (B) and (C).
  • FIGS. 32A, 32B, and 32C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 28A, 28B, and 28C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 33A, 33B, and 33C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 29A, 29B, and 29C. It is a typical partial sectional view and a schematic partial plan view. (A), (B) and (C) of FIG.
  • FIGS. 34 are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 30 (A), (B) and (C). It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 35A, 35B, and 35C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 33A, 33B, and 33C. It is a typical partial sectional view and a schematic partial plan view.
  • (A), (B) and (C) of FIG. 36 are schematic diagrams of the second field-effect transistor in the course of the manufacturing process of the semiconductor device of Example 1, following FIGS. 34 (A), (B) and (C).
  • FIGS. 37A, 37B, and 37C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 35A, 35B, and 35C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 38A, 38B, and 38C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 36A, 36B, and 38C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 38A, 38B, and 38C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 36A, 36B, and 38C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 36A, 36B, and 38C It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 39A, 39B, and 39C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device according to the first embodiment, following FIGS. 37A, 37B, and 37C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 40A, 40B, and 40C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 38A, 38B, and 38C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 41A, 41B, and 41C are schematic diagrams of the first field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 39A, 39B, and 39C.
  • FIGS. 42A, 42B, and 42C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 40A, 40B, and 40C. It is a typical partial sectional view and a schematic partial plan view.
  • FIG. 43 is a schematic partial cross-sectional view of a substrate and the like similar to arrows AA in FIG. 3A and arrows BB in FIG. 3B for explaining the method of manufacturing the semiconductor device of the second embodiment. is there.
  • FIGS. 44A, 44B, and 44C are schematic partial cross-sectional views of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, and FIGS. FIG.
  • FIGS. 45A, 45B, and 45C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 44A, 44B, and 45C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 46A, 46B, and 46C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 45A, 45B, and 45C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 47A, 47B, and 47C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 46A, 46B, and 47C.
  • FIGS. 48A, 48B, and 48C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 47A, 47B, and 47C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 49A, 49B, and 49C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 48A, 48B, and 49C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 48A, 48B, and 48C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 48A, 48B, and 49C. It is a typical partial sectional view and a schematic partial plan view.
  • FIGS. 48A, 48B, and 48C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device according to the second embodiment, following FIGS. 48A,
  • 50A, 50B, and 50C are schematic diagrams of the second field-effect transistor during the manufacturing process of the semiconductor device of the second embodiment, following FIGS. 49A, 49B, and 50C. It is a typical partial sectional view and a schematic partial plan view.
  • the thickness of the gate insulating film of the first field effect transistor has a T 1
  • T 2 ⁇ 2 ⁇ T 1 Preferably, T 2 ⁇ 3 ⁇ T 1 Is satisfied.
  • a second field-effect transistor having a gate insulating film relatively thicker than the first field-effect transistor can be reliably obtained.
  • the thickness of the channel portion is T 1 -CH
  • the thickness of the channel forming layer is T 2 -CH .
  • T 2-CH ⁇ 2 ⁇ T 1-CH Preferably, T 2-CH ⁇ 3 ⁇ T 1-CH Is satisfied.
  • the semiconductor device including various preferable embodiments described above, at least a part of the lowermost channel portion forming the first field-effect transistor is surrounded by the first gate electrode. And the other channel portion may be surrounded by the second gate electrode.
  • an insulating layer (for convenience, “first insulating layer”) is provided between the first gate electrode and the substrate surface. ] May be formed).
  • a structure in which at least a part of the lowermost channel portion of the first field-effect transistor is surrounded by the first gate electrode and the other channel portions are surrounded by the second gate electrode is described in the present disclosure.
  • the present invention can be applied to the first field-effect transistor in the semiconductor device according to the second aspect.
  • the gate insulating film is formed between the channel portion of the first field-effect transistor and the first gate electrode and between the channel portion of the first field-effect transistor and the second gate electrode. ing. That is, in the first field-effect transistor, between the channel portions, a gate insulating film surrounding the channel portion located below (ie, a gate insulating film formed on the outer peripheral portion of the channel portion), and A gate insulating film surrounding the channel portion located above (ie, a gate insulating film formed on an outer peripheral portion of the channel portion) is formed, and further, a gate electrode is formed between these gate insulating films. I have. As described above, the space between the channel portions is filled with the gate insulating film and the gate electrode.
  • the sum of the heights of the channel portions is the sum of the diameters of the materials (for example, Si, SiGe, Ge, InGaAs) constituting the nanowire structure constituting the channel portion when the gate insulating film and the gate electrode are removed, or ,
  • a gate electrode included in the second field-effect transistor may be referred to as a “third gate electrode” for convenience.
  • the third gate electrode surrounds at least a part of the gate insulating layer, but the third gate electrode has a gate insulating layer.
  • the third gate electrode surrounds a part of the gate insulating layer.
  • a third gate electrode is formed between the surface of the base and the gate insulating layer via an insulating layer (for convenience, sometimes referred to as a “second insulating layer”).
  • the thickness of the second insulating layer is larger than the thickness of the first insulating layer described above.
  • the third gate electrode is formed on the top surface and the side surface of the channel forming layer via the gate insulating layer, but is formed between the base surface and the gate insulating layer.
  • L 2 T 2 .
  • the second field-effect transistor includes an n-channel field-effect transistor and a p-channel field-effect transistor,
  • the channel forming layer of the n-channel field effect transistor is made of silicon (Si)
  • the channel forming layer of the p-channel field effect transistor can be made of silicon (Si) or silicon-germanium (SiGe).
  • the first field-effect transistor includes an n-channel field-effect transistor and a p-channel field-effect transistor,
  • the channel portion of the n-channel field effect transistor is made of silicon (Si)
  • the channel portion of the p-channel field effect transistor can be made of silicon-germanium (SiGe), germanium (Ge), or InGaAs.
  • the channel portion of the n-channel field effect transistor is made of silicon-germanium (SiGe),
  • the channel portion of the p-channel field effect transistor can be made of silicon (Si), germanium (Ge), or InGaAs;
  • the channel portion of the n-channel field effect transistor is made of germanium (Ge),
  • the channel portion of the p-channel field effect transistor can be made of silicon (Si), silicon-germanium (SiGe), or InGaAs;
  • the channel portion of the n-channel field effect transistor is made of InGaAs,
  • the channel portion of the p-channel field-effect transistor may be made of silicon (Si), silicon-germanium (SiGe), or germanium (Ge).
  • a back bias is applied to a portion of the base opposed to the bottom surface of the channel formation layer via the insulating material layer. be able to.
  • the thickness of the channel portion is T 1 -CH
  • the thickness of the insulating material layer is T Ins
  • 0.2 ⁇ T 1-CH / T Ins ⁇ 2 Preferably, 0.5 ⁇ T 1-CH / T Ins ⁇ 1 Is satisfied.
  • the semiconductor device in the second aspect of the present disclosure including the above-described preferred embodiment, at least between the channel formation layer and the insulating material layer A structure in which one semiconductor layer is formed can be employed.
  • an interlayer insulating layer can be formed between the channel formation layer and the semiconductor layer and between the semiconductor layer and the semiconductor layer. This makes it possible to apply a back bias by applying an appropriate potential to the semiconductor layer.
  • the semiconductor layer can be configured to have a conductivity type opposite to the conductivity type of the channel formation layer.
  • the threshold voltage Vth is usually determined only by the work function of the material forming the gate electrode.
  • the threshold voltage Vth can be controlled, and the optimum desired threshold voltage Vth as a circuit can be set. For example, it is possible to increase the speed of the circuit by lowering the threshold voltage V th, it is possible to achieve a low leakage current by increasing the threshold voltage V th.
  • the first field-effect transistor may be a low-breakdown-voltage, field-effect transistor
  • the second field-effect transistor may be a high-breakdown-voltage, field-effect transistor.
  • the voltage applied to the gate electrode of the first field effect transistor is, for example, 0.5 volt to 0.8 volt
  • the voltage applied to the gate electrode of the second field effect transistor is, for example, , 1.5 volts to 3.3 volts.
  • a transistor is suitable as a low-breakdown-voltage / field-effect transistor or a high-breakdown-voltage / field-effect transistor depends on the total cross-sectional area of the channel portion and the channel formation layer and the thickness of the gate insulating film and the gate insulating layer. Dependent.
  • Whether the first field-effect transistor is an n-channel type or a p-channel type is determined, for example, by a work function of a material forming a gate electrode.
  • Whether the second field-effect transistor is an n-channel type or a p-channel type is determined by, for example, a work function of a material forming a gate electrode.
  • the channel portion or the channel formation layer is made of Si
  • TiN, TaN, Al, TiAl, W can be mentioned.
  • TiN and W can be used as materials forming the gate electrode.
  • SiON and SiO 2 can be mentioned, and a high dielectric constant material (a so-called High-k material) such as HfO 2 , HfAlON, and Y 2 O 3 can be used. Can be mentioned.
  • a silicon semiconductor substrate or an SOI substrate can be used as the base.
  • the channel portion and the channel forming layer preferably have crystallinity, but may be made of polycrystal, or may be made of amorphous in some cases.
  • a material for forming the semiconductor layer a material for forming a channel portion or a channel formation layer, specifically, silicon (Si), silicon-germanium (SiGe), germanium (Ge), or InGaAs can be given.
  • Examples of a method for forming a channel portion, a channel formation layer, and a semiconductor layer include an epitaxial CVD method, a plasma CVD method, and an atomic layer CVD method.
  • the number of channel structure portions in the thickness direction of the first field effect transistor may be two or more, and the number of channel structure portions in the direction orthogonal to the thickness direction of the first field effect transistor. May be 1 or 2 or more.
  • both ends of a wire structure having a diameter of, for example, 5 nm to 10 nm made of, for example, Si or SiGe are formed as source / drain forming the first field effect transistor. Supported by the area.
  • the cross-sectional shape of, for example, Si or SiGe having a width and thickness of, for example, (10 nm to 50 nm) ⁇ (5 nm to 10 nm) is substantially rectangular.
  • Source / drain regions constituting the first field-effect transistor are supported by source / drain regions constituting the first field-effect transistor. Whether the structure is a nanowire structure or a nanosheet structure depends on the thickness and width of the materials constituting these structures.
  • a channel forming layer forming the second field-effect transistor is supported by source / drain regions forming the second field-effect transistor.
  • a digital circuit such as a logic circuit, an SRAM circuit, or a CMOS circuit is configured by a first field-effect transistor, and a transistor that transmits and receives signals to and from the outside is configured by a second field-effect transistor.
  • Example 1 relates to the semiconductor device according to the first embodiment of the present disclosure.
  • FIGS. 1, 2A, and 2B are schematic partial cross-sectional views of the semiconductor device of the first embodiment.
  • the channel portion, the channel formation layer, and the source / drain region of the first field-effect transistor in the semiconductor device of the first embodiment are shown.
  • 3A and FIG. 3B shows a schematic arrangement of a channel portion, a channel formation layer, and a source / drain region of the second field-effect transistor.
  • FIG. 1 shows an arrow A of FIG. 3A.
  • 2A and 2B are schematic partial cross-sectional views along arrows BB in FIG. 3B
  • FIGS. 2A and 2B are schematic partial cross-sectional views along arrows AA in FIG. 3A.
  • FIG. 1 is a schematic partial cross-sectional view of one channel structure in an n-channel first field-effect transistor, and a schematic view of one channel structure in a p-channel first field-effect transistor.
  • FIG. 2 shows a partial cross-sectional view and a schematic partial cross-sectional view of an n-channel second field-effect transistor and a p-channel second field-effect transistor.
  • FIG. 2A is a schematic partial cross-sectional view of an n-channel first field-effect transistor
  • FIG. 2B is a schematic partial cross-sectional view of a p-channel first field-effect transistor. Show.
  • FIG. 1 is a sectional view, but hatching lines are omitted.
  • the semiconductor device of the first embodiment is Base 30, At least one of channel portions 13n, 13p having a nanowire structure or a nanosheet structure (in the illustrated example, having nanowire structures 12n, 12p), a gate insulating film 14 surrounding the channel portions 13n, 13p, and a gate insulating film 14 First field-effect transistor in which at least two (in the illustrated example, three in the direction in which the channel structures 11n and 11p are stacked) at least two channel structures 11n and 11p provided with gate electrodes 17n and 17p surrounding the first field-effect transistor 10n, 10p, and The channel forming layers 23n and 23p, the gate insulating layer 24 surrounding the channel forming layers 23n and 23p, and the gate electrodes 27n and 27p surrounding at least a part of the gate insulating layer 24 (in the illustrated example, surrounding the gate insulating layer 24).
  • Second field-effect transistors 20n and 20p Has, The first field-effect transistors 10n and 10p and the second field-effect transistors 20n and 20p are formed above the base 30.
  • the channel portions 13n and 13p of the first field-effect transistors 10n and 10p are arranged apart from each other in the stacking direction of the channel structure portions 11n and 11p.
  • the distance between the channel portions 13n and 13p of the first field-effect transistors 10n and 10p and the channel portions 13n and 13p is L 1
  • the thickness of the gate insulating layer 24 of the second field-effect transistors 20n and 20p is T 2
  • T 2 ⁇ (L 1/2 ) Preferably, T 2 ⁇ 1.1 ⁇ (L 1 /2) More preferably, T 2 ⁇ 1.2 ⁇ (L 1 /2) To be satisfied.
  • FIGS. 2A and 2B there are three channel structure portions 11n and 11p in the width direction.
  • FIG. 1 illustrates one of the channel structures 11n and 11p.
  • the cross-sectional shape of the first field-effect transistor differs between FIG. 1 and FIGS. 2A and 2B because one channel structure is illustrated in FIG. The same applies to a second embodiment described later.
  • the distance to 23p was L 2, L 2 ⁇ L 1 L 2 ⁇ T 2 Preferably, L 2 ⁇ 2 ⁇ L 1 To be satisfied.
  • the thickness of the gate insulating film 14 of 10p was T 1, T 2 ⁇ 2 ⁇ T 1
  • T 2-CH ⁇ 2 ⁇ T 1-CH T 2-CH ⁇ 3 ⁇ T 1-CH
  • T 1-CH 8 nm
  • T 2-CH 16 nm
  • T 1 2 nm
  • T 2 6 nm
  • L 1 8 nm
  • L 2 16 nm
  • At least a portion of the lowermost channel portion of the first field-effect transistor is surrounded by the first gate electrode, and the other channel portions are surrounded by the second gate electrode. More specifically, in the illustrated example, the lowermost channel portion 13n of the first field-effect transistor 10n is surrounded by the gate electrode 17n, and the other channel portions 13n (the second and uppermost channel portions) are formed. The channel portion 13n) is also surrounded by the gate electrode 17n. The same applies to the first field-effect transistors 10n and 10p in the semiconductor device according to the second embodiment described later.
  • the gate electrode 17p a part of the lowermost channel portion 13p constituting the first field effect transistor 10p is surrounded by the gate electrode 17p, and the other channel portions 13p (the second layer and the uppermost layer channel portion 13p) are gated. It is surrounded by the electrode 17p. Further, the gate electrodes (third gate electrodes) 27n and 27p of the second field-effect transistors 20n and 20p are at least part of the gate insulating layer 24 (in the illustrated example, the entire outer peripheral portion of the gate insulating layer 24). Is surrounded.
  • the lowermost channel portion 13n of the first field-effect transistor 10n is surrounded by a first gate electrode 17n, and a first insulating layer 14 is provided between the first gate electrode 17n and the surface of the base 30. 'Has been formed. Further, gate electrodes 27n and 27p are formed between the gate insulating layer 24 constituting the second field-effect transistors 20n and 20p and the surface of the base 30 with a second insulating layer 24 'interposed therebetween. The thickness of the second insulating layer 24 'is larger than the thickness of the first insulating layer 14'. As the relationship between the 'thickness T 1 of the' thickness of T 2 'the second insulating layer 24 and the first insulating layer 14, for example, T 2 '/ T 1 ' ⁇ 3 Can be mentioned.
  • a gate insulating film 14 is formed between the channel portions 13n and 13p of the first field-effect transistors 10n and 10p and the first gate electrodes 17n and 17p, and between the channel portions 13n and 13p of the first field-effect transistors 10n and 10p and the second gate electrode 17n. , 17p. That is, in the first field-effect transistors 10n and 10p, between the channel portions 13n and 13p and the channel portions 13n and 13p, a gate insulating film surrounding the channel portion located below (that is, the outer periphery of the channel portions 13n and 13p).
  • a gate insulating film that is, a gate insulating film formed on the outer periphery of the channel portion surrounding the channel portions 13n and 13p located above. Further, gate electrodes 17n and 17p are formed between these gate insulating films 14. As described above, the space between the channel portions 13n and 13p and the channel portions 13n and 13p is buried with the gate insulating film 14 and the gate electrodes 17n and 17p. The sum of the heights (thicknesses) of the channel portions 13n and 13p is determined by the material of the nanowire structures 12n and 12p constituting the channel portions 13n and 13p when the gate insulating film 14 and the gate electrodes 17n and 17p are excluded. This is the total thickness. The same can be applied to a second embodiment described later.
  • the third gate electrodes 27n and 27p surround at least a part of the gate insulating layer 24, but the third gate electrodes 27n and 27p have the gates as illustrated. In some cases, the third gate electrodes 27n and 27p may partially surround the gate insulating layer 24, as described later. In the illustrated example, third gate electrodes 27n and 27p are formed between the surface of the base 30 and the gate insulating layer 24.
  • the second field-effect transistor includes an n-channel field-effect transistor 20n and a p-channel field-effect transistor 20p, and a channel forming layer of the n-channel field-effect transistor 20n.
  • 23n is made of silicon (Si)
  • the channel forming layer 23p of the p-channel field effect transistor 20p is made of silicon-germanium (SiGe).
  • the first field-effect transistor includes an n-channel field-effect transistor 10n and a p-channel field-effect transistor 10p.
  • the channel portion 13n of the n-channel field-effect transistor 10n is made of silicon (Si) and has a p-channel structure.
  • the channel portion 13p of the field effect transistor 10p is made of silicon-germanium (SiGe).
  • the gate electrodes 17n, 17p, 27n, 27p, TiN, TaN, Al, TiAl, W specifically, for example, TiN can be mentioned.
  • the gate insulating film 15 and the gate insulating layer 25 constituting a part (lower layer) of the gate insulating film 14 and the gate insulating layer 24 are made of SiO 2 , and constitute the rest (upper layer) of the gate insulating film 14 and the gate insulating layer 24.
  • the gate insulating film 16 and the gate insulating layer 26 are made of a high dielectric constant material, specifically, for example, HfO 2 .
  • the base 30 is made of a silicon semiconductor substrate.
  • An element isolation region 70 made of an insulating material 71 is formed in the base 30. The same can be applied to a second embodiment described later.
  • Both ends of the channel portions 13n and 13p are supported by source / drain regions 18n and 18p constituting the first field-effect transistors 10n and 10p, and both ends of the channel forming layers 23n and 23p are connected to the second field-effect transistors 20n and 20p. It is supported by source / drain regions 28n and 28p constituting 20p. The same can be applied to a second embodiment described later.
  • the first field-effect transistors 10n and 10p are low-breakdown-voltage and field-effect transistors
  • the second field-effect transistors 20n and 20p are high-breakdown-voltage and field-effect transistors.
  • the voltage applied to the gate electrodes 17n and 17p of the first field effect transistors 10n and 10p is 0.5 volt to 0.8 volt, and is applied to the gate electrodes 27n and 27p of the second field effect transistors 20n and 20p.
  • the voltage is between 1.5 volts and 3 volts. The same can be applied to a second embodiment described later.
  • FIGS. 8A, 8B, 8C, 9A, 9B, 10A, and 10A are schematic partial cross-sectional views similar to those taken along arrows AA in FIG. 3A and arrows BB in FIG. 3B.
  • FIGS. 10B, 11A, 11B, 12, 13, 13, 14, 15, 16, 17, and 18, and the first field-effect transistor the same as along arrow AA in FIG. 3A (Shown by (A) in each drawing, and also refer to arrows AA in FIG. 19 (C)), and similar schematic cross-sectional views along arrows A′-A ′ in FIG.
  • a partial cross-sectional view shown by (B) in each drawing, also see arrow BB in (C) of FIG.
  • FIG. 19 and a schematic partial plan view (shown by (C) in each drawing) are drawn. 19, 21, 23, 25, 27, 29, 31, 33, 35, 37, 39, 4
  • a schematic partial cross-sectional view similar to that taken along arrow BB in FIG. 3B (shown in each drawing as (A), and also see arrow AA in FIG. 20C)
  • a schematic partial cross-sectional view similar to that taken along arrow B′-B ′ in FIG. 3B shown by (B) in each drawing, and also see arrow BB in FIG. 20 (C)
  • the region of the substrate 30 where the first field-effect transistor 10n is to be formed is the first region 31
  • the region of the substrate 30 where the first field-effect transistor 10p is to be formed is the second region 32
  • the second electric field is the region of the substrate 30 where the effect transistor 20n is to be formed.
  • the region of the substrate 30 where the effect transistor 20n is to be formed may be referred to as a third region 33
  • the region of the substrate 30 where the second field effect transistor 20p may be referred to as a fourth region 34.
  • the first region 31, the second region 32, the third region 33, and the fourth region 34 are represented by reference numerals [31], [32], [33], and [34]. 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 30, 31, 32, 33, 34, In each of FIGS. 35, 36, 37, 38, 39, 40, 41, and 42, (A), the first Si—Ge layer 41, the first Si layer 42, the second Hatching lines are omitted in the Si—Ge layer 43, the second Si layer 44, the third Si—Ge layer 45, the third Si layer 46, and the fourth Si—Ge layer 47. Further, when various processings in a certain area have an undesired effect on another area, a mask layer or the like may be provided in another area as necessary, but the description of such a mask layer is omitted. I do.
  • Step-100A First, a first Si-Ge layer 41 is formed on the first region 31, the second region 32, the third region 33, and the fourth region 34 of the base 30 by a known method (see FIG. 8A). The first Si-Ge layer 41 on 34 is removed by a known method. Thus, the structure shown in FIG. 8B can be obtained.
  • Step-100B Next, after the first Si layer 42 is formed on the entire surface by a known method (see FIG. 8C), the first Si layer 42 on the third region 33 is removed by a known method. Thus, the structure shown in FIG. 9A can be obtained.
  • Step-100C Next, after forming a second Si-Ge layer 43 on the entire surface by a known method (see FIG. 9B), the second Si-layer 43 on the fourth region 34 is removed by a known method. Thus, the structure shown in FIG. 10A can be obtained.
  • Step-100D Next, a second Si layer 44 is formed on the entire surface by a known method. Thus, the structure shown in FIG. 10B can be obtained.
  • Step-100E Next, after forming a third Si-Ge layer 45 on the entire surface by a known method (see FIG. 11A), the third Si-layer 45 on the third region 33 is removed by a known method. Thus, the structure shown in FIG. 11B can be obtained.
  • Step-100F Next, after forming a third Si layer 46 on the entire surface by a known method (see FIG. 12), the third Si layer 46 on the fourth region 34 is removed by a known method. Thus, the structure shown in FIG. 13 can be obtained.
  • Step-100G Next, after a fourth Si-Ge layer 47 is formed on the entire surface by a known method (see FIG. 14), the fourth Si-Ge layer on the first region 31, the second region 32, and the third region 33 is formed. 47 is removed in a known manner. Thus, the structure shown in FIG. 15 can be obtained.
  • the first region 31 and the second region 32 have the first Si—Ge layer 41, the first Si layer 42, the second Si—Ge layer 43, the second Si layer 44, and the third Si A stacked structure of a -Ge layer 45 and a third Si layer 46 is formed.
  • a first Si-Ge layer 41, a second Si-Ge layer 43, a second Si layer 44, A stacked structure of a third Si layer 46 is formed.
  • a first Si layer 42, a second Si layer 44, a third Si—Ge layer 45, and a fourth Si—Ge layer Forty-seven stacked structures are formed.
  • Step-110 Thereafter, in order to form the channel structures 11n and 11p, on the third Si layer 46 in the first region 31 and the second region 32, on the third Si layer 46 in the third region 33, and A mask layer 51 made of SiN is formed on the fourth Si—Ge layer 47 in the four regions 34 by a known method (see FIG. 16), and the first region 31 is formed using the mask layer 51 as an etching mask.
  • the laminated structure in the second region 32, the third region 33, and the fourth region 34 is etched, and a part of the exposed base 30 in the thickness direction is further etched.
  • a groove for forming a shallow trench structure element isolation region 70 is formed in the base 30.
  • an insulating material 71 made of SiO 2 is formed on the entire surface, and after smoothing the top surface based on the CMP method, the insulating material 71 is etched and the insulating material 71 is left in the groove, thereby forming a shallow metal.
  • An element isolation region 70 having a trench structure can be formed (see FIG. 18). Note that the formation of the element isolation region 70 in the first field-effect transistors 10n and 10p and the formation of the element isolation region 70 in the second field-effect transistors 20n and 20p may be performed simultaneously or separately. .
  • Step-120 Next, after the mask layer 51 is removed (see FIGS. 19A, 19B, and 19C and FIGS. 20A, 20B, and 20C), a thermal oxidation process is performed to perform the first oxidation.
  • a dummy oxide layer (not shown) is formed on the surface of the stacked structure in the region 31, the second region 32, the third region 33, and the fourth region. Then, a dummy gate portion covering the laminated structure of the first region 31, a dummy gate portion covering the laminated structure of the second region 32, a dummy gate portion covering the laminated structure of the third region 33, and a lamination of the fourth region 34
  • a dummy gate portion covering the structure is formed by a known method.
  • the dummy gate section is indicated by reference numeral 52.
  • the dummy gate section 52 is made of polysilicon.
  • the laminated structure in the exposed first region 31, second region 32, third region 33 and fourth region 34 is etched using the dummy gate portion 52 as an etching mask.
  • FIGS. 21A, 21B, and 21C and FIGS. 22A, 22B, and 22C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • Step-130 Thereafter, a SiN layer is formed on the entire surface, and the SiN layer is etched back to form a sidewall 53 made of SiN on the side surface of the dummy gate portion 52.
  • the sidewalls 53 are not formed at both ends of the channel portions 13n and 13p and at portions corresponding to both ends of the channel forming layers 23n and 23p.
  • FIGS. 23A, 23B, and 24C and FIGS. 24A, 24B, and 24C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • Step-140 Thereafter, phosphorus-doped SiC for forming a source / drain region 18n constituting the first field effect transistor 10n and a source / drain region 28n constituting the second field effect transistor 20n from the exposed surface of the base 30.
  • the layer 54n is epitaxially grown according to a known method, and is then patterned according to a known method, so that the source / drain region 18n forming the first field effect transistor 10n and the source / drain region forming the second field effect transistor 20n are formed.
  • / Drain region 28n can be obtained.
  • boron-doped for forming the source / drain region 18p constituting the first field-effect transistor 10p and the source / drain region 28p constituting the second field-effect transistor 20p are formed by epitaxially growing the Si-Ge layer 54p of the first field-effect transistor 10p and then patterning the same by a known method. Can be obtained.
  • FIGS. 25A, 25B, and 26C and FIGS. 26A, 26B, and 26C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • a part of the source / drain region 18n is in contact with the side surface of the stacked structure, and the rest is in contact with the sidewall 53.
  • a part of the source / drain region 18p is in contact with the side surface of the stacked structure, and the rest is in contact with the sidewall.
  • the portion is in contact with the side surface of the stacked structure, the remaining portion is in contact with the sidewall 53, and in the fourth region 34, a part of the source / drain region 28p is in contact with the side surface of the stacked structure, and the remaining portion is the side wall. Is in contact with
  • the dummy gate section 52 is removed by a known method [see FIGS. 27A, 27B, and 27C and FIGS. 28A, 28B, and 28C]. Unused dummy oxide layers are removed by a known method. Then, the third Si—Ge layer 45, the second Si—Ge layer 43, and the first Si—Ge layer 41 in the stacked structure of the first region 31 are selectively removed, and the stacked structure of the third region 33 is formed. Then, the second Si—Ge layer 43 and the first Si—Ge layer 41 are selectively removed.
  • FIGS. 29 (A), (B) and (C), FIGS. 30 (A), (B) and (C), FIG. 31 (A), (B) and (C) and FIG. The structures shown in (A), (B) and (C) can be obtained.
  • the outer periphery of the first Si-Ge layer 43 and the first Si-Ge layer 41 is thermally oxidized to form an oxide film.
  • the thermal oxidation treatment By performing the thermal oxidation treatment, the cross-sectional shapes of the nanowire structures 12n and 12p of the first field-effect transistors 10n and 10p having the nanowire structure become circular. These oxide films are not shown.
  • FIGS. 33A, 33B, and 34C and FIGS. 34A, 34B, and 34C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • Step-170A Then, based on the atomic layer deposition method (ALD method), a gate insulating film 15 1 (consisting of SiO 2 ) constituting a lower layer of the gate insulating film 14 is formed on the formed oxide film, and at the same time, Then, a gate insulating layer 25 1 (made of SiO 2 ) constituting a lower layer of the gate insulating layer 24 is formed on the formed oxide film.
  • FIGS. 35A, 35B, and 35C and FIGS. 36A, 36B, and 36C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34. Note that an insulating film similar to the gate insulating film or an insulating layer similar to the gate insulating layer is deposited also on the side surface 53A inside the sidewall 53, but these are not illustrated in principle in the drawings.
  • Step-170B Thereafter, the gate insulating film 15 1 and the lower layer 15 ′ of the first insulating layer in the first field-effect transistors 10n and 10p are removed by a known method. Then, a gate insulating film 15 2 (made of SiO 2 ) constituting a lower layer of the gate insulating film 14 is formed again on the formed oxide film based on the ALD method, and the gate insulating layer 25 1 is formed. A gate insulating layer 25 2 (consisting of SiO 2 ) constituting a lower layer of the gate insulating layer 24 is formed thereon.
  • the first field effect transistor 10n, the gate insulating film in 10p is composed of the gate insulating film 15 2.
  • the second field effect transistor 20n, the gate insulating layer in 20p is composed of a laminated structure of the gate insulating layer 25 1 and the gate insulating layer 25 2.
  • the lower layer 25 ′ of the second insulating layer (the lower layers 25 ′ 1 and 25 ′ 2 of the second insulating layer) thicker than the lower layer 15 ′ of the first insulating layer can be formed on the surface of the base 30. but lower 15 of the first insulating layer 'is to be formed simultaneously with the gate insulating film 15 2, the lower layer 25 of the second insulating layer' is formed simultaneously with the gate insulating layer 25 1 and the gate insulating layer 25 2 .
  • FIGS. 37A, 37B, and 38C and FIGS. 38A, 38B, and 38C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • the first field effect transistor 10n without forming a gate insulating film 15 2 to 10p, the second field effect transistor 20n, may be formed of the gate insulating layer 25 2 to 20p.
  • the first field effect transistor 10n, the gate insulating film in 10p is composed of the gate insulating film 15 1.
  • the second field effect transistor 20n, the gate insulating layer in 20p is composed of a laminated structure of the gate insulating layer 25 1 and the gate insulating layer 25 2.
  • the lower layer 25 'of the second insulating layer which is thicker than the lower layer 15' of the first insulating layer can be formed on the surface of the base 30, but the lower layer 15 'of the first insulating layer is insulating film 15 1 at the same time to be formed, the lower layer of the second insulating layer 25 'is formed simultaneously with the gate insulating layer 25 1 and the gate insulating layer 25 2.
  • the formation of the gate insulating film 15 in the first field-effect transistors 10n and 10p and the formation of the gate insulating layer 25 in the second field-effect transistors 20n and 20p may be performed separately.
  • the gate insulating films in the first field-effect transistors 10n and 10p are formed of the gate insulating film 15.
  • the gate insulating layers of the second field-effect transistors 20n and 20p are composed of the gate insulating layer 25.
  • the lower layer 25 'of the second insulating layer which is thicker than the lower layer 15' of the first insulating layer can be formed on the surface of the base 30, but the lower layer 15 'of the first insulating layer is It is formed simultaneously with the insulating film 15, and the lower layer 25 ′ of the second insulating layer is formed simultaneously with the gate insulating layer 25.
  • the gate insulating film 15 forming the first field effect transistors 10n and 10p is formed by one of the first and second ALD methods, and the gate insulating layer 25 forming the second field effect transistors 20n and 20p is , Formed by the first and second ALD methods.
  • the second round of the ALD method by controlling the thickness of each of the SiO 2 film or SiO 2 layer formed SiO 2 film or the thickness of the SiO 2 layer formed by the first round of the ALD method, the second round of the ALD method
  • the gate insulating film 15 and the gate insulating layer 25 having a desired thickness can be obtained.
  • a single-layer gate insulating film 15 is formed on the first field-effect transistors 10n and 10p, and a plurality of gate insulating layers 25 are formed on the second field-effect transistors 20n and 20p.
  • the formation of the gate insulating film 15 in the effect transistors 10n and 10p and the formation of the gate insulating layer 25 in the second field effect transistors 20n and 20p are performed separately, so that the gate insulating film 15 having a desired thickness can be formed. Layer 25 can also be obtained.
  • Step-170C Then, on the gate insulating film 15 2 and the gate insulating layer 25 2, the gate insulating film 16 and the gate insulating layer 26 constituting the upper layer of the gate insulating film 14 and the gate insulating layer 24 is formed on the basis of the ALD method.
  • the gate insulating film 16 and the gate insulating layer 26 are made of HfO 2 .
  • the upper layer 16 ′ of the first insulating layer and the upper layer 26 ′ of the second insulating layer can be formed on the surface of the base 30.
  • FIGS. 39A, 39B, and 40C and FIGS. 40A, 40B, and 40C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • gate electrodes 17n, 17p, 27n, 27p made of TiN are formed in a region inside the sidewall 53 by a known method.
  • the structures shown in FIGS. 41A, 41B, and 41C and FIGS. 42A, 42B, and 42C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • conductive material layers 19 and 29 made of tungsten (W) are formed on the gate electrodes 17n, 17p, 27n and 27p by a known method. In this manner, a structure whose schematic partial cross-sectional views are shown in FIGS. 1, 2A, and 2B can be obtained.
  • the nanowire structure since satisfying T 2 ⁇ (L 1/2 ), and a second field effect transistor having a relatively thick gate insulating film with respect to the first field effect transistor, the nanowire structure It is possible to provide a semiconductor device in which the first field-effect transistor having the same function as the first field-effect transistor is provided. Further, resistance of the channel forming layer of the second field effect transistor, an increase in the transconductance g m, it is possible to reduce the parasitic capacity. The parasitic resistance can be further reduced by further increasing the width of the channel forming layers 23n and 23p of the second field-effect transistors 20n and 20p.
  • the thick gate insulating layer 25 is formed on the second field-effect transistors 20n and 20p in the above [Step-170A], and the gate insulating layer 25 is formed in the above [Step-170C].
  • the gate insulating layer 26 is formed between the layer 25 and the surface of the base 30, that is, if the gate insulating layer 24 is embedded between the channel forming layers 23 n and 23 p and the surface of the base 30, a schematic part As shown in the sectional view of FIG. 4, a structure is obtained in which the gate electrodes (third gate electrodes) 17n and 17p constituting the second field-effect transistors 20n and 20p cover the top surface and side surfaces of the gate insulating layer 24. be able to.
  • the first region 31 and the second region 32 include a first Si-Ge layer 41, a first Si layer 42, a second Si-Ge layer 43, a second Si layer 44, and a third Si-Ge A stacked structure of a layer 45 and a third Si layer 46 is formed, In the third region 33, a stacked structure of the first Si-Ge layer 41 (or the second Si-Ge layer 43), the second Si layer 44, and the third Si layer 46 is formed.
  • the fourth region 34 may have a structure in which a laminated structure of the first Si layer 42 (or the first Si layer 44), the third Si—Ge layer 45, and the fourth Si—Ge layer 47 is formed. Good.
  • the first region 31 and the second region 32 include a first Si-Ge layer 41, a first Si layer 42, a second Si-Ge layer 43, a second Si layer 44, and a third Si-Ge A stacked structure of a layer 45 and a third Si layer 46 is formed,
  • a laminated structure of the first Si—Ge layer 41 (or the second Si—Ge layer 43) and the second Si layer 44 (or the third Si layer 46) is formed.
  • a structure in which a laminated structure of the first Si layer 42 (or the first Si layer 44) and the third Si-Ge layer 45 (or the fourth Si-Ge layer 47) is formed. It may be.
  • distance L 2 from 2 or the substrate surface to the channel forming layer of the second field effect transistor is different, it is possible to obtain the same structure as that described in example 1.
  • the channel forming layers 23n and 23p of the second field-effect transistors 20n and 20p may be made of, for example, silicon (Si). What is necessary is just to make the material which comprises the gate electrodes 27n and 27p different. Specifically, as a material forming the gate electrode 27n, Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W, and a compound containing these metals can be given, and the gate electrode 27p is formed. Examples of the material include Fe, Co, Ni, Cu, Ru, Rh, Pd, Ag, Os, Ir, Pt, Au, and compounds containing these metals.
  • FIG. 5 is a schematic partial cross-sectional view of a modification (Modification 4) of the semiconductor device of the first embodiment.
  • Example 2 relates to the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 6 shows a schematic partial cross-sectional view of the semiconductor device of the second embodiment.
  • FIG. 6 is a schematic partial cross-sectional view similar to that taken along arrow AA in FIG. 3A and arrow BB in FIG. 3B.
  • FIG. 6 is a schematic partial cross-sectional view of one channel structure in an n-channel first field-effect transistor, and a schematic part of one channel structure in a p-channel first field-effect transistor.
  • FIG. 2 shows a cross-sectional view and a schematic partial cross-sectional view of an n-channel second field-effect transistor and a p-channel second field-effect transistor.
  • FIG. 6 is a sectional view, but hatching lines are omitted.
  • the semiconductor device of the second embodiment is Base 30, At least one of channel portions 13n, 13p having a nanowire structure or a nanosheet structure (in the illustrated example, having nanowire structures 12n, 12p), a gate insulating film 14 surrounding the channel portions 13n, 13p, and a gate insulating film 14
  • First field-effect transistor in which at least two (in the illustrated example, three in the direction in which the channel structures 11n and 11p are stacked) at least two channel structures 11n and 11p provided with gate electrodes 17n and 17p surrounding the first field-effect transistor 10n, 10p, and
  • a second field-effect transistor 20n, 20p comprising a gate electrode 27n, 27p (formed on the top and side surfaces of Has,
  • the channel portions 13n and 13p of the first field-effect transistors 10n and 10p are spaced apart from each other in the stacking direction of the channel structure portions 11n and 11p.
  • An insulating material layer 64 is formed between the bottom surfaces of the channel forming layers 23n and 23p constituting the second field effect transistors 20n and 20p and the surface of the base 30.
  • a back bias can be applied to the portion of the base 30 facing the bottom surfaces of the channel forming layers 23n and 23p via the insulating material layer 64.
  • an n-type or p-type well is formed in this portion of the base 30 by, for example, an ion implantation method in the base 30 made of a silicon semiconductor substrate, and a wiring (not shown) capable of applying a voltage to the well is provided.
  • a back bias can be applied to the first field-effect transistors 10n and 10p and the second field-effect transistors 20n and 20p.
  • the thickness of the channel portion is T 1-CH and the thickness of the insulating material layer is T Ins , 0.2 ⁇ T 1-CH / T Ins ⁇ 2 To be satisfied.
  • T 1-CH / T Ins 8 nm / 8 nm
  • the present invention is not limited to such a value.
  • FIG. 43 which is a schematic partial sectional view similar to the arrows AA in FIG. 3A and the arrows BB in FIG. 3B, and the arrow BB in FIG. 3B in the second field-effect transistor.
  • a in each drawing also refer to arrow AA in (C) of FIG. 20), and similar to those along arrow B′-B ′ in FIG. 3B.
  • 44, FIG. 45, FIG. 46, FIG. 47, FIG. 48, FIG. 49, and FIG. 50 in which the first field-effect transistor described in the first embodiment is described. 25 FIG.
  • FIGS. 44, 45, 46, 47, 48, 49, and 50 hatching lines are omitted in the first Si—Ge layer 41 and the first Si layer 42. ing.
  • a first Si—Ge layer 41 is formed on the first region 31, the second region 32, the third region 33, and the fourth region 34 of the base 30 by a known method.
  • a first Si layer 42 is formed on the entire surface by a known method.
  • Step-200C Next, after a second Si-Ge layer 43 is formed on the entire surface by a known method, the second Si-layer 43 on the third region 33 and the fourth region 34 is removed by a known method.
  • Step-200D Next, after a second Si layer 44 is formed on the entire surface by a known method, the second Si layer 44 on the third region 33 and the fourth region 34 is removed by a known method.
  • Step-200E Next, after a third Si-Ge layer 45 is formed on the entire surface by a known method, the third Si-Ge layer 45 on the third region 33 and the fourth region 34 is removed by a known method.
  • Step-200F Next, after forming a third Si layer 46 on the entire surface by a known method, the third Si layer 46 on the third region 33 and the fourth region 34 is removed by a known method. Thus, the structure shown in FIG. 43 can be obtained.
  • the first region 31 and the second region 32 have the first Si—Ge layer 41, the first Si layer 42, the second Si—Ge layer 43, the second Si layer 44, and the third Si
  • a stacked structure of a Ge layer 45 and a third Si layer 46 is formed, and a stacked structure of a first Si—Ge layer 41 and a first Si layer 42 is formed in the third region 33 and the fourth region 34. Is done.
  • the first Si layer 46 of the third region 33 and the fourth Si region 42 of the fourth region 34 are formed on the third Si layer 46 of the first region 31 and the second region 32.
  • a mask layer 51 made of SiN is formed by a well-known method, and using this mask layer 51 as an etching mask, the laminated structure in the first region 31, the second region 32, the third region 33, and the fourth region 34 is formed. Etching is performed, and a part of the exposed substrate 30 in the thickness direction is etched. A groove for forming a shallow trench structure element isolation region 70 is formed in the base 30.
  • an insulating material 71 made of SiO 2 is formed on the entire surface, and after smoothing the top surface based on the CMP method, the insulating material 71 is etched and the insulating material 71 is left in the groove, thereby forming a shallow metal.
  • the element isolation region 70 having a trench structure can be formed. Note that the formation of the element isolation region 70 in the first field-effect transistors 10n and 10p and the formation of the element isolation region 70 in the second field-effect transistors 20n and 20p may be performed simultaneously or separately. .
  • Step-220 Next, after removing the mask layer 51, a thermal oxidation process is performed to form a dummy oxide layer (not shown) on the surface of the stacked structure in the first region 31, the second region 32, the third region 33, and the fourth region 34. . Then, a dummy gate portion covering the laminated structure of the first region 31, a dummy gate portion covering the laminated structure of the second region 32, a dummy gate portion covering the laminated structure of the third region 33, and a lamination of the fourth region 34 A dummy gate portion covering the structure is formed by a known method. The dummy gate section is indicated by reference numeral 52. The dummy gate section 52 is made of polysilicon. Next, the laminated structure in the exposed first region 31, second region 32, third region 33 and fourth region 34 is etched using the dummy gate portion 52 as an etching mask.
  • Step-230 Thereafter, a SiN layer is formed on the entire surface, and the SiN layer is etched back to form a sidewall 53 made of SiN on the side surface of the dummy gate portion 52.
  • the sidewalls 53 are not formed at both ends of the channel portions 13n and 13p and at portions corresponding to both ends of the channel forming layers 23n and 23p. In this manner, the structures shown in FIGS. 23A, 23B, and 23C and FIGS. 44A, 44B, and 44C can be obtained.
  • Step-240 Thereafter, phosphorus-doped SiC for forming a source / drain region 18n constituting the first field effect transistor 10n and a source / drain region 28n constituting the second field effect transistor 20n from the exposed surface of the base 30.
  • the layer 54n is epitaxially grown according to a known method, and is then patterned according to a known method, so that the source / drain region 18n forming the first field effect transistor 10n and the source / drain region forming the second field effect transistor 20n are formed.
  • / Drain region 28n can be obtained.
  • boron-doped for forming the source / drain region 18p constituting the first field-effect transistor 10p and the source / drain region 28p constituting the second field-effect transistor 20p are formed by epitaxially growing the Si-Ge layer 54p of the first field-effect transistor 10p and then patterning the same by a known method. Can be obtained.
  • FIGS. 25A, 25B, and C and FIGS. 45A, 45B, and 45C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • a part of the source / drain region 18n is in contact with the side surface of the stacked structure, and the rest is in contact with the sidewall 53.
  • a part of the source / drain region 18p is in contact with the side surface of the stacked structure, and the rest is in contact with the sidewall.
  • the portion is in contact with the side surface of the stacked structure, the remaining portion is in contact with the sidewall 53, and in the fourth region 34, a part of the source / drain region 28p is in contact with the side surface of the stacked structure, and the remaining portion is the side wall. Is in contact with
  • Step-250 Thereafter, the dummy gate portions 52 in the third region 33 and the fourth region 34 are removed by a known method (see FIGS. 46A, 46B and 46C). The dummy gate portions 52 of the first region 31 and the second region 32 are left. Then, after removing the dummy oxide layer (not shown) in the third region 33 and the fourth region 34 by a known method, the first Si—Ge layer 41 in the stacked structure of the third region 33 and the fourth region 34 is selectively removed. (See FIGS. 47 (A), (B) and (C)).
  • an insulating material layer 64 is formed on the entire surface, and then an etch-back is performed, so that an insulating material layer is formed between the first Si layer 42 and the surface of the base 30 in the laminated structure of the third region 33 and the fourth region 34.
  • Layer 64 can be formed.
  • the insulating material layer 64 extends above the surface of the base 30 from portions of the third region 33 and the fourth region 34 located below the first Si layer 42.
  • Step-260 Next, the dummy gate portions 52 in the first region 31 and the second region 32 are removed by a known method, and a dummy oxide layer (not shown) is removed by a known method. Then, the third Si—Ge layer 45, the second Si—Ge layer 43, and the first Si—Ge layer 41 in the stacked structure of the first region 31 are selectively removed (FIG. 29A, (See (B) and (C)). Further, the third Si layer 46, the second Si layer 44, and the first Si layer 42 in the stacked structure of the second region 32 are selectively removed (FIGS. 31A, 31B, and 31C). )reference).
  • the outer periphery of the Ge layer 43 and the first Si—Ge layer 41, the exposed first Si layer 42 in the third region 33, and the exposed first Si layer 42 in the fourth region 34 are thermally oxidized to form an oxide film;
  • the cross-sectional shapes of the nanowire structures 12n and 12p of the first field-effect transistors 10n and 10p having the nanowire structure become circular. These oxide films are not shown.
  • FIGS. 33A, 33B, and 33C can be obtained.
  • a similar structure can be provided.
  • Step-270A Then, based on the atomic layer deposition method (ALD method), a gate insulating film 15 1 (consisting of SiO 2 ) constituting a lower layer of the gate insulating film 14 is formed on the formed oxide film, and at the same time, Then, a gate insulating layer 25 1 (made of SiO 2 ) constituting a lower layer of the gate insulating layer 24 is formed on the formed oxide film.
  • ALD method atomic layer deposition method
  • Step-270B Thereafter, the gate insulating film 15 1 and the lower layer 15 ′ of the first insulating layer in the first field-effect transistors 10n and 10p are removed by a known method. Then, a gate insulating film 15 2 (made of SiO 2 ) constituting a lower layer of the gate insulating film 14 is formed again on the formed oxide film based on the ALD method, and the gate insulating layer 25 1 is formed. A gate insulating layer 25 2 (consisting of SiO 2 ) constituting a lower layer of the gate insulating layer 24 is formed thereon.
  • the first field effect transistor 10n, the gate insulating film in 10p is composed of the gate insulating film 15 2.
  • the gate insulating layer in 20p is composed of a laminated structure of the gate insulating layer 25 1 and the gate insulating layer 25 2.
  • the first lower insulating layer 15 ' is formed simultaneously with the gate insulating film 15 2.
  • the first field effect transistor 10n without forming a gate insulating film 15 2 to 10p, the second field effect transistor 20n, may be formed of the gate insulating layer 25 2 to 20p.
  • the first field effect transistor 10n, the gate insulating film in 10p is composed of the gate insulating film 15 1.
  • the second field effect transistor 20n, the gate insulating layer in 20p is composed of a laminated structure of the gate insulating layer 25 1 and the gate insulating layer 25 2.
  • the lower layer 15 of the first insulating layer ' is formed simultaneously with the gate insulating film 15 1.
  • the formation of the gate insulating film 15 in the first field-effect transistors 10n and 10p and the formation of the gate insulating layer 25 in the second field-effect transistors 20n and 20p may be performed separately.
  • the gate insulating films in the first field-effect transistors 10n and 10p are formed of the gate insulating film 15.
  • the gate insulating layers of the second field-effect transistors 20n and 20p are composed of the gate insulating layer 25.
  • the lower layer 15 'of the first insulating layer is formed simultaneously with the gate insulating film 15.
  • the gate insulating film 15 forming the first field effect transistors 10n and 10p is formed by one of the first and second ALD methods, and the gate insulating layer 25 forming the second field effect transistors 20n and 20p is , Formed by the first and second ALD methods.
  • the second round of the ALD method by controlling the thickness of each of the SiO 2 film or SiO 2 layer formed SiO 2 film or the thickness of the SiO 2 layer formed by the first round of the ALD method, the second round of the ALD method
  • the gate insulating film 15 and the gate insulating layer 25 having a desired thickness can be obtained.
  • a single-layer gate insulating film 15 is formed on the first field-effect transistors 10n and 10p, and a plurality of gate insulating layers 25 are formed on the second field-effect transistors 20n and 20p.
  • the formation of the gate insulating film 15 in the effect transistors 10n and 10p and the formation of the gate insulating layer 25 in the second field effect transistors 20n and 20p are performed separately, so that the gate insulating film 15 having a desired thickness can be formed. Layer 25 can also be obtained.
  • Step-270C Then, on the gate insulating film 15 2 and the gate insulating layer 25 2, the gate insulating film 16 and the gate insulating layer 26 constituting the upper layer of the gate insulating film 14 and the gate insulating layer 24 is formed on the basis of the ALD method.
  • the gate insulating film 16 and the gate insulating layer 26 are made of HfO 2 .
  • the upper layer 16 ′ of the first insulating layer can be formed on the surface of the base 30.
  • FIGS. 39A, 39B, and 39C and FIGS. 49A, 49B, and 49C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • An insulating layer having the same laminated structure as the first insulating layer 14 'and the second insulating layer 24' is also formed on the side surface of the side wall 53, but is not shown in drawings other than FIG.
  • gate electrodes 17n, 17p, 27n, 27p made of TiN are formed in a region inside the sidewall 53 by a known method.
  • the structures shown in FIGS. 41A, 41B, and 50C and FIGS. 50A, 50B, and 50C can be obtained.
  • a similar structure can be provided in the second region 32 and the fourth region 34.
  • conductive material layers 19 and 29 made of tungsten (W) are formed on the gate electrodes 17n, 17p, 27n and 27p by a known method. In this way, the structure shown in the schematic partial cross-sectional view in FIG. 6 can be obtained.
  • the gate electrode forming the second field effect transistor is formed at least on the top surface of the channel formation layer, and the bottom surface of the channel formation layer forming the second field effect transistor and the substrate Since a thin (for example, the same or similar thickness as the channel portion) insulating material layer is formed between the substrate and the surface, the threshold voltage Vth can be controlled by applying a back bias. It is possible to provide a semiconductor device in which a simple second field-effect transistor and a first field-effect transistor having a nanowire structure or the like coexist.
  • At least one semiconductor layer is provided between the channel forming layers 23n and 23p and the insulating material layer 64 as shown in FIG. 7 which is a schematic partial cross-sectional view of the second field effect transistors 20n and 20p.
  • 61 may be formed. In the illustrated example, two semiconductor layers 61 are formed. By connecting the semiconductor layer 61 to a wiring layer (not shown) formed below the source / drain regions 28n and 28p, a back bias can be applied to the semiconductor layer 61.
  • An interlayer insulating layer 65 is formed between the channel forming layers 23n and 23p and the semiconductor layer 61, and between the semiconductor layer 61 and the semiconductor layer 61.
  • Such a structure can be manufactured by the following method. That is, in the third region 33 and the fourth region 34, the first Si—Ge layer 41, the first Si layer 42, the second Si—Ge layer 43, the second Si layer 44, and the third Si— A stacked structure of the Ge layer 45 and the third Si layer 46 is formed, and in the same step as [Step-250], the third Si—Ge layer 45, the second Si—Ge layer 43, and the first Si -The Ge layer 41 is selectively removed. After the insulating material layer 64 is formed on the entire surface, the insulating material is etched back, so that the insulating material between the surface of the first Si layer 42 and the surface of the base 30 in the laminated structure of the third region 33 and the fourth region 34 is formed. The layer 64 is formed, and an interlayer insulating layer 65 can be formed between the semiconductor layers 61.
  • the semiconductor layer 61 in the third region 33 has a conductivity type (p-type) opposite to the conductivity type (n-type) of the channel formation layer 23n.
  • the layer 61 may have a conductivity type (n-type) opposite to the conductivity type (p-type) of the channel formation layer 23p.
  • an appropriate impurity may be introduced into the semiconductor layer 61 based on an ion implantation method, and the semiconductor layer 61 may be ion-implanted at a time. The formation and the ion implantation may be repeated by the number of semiconductor layers.
  • the first region 31 and the second region 32 include a first Si-Ge layer 41, a first Si layer 42, a second Si-Ge layer 43, a second Si layer 44, and a third Si-Ge A stacked structure of a layer 45 and a third Si layer 46 is formed,
  • the third region 33 and the fourth region may have a structure in which a stacked structure of two or more Si—Ge layers or Si layers is formed.
  • the present disclosure has been described based on the preferred embodiments.
  • the configuration, the structure, the material forming the semiconductor device, and the method of manufacturing the semiconductor device of the semiconductor device described in the embodiments are merely examples, and can be appropriately changed.
  • the order of the steps in the method of manufacturing a semiconductor device in each embodiment can be appropriately changed as desired.
  • the channel structure has been described based exclusively on the nanowire structure.
  • the channel structure may be a nanosheet structure.
  • an SOI substrate can be used instead of the silicon semiconductor substrate.
  • an element isolation region may be formed in the first step of the method for manufacturing a semiconductor device.
  • the laminated structure includes a first Si-Ge layer 41, a first Si layer 42, a second Si-Ge layer 43, a second Si layer 44, a third Si-Ge layer 45, although the third Si layer 46 and the fourth Si—Ge layer 47 are used, the first Si layer 42, the first Si—Ge layer 41, the second Si layer 44, and the second It can also be composed of the Si-Ge layer 43, the third Si layer 46, the third Si-Ge layer 45, and the fourth Si layer 47. Further, the number of stacked channel structure portions may be two or more.
  • the SiGe layer can also be obtained by forming an upper SiGe layer on a lower Si layer and performing an oxidation process, whereby the upper SiGe layer becomes SiO 2 and the lower Si layer becomes a SiGe layer. .
  • the present disclosure may have the following configurations.
  • First Embodiment >> Substrate, A first electric field in which at least two channel structures each including a channel portion having a nanowire structure or a nanosheet structure, a gate insulating film surrounding the channel portion, and a gate electrode surrounding at least a part of the gate insulating film are stacked.
  • a second field-effect transistor including a channel forming layer, a gate insulating layer surrounding the channel forming layer, and a gate electrode surrounding at least a part of the gate insulating layer;
  • the first field-effect transistor and the second field-effect transistor are formed above the base, The channel portions of the first field-effect transistor are spaced apart from each other in the stacking direction of the channel structure portion,
  • T 2 ⁇ (L 1/2 ) Semiconductor device that satisfies [A02] T 2 ⁇ 1.1 ⁇ (L 1/2)
  • T 2 ⁇ 1.2 ⁇ (L 1 /2) [A01]
  • the second field-effect transistor includes an n-channel field-effect transistor and a p-channel field-effect transistor,
  • the channel formation layer of the n-channel type field effect transistor is made of silicon
  • the first field-effect transistor is composed of an n-channel field-effect transistor and a p-channel field-effect transistor,
  • the channel portion of the n-channel field effect transistor is made of silicon
  • a second field effect transistor including a channel forming layer, a gate insulating layer formed on the top surface and side surfaces of the channel forming layer, and a gate electrode formed on at least the top surface of the gate insulating layer; Has, The first field-effect transistor and the second field-effect transistor are formed above the base, The channel portions of the first field-effect transistor are spaced apart from each other in the stacking direction of the channel structure portion, A semiconductor device in which an insulating material layer is formed between a bottom surface of a channel formation layer constituting a second field-effect transistor and a surface of a base.
  • [B02] The semiconductor device according to [B01], wherein a back bias is applied to a portion of the base facing the bottom surface of the channel formation layer via the insulating material layer.
  • a back bias is applied to a portion of the base facing the bottom surface of the channel formation layer via the insulating material layer.
  • the thickness of the channel portion is T 1-CH and the thickness of the insulating material layer is T Ins , 0.2 ⁇ T 1-CH / T Ins ⁇ 2
  • the semiconductor device according to [B01] or [B02] which satisfies the following.
  • [B04] The semiconductor according to any one of [B01] to [B03], wherein in the second field-effect transistor, at least one semiconductor layer is formed between the channel formation layer and the insulating material layer. apparatus.
  • 10n, 10p first field-effect transistor, 11n, 11p: channel structure, 12n, 12p: nanowire structure, 13n, 13p: channel, 14: gate insulating film, 14 '... first insulating layer, 15, 15 1 , 15 2 ... part of gate insulating film (lower layer of gate insulating film), 15' ... lower layer of first insulating layer, 16 ... -Remaining gate insulating film (upper layer of gate insulating film), 16 '... upper layer of first insulating layer, 17n, 17p ... gate electrode, 18n, 18p ... source / drain region, 19 ... -Conductive material layer, 20n, 20p ... second field effect transistor, 23n, 23p ... channel formation layer, 24 ...

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Abstract

半導体装置は、基体３０、ナノワイヤー構造１２ｎを有するチャネル部１３ｎ、ゲート絶縁膜１４、及び、ゲート電極２７ｎを備えたチャネル構造部１１ｎが、少なくとも２つ、積層された第１ＦＥＴ１０ｎ、並びに、チャネル形成層２３ｎ、ゲート絶縁層２４、及び、ゲート電極２７ｎから成る第２ＦＥＴ２０ｎを具備しており、第１ＦＥＴ１０ｎ及び第２ＦＥＴ２０ｎは基体３０の上方に形成されており、第１ＦＥＴ１０ｎのチャネル部１３ｎは、チャネル構造部１１ｎの積層方向において、相互に離間して配置されており、第１ＦＥＴ１０ｎのチャネル部１３ｎとチャネル部１３ｎとの間の距離をＬ1、第２ＦＥＴ２０ｎのゲート絶縁層２４の厚さをＴ2としたとき、Ｔ2≧（Ｌ1／２）を満足する。

Description

半導体装置
　本開示は、半導体装置に関し、具体的には、ナノワイヤー構造又はナノシート構造を有する電界効果トランジスタを備えた半導体装置に関する。
　２０１２年以降の先端ＭＯＳトランジスタのスケーリング動向に関しては、２０ｎｍ世代までは、バルク・プレーナー構造のＭＯＳＦＥＴが主流であったが、１４ｎｍ世代以降では、Ｆｉｎ構造を有するＦＥＴ（便宜上、『Ｆｉｎ・ＦＥＴ』と呼ぶ）あるいはＦＤ－ＳＯＩ（Fully Depleted-Silicon On Insulator）構造を有するＦＥＴ（便宜上、『ＦＤ－ＳＯＩ・ＦＥＴ』と呼ぶ）が全面的に採用される動向となっている。ところで、ゲート長のスケーリングと密接な関係にあるシリコン層の厚さ、即ち、Ｆｉｎ・ＦＥＴにおけるＦｉｎ構造の厚さ、ＦＤ－ＳＯＩ・ＦＥＴにおけるシリコン層の厚さは、ＦＥＴの縮小化において重要な要素となるが、シリコン層の厚さは５ｎｍが限界であると考えられている。
　このようなＦＥＴのチャネル形成領域を構成するシリコン層の厚さの限界を打破するための技術として、チャネル形成領域がナノワイヤー構造を有する電界効果トランジスタ（便宜上、『ナノワイヤー・ＦＥＴ』と呼ぶ）が検討されている（例えば、特開２０１５－１９５４０５号公報参照）。ナノワイヤー・ＦＥＴは、少なくとも２つのナノワイヤー構造を有する。そして、このようなナノワイヤー・ＦＥＴは、例えば、０．５ボルト乃至０．８ボルトで駆動される。
　その一方で、半導体装置は、ナノワイヤー・ＦＥＴだけでなく、例えば、１．５ボルト乃至３．３ボルトで駆動される電界効果トランジスタ（便宜上、『第２のＦＥＴ』と呼ぶ）を備えることが、屡々、要求される。
特開２０１５－１９５４０５号公報
　ところで、半導体装置の製造において、通常、ナノワイヤー・ＦＥＴと第２のＦＥＴとを同時に形成するが、ナノワイヤー・ＦＥＴにおけるナノワイヤー構造の間の間隔が狭いので、第２のＦＥＴにおいて厚いゲート絶縁膜を形成することが困難である。また、第２のＦＥＴにおいて、バック・バイアスを加えることで閾値電圧Ｖthの制御を行うことに対する強い要求がある。
　従って、本開示の第１の目的は、ナノワイヤー・ＦＥＴに対して相対的に厚いゲート絶縁膜を有する第２のＦＥＴと、ナノワイヤー・ＦＥＴとが混在する半導体装置を提供することにある。また、本開示の第２の目的は、バック・バイアスを加えることが可能な構成、構造を有する第２のＦＥＴと、ナノワイヤー・ＦＥＴとが混在する半導体装置を提供することにある。
　上記の第１の目的を達成するための本開示の第１の態様に係る半導体装置は、
　基体、
　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
　チャネル形成層、チャネル形成層を取り囲むゲート絶縁層、及び、ゲート絶縁層の少なくとも一部を取り囲むゲート電極から成る第２電界効果トランジスタ、
を具備しており、
　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
　第１電界効果トランジスタのチャネル部とチャネル部との間の距離をＬ1、第２電界効果トランジスタのゲート絶縁層の厚さをＴ2としたとき、
Ｔ2≧（Ｌ1／２）
好ましくは、
Ｔ2≧１．１×（Ｌ1／２）
より好ましくは、
Ｔ2≧１．２×（Ｌ1／２）
を満足する。
　上記の第２の目的を達成するための本開示の第２の態様に係る半導体装置は、
　基体、
　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
　チャネル形成層、チャネル形成層の頂面及び側面に形成されたゲート絶縁層、及び、ゲート絶縁層の少なくとも頂面に形成されたゲート電極から成る第２電界効果トランジスタ、
　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
　第２電界効果トランジスタを構成するチャネル形成層の底面と基体表面との間には絶縁材料層が形成されている。
図１は、実施例１の半導体装置の模式的な一部断面図である。 図２Ａ及び図２Ｂは、実施例１の半導体装置における第１電界効果トランジスタの模式的な一部断面図である。 図３Ａ及び図３Ｂは、本開示の半導体装置における第１電界効果トランジスタのチャネル部、チャネル形成層及びソース／ドレイン領域の模式的な配置状態を示す図、及び、本開示の半導体装置における第２電界効果トランジスタのチャネル部、チャネル形成層及びソース／ドレイン領域の模式的な配置状態を示す図である。 図４は、実施例１の半導体装置の変形例（変形例１）の模式的な一部断面図である。 図５は、実施例１の半導体装置の変形例（変形例４）の模式的な一部断面図である。 図６は、実施例２の半導体装置の模式的な一部断面図である。 図７は、実施例２の半導体装置の変形例の模式的な一部断面図である。 図８Ａ、図８Ｂ及び図８Ｃは、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図９Ａ及び図９Ｂは、図８Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１０Ａ及び図１０Ｂは、図９Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１１Ａ及び図１１Ｂは、図１０Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１２は、図１１Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１３は、図１２に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１４は、図１３に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１５は、図１４に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１６は、図１５に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１７は、図１６に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１８は、図１７に引き続き、実施例１の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図１９の（Ａ）（Ｂ）及び（Ｃ）は、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２０の（Ａ）（Ｂ）及び（Ｃ）は、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２１の（Ａ）（Ｂ）及び（Ｃ）は、図１９の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２２の（Ａ）（Ｂ）及び（Ｃ）は、図２０の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２３の（Ａ）（Ｂ）及び（Ｃ）は、図２１の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２４の（Ａ）（Ｂ）及び（Ｃ）は、図２２の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２５の（Ａ）（Ｂ）及び（Ｃ）は、図２３の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２６の（Ａ）（Ｂ）及び（Ｃ）は、図２４の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２７の（Ａ）（Ｂ）及び（Ｃ）は、図２５の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２８の（Ａ）（Ｂ）及び（Ｃ）は、図２６の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図２９の（Ａ）（Ｂ）及び（Ｃ）は、図２７の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３０の（Ａ）（Ｂ）及び（Ｃ）は、図２８の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３１の（Ａ）（Ｂ）及び（Ｃ）は、図２７の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３２の（Ａ）（Ｂ）及び（Ｃ）は、図２８の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３３の（Ａ）（Ｂ）及び（Ｃ）は、図２９の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３４の（Ａ）（Ｂ）及び（Ｃ）は、図３０の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３５の（Ａ）（Ｂ）及び（Ｃ）は、図３３の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３６の（Ａ）（Ｂ）及び（Ｃ）は、図３４の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３７の（Ａ）（Ｂ）及び（Ｃ）は、図３５の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３８の（Ａ）（Ｂ）及び（Ｃ）は、図３６の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図３９の（Ａ）（Ｂ）及び（Ｃ）は、図３７の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４０の（Ａ）（Ｂ）及び（Ｃ）は、図３８の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４１の（Ａ）（Ｂ）及び（Ｃ）は、図３９の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第１電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４２の（Ａ）（Ｂ）及び（Ｃ）は、図４０の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例１の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４３は、実施例２の半導体装置の製造方法を説明するための、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の基体等の模式的な一部断面図である。 図４４の（Ａ）（Ｂ）及び（Ｃ）は、図４３に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４５の（Ａ）（Ｂ）及び（Ｃ）は、図４４の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４６の（Ａ）（Ｂ）及び（Ｃ）は、図４５の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４７の（Ａ）（Ｂ）及び（Ｃ）は、図４６の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４８の（Ａ）（Ｂ）及び（Ｃ）は、図４７の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図４９の（Ａ）（Ｂ）及び（Ｃ）は、図４８の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。 図５０の（Ａ）（Ｂ）及び（Ｃ）は、図４９の（Ａ）（Ｂ）及び（Ｃ）に引き続き、実施例２の半導体装置の製造工程の途中における第２電界効果トランジスタの模式的な一部断面図、及び、模式的な部分的平面図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様～第２の態様に係る半導体装置、全般に関する説明
２．実施例１（本開示の第１の態様に係る半導体装置）
３．実施例２（本開示の第２の態様に係る半導体装置）
４．その他
〈本開示の第１の態様～第２の態様に係る半導体装置、全般に関する説明〉
　本開示の第１の態様に係る半導体装置にあっては、基体表面から第２電界効果トランジスタのチャネル形成層までの距離をＬ2としたとき、
Ｌ2≧Ｌ1
Ｌ2≧Ｔ2
を満足する形態とすることができ、この場合、更には、好ましくは、
Ｌ2≧２×Ｌ1
を満足する形態とすることができる。
　上記の好ましい形態を含む本開示の第１の態様に係る半導体装置において、第１電界効果トランジスタのゲート絶縁膜の厚さをＴ1としたとき、
Ｔ2≧２×Ｔ1
好ましくは、
Ｔ2≧３×Ｔ1
を満足する形態とすることができる。このような形態とすることで、第１電界効果トランジスタに対して相対的に厚いゲート絶縁膜を有する第２電界効果トランジスタを、確実に得ることができる。
　更には、以上に説明した各種の好ましい形態を含む本開示の第１の態様に係る半導体装置において、チャネル部の厚さをＴ1-CH、チャネル形成層の厚さをＴ2-CHとしたとき、
Ｔ2-CH≧２×Ｔ1-CH
好ましくは、
Ｔ2-CH≧３×Ｔ1-CH
を満足する形態とすることができる。このような形態とすることで、第２電界効果トランジスタのチャネル形成層の低抵抗化、相互コンダクタンスｇmの増加、低寄生容量化を図ることができる。
　更には、以上に説明した各種の好ましい形態を含む本開示の第１の態様に係る半導体装置において、第１電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分は第１のゲート電極で取り囲まれており、それ以外のチャネル部は第２のゲート電極で取り囲まれている形態とすることができる。第１電界効果トランジスタを構成する最下層のチャネル部が第１のゲート電極で取り囲まれている場合、第１のゲート電極と基体表面との間には絶縁層（便宜上、『第１の絶縁層』と呼ぶ場合がある）が形成されている。
　第１電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分は第１のゲート電極で囲まれており、それ以外のチャネル部は第２のゲート電極で囲まれている構造を、本開示の第２の態様に係る半導体装置における第１電界効果トランジスタに適用することができる。
　上述したとおり、第１電界効果トランジスタのチャネル部と第１のゲート電極との間、及び、第１電界効果トランジスタのチャネル部と第２のゲート電極との間には、ゲート絶縁膜が形成されている。即ち、第１電界効果トランジスタにおいて、チャネル部とチャネル部との間には、下方に位置するチャネル部を取り囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）、及び、上方に位置するチャネル部を囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）が形成されており、更には、これらのゲート絶縁膜の間にゲート電極が形成されている。このように、チャネル部とチャネル部との間は、ゲート絶縁膜及びゲート電極で埋め込まれている。チャネル部の高さの合計は、ゲート絶縁膜及びゲート電極を除いたときのチャネル部を構成するナノワイヤー構造を構成する材料（例えば、ＳｉやＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓ）の直径の合計、あるいは又、ゲート絶縁膜及びゲート電極を除いたときのナノシート構造を構成する材料（例えば、ＳｉやＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓ）の厚さの合計である。以上の議論は、本開示の第２の態様に係る半導体装置における第１電界効果トランジスタに適用することができる。
　以下の説明において、第２電界効果トランジスタを構成するゲート電極を、便宜上、『第３のゲート電極』と呼ぶ場合がある。そして、本開示の第１の態様に係る半導体装置の第２電界効果トランジスタにおいて、第３のゲート電極は、ゲート絶縁層の少なくとも一部を取り囲んでいるが、第３のゲート電極は、ゲート絶縁層を取り囲んでいる形態の場合もあるし、第３のゲート電極は、ゲート絶縁層の一部を取り囲んでいる形態の場合もある。前者の場合、基体表面とゲート絶縁層との間に、絶縁層（便宜上、『第２の絶縁層』と呼ぶ場合がある）を介して第３のゲート電極が形成されている。第２の絶縁層の厚さは、上述した第１の絶縁層の厚さよりも厚い。一方、後者の場合、第３のゲート電極は、ゲート絶縁層を介してチャネル形成層の頂面及び側面の上に形成されているが、基体表面とゲート絶縁層との間には形成されておらず、Ｌ2＝Ｔ2である。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様に係る半導体装置において、あるいは又、本開示の第２の態様に係る半導体装置において、
　第２電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
　ｎチャネル型電界効果トランジスタのチャネル形成層は、シリコン（Ｓｉ）から成り、
　ｐチャネル型電界効果トランジスタのチャネル形成層は、シリコン（Ｓｉ）又はシリコン－ゲルマニウム（ＳｉＧｅ）から成る形態とすることができる。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様に係る半導体装置において、あるいは又、上記の好ましい形態を含む本開示の第２の態様に係る半導体装置において、
　第１電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
　ｎチャネル型電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）から成り、
　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができる。
　但し、これに限定するものではなく、
　ｎチャネル型電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム（ＳｉＧｅ）から成り、
　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
　ｎチャネル型電界効果トランジスタのチャネル部は、ゲルマニウム（Ｇｅ）から成り、
　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
　ｎチャネル型電界効果トランジスタのチャネル部は、ＩｎＧａＡｓから成り、
　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）又はゲルマニウム（Ｇｅ）から成る形態とすることができる。
　上記の各種の好ましい形態を含む本開示の第２の態様に係る半導体装置において、チャネル形成層の底面と絶縁材料層を介して対向する基体の部分には、バック・バイアスが加えられる形態とすることができる。
　以上に説明した各種の好ましい形態を含む本開示の第２の態様に係る半導体装置において、チャネル部の厚さをＴ1-CHとしたとき、絶縁材料層の厚さをＴInsとしたとき、
０．２≦Ｔ1-CH／ＴIns≦２
好ましくは、
０．５≦Ｔ1-CH／ＴIns≦１
を満足する構成とすることができる。
　更には、以上に説明した上記の好ましい形態を含む本開示の第２の態様に係る半導体装置にあっては、第２電界効果トランジスタにおいて、チャネル形成層と絶縁材料層との間には、少なくとも１層の半導体層が形成されている構成とすることができる。そして、この場合、チャネル形成層と半導体層との間、半導体層と半導体層との間には、層間絶縁層が形成されている構成とすることができる。これによって、半導体層に適切な電位を加えることで、バック・バイアスを加えることが可能となる。更には、これらの場合、半導体層は、チャネル形成層の有する導電型とは反対の導電型を有する構成とすることができる。チャネル形成領域の全外周がゲート電極で囲まれたＧＡＡ（Gate- All-Around）構造を有するＭＯＳＦＥＴにあっては、通常、ゲート電極を構成する材料の仕事関数だけで閾値電圧Ｖthが決まるが、バック・バイアスを印加することで、閾値電圧Ｖthを制御することができ、回路として最適な所望の閾値電圧Ｖthを設定することができる。例えば、閾値電圧Ｖthを低くすることで回路の高速化を図ることができるし、閾値電圧Ｖthを高くすることで低リーク電流を達成することが可能となる。
　以上に説明した好ましい形態、構成を含む本開示の第１の態様～第２の態様に係る半導体装置（以下、これらを総称して、『本開示の半導体装置』と呼ぶ場合がある）において、第１電界効果トランジスタは、低耐圧・電界効果トランジスタであり、第２電界効果トランジスタは、高耐圧・電界効果トランジスタである構成とすることができる。そして、この場合、第１電界効果トランジスタのゲート電極に印加される電圧は、例えば、０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタのゲート電極に印加される電圧は、例えば、１．５ボルト乃至３．３ボルトである構成とすることができる。ここで、低耐圧・電界効果トランジスタとして適しているか、高耐圧・電界効果トランジスタとして適しているかは、チャネル部やチャネル形成層の断面積の合計、ゲート絶縁膜やゲート絶縁層の厚さに大きく依存する。
　第１電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかは、例えば、ゲート電極を構成する材料の仕事関数によって決定される。第２電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかも、例えば、ゲート電極を構成する材料の仕事関数によって決定される。
　本開示の半導体装置において、チャネル部あるいはチャネル形成層をＳｉから構成する場合、各種電界効果トランジスタをｎチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル部あるいはチャネル形成層をＳｉＧｅから構成する場合、各種電界効果トランジスタをｐチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、Ｗを挙げることができる。
　また、ゲート絶縁膜やゲート絶縁層を構成する材料として、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、Ｈｆ０2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることができる。
　本開示の半導体装置において、基体としてシリコン半導体基板やＳＯＩ基板を挙げることができる。チャネル部やチャネル形成層は、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。半導体層を構成する材料として、チャネル部やチャネル形成層を構成する材料、具体的には、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ＩｎＧａＡｓを挙げることができる。チャネル部やチャネル形成層、半導体層の形成方法として、エピタキシャルＣＶＤ法、プラズマＣＶＤ法、アトミックレイヤーＣＶＤ法を挙げることができる。
　本開示の半導体装置において、第１電界効果トランジスタの厚さ方向におけるチャネル構造部の数は２以上であればよいし、第１電界効果トランジスタの厚さ方向と直交する方向におけるチャネル構造部の数は１あるいは２以上であればよい。本開示の半導体装置を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉＧｅ等から成るワイヤー構造の両端が、第１電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。また、本開示の半導体装置を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉＧｅ等から成る断面形状が略矩形の材料の両端が、第１電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。また、第２電界効果トランジスタを構成するチャネル形成層は、第２電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。
　半導体装置において、第１電界効果トランジスタ及び第２電界効果トランジスタをどのように配置するかは、要求される半導体装置の仕様に依存するので、一概に規定することはできない。例えば、ロジック回路やＳＲＡＭ回路、ＣＭＯＳ回路等のデジタル回路を第１電界効果トランジスタから構成し、例えば、外部との信号等の授受を行うトランジスタを第２電界効果トランジスタから構成する形態、アナログ・デジタルコンバータを構成するトランジスタ等の撮像装置における撮像素子（受光素子）の制御を第２電界効果トランジスタによって行い、撮像装置の制御を行うロジック回路や撮像装置を構成する撮像素子（受光素子）の駆動回路を第１電界効果トランジスタから構成する形態、ＣＰＵやＧＰＵ等を第１電界効果トランジスタから構成し、外部との信号等の授受を行うトランジスタを第２電界効果トランジスタから構成する形態を例示することができるが、これらに限定するものではない。
　実施例１は、本開示の第１の態様に係る半導体装置に関する。
　実施例１の半導体装置の模式的な一部断面図を図１及び図２Ａ及び図２Ｂに示し、実施例１の半導体装置における第１電界効果トランジスタのチャネル部、チャネル形成層及びソース／ドレイン領域の模式的な配置状態を図３Ａに示し、第２電界効果トランジスタのチャネル部、チャネル形成層及びソース／ドレイン領域の模式的な配置状態を図３Ｂに示すが、図１は図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿った模式的な一部断面図であり、図２Ａ及び図２Ｂは図３Ａの矢印Ａ－Ａに沿った模式的な一部断面図である。尚、図１には、ｎチャネル型の第１電界効果トランジスタにおける１つのチャネル構造部の模式的な一部断面図、ｐチャネル型の第１電界効果トランジスタにおける１つのチャネル構造部の模式的な一部断面図、ｎチャネル型の第２電界効果トランジスタ及びｐチャネル型の第２電界効果トランジスタの模式的な一部断面図を示す。また、図２Ａには、ｎチャネル型の第１電界効果トランジスタの模式的な一部断面図を示し、図２Ｂには、ｐチャネル型の第１電界効果トランジスタの模式的な一部断面図を示す。図１は断面図であるが、ハッチング線を省略した。
　実施例１の半導体装置は、
　基体３０、
　ナノワイヤー構造又はナノシート構造を有する（図示した例では、ナノワイヤー構造１２ｎ，１２ｐを有する）チャネル部１３ｎ，１３ｐ、チャネル部１３ｎ，１３ｐを取り囲むゲート絶縁膜１４、及び、ゲート絶縁膜１４の少なくとも一部を取り囲むゲート電極１７ｎ，１７ｐを備えたチャネル構造部１１ｎ，１１ｐが、少なくとも２つ（図示した例では、チャネル構造部１１ｎ，１１ｐの積層方向に３つ）、積層された第１電界効果トランジスタ１０ｎ，１０ｐ、並びに、
　チャネル形成層２３ｎ，２３ｐ、チャネル形成層２３ｎ，２３ｐを取り囲むゲート絶縁層２４、及び、ゲート絶縁層２４の少なくとも一部を取り囲む（図示した例では、ゲート絶縁層２４を取り囲む）ゲート電極２７ｎ，２７ｐから成る第２電界効果トランジスタ２０ｎ，２０ｐ、
を具備しており、
　第１電界効果トランジスタ１０ｎ，１０ｐ及び第２電界効果トランジスタ２０ｎ，２０ｐは、基体３０の上方に形成されており、
　第１電界効果トランジスタ１０ｎ，１０ｐのチャネル部１３ｎ，１３ｐは、チャネル構造部１１ｎ，１１ｐの積層方向において、相互に離間して配置されている。
　そして、第１電界効果トランジスタ１０ｎ，１０ｐのチャネル部１３ｎ，１３ｐとチャネル部１３ｎ，１３ｐとの間の距離をＬ1、第２電界効果トランジスタ２０ｎ，２０ｐのゲート絶縁層２４の厚さをＴ2としたとき、
Ｔ2≧（Ｌ1／２）
好ましくは、
Ｔ2≧１．１×（Ｌ1／２）
より好ましくは、
Ｔ2≧１．２×（Ｌ1／２）
を満足する。
　図２Ａ及び図２Ｂに図示した例では、幅方向に、３つのチャネル構造部１１ｎ，１１ｐを有する。一方、図１には、その内の１つのチャネル構造部１１ｎ，１１ｐを図示している。第１電界効果トランジスタの断面形状が、図１では１つのチャネル構造部を図示するが故に、図１と図２Ａ及び図２Ｂとで異なっている。後述する実施例２においても同様である。
　また、基体３０の表面から第２電界効果トランジスタ２０ｎ，２０ｐのチャネル形成層２３ｎ，２３ｐまでの距離をＬ2としたとき、
Ｌ2≧Ｌ1
Ｌ2≧Ｔ2
好ましくは、
Ｌ2≧２×Ｌ1
を満足する。
　また、第１電界効果トランジスタ１０ｎ，１０ｐのゲート絶縁膜１４の厚さをＴ1としたとき、
Ｔ2≧２×Ｔ1
好ましくは、
Ｔ2≧３×Ｔ1
を満足するし、チャネル部１３ｎ，１３ｐの厚さをＴ1-CH、チャネル形成層２３ｎ，２３ｐの厚さをＴ2-CHとしたとき、
Ｔ2-CH≧２×Ｔ1-CH
好ましくは、
Ｔ2-CH≧３×Ｔ1-CH
を満足する。
　具体的には、
Ｔ2／（Ｌ1／２）＝１．５
Ｌ2／Ｌ1　　　　＝２．０
Ｌ2／Ｔ2　　　　＝２．７
Ｔ2／Ｔ1　　　　＝３．０
Ｔ2-CH／Ｔ1-CH　＝２．０
としたが、これらの値に限定するものではない。ここで、
Ｔ1-CH＝　８ｎｍ
Ｔ2-CH＝１６ｎｍ
Ｔ1　　＝２ｎｍ
Ｔ2　　＝６ｎｍ
Ｌ1　　＝８ｎｍ
Ｌ2　　＝１６ｎｍ
とした。
　また、第１電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分は第１のゲート電極で取り囲まれており、それ以外のチャネル部は第２のゲート電極で取り囲まれている。具体的には、図示した例では、第１電界効果トランジスタ１０ｎを構成する最下層のチャネル部１３ｎはゲート電極１７ｎで取り囲まれており、それ以外のチャネル部１３ｎ（第２層目及び最上層のチャネル部１３ｎ）もゲート電極１７ｎで取り囲まれている。後述する実施例２の半導体装置における第１電界効果トランジスタ１０ｎ，１０ｐも同様とすることができる。一方、第１電界効果トランジスタ１０ｐを構成する最下層のチャネル部１３ｐの一部分はゲート電極１７ｐで取り囲まれており、それ以外のチャネル部１３ｐ（第２層目及び最上層のチャネル部１３ｐ）はゲート電極１７ｐで取り囲まれている。更には、第２電界効果トランジスタ２０ｎ，２０ｐを構成するゲート電極（第３のゲート電極）２７ｎ，２７ｐは、ゲート絶縁層２４の少なくとも一部分（図示した例では、ゲート絶縁層２４の全外周部）を囲んでいる。
　第１電界効果トランジスタ１０ｎを構成する最下層のチャネル部１３ｎは第１のゲート電極１７ｎで取り囲まれており、第１のゲート電極１７ｎと基体３０の表面との間には第１の絶縁層１４’が形成されている。また、第２電界効果トランジスタ２０ｎ，２０ｐを構成するゲート絶縁層２４と基体３０の表面との間には、第２の絶縁層２４’を介してゲート電極２７ｎ，２７ｐが形成されている。第２の絶縁層２４’の厚さは、第１の絶縁層１４’の厚さよりも厚い。第２の絶縁層２４’の厚さＴ2’と第１の絶縁層１４’の厚さＴ1’との関係として、例えば、
Ｔ2’／Ｔ1’≧３
を挙げることができる。
　第１電界効果トランジスタ１０ｎ，１０ｐのチャネル部１３ｎ，１３ｐと第１のゲート電極１７ｎ，１７ｐとの間、及び、第１電界効果トランジスタ１０ｎ，１０ｐのチャネル部１３ｎ，１３ｐと第２のゲート電極１７ｎ，１７ｐとの間には、ゲート絶縁膜１４が形成されている。即ち、第１電界効果トランジスタ１０ｎ，１０ｐにおいて、チャネル部１３ｎ，１３ｐとチャネル部１３ｎ，１３ｐとの間には、下方に位置するチャネル部を取り囲むゲート絶縁膜（即ち、チャネル部１３ｎ，１３ｐの外周部に形成されたゲート絶縁膜）１４、及び、上方に位置するチャネル部１３ｎ，１３ｐを囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）１４が形成されており、更には、これらのゲート絶縁膜１４の間にゲート電極１７ｎ，１７ｐが形成されている。このように、チャネル部１３ｎ，１３ｐとチャネル部１３ｎ，１３ｐとの間は、ゲート絶縁膜１４及びゲート電極１７ｎ，１７ｐで埋め込まれている。チャネル部１３ｎ，１３ｐの高さ（厚さ）の合計は、ゲート絶縁膜１４及びゲート電極１７ｎ，１７ｐを除いたときのチャネル部１３ｎ，１３ｐを構成するナノワイヤー構造１２ｎ，１２ｐを構成する材料の厚さの合計である。後述する実施例２においても同様とすることができる。
　第２電界効果トランジスタ２０ｎ，２０ｐにおいて、第３のゲート電極２７ｎ，２７ｐは、ゲート絶縁層２４の少なくとも一部を取り囲んでいるが、第３のゲート電極２７ｎ，２７ｐは、図示したように、ゲート絶縁層２４を取り囲んでいる形態の場合もあるし、第３のゲート電極２７ｎ，２７ｐは、後述するように、ゲート絶縁層２４の一部を取り囲んでいる形態の場合もある。図示した例では、基体３０の表面とゲート絶縁層２４との間に第３のゲート電極２７ｎ，２７ｐが形成されている。
　更には、実施例１の半導体装置において、第２電界効果トランジスタは、ｎチャネル型電界効果トランジスタ２０ｎ及びｐチャネル型電界効果トランジスタ２０ｐから構成されており、ｎチャネル型電界効果トランジスタ２０ｎのチャネル形成層２３ｎは、シリコン（Ｓｉ）から成り、ｐチャネル型電界効果トランジスタ２０ｐのチャネル形成層２３ｐは、シリコン－ゲルマニウム（ＳｉＧｅ）から成る。第１電界効果トランジスタは、ｎチャネル型電界効果トランジスタ１０ｎ及びｐチャネル型電界効果トランジスタ１０ｐから構成されており、ｎチャネル型電界効果トランジスタ１０ｎのチャネル部１３ｎは、シリコン（Ｓｉ）から成り、ｐチャネル型電界効果トランジスタ１０ｐのチャネル部１３ｐは、シリコン－ゲルマニウム（ＳｉＧｅ）から成る。第１電界効果トランジスタのこのような構成は、後述する実施例２に適用することもできる。
　また、ゲート電極１７ｎ，１７ｐ，２７ｎ，２７ｐを構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗ、具体的には、例えば、ＴｉＮを挙げることができる。ゲート絶縁膜１４及びゲート絶縁層２４の一部（下層）を構成するゲート絶縁膜１５及びゲート絶縁層２５はＳｉＯ2から成り、ゲート絶縁膜１４及びゲート絶縁層２４の残部（上層）を構成するゲート絶縁膜１６及びゲート絶縁層２６は、高誘電率材料、具体的には、例えば、ＨｆＯ2から成る。基体３０はシリコン半導体基板から成る。基体３０には、絶縁材料７１から成る素子分離領域７０が形成されている。後述する実施例２においても同様とすることができる。
　チャネル部１３ｎ，１３ｐの両端は、第１電界効果トランジスタ１０ｎ，１０ｐを構成するソース／ドレイン領域１８ｎ，１８ｐによって支持されており、チャネル形成層２３ｎ，２３ｐの両端は、第２電界効果トランジスタ２０ｎ，２０ｐを構成するソース／ドレイン領域２８ｎ，２８ｐによって支持されている。後述する実施例２においても同様とすることができる。
　実施例１の半導体装置において、第１電界効果トランジスタ１０ｎ，１０ｐは低耐圧・電界効果トランジスタであり、第２電界効果トランジスタ２０ｎ，２０ｐは高耐圧・電界効果トランジスタである。第１電界効果トランジスタ１０ｎ，１０ｐのゲート電極１７ｎ，１７ｐに印加される電圧は０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタ２０ｎ，２０ｐのゲート電極２７ｎ，２７ｐに印加される電圧は１．５ボルト乃至３ボルトである。後述する実施例２においても同様とすることができる。
　以下、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図である、図８Ａ、図８Ｂ、図８Ｃ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２、図１３、図１４、図１５、図１６、図１７及び図１８、並びに、第１電界効果トランジスタにおいて、図３Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図（各図面において（Ａ）で示し、図１９の（Ｃ）の矢印Ａ－Ａも参照）、図３の矢印Ａ’－Ａ’に沿ったと同様の模式的な一部断面図（各図面において（Ｂ）で示し、図１９の（Ｃ）の矢印Ｂ－Ｂも参照）、及び、模式的な部分的平面図（各図面において（Ｃ）で示す）が描かれた図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、第２電界効果トランジスタにおいて、図３Ｂの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図（各図面において（Ａ）で示し、図２０の（Ｃ）の矢印Ａ－Ａも参照）、図３Ｂの矢印Ｂ’－Ｂ’に沿ったと同様の模式的な一部断面図（各図面において（Ｂ）で示し、図２０の（Ｃ）の矢印Ｂ－Ｂも参照）、及び、模式的な部分的平面図（各図面において（Ｃ）で示す）が描かれた図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２を参照して、実施例１の半導体装置の製造方法を説明する。尚、以下の説明において、第１電界効果トランジスタ１０ｎを形成すべき基体３０の領域を第１領域３１、第１電界効果トランジスタ１０ｐを形成すべき基体３０の領域を第２領域３２、第２電界効果トランジスタ２０ｎを形成すべき基体３０の領域を第３領域３３、第２電界効果トランジスタ２０ｐを形成すべき基体３０の領域を第４領域３４と呼ぶ場合がある。そして、図面においては、第１領域３１、第２領域３２、第３領域３３及び第４領域３４を、参照番号［３１］、［３２］、［３３］及び［３４］で表す。また、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６、図３７、図３８、図３９、図４０、図４１、図４２のそれぞれにおける（Ａ）では、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５、第３のＳｉ層４６及び第４のＳｉ－Ｇｅ層４７においてハッチング線を省略している。また、或る領域における各種の加工等が他の領域に不所望の影響を与える場合、必要に応じて他の領域にマスク層等を設ければよいが、このようなマスク層の説明は省略する。
　　［工程－１００Ａ］
　先ず、基体３０の第１領域３１、第２領域３２、第３領域３３及び第４領域３４に第１のＳｉ－Ｇｅ層４１を周知の方法で形成した後（図８Ａ参照）、第４領域３４上の第１のＳｉ－Ｇｅ層４１を周知の方法で除去する。こうして、図８Ｂに示す構造を得ることができる。
　　［工程－１００Ｂ］
　次に、全面に第１のＳｉ層４２を周知の方法で形成した後（図８Ｃ参照）、第３領域３３上の第１のＳｉ層４２を周知の方法で除去する。こうして、図９Ａに示す構造を得ることができる。
　　［工程－１００Ｃ］
　次に、全面に第２のＳｉ－Ｇｅ層４３を周知の方法で形成した後（図９Ｂ参照）、第４領域３４上の第２のＳｉ－層４３を周知の方法で除去する。こうして、図１０Ａに示す構造を得ることができる。
　　［工程－１００Ｄ］
　次に、全面に第２のＳｉ層４４を周知の方法で形成する。こうして、図１０Ｂに示す構造を得ることができる。
　　［工程－１００Ｅ］
　次に、全面に第３のＳｉ－Ｇｅ層４５を周知の方法で形成した後（図１１Ａ参照）、第３領域３３上の第３のＳｉ－層４５を周知の方法で除去する。こうして、図１１Ｂに示す構造を得ることができる。
　　［工程－１００Ｆ］
　次に、全面に第３のＳｉ層４６を周知の方法で形成した後（図１２参照）、第４領域３４上の第３のＳｉ層４６を周知の方法で除去する。こうして、図１３に示す構造を得ることができる。
　　［工程－１００Ｇ］
　次に、全面に第４のＳｉ－Ｇｅ層４７を周知の方法で形成した後（図１４参照）、第１領域３１、第２領域３２及び第３領域３３上の第４のＳｉ－Ｇｅ層４７を周知の方法で除去する。こうして、図１５に示す構造を得ることができる。
　こうして、第１領域３１及び第２領域３２には、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造が形成され、第３領域３３には、第１のＳｉ－Ｇｅ層４１、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４及び第３のＳｉ層４６の積層構造が形成され、第４領域３４には、第１のＳｉ層４２、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第４のＳｉ－Ｇｅ層４７の積層構造が形成される。
　　［工程－１１０］
　その後、チャネル構造部１１ｎ，１１ｐを形成するために、第１領域３１及び第２領域３２の第３のＳｉ層４６の上、第３領域３３の第３のＳｉ層４６の上、及び、第４領域３４の第４のＳｉ－Ｇｅ層４７の上に、ＳｉＮから成るマスク層５１を周知の方法で形成し（図１６参照）、このマスク層５１をエッチング用マスクとして、第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造をエッチングし、更に、露出した基体３０の厚さ方向の一部分をエッチングする。こうして、図１７に示す構造を得ることができる。基体３０にはシャロー・トレンチ構造の素子分離領域７０を形成するための溝部が形成される。そして、全面にＳｉＯ2から成る絶縁材料７１を成膜し、ＣＭＰ法に基づき頂面の平滑化処理を行った後、絶縁材料７１をエッチングし、溝部に絶縁材料７１を残すことで、シャロー・トレンチ構造を有する素子分離領域７０を形成することができる（図１８参照）。尚、第１電界効果トランジスタ１０ｎ，１０ｐにおける素子分離領域７０の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおける素子分離領域７０の形成とを、同時に行ってもよいし、別々に行ってもよい。
　　［工程－１２０］
　次いで、マスク層５１を除去した後（図１９の（Ａ）、（Ｂ）及び（Ｃ）並びに図２０の（Ａ）、（Ｂ）及び（Ｃ）参照）、熱酸化処理を行い、第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造の表面に、図示しないダミー酸化層を形成する。そして、第１領域３１の積層構造を覆うダミー・ゲート部、第２領域３２の積層構造を覆うダミー・ゲート部、第３領域３３の積層構造を覆うダミー・ゲート部、第４領域３４の積層構造を覆うダミー・ゲート部を、周知の方法で形成する。ダミー・ゲート部を参照番号５２で示す。ダミー・ゲート部５２はポリシリコンから成る。次いで、ダミー・ゲート部５２をエッチング用マスクとして、露出した第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造をエッチングする。こうして、図２１の（Ａ）、（Ｂ）及び（Ｃ）並びに図２２の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　　［工程－１３０］
　その後、全面にＳｉＮ層を形成し、このＳｉＮ層をエッチバックすることで、ダミー・ゲート部５２の側面にＳｉＮから成るサイドウォール５３を形成する。但し、チャネル部１３ｎ，１３ｐの両端、及び、チャネル形成層２３ｎ，２３ｐの両端に相当する部分には、サイドウォール５３を形成しない。こうして、図２３の（Ａ）、（Ｂ）及び（Ｃ）並びに図２４の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　　［工程－１４０］
　その後、露出した基体３０の表面から、第１電界効果トランジスタ１０ｎを構成するソース／ドレイン領域１８ｎ、及び、第２電界効果トランジスタ２０ｎを構成するソース／ドレイン領域２８ｎを形成するためのリン・ドープＳｉＣ層５４ｎを周知の方法に基づきエピタキシャル成長させ、次いで、周知の方法に基づきパターニングすることで、第１電界効果トランジスタ１０ｎを構成するソース／ドレイン領域１８ｎ、及び、第２電界効果トランジスタ２０ｎを構成するソース／ドレイン領域２８ｎを得ることができる。同様に、露出した基体３０の表面から、第１電界効果トランジスタ１０ｐを構成するソース／ドレイン領域１８ｐ、及び、第２電界効果トランジスタ２０ｐを構成するソース／ドレイン領域２８ｐを形成するためのボロン・ドープのＳｉ－Ｇｅ層５４ｐを周知の方法に基づきエピタキシャル成長させ、次いで、周知の方法に基づきパターニングすることで、第１電界効果トランジスタ１０ｐを構成するソース／ドレイン領域１８ｐ、及び、第２電界効果トランジスタ２０ｐを構成するソース／ドレイン領域２８ｐを得ることができる。
　こうして、図２５の（Ａ）、（Ｂ）及び（Ｃ）並びに図２６の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。第１領域３１において、ソース／ドレイン領域１８ｎの一部は積層構造の側面と接しており、残部はサイドウォール５３と接している。同様に、第２領域３２において、ソース／ドレイン領域１８ｐの一部は積層構造の側面と接しており、残部はサイドウォールと接しているし、第３領域３３において、ソース／ドレイン領域２８ｎの一部は積層構造の側面と接しており、残部はサイドウォール５３と接しているし、第４領域３４において、ソース／ドレイン領域２８ｐの一部は積層構造の側面と接しており、残部はサイドウォールと接している。
　　［工程－１５０］
　その後、ダミー・ゲート部５２を周知の方法で除去し［図２７の（Ａ）、（Ｂ）及び（Ｃ）並びに図２８の（Ａ）、（Ｂ）及び（Ｃ）参照］、更に、図示しないダミー酸化層を周知の方法で除去する。そして、第１領域３１の積層構造における第３のＳｉ－Ｇｅ層４５、第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１を選択的に除去し、第３領域３３の積層構造における第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１を選択的に除去する。また、第２領域３２の積層構造における第３のＳｉ層４６、第２のＳｉ層４４及び第１のＳｉ層４２を選択的に除去し、第４領域３４の積層構造における第２のＳｉ層４４及び第１のＳｉ層４２を選択的に除去する。こうして、図２９の（Ａ）、（Ｂ）及び（Ｃ）、図３０の（Ａ）、（Ｂ）及び（Ｃ）、図３１の（Ａ）、（Ｂ）及び（Ｃ）並びに図３２の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。
　　［工程－１６０］
　次に、第１領域３１における露出した第３のＳｉ層４６、第２のＳｉ層４４及び第１のＳｉ層４２、第２領域３２における露出した第３のＳｉ－Ｇｅ層４５、第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１、第３領域３３における露出した第２のＳｉ層４４及び第１のＳｉ層４２、第４領域３４における露出した第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１の外周を熱酸化し、酸化膜を形成する。熱酸化処理を行うことで、ナノワイヤー構造から成る第１電界効果トランジスタ１０ｎ，１０ｐのナノワイヤー構造１２ｎ，１２ｐの断面形状は円形となる。尚、これらの酸化膜は図示していない。こうして、図３３の（Ａ）、（Ｂ）及び（Ｃ）並びに図３４の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　　［工程－１７０Ａ］
　そして、アトミック・レイヤー・デポジッション法（ＡＬＤ法）に基づき、形成された酸化膜の上にゲート絶縁膜１４の下層を構成するゲート絶縁膜１５1（ＳｉＯ2から成る）を形成し、併せて、形成された酸化膜の上にゲート絶縁層２４の下層を構成するゲート絶縁層２５1（ＳｉＯ2から成る）を形成する。こうして、図３５の（Ａ）、（Ｂ）及び（Ｃ）並びに図３６の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。尚、サイドウォール５３の内側の側面５３Ａにもゲート絶縁膜と同様の絶縁膜やゲート絶縁層と同様の絶縁層が堆積するが、図面において、これらの図示は、原則、省略した。
　　［工程－１７０Ｂ］
　その後、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５1、第１の絶縁層の下層１５’を周知の方法で除去する。そして、再び、ＡＬＤ法に基づき、形成された酸化膜の上にゲート絶縁膜１４の下層を構成するゲート絶縁膜１５2（ＳｉＯ2から成る）を形成し、併せて、ゲート絶縁層２５1の上に、ゲート絶縁層２４の下層を構成するゲート絶縁層２５2（ＳｉＯ2から成る）を形成する。第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５2から構成されている。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５1及びゲート絶縁層２５2の積層構造から構成されている。また、第１の絶縁層の下層１５’よりも厚い第２の絶縁層の下層２５’（第２の絶縁層の下層２５’1及び２５’2）を基体３０の表面に形成することができるが、第１の絶縁層の下層１５’はゲート絶縁膜１５2と同時に形成されるし、第２の絶縁層の下層２５’はゲート絶縁層２５1及びゲート絶縁層２５2と同時に形成される。こうして、図３７の（Ａ）、（Ｂ）及び（Ｃ）並びに図３８の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにゲート絶縁膜１５2を形成することなく、第２電界効果トランジスタ２０ｎ，２０ｐにゲート絶縁層２５2を形成してもよい。この場合、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５1から構成される。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５1及びゲート絶縁層２５2の積層構造から構成される。この場合にも、第１の絶縁層の下層１５’よりも厚い第２の絶縁層の下層２５’を基体３０の表面に形成することができるが、第１の絶縁層の下層１５’はゲート絶縁膜１５1と同時に形成されるし、第２の絶縁層の下層２５’はゲート絶縁層２５1及びゲート絶縁層２５2と同時に形成される。
　あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層２５の形成を、別々に行ってもよい。この場合、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５から構成される。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５から構成される。この場合にも、第１の絶縁層の下層１５’よりも厚い第２の絶縁層の下層２５’を基体３０の表面に形成することができるが、第１の絶縁層の下層１５’はゲート絶縁膜１５と同時に形成されるし、第２の絶縁層の下層２５’はゲート絶縁層２５と同時に形成される。
　第１電界効果トランジスタ１０ｎ，１０ｐを構成するゲート絶縁膜１５は、第１回目及び第２回目のＡＬＤ法のいずれかによって形成され、第２電界効果トランジスタ２０ｎ，２０ｐを構成するゲート絶縁層２５は、第１回目及び第２回目のＡＬＤ法によって形成されている。従って、第１回目のＡＬＤ法によって形成されるＳｉＯ2膜あるいはＳｉＯ2層の厚さ、第２回目のＡＬＤ法によって形成されるＳｉＯ2膜あるいはＳｉＯ2層の厚さのそれぞれを制御することで、所望の厚さを有するゲート絶縁膜１５、ゲート絶縁層２５を得ることができる。また、第１電界効果トランジスタ１０ｎ，１０ｐに単層のゲート絶縁膜１５を形成し、第２電界効果トランジスタ２０ｎ，２０ｐに複数層のゲート絶縁層２５を形成することによって、あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層２５の形成を、別々に行うことによって、所望の厚さを有するゲート絶縁膜１５、ゲート絶縁層２５を得ることもできる。
　　［工程－１７０Ｃ］
　次いで、ゲート絶縁膜１５2及びゲート絶縁層２５2の上に、ゲート絶縁膜１４及びゲート絶縁層２４の上層を構成するゲート絶縁膜１６及びゲート絶縁層２６を、ＡＬＤ法に基づき形成する。ゲート絶縁膜１６及びゲート絶縁層２６はＨｆＯ2から成る。また、第１の絶縁層の上層１６’、第２の絶縁層の上層２６’を基体３０の表面に形成することができる。こうして、図３９の（Ａ）、（Ｂ）及び（Ｃ）並びに図４０の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　以上のプロセスによって、最下層の第１のゲート電極１７ｎと基体３０の表面との間の基体３０の表面には第１の絶縁層１４’（ゲート絶縁膜１５2及びゲート絶縁膜１６の積層構成と同様の構成を有する）が形成され、ゲート絶縁層２４と基体３０の表面との間の基体３０の表面上には第２の絶縁層２４’（ゲート絶縁層２５1、ゲート絶縁層２５2及びゲート絶縁層２６の積層構成と同様の構成を有する）が形成される。サイドウォール５３の側面にも、第１の絶縁層１４’及び第２の絶縁層２４’と同じ積層構成の絶縁層が形成されるが、図４１及び図４２以外の図面では図示を省略した。
　　［工程－１８０］
　その後、サイドウォール５３の内側の領域に、ＴｉＮから成るゲート電極１７ｎ，１７ｐ，２７ｎ，２７ｐを周知の方法で形成する。こうして、図４１の（Ａ）、（Ｂ）及び（Ｃ）並びに図４２の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。そして、更に、タングステン（Ｗ）から成る導電材料層１９，２９をゲート電極１７ｎ，１７ｐ，２７ｎ，２７ｐの上に周知の方法で形成する。こうして、図１、図２Ａ、図２Ｂに模式的な一部断面図を示す構造を得ることができる。
　実施例１の半導体装置においては、Ｔ2≧（Ｌ1／２）を満足するので、第１電界効果トランジスタに対して相対的に厚いゲート絶縁膜を有する第２電界効果トランジスタと、ナノワイヤー構造等を有する第１電界効果トランジスタとが混在する半導体装置を提供することができ、第１電界効果トランジスタを低い電圧で駆動し、第２電界効果トランジスタを高い電圧で駆動することが可能となる。また、第２電界効果トランジスタのチャネル形成層の低抵抗化、相互コンダクタンスｇmの増加、低寄生容量化を図ることができる。尚、第２電界効果トランジスタ２０ｎ，２０ｐのチャネル形成層２３ｎ，２３ｐの幅を更に広くすることで、寄生抵抗を一層低抵抗化することができる。
　実施例１の変形例１にあっては、上記の［工程－１７０Ａ］において、第２電界効果トランジスタ２０ｎ，２０ｐに厚いゲート絶縁層２５を形成し、上記の［工程－１７０Ｃ］において、ゲート絶縁層２５と基体３０の表面との間にゲート絶縁層２６を形成すれば、即ち、チャネル形成層２３ｎ，２３ｐと基体３０の表面との間をゲート絶縁層２４で埋め込めば、模式的な一部断面図を図４に示すように、第２電界効果トランジスタ２０ｎ，２０ｐを構成するゲート電極（第３のゲート電極）１７ｎ，１７ｐがゲート絶縁層２４の頂面及び側面を覆っている構造を得ることができる。
　場合によっては、実施例１の変形例２において、
　第１領域３１及び第２領域３２には、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造が形成され、
　第３領域３３には、第１のＳｉ－Ｇｅ層４１（あるいは第２のＳｉ－Ｇｅ層４３）、第２のＳｉ層４４及び第３のＳｉ層４６の積層構造が形成され、
　第４領域３４には、第１のＳｉ層４２（あるいは第１のＳｉ層４４）、第３のＳｉ－Ｇｅ層４５及び第４のＳｉ－Ｇｅ層４７の積層構造が形成される構造としてもよい。
　あるいは又、場合によっては、実施例１の変形例３において、
　第１領域３１及び第２領域３２には、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造が形成され、
　第３領域３３には、第１のＳｉ－Ｇｅ層４１（あるいは第２のＳｉ－Ｇｅ層４３）及び第２のＳｉ層４４（あるいは第３のＳｉ層４６）の積層構造が形成され、
　第４領域３４には、第１のＳｉ層４２（あるいは第１のＳｉ層４４）及び第３のＳｉ－Ｇｅ層４５（あるいは第４のＳｉ－Ｇｅ層４７）の積層構造が形成される構造としてもよい。
　実施例１の変形例２あるいは変形例３のこれらの積層構造において、第２電界効果トランジスタにおけるチャネル形成層の厚さＴ2-CH、あるいは、第２電界効果トランジスタのゲート絶縁層の厚さＴ2や基体表面から第２電界効果トランジスタのチャネル形成層までの距離Ｌ2が異なるが、実施例１において説明したと同様の構造を得ることができる。
　また、実施例１の変形例４において、場合によっては、第２電界効果トランジスタ２０ｎ，２０ｐのチャネル形成層２３ｎ，２３ｐを、例えば、シリコン（Ｓｉ）から構成してもよく、この場合には、ゲート電極２７ｎ，２７ｐを構成する材料を異ならせればよい。具体的には、ゲート電極２７ｎを構成する材料として、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ及びこれら金属を含む化合物を挙げることができるし、ゲート電極２７ｐを構成する材料として、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ及びこれら金属を含む化合物を挙げることができる。実施例１の半導体装置の変形例（変形例４）の模式的な一部断面図を図５に示す。
　実施例２は、本開示の第２の態様に係る半導体装置に関する。
　実施例２の半導体装置の模式的な一部断面図を図６に示す。図６は図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図である。図６には、ｎチャネル型の第１電界効果トランジスタにおける１つのチャネル構造部の模式的な一部断面図、ｐチャネル型の第１電界効果トランジスタにおける１つのチャネル構造部の模式的な一部断面図、ｎチャネル型の第２電界効果トランジスタ及びｐチャネル型の第２電界効果トランジスタの模式的な一部断面図を示す。尚、ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの模式的な一部断面図は、図１、図２Ａ及び図２Ｂに示したと同様である。図６は断面図であるが、ハッチング線を省略した。
　実施例２の半導体装置は、
　基体３０、
　ナノワイヤー構造又はナノシート構造を有する（図示した例では、ナノワイヤー構造１２ｎ，１２ｐを有する）チャネル部１３ｎ，１３ｐ、チャネル部１３ｎ，１３ｐを取り囲むゲート絶縁膜１４、及び、ゲート絶縁膜１４の少なくとも一部を取り囲むゲート電極１７ｎ，１７ｐを備えたチャネル構造部１１ｎ，１１ｐが、少なくとも２つ（図示した例では、チャネル構造部１１ｎ，１１ｐの積層方向に３つ）、積層された第１電界効果トランジスタ１０ｎ，１０ｐ、並びに、
　チャネル形成層２３ｎ，２３ｐ、チャネル形成層２３ｎ，２３ｐの頂面及び側面に形成されたゲート絶縁層２４、及び、ゲート絶縁層２４の少なくとも頂面に形成された（図示した例では、ゲート絶縁層２４の頂面及び側面に形成された）ゲート電極２７ｎ，２７ｐから成る第２電界効果トランジスタ２０ｎ，２０ｐ、
を具備しており、
　第１電界効果トランジスタ１０ｎ，１０ｐ及び第２電界効果トランジスタ２０ｎ，２０ｐは、基体３０の上方に形成されており、
　第１電界効果トランジスタ１０ｎ，１０ｐのチャネル部１３ｎ，１３ｐは、チャネル構造部１１ｎ，１１ｐの積層方向において、相互に離間して配置されており、
　第２電界効果トランジスタ２０ｎ，２０ｐを構成するチャネル形成層２３ｎ，２３ｐの底面と基体３０の表面との間には絶縁材料層６４が形成されている。
　そして、チャネル形成層２３ｎ，２３ｐの底面と絶縁材料層６４を介して対向する基体３０の部分には、バック・バイアスを加えることができる。具体的には、基体３０のこの部分には、例えば、イオン注入法によってｎタイプ又はｐタイプのウエルがシリコン半導体基板から成る基体３０内に形成され、ウエルに電圧印加可能な配線（図示せず）がウエルに接続されており、ウエルにバイアスをかけることで、第１電界効果トランジスタ１０ｎ，１０ｐ及び第２電界効果トランジスタ２０ｎ，２０ｐに対してバック・バイアスを加えることができる。
　また、チャネル部の厚さをＴ1-CH、絶縁材料層の厚さをＴInsとしたとき、
０．２≦Ｔ1-CH／ＴIns≦２
を満足する。具体的には、
Ｔ1-CH／ＴIns＝８ｎｍ／８ｎｍ
としたが、このような値に限定するものではない。
　以下、図３Ａの矢印Ａ－Ａ及び図３Ｂの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図である図４３、並びに、第２電界効果トランジスタにおいて、図３Ｂの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図（各図面において（Ａ）で示し、図２０の（Ｃ）の矢印Ａ－Ａも参照）、図３Ｂの矢印Ｂ’－Ｂ’に沿ったと同様の模式的な一部断面図（各図面において（Ｂ）で示し、図２０の（Ｃ）の矢印Ｂ－Ｂも参照）、及び、模式的な部分的平面図（各図面において（Ｃ）で示す）が描かれた図４４、図４５、図４６、図４７、図４８、図４９、図５０を参照して、また、併せて、実施例１において説明した第１電界効果トランジスタに関する図２３、図２５、図２９、図３１、図３３、図３５、図３７、図３９及び図４１を参照して、実施例２の半導体装置の製造方法を説明する。尚、４４、図４５、図４６、図４７、図４８、図４９、図５０のそれぞれにおける（Ａ）では、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２においてハッチング線を省略している。
　　［工程－２００Ａ］
　先ず、基体３０の第１領域３１、第２領域３２、第３領域３３及び第４領域３４に第１のＳｉ－Ｇｅ層４１を周知の方法で形成する。
　　［工程－２００Ｂ］
　次に、全面に第１のＳｉ層４２を周知の方法で形成する。
　　［工程－２００Ｃ］
　次に、全面に第２のＳｉ－Ｇｅ層４３を周知の方法で形成した後、第３領域３３及び第４領域３４上の第２のＳｉ－層４３を周知の方法で除去する。
　　［工程－２００Ｄ］
　次に、全面に第２のＳｉ層４４を周知の方法で形成した後、第３領域３３及び第４領域３４上の第２のＳｉ層４４を周知の方法で除去する。
　　［工程－２００Ｅ］
　次に、全面に第３のＳｉ－Ｇｅ層４５を周知の方法で形成した後、第３領域３３及び第４領域３４上の第３のＳｉ－Ｇｅ層４５を周知の方法で除去する。
　　［工程－２００Ｆ］
　次に、全面に第３のＳｉ層４６を周知の方法で形成した後、第３領域３３及び第４領域３４上の第３のＳｉ層４６を周知の方法で除去する。こうして、図４３に示す構造を得ることができる。
　こうして、第１領域３１及び第２領域３２には、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造が形成され、第３領域３３及び第４領域３４には、第１のＳｉ－Ｇｅ層４１及び第１のＳｉ層４２の積層構造が形成される。
　　［工程－２１０］
　その後、チャネル構造部１１ｎ，１１ｐを形成するために、第１領域３１及び第２領域３２の第３のＳｉ層４６の上、第３領域３３及び第４領域３４の第１のＳｉ層４２の上に、ＳｉＮから成るマスク層５１を周知の方法で形成し、このマスク層５１をエッチング用マスクとして、第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造をエッチングし、更に、露出した基体３０の厚さ方向の一部分をエッチングする。基体３０にはシャロー・トレンチ構造の素子分離領域７０を形成するための溝部が形成される。そして、全面にＳｉＯ2から成る絶縁材料７１を成膜し、ＣＭＰ法に基づき頂面の平滑化処理を行った後、絶縁材料７１をエッチングし、溝部に絶縁材料７１を残すことで、シャロー・トレンチ構造を有する素子分離領域７０を形成することができる。尚、第１電界効果トランジスタ１０ｎ，１０ｐにおける素子分離領域７０の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおける素子分離領域７０の形成とを、同時に行ってもよいし、別々に行ってもよい。
　　［工程－２２０］
　次いで、マスク層５１を除去した後、熱酸化処理を行い、第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造の表面に、図示しないダミー酸化層を形成する。そして、第１領域３１の積層構造を覆うダミー・ゲート部、第２領域３２の積層構造を覆うダミー・ゲート部、第３領域３３の積層構造を覆うダミー・ゲート部、第４領域３４の積層構造を覆うダミー・ゲート部を、周知の方法で形成する。ダミー・ゲート部を参照番号５２で示す。ダミー・ゲート部５２はポリシリコンから成る。次いで、ダミー・ゲート部５２をエッチング用マスクとして、露出した第１領域３１、第２領域３２、第３領域３３及び第４領域３４における積層構造をエッチングする。
　　［工程－２３０］
　その後、全面にＳｉＮ層を形成し、このＳｉＮ層をエッチバックすることで、ダミー・ゲート部５２の側面にＳｉＮから成るサイドウォール５３を形成する。但し、チャネル部１３ｎ，１３ｐの両端、及び、チャネル形成層２３ｎ，２３ｐの両端に相当する部分には、サイドウォール５３を形成しない。こうして、図２３の（Ａ）、（Ｂ）及び（Ｃ）並びに図４４の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。
　　［工程－２４０］
　その後、露出した基体３０の表面から、第１電界効果トランジスタ１０ｎを構成するソース／ドレイン領域１８ｎ、及び、第２電界効果トランジスタ２０ｎを構成するソース／ドレイン領域２８ｎを形成するためのリン・ドープＳｉＣ層５４ｎを周知の方法に基づきエピタキシャル成長させ、次いで、周知の方法に基づきパターニングすることで、第１電界効果トランジスタ１０ｎを構成するソース／ドレイン領域１８ｎ、及び、第２電界効果トランジスタ２０ｎを構成するソース／ドレイン領域２８ｎを得ることができる。同様に、露出した基体３０の表面から、第１電界効果トランジスタ１０ｐを構成するソース／ドレイン領域１８ｐ、及び、第２電界効果トランジスタ２０ｐを構成するソース／ドレイン領域２８ｐを形成するためのボロン・ドープのＳｉ－Ｇｅ層５４ｐを周知の方法に基づきエピタキシャル成長させ、次いで、周知の方法に基づきパターニングすることで、第１電界効果トランジスタ１０ｐを構成するソース／ドレイン領域１８ｐ、及び、第２電界効果トランジスタ２０ｐを構成するソース／ドレイン領域２８ｐを得ることができる。
　こうして、図２５の（Ａ）、（Ｂ）及び（Ｃ）並びに図４５の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。第１領域３１において、ソース／ドレイン領域１８ｎの一部は積層構造の側面と接しており、残部はサイドウォール５３と接している。同様に、第２領域３２において、ソース／ドレイン領域１８ｐの一部は積層構造の側面と接しており、残部はサイドウォールと接しているし、第３領域３３において、ソース／ドレイン領域２８ｎの一部は積層構造の側面と接しており、残部はサイドウォール５３と接しているし、第４領域３４において、ソース／ドレイン領域２８ｐの一部は積層構造の側面と接しており、残部はサイドウォールと接している。
　　［工程－２５０］
　その後、第３領域３３及び第４領域３４のダミー・ゲート部５２を周知の方法で除去する（図４６の（Ａ）、（Ｂ）及び（Ｃ）参照）。第１領域３１及び第２領域３２のダミー・ゲート部５２は残したままとする。そして、第３領域３３及び第４領域３４における図示しないダミー酸化層を周知の方法で除去した後、第３領域３３及び第４領域３４の積層構造における第１のＳｉ－Ｇｅ層４１を選択的に除去する（図４７の（Ａ）、（Ｂ）及び（Ｃ）参照）。その後、全面に絶縁材料層６４を形成した後、エッチバックを行うことで、第３領域３３及び第４領域３４の積層構造における第１のＳｉ層４２と基体３０の表面の間に、絶縁材料層６４を形成することができる。絶縁材料層６４は、第３領域３３及び第４領域３４の第１のＳｉ層４２の下に位置する部分から基体３０の表面の上を延在している。こうして、図４８の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。
　　［工程－２６０］
　次に、第１領域３１及び第２領域３２のダミー・ゲート部５２を周知の方法で除去し、更に、図示しないダミー酸化層を周知の方法で除去する。そして、第１領域３１の積層構造における第３のＳｉ－Ｇｅ層４５、第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１を選択的に除去する（図２９の（Ａ）、（Ｂ）及び（Ｃ）参照）。また、第２領域３２の積層構造における第３のＳｉ層４６、第２のＳｉ層４４及び第１のＳｉ層４２を選択的に除去する（図３１の（Ａ）、（Ｂ）及び（Ｃ）参照）。そして、第１領域３１における露出した第３のＳｉ層４６、第２のＳｉ層４４及び第１のＳｉ層４２、第２領域３２における露出した第３のＳｉ－Ｇｅ層４５、第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１、第３領域３３における露出した第１のＳｉ層４２、第４領域３４における露出した第１のＳｉ層４２の外周を熱酸化し、酸化膜を形成する。熱酸化処理を行うことで、ナノワイヤー構造から成る第１電界効果トランジスタ１０ｎ，１０ｐのナノワイヤー構造１２ｎ，１２ｐの断面形状は円形となる。尚、これらの酸化膜は図示していない。こうして、図３３の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２においても、同様の構造を設けることができる。
　　［工程－２７０Ａ］
　そして、アトミック・レイヤー・デポジッション法（ＡＬＤ法）に基づき、形成された酸化膜の上にゲート絶縁膜１４の下層を構成するゲート絶縁膜１５1（ＳｉＯ2から成る）を形成し、併せて、形成された酸化膜の上にゲート絶縁層２４の下層を構成するゲート絶縁層２５1（ＳｉＯ2から成る）を形成する。こうして、図３５の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２においても、同様の構造を設けることができる。
　　［工程－２７０Ｂ］
　その後、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５1、第１の絶縁層の下層１５’を周知の方法で除去する。そして、再び、ＡＬＤ法に基づき、形成された酸化膜の上にゲート絶縁膜１４の下層を構成するゲート絶縁膜１５2（ＳｉＯ2から成る）を形成し、併せて、ゲート絶縁層２５1の上に、ゲート絶縁層２４の下層を構成するゲート絶縁層２５2（ＳｉＯ2から成る）を形成する。第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５2から構成されている。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５1及びゲート絶縁層２５2の積層構造から構成されている。第１の絶縁層の下層１５’はゲート絶縁膜１５2と同時に形成される。こうして、図３７の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２においても、同様の構造を設けることができる。
　あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにゲート絶縁膜１５2を形成することなく、第２電界効果トランジスタ２０ｎ，２０ｐにゲート絶縁層２５2を形成してもよい。この場合、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５1から構成される。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５1及びゲート絶縁層２５2の積層構造から構成される。この場合にも、第１の絶縁層の下層１５’はゲート絶縁膜１５1と同時に形成される。
　あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層２５の形成を、別々に行ってもよい。この場合、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜は、ゲート絶縁膜１５から構成される。一方、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層はゲート絶縁層２５から構成される。この場合にも、第１の絶縁層の下層１５’はゲート絶縁膜１５と同時に形成される。
　第１電界効果トランジスタ１０ｎ，１０ｐを構成するゲート絶縁膜１５は、第１回目及び第２回目のＡＬＤ法のいずれかによって形成され、第２電界効果トランジスタ２０ｎ，２０ｐを構成するゲート絶縁層２５は、第１回目及び第２回目のＡＬＤ法によって形成されている。従って、第１回目のＡＬＤ法によって形成されるＳｉＯ2膜あるいはＳｉＯ2層の厚さ、第２回目のＡＬＤ法によって形成されるＳｉＯ2膜あるいはＳｉＯ2層の厚さのそれぞれを制御することで、所望の厚さを有するゲート絶縁膜１５、ゲート絶縁層２５を得ることができる。また、第１電界効果トランジスタ１０ｎ，１０ｐに単層のゲート絶縁膜１５を形成し、第２電界効果トランジスタ２０ｎ，２０ｐに複数層のゲート絶縁層２５を形成することによって、あるいは又、第１電界効果トランジスタ１０ｎ，１０ｐにおけるゲート絶縁膜１５の形成と、第２電界効果トランジスタ２０ｎ，２０ｐにおけるゲート絶縁層２５の形成を、別々に行うことによって、所望の厚さを有するゲート絶縁膜１５、ゲート絶縁層２５を得ることもできる。
　　［工程－２７０Ｃ］
　次いで、ゲート絶縁膜１５2及びゲート絶縁層２５2の上に、ゲート絶縁膜１４及びゲート絶縁層２４の上層を構成するゲート絶縁膜１６及びゲート絶縁層２６を、ＡＬＤ法に基づき形成する。ゲート絶縁膜１６及びゲート絶縁層２６はＨｆＯ2から成る。また、第１の絶縁層の上層１６’を基体３０の表面に形成することができる。こうして、図３９の（Ａ）、（Ｂ）及び（Ｃ）並びに図４９の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。
　以上のプロセスによって、最下層の第１のゲート電極１７ｎと基体３０の表面との間の基体３０の表面には第１の絶縁層１４’（ゲート絶縁膜１５2及びゲート絶縁膜１６の積層構成と同様の構成を有する）が形成される。サイドウォール５３の側面にも、第１の絶縁層１４’及び第２の絶縁層２４’と同じ積層構成の絶縁層が形成されるが、図４１以外の図面では図示を省略した。
　　［工程－２８０］
　その後、サイドウォール５３の内側の領域に、ＴｉＮから成るゲート電極１７ｎ，１７ｐ，２７ｎ，２７ｐを周知の方法で形成する。こうして、図４１の（Ａ）、（Ｂ）及び（Ｃ）並びに図５０の（Ａ）、（Ｂ）及び（Ｃ）に示す構造を得ることができる。第２領域３２及び第４領域３４においても、同様の構造を設けることができる。そして、更に、タングステン（Ｗ）から成る導電材料層１９，２９をゲート電極１７ｎ，１７ｐ，２７ｎ，２７ｐの上に周知の方法で形成する。こうして、図６に模式的な一部断面図を示す構造を得ることができる。
　実施例２の半導体装置においては、第２電界効果トランジスタを構成するゲート電極が少なくともチャネル形成層の頂面に形成されており、しかも、第２電界効果トランジスタを構成するチャネル形成層の底面と基体表面との間には薄い（例えば、チャネル部と同じあるいは同程度の厚さの）絶縁材料層が形成されているので、バック・バイアスを加えることで閾値電圧Ｖthの制御を行うことが可能な第２電界効果トランジスタと、ナノワイヤー構造等を有する第１電界効果トランジスタとが混在する半導体装置を提供することができる。
　場合によっては、第２電界効果トランジスタ２０ｎ，２０ｐの模式的な一部断面図を図７に示すように、チャネル形成層２３ｎ，２３ｐと絶縁材料層６４との間に、少なくとも１層の半導体層６１が形成されていてもよい。図示した例では、２層の半導体層６１が形成されている。半導体層６１を、ソース／ドレイン領域２８ｎ，２８ｐの下方に形成された配線層（図示せず）に接続することで、半導体層６１にバック・バイアスを加えることができる。チャネル形成層２３ｎ，２３ｐと半導体層６１との間、半導体層６１と半導体層６１との間には、層間絶縁層６５が形成されている。
　このような構造は、以下の方法で製造することができる。即ち、第３領域３３及び第４領域３４において、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造を形成し、［工程－２５０］と同様の工程において、第３のＳｉ－Ｇｅ層４５、第２のＳｉ－Ｇｅ層４３及び第１のＳｉ－Ｇｅ層４１を選択的に除去する。そして、全面に絶縁材料層６４を形成した後、エッチバックを行うことで、第３領域３３及び第４領域３４の積層構造における第１のＳｉ層４２と基体３０の表面の間に、絶縁材料層６４を形成し、半導体層６１と半導体層６１との間に、層間絶縁層６５を形成することができる。
　また、場合によっては、第３領域３３における半導体層６１は、チャネル形成層２３ｎの有する導電型（ｎ型）とは反対の導電型（ｐ型）を有しており、第４領域３４における半導体層６１は、チャネル形成層２３ｐの有する導電型（ｐ型）とは反対の導電型（ｎ型）を有してもよい。このような半導体層６１にあっては、イオン注入法に基づき、適切な不純物を半導体層６１に導入すればよく、半導体層６１に一括してイオン注入を施してもよいし、半導体層６１の形成、イオン注入の実行を、半導体層の層数だけ繰り返して行ってもよい。
　あるいは又、場合によっては、
　第１領域３１及び第２領域３２には、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５及び第３のＳｉ層４６の積層構造が形成され、
　第３領域３３及び第４領域には、２層あるいはそれ以上の層数のＳｉ－Ｇｅ層あるいはＳｉ層の積層構造が形成される構造としてもよい。
　以上、本開示を好ましい実施例に基づき説明したが、実施例において説明した半導体装置の構成、構造、半導体装置を構成する材料、半導体装置の製造方法は例示であり、適宜、変更することができる。また、各実施例における半導体装置の製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、チャネル構造部を専らナノワイヤー構造に基づき説明したが、ナノシート構造とすることもできる。基体として、シリコン半導体基板の代わりにＳＯＩ基板を用いることもできる。場合によっては、半導体装置の製造方法の最初の工程において、素子分離領域を形成してもよい。
　実施例においては、積層構造を、第１のＳｉ－Ｇｅ層４１、第１のＳｉ層４２、第２のＳｉ－Ｇｅ層４３、第２のＳｉ層４４、第３のＳｉ－Ｇｅ層４５、第３のＳｉ層４６及び第４のＳｉ－Ｇｅ層４７から構成したが、代替的に、第１のＳｉ層４２、第１のＳｉ－Ｇｅ層４１、第２のＳｉ層４４、第２のＳｉ－Ｇｅ層４３、第３のＳｉ層４６、第３のＳｉ－Ｇｅ層４５及び第４のＳｉ層４７から構成することもできる。また、積層されたチャネル構造部の数は、２以上であればよい。
　ＳｉＧｅ層は、下層のＳｉ層の上に上層のＳｉＧｅ層を形成し、酸化処理を行うことで、上層のＳｉＧｅ層をＳｉＯ2とし、下層のＳｉ層をＳｉＧｅ層とするプロセスによって得ることもできる。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《半導体装置：第１の態様》
　基体、
　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
　チャネル形成層、チャネル形成層を取り囲むゲート絶縁層、及び、ゲート絶縁層の少なくとも一部を取り囲むゲート電極から成る第２電界効果トランジスタ、
を具備しており、
　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
　第１電界効果トランジスタのチャネル部とチャネル部との間の距離をＬ1、第２電界効果トランジスタのゲート絶縁層の厚さをＴ2としたとき、
Ｔ2≧（Ｌ1／２）
を満足する半導体装置。
［Ａ０２］Ｔ2≧１．１×（Ｌ1／２）
好ましくは、
Ｔ2≧１．２×（Ｌ1／２）
を満足する［Ａ０１］に記載の半導体装置。
［Ａ０３］基体表面から第２電界効果トランジスタのチャネル形成層までの距離をＬ2としたとき、
Ｌ2≧Ｌ1
Ｌ2≧Ｔ2
を満足する［Ａ０１］又は［Ａ０２］に記載の半導体装置。
［Ａ０４］Ｌ2≧２×Ｌ1
を満足する［Ａ０３］に記載の半導体装置。
［Ａ０５］第１電界効果トランジスタのゲート絶縁膜の厚さをＴ1としたとき、
Ｔ2≧２×Ｔ1
を満足する［Ａ０１］乃至［Ａ０４］のいずれか１項に記載の半導体装置。
［Ａ０６］チャネル部の厚さをＴ1-CH、チャネル形成層の厚さをＴ2-CHとしたとき、
Ｔ2-CH≧２×Ｔ1-CH
を満足する［Ａ０１］乃至［Ａ０５］のいずれか１項に記載の半導体装置。
［Ａ０７］第１電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分は第１のゲート電極で取り囲まれており、それ以外のチャネル部は第２のゲート電極で取り囲まれている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の半導体装置。
［Ａ０８］第２電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
　ｎチャネル型電界効果トランジスタのチャネル形成層は、シリコンから成り、
　ｐチャネル型電界効果トランジスタのチャネル形成層は、シリコン又はシリコン－ゲルマニウムから成る［Ａ０１］乃至［Ａ０７］のいずれか１項に記載の半導体装置。
［Ａ０９］第１電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
　ｎチャネル型電界効果トランジスタのチャネル部は、シリコンから成り、
　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム、ゲルマニウム又はＩｎＧａＡｓから成る［Ａ０１］乃至［Ａ０８］のいずれか１項に記載の半導体装置。
［Ｂ０１］《半導体装置：第２の態様》
　基体、
　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
　チャネル形成層、チャネル形成層の頂面及び側面に形成されたゲート絶縁層、及び、ゲート絶縁層の少なくとも頂面に形成されたゲート電極から成る第２電界効果トランジスタ、
を具備しており、
　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
　第２電界効果トランジスタを構成するチャネル形成層の底面と基体表面との間には絶縁材料層が形成されている半導体装置。
［Ｂ０２］チャネル形成層の底面と絶縁材料層を介して対向する基体の部分には、バック・バイアスが加えられる［Ｂ０１］に記載の半導体装置。
［Ｂ０３］チャネル部の厚さをＴ1-CH、絶縁材料層の厚さをＴInsとしたとき、
０．２≦Ｔ1-CH／ＴIns≦２
を満足する［Ｂ０１］又は［Ｂ０２］に記載の半導体装置。
［Ｂ０４］第２電界効果トランジスタにおいて、チャネル形成層と絶縁材料層との間には、少なくとも１層の半導体層が形成されている［Ｂ０１］乃至［Ｂ０３］のいずれか１項に記載の半導体装置。
［Ｂ０５］チャネル形成層と半導体層との間、半導体層と半導体層との間には、層間絶縁層が形成されている［Ｂ０４］に記載の半導体装置。
［Ｂ０６］半導体層は、チャネル形成層の有する導電型とは反対の導電型を有する［Ｂ０４］又は［Ｂ０５］に記載の半導体装置。
１０ｎ，１０ｐ・・・第１電界効果トランジスタ、１１ｎ，１１ｐ・・・チャネル構造部、１２ｎ，１２ｐ・・・ナノワイヤー構造、１３ｎ，１３ｐ・・・チャネル部、１４・・・ゲート絶縁膜、１４’・・・第１の絶縁層、１５，１５1，１５2・・・ゲート絶縁膜の一部（ゲート絶縁膜の下層）、１５’・・・第１の絶縁層の下層、１６・・・ゲート絶縁膜の残部（ゲート絶縁膜の上層）、１６’・・・第１の絶縁層の上層、１７ｎ，１７ｐ・・・ゲート電極、１８ｎ，１８ｐ・・・ソース／ドレイン領域、１９・・・導電材料層、２０ｎ，２０ｐ・・・第２電界効果トランジスタ、２３ｎ，２３ｐ・・・チャネル形成層、２４・・・ゲート絶縁層、２４’・・・第２の絶縁層、２５，２５1，２５2・・・ゲート絶縁層の一部（ゲート絶縁層の下層）、２５’・・・第２の絶縁層の下層、２６・・・ゲート絶縁層の残部（ゲート絶縁層の上層）、２６’・・・第２の絶縁層の上層、２７ｎ，２７ｐ・・・ゲート電極、２８ｎ，２８ｐ・・・ソース／ドレイン領域、２９・・・導電材料層、３０・・・基体、３１・・・第１領域、３２・・・第２領域、３３・・・第３領域、３４・・・第４領域、４１・・・第１のＳｉ－Ｇｅ層、４２・・・第１のＳｉ層、４３・・・第２のＳｉ－Ｇｅ層、４４・・・第２のＳｉ層、４５・・・第３のＳｉ－Ｇｅ層、４６・・・第３のＳｉ層、４７・・・第４のＳｉ－Ｇｅ層、５１・・・マスク層、５２・・・ダミー・ゲート部、５３・・・サイドウォール、５４ｎ・・・リン・ドープＳｉＣ層、５４ｐ・・・ボロン・ドープのＳｉ－Ｇｅ層、６１・・・半導体層、６４・・・絶縁材料層、６５・・・層間絶縁層、７０・・・素子分離領域、７１・・・絶縁材料

Claims (15)

  1. 　基体、
    　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
    　チャネル形成層、チャネル形成層を取り囲むゲート絶縁層、及び、ゲート絶縁層の少なくとも一部を取り囲むゲート電極から成る第２電界効果トランジスタ、
    を具備しており、
    　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
    　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
    　第１電界効果トランジスタのチャネル部とチャネル部との間の距離をＬ1、第２電界効果トランジスタのゲート絶縁層の厚さをＴ2としたとき、
    Ｔ2≧（Ｌ1／２）
    を満足する半導体装置。
  2. Ｔ2≧１．１×（Ｌ1／２）
    を満足する請求項１に記載の半導体装置。
  3. 　基体表面から第２電界効果トランジスタのチャネル形成層までの距離をＬ2としたとき、
    Ｌ2≧Ｌ1
    Ｌ2≧Ｔ2
    を満足する請求項１に記載の半導体装置。
  4. Ｌ2≧２×Ｌ1
    を満足する請求項３に記載の半導体装置。
  5. 　第１電界効果トランジスタのゲート絶縁膜の厚さをＴ1としたとき、
    Ｔ2≧２×Ｔ1
    を満足する請求項１に記載の半導体装置。
  6. 　チャネル部の厚さをＴ1-CH、チャネル形成層の厚さをＴ2-CHとしたとき、
    Ｔ2-CH≧２×Ｔ1-CH
    を満足する請求項１に記載の半導体装置。
  7. 　第１電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分は第１のゲート電極で取り囲まれており、それ以外のチャネル部は第２のゲート電極で取り囲まれている請求項１に記載の半導体装置。
  8. 　第２電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
    　ｎチャネル型電界効果トランジスタのチャネル形成層は、シリコンから成り、
    　ｐチャネル型電界効果トランジスタのチャネル形成層は、シリコン又はシリコン－ゲルマニウムから成る請求項１に記載の半導体装置。
  9. 　第１電界効果トランジスタは、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタから構成されており、
    　ｎチャネル型電界効果トランジスタのチャネル部は、シリコンから成り、
    　ｐチャネル型電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム、ゲルマニウム又はＩｎＧａＡｓから成る請求項１に記載の半導体装置。
  10. 　基体、
    　ナノワイヤー構造又はナノシート構造を有するチャネル部、チャネル部を取り囲むゲート絶縁膜、及び、ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部が、少なくとも２つ、積層された第１電界効果トランジスタ、並びに、
    　チャネル形成層、チャネル形成層の頂面及び側面に形成されたゲート絶縁層、及び、ゲート絶縁層の少なくとも頂面に形成されたゲート電極から成る第２電界効果トランジスタ、
    を具備しており、
    　第１電界効果トランジスタ及び第２電界効果トランジスタは、基体の上方に形成されており、
    　第１電界効果トランジスタのチャネル部は、チャネル構造部の積層方向において、相互に離間して配置されており、
    　第２電界効果トランジスタを構成するチャネル形成層の底面と基体表面との間には絶縁材料層が形成されている半導体装置。
  11. 　チャネル形成層の底面と絶縁材料層を介して対向する基体の部分には、バック・バイアスが加えられる請求項１０に記載の半導体装置。
  12. 　チャネル部の厚さをＴ1-CH、絶縁材料層の厚さをＴInsとしたとき、
    ０．２≦Ｔ1-CH／ＴIns≦２
    を満足する請求項１０に記載の半導体装置。
  13. 　第２電界効果トランジスタにおいて、チャネル形成層と絶縁材料層との間には、少なくとも１層の半導体層が形成されている請求項１０に記載の半導体装置。
  14. 　チャネル形成層と半導体層との間、半導体層と半導体層との間には、層間絶縁層が形成されている請求項１３に記載の半導体装置。
  15. 　半導体層は、チャネル形成層の有する導電型とは反対の導電型を有する請求項１３に記載の半導体装置。
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