JP5057649B2 - ダブルおよびトリプルゲートｍｏｓｆｅｔデバイス、およびこれらのｍｏｓｆｅｔデバイスを製造する方法 - Google Patents

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Description

本発明は一般的に半導体製造に関し、より詳しくは、ダブルおよびトリプルゲートＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、およびこれらを製造する方法に関する。
デバイス寸法のスケーリングは、集積回路の性能を上げ、集積回路のコストを減少させる主要な要因であった。ゲート酸化膜の厚みおよびソース／ドレイン（Ｓ／Ｄ）の接合深さに関連する制限により、現在のバルクＭＯＳＦＥＴデバイスを０．１μｍプロセス世代を越えてスケーリングすることは、不可能ではないが難しい。したがって、ＦＥＴ性能を改善すべく、新規なデバイス構造および新規な材料が必要とされるであろう。
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。このダブルゲートＭＯＳＦＥＴでは、チャネルを制御する２つのゲートが使用されており、短チャネル効果を著しく抑制する。
ＦｉｎＦＥＴは最近のダブルゲート構造であり、セルフアラインのダブルゲートによって制御されるバーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このフィンは、充分に薄く形成することができるので、２つのゲートは共に、完全空乏チャネル（fully depleted channel）全体を制御することができる。
しかしながら、ダブルゲート構造であるＦｉｎＦＥＴは、レイアウトや製造技術において既存のプレーナ型のＭＯＦＥＴと類似する。このＦｉｎＦＥＴはまた、他のダブルゲート構造と比較して、一連のチャネル長、ＣＭＯＳ互換性、および高い記録密度を有する。
本発明の趣旨に沿った実装は、ダブルゲートおよびトリプルゲートのＦｉｎＦＥＴデバイスを提供する。従来の設計と異なり、ＦｉｎＦＥＴ中の各ゲートが独立してＦｉｎＦＥＴのチャネルを制御できる。
ここに具体化し、広く詳細に説明するように、本発明の目的によるＭＯＳＦＥＴ中のゲートを形成する方法は、フィン構造を形成するステップと、このフィン構造の上に第１ゲート構造を形成するステップと、このフィン構造および第１ゲート構造を囲む、第２ゲート構造を形成するステップと、を含む。
本発明の趣旨に沿った他の実装の１つにおいては、ＭＯＳＦＥＴ中のゲートを形成する方法は、フィンを形成するステップと、このフィンの上に第１ゲートを形成するステップと、このフィンおよび第１ゲートを囲む、第２ゲートを形成するステップと、第１ゲートを露出させるべく、第２ゲートの一部を除去するステップと、を含んでいる。この除去ステップにより、第２ゲートは分離したゲート構造に分割される。
本発明の趣旨に沿ったさらなる他の実装の１つにおいては、ダブルゲートＭＯＳＦＥＴが提供される。このダブルゲートＭＯＳＦＥＴは、フィン、第１ゲート構造、および第２ゲート構造を含んでいる。第１ゲート構造は、フィンの上に形成される。第２ゲート構造は、フィンおよび第１ゲート構造を囲む。
さらに、本発明の趣旨に沿った他の実装の１つにおいては、トリプルゲートＭＯＳＦＥＴが提供される。このトリプルゲートＭＯＳＦＥＴは、フィン、フィン上に形成される第１ゲート構造、フィンに隣接して形成される第２ゲート構造、およびフィンに隣接して形成されると共に、第２ゲート構造と向かい合うように形成される第３ゲート構造を含んでいる。
この明細書に組み入れられると共に一部を構成している添付の図面は、本発明の実施形態を示し、詳細な説明とともに本発明について説明する。以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
本発明の趣旨に沿った実装は、ダブルゲートおよびトリプルゲートのＦｉｎＦＥＴデバイスを提供する。従来の設計と異なり、ＦｉｎＦＥＴ中の各ゲートが独立してＦｉｎＦＥＴのチャネルを制御できる。
図１は、本発明の趣旨に沿った実装におけるダブルゲートＭＯＳＦＥＴを製造するプロセスの一例を示す図である。図２ないし図４は、図１に記載したプロセスによって製造したＭＯＳＦＥＴの典型的な断面図の一例を示す図である。
図１および図２を参照して、処理は、シリコン基板２００、埋込酸化膜２１０、およびこの埋込酸化膜２１０上のシリコン層２２０を含むＳＯＩ（シリコン・オン・インシュレータ）構造から開始してもよい。埋込酸化膜２１０およびシリコン層２２０は、従来の方法により基板２００上に形成することができる。この埋込酸化膜の厚みは、例えば約１００Åから２０００Åの範囲としてもよい。シリコン層２２０の厚みは約２００Åから１０００Åの範囲としてもよい。フィンを形成するためにシリコン層２２０が使用されることが、認識されるであろう。
ゲート酸化膜２３０はたい積してもよいし、またはシリコン層２２０上に熱処理により成長させてもよい（ステップ１０５）。
ゲート酸化膜２３０は、約５Åから５０Åにわたる厚みで形成することができる。代替的に、高誘電率材料（ high-K dielectric materials）のような他のゲート絶縁材料を使用してもよい。ある実装においては、ゲート絶縁材料として窒化酸化物を使用してもよい。
第１ゲートを形成すべく、ゲート酸化膜２３０上にゲート電極層２４０をたい積することができる（ステップ１１０）。
ゲート電極２４０は、多くの材料を使用して形成することができる。ゲート電極２４０は、例えば金属（例えばタングステン、タンタル、アルミニウム、ニッケル、ルテニウム、ロジウム、パラジウム、プラチナ、チタン、モリブデンなど）、化合物を含む金属（例えば窒化チタン、タンタル窒化物、酸化ルテニウムなど)、またははドープされた半導体（例えば多結晶シリコン、多結晶シリコンゲルマニウムなど）から形成されてもよい。
パターン最適化またはＣＭＰ（chemical-mechanical polishing）を促進すべく、任意にカバー層２５０（またはハードマスク）をゲート電極２４０上に形成してもよい（ステップ１１５）。
カバー層２５０は例えば、窒化ケイ素（SiN）材料または製造プロセス中にゲート電極を保護することができる他の同様の種類の材料を含んでいてもよい。カバー層２５０は例えば、約３０Åから２００Åから１０００Åにおよぶ厚みで化学蒸着法（ＣＶＤ）によってたい積してもよい。
フィン２２０および第１ゲート２３０／２４０は、従来のフォトリソグラフィ技術（例えば電子ビーム（ＥＢ）リソグラフィ）によってパターン化することができる（ステップ１２０）。その後、周知のエッチング技術を使用して、フィン２２０および第１ゲート２３０をエッチングしてもよい（ステップ１２０）。その結果、図３に示した構造３００となる。構造３００中のフィン２２０および第１ゲート２３０の幅は、約５０Åから５００Åであり得る。
フィン２２０および第１ゲート２３０を形成した後、第２ゲートを形成することができる。第２ゲート酸化膜４１０は、図４に記載するように、たい積してもよいし、熱処理により成長させてもよい（ステップ１２５）。
ゲート酸化膜４１０は、約５Åから５０Åの厚みになるようにたい積または成長させてもよい。
代替的に、他のゲート絶縁材料を使用してもよい。例えば高誘電率材料（ high-K dielectric materials）のいずれをゲート絶縁材料として使用してもよい。
第２ゲートを形成すべく、ゲート酸化膜４１０上に第２ゲート電極層４２０をたい積することができる（ステップ１３０）。
第１ゲート電極２４０と同様、多くの材料を使用して第２ゲート電極を形成することができる。
その結果、この構造４００においては、２つのゲート（すなわちゲート２４０、４２０）がそれぞれフィン・チャネルを制御できるようになる。
トランジスタ（例えば、ソースおよびドレイン領域を形成する）、コンタクト、相互接続、およびダブルゲートＭＯＳＦＥＴについての層間絶縁膜（inter-level dielectrics）を形成するために、従来のＭＯＳＦＥＴ製造プロセスを使用してもよい。
図５は、本発明の趣旨に沿った実装におけるトリプルゲートＭＯＳＦＥＴを製造する方法の一例を示す図である。図６ないし図８は、図５に記載されたプロセスにしたがって製造されたトリプルゲートＭＯＳＦＥＴの断面図の一例を示している。処理は、上述の図１に関するステップ１０５ないし１３０を実行することによって開始することができる。
ゲート電極層４２０をたい積した後、図６に示すように、層間絶縁膜（ＩＬＤ）６１０を、第２ゲート電極層４１０上にたい積してもよい（ステップ５０５）。
ＩＬＤ６１０は例えば、テトラエトキシシラン（ＴＥＯＳ）または他の同様の種類の材料を含んでいてもよい。
ＩＬＤ６１０の厚みは、第２ゲート電極４２０の高さより上に伸びるようになっていてもよい。
その後、図７に示したように、第１ゲート電極２４０が露出するようにウェーハ表面をプレーナ化すべく、化学的機械的研磨（ＣＭＰ）またはその他のこれに類似する技術を実行してもよい。これにより、２つの独立のゲート構造、すなわちゲート７２０および７３０を形成すべく、第２ゲート電極４２０を分割することができる。
この構成に基づいて、トリプルゲートＭＯＳＦＥＴを形成することができる。このトリプルゲートＭＯＳＦＥＴにおいては、第１ゲート電極２４０が第３ゲート７１０として機能する。ゲート７１０ないし７３０は各々独立してフィン２２０を制御できる。
図８に示すように、ゲート７１０に対する容量結合を減少すべく、既知の技術を使用して、ゲート７２０および７３０をエッチバック（etched back）してもよい（ステップ５１５）。
トランジスタ（例えば、ソースおよびドレイン領域を形成する）、コンタクト、相互接続、およびトリプルゲートＭＯＳＦＥＴについての層間絶縁膜（inter-level dielectrics）を形成するために、従来のＭＯＳＦＥＴ製造プロセスを使用してもよい。
移動度は、トランジスタの性能を改善する重要な特性である。フィルム中における負荷（または応力）の状態が移動度に影響し得る。例えば、圧縮応力は正孔移動度を改善するが、引張歪みは電子移動度を高める。
図９は、フィンに移動度を加えるための構造の一例を示す図である。この図に示すように、半導体基板上にシリコン層を形成することによってフィン構造９１０を形成してもよい。
本発明における実装の一例においては、半導体基板は、埋込酸化膜のような、１００Åから２０００Åにおよぶ厚みで形成された絶縁層を含むＳＯＩ構造であり得る。埋込酸化膜を有する半導体基板を形成するための処理は、集積回路製造技術において周知である。
その後、高い応力が与えられたフィルム（以下、「キャップ層」と呼ぶ）９２０を、フィン構造９１０上に形成することができる。
ある実装の一例においては、キャップ層９２０は、約１００Åから１０００Åの厚みで、例えば窒化物ベースの材料から形成することができる。代替的に他の材料を使用してもよい。
フィン９１０が移動度を改善すべく歪みを与えるように、フィン９１０がエッチングされた後もキャップ層９２０は残っている。
図１０ないし図１２は、薄いフィン本体構造を含むように製造したＭＯＳＦＥＴのの断面図の一例を示す図である。
図１０に示すように、ソース領域１０１０、ドレイン領域１０２０、およびフィン構造１０３０は、従来の製造技術によって形成することができる。
例えば、ＳＯＩ構造は、半導体基板上に形成された絶縁層（例えば埋込酸化膜）を含んでいてもよい。シリコンフィルムを、ＳＯＩ構造上に形成してもよい。ハードマスク（例えば二酸化ケイ素）をシリコンフィルム上にたい積してもよい。
その後、フィン構造１０３０は、例えば電子ビームリソグラフィおよびエッチングによって形成することができる。その後、ソースおよびドレイン領域１０１０、１０２０を同様の方法で形成することができる。
一旦ソース領域１０１０、ドレイン領域１０２０、およびフィン構造１０３０が形成されれば、図１１に示すように、ソース領域１０１０およびドレイン領域１０２０を保護マスクで覆うことができる。窒化ケイ素ベースの材料のような多くの材料を保護マスクに使用することができる。その後、図１２に示すように、薄いフィン構造１２３０を形成すべく、保護されていないフィン構造１０３０の厚みを減少させてもよい。
このようにフィン構造１０３０を薄くするために、エッチングまたは他の著名な技術を使用することができる。
本発明の趣旨に沿った実装は、ダブルゲートとトリプルゲートのＦｉｎＦＥＴデバイスを提供する。従来の設計と異なり、ＦｉｎＦＥＴ中のゲートはそれぞれ独立してフィン・チャネルを制御できる。
上述した本発明の典型的な実施形態の記載は、説明を提供するが、網羅的なものではなく、本発明が開示された正確な形式に制限されるように意図していない。上記教示に照らした変更例や変形例が可能であるとともに、本発明の実施することによって変更例や変形例を得ることができる。
例えば、上記記載においては、本発明についてよく理解できるように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
図１ないし図５に関する一連のステップ行為が記載されているが、ステップの順序は、本発明によるその他の実装において変更することができる。また、独立のステップを平行して実行してもよい。
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、行為またステップも本発明に重要または本質的なものとして解釈すべきではない。
さらにここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」又はこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
本発明の趣旨に沿った実装におけるダブルゲートＭＯＳＦＥＴを製造する過程の一例を示す図。 図１に記載した処理によって製造されたダブルゲートＭＯＳＦＥＴの断面の一例を示す図。 図１に記載した処理によって製造されたダブルゲートＭＯＳＦＥＴの断面の一例を示す図。 図１に記載した処理によって製造されたダブルゲートＭＯＳＦＥＴの断面の一例を示す図。 本発明の趣旨に沿った実装におけるトリプルゲートＭＯＳＦＥＴを製造する過程の一例を示す図。 図５に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。 図５に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。 図５に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。 本発明の趣旨に沿った実装におけるフィンに移動度を加えるための構造の一例を示す図。 薄いフィン本体構造を含めるべく製造したＭＯＳＦＥＴの断面の一例を示す図。 薄いフィン本体構造を含めるべく製造したＭＯＳＦＥＴの断面の一例を示す図。 薄いフィン本体構造を含めるべく製造したＭＯＳＦＥＴの断面の一例を示す図。

Claims (9)

  1. フィン構造と、前記フィン構造の上に、その幅が前記フィン構造の幅と実質的に同一である第１ゲート構造とを形成するステップと、
    前記フィン構造および前記第１ゲート構造を囲む、第２ゲート構造を形成し、もって前記第１ゲート構造および前記第２ゲート構造が前記フィン構造を独立して制御することができるようにするステップと、を含む、
    ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）中のゲートを形成する方法。
  2. 前記フィン構造と前記第１ゲート構造とを形成するステップは、
    半導体基板上に形成される絶縁層上にシリコン層を形成するステップを含む、請求項１記載の方法。
  3. 前記フィン構造と前記第１ゲート構造とを形成するステップは、
    前記半導体基板上に形成される絶縁層上に形成された前記シリコン層上に絶縁層を形成するステップと、
    この絶縁層上にゲート電極層をたい積するステップと、
    前記ゲート電極層をパターン化するステップと、を更に含む、請求項２記載の方法。
  4. 前記第２ゲート構造を形成するステップは、
    前記フィン構造および前記第１ゲート構造を囲むように第２絶縁層を形成するステップと、
    前記第２絶縁層上に第２ゲート電極層をたい積するステップと、
    前記第２ゲート電極層をパターン化するステップと、を含む、請求項１記載の方法。
  5. 前記第１ゲート構造および前記第２ゲート構造は、前記フィン構造に隣接するように位置する、請求項１記載の方法。
  6. フィンと、前記フィンの上に、その幅が前記フィン構造の幅と実質的に同一である第１ゲートとを形成するステップと、
    前記フィンおよび前記第１ゲートを囲む、第２ゲートを形成するステップと、
    前記第１ゲートを露出させるべく、前記第２ゲートの一部を除去し、これにより前記第２ゲートを分離したゲート構造である第３ゲート及び第４ゲートとして分割し、もって前記第１ゲート、前記第３ゲートおよび前記第４ゲートが前記フィンを独立して制御することができるようにするステップと、を含む、
    ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）中のゲートを形成する方法。
  7. 前記フィンと前記第１ゲートとを形成するステップは、
    半導体基板上に形成される絶縁層上にシリコン層を形成するステップを含む、請求項６記載の方法。
  8. 前記フィンと前記第１ゲートとを形成するステップは、
    前記半導体基板上に形成される絶縁層上に形成された前記シリコン層上に絶縁材料を形成するステップと、
    この絶縁材料上にゲート電極層をたい積するステップと、を更に含む、請求項７記載の方法。
  9. 前記第２ゲートを形成するステップは、
    前記フィンおよび前記第１ゲートを囲むように第２絶縁材料を形成するステップと、
    前記第２絶縁材料上に第２ゲート電極層をたい積するステップと、を含む、請求項６記載の方法。
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