CN103839810B - 鳍式场效应晶体管芯片及其制造方法 - Google Patents
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Abstract
本发明提供一种鳍式场效应晶体管芯片及其制造方法，制造方法包括：在半导体衬底上形成硬掩模图形；图形化半导体衬底，形成多个鳍；去除位于核心单元区域的鳍上的硬掩模图形，同时保留位于外围区域的鳍上的硬掩模图形，去除了硬掩模图形的鳍构成第一鳍，未去除硬掩模图形的鳍与位于其上的硬掩模图形构成第二鳍；形成栅极；在第一鳍上形成第一源极和第一漏极，在第二鳍上形成第二源极和第二漏极；在第一鳍、第二鳍之间的栅极上填充层间介质层，直至层间介质层覆盖第一鳍和第二鳍上的栅极；通过平坦化工艺去除第一鳍和第二鳍上的层间介质层、第二鳍上的栅极，直至露出第二鳍的硬掩模图形。本发明提高了鳍式场效应晶体管芯片的使用灵活性和电学性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管芯片及其制造方法。
背景技术
为了跟上摩尔定律的脚步，人们不得不不断地缩小MOSFET晶体管的特征尺寸。这样做可以带来增加芯片密度，提高MOSFET的开关速度等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，如此便使亚阀值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE:short-channel effects)更容易发生。
由于这样的原因，平面CMOS晶体管渐渐向三维(3D)鳍式场效应晶体管(Fin FieldEffect Transistor，FinFET)器件结构过渡。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的集成电路生产技术的兼容性。
参考图1，示出了现有技术一种FinFET的立体结构示意图。如图1所示，FinFET包括：半导体衬底15；位于半导体衬底15上的氧化埋层16(BOX，BuriedOxide)；所述氧化埋层16上形成有凸起结构，所述凸起结构为FinFET的鳍(Fin)17；栅极结构，横跨在所述鳍17上，覆盖所述鳍17的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极18，所述栅极结构沿X方向具有一定的长度，沿Y方向覆盖于所述鳍17上，称所述X方向为栅极结构的延伸方向，所述Y方向为垂直于所述栅极结构延伸方向的方向。鳍17的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，构成三个栅极，因此图1所示的为三栅极结构FinFET，所述三栅极FinFET具有较大的驱动电流。
在公开号为CN100521116C的中国专利中公开了一种三栅极结构FinFET的形成方法。所述形成方法大致包括下列步骤：形成鳍；以及在邻接所述鳍的第一端处形成源极区，并在邻接所述鳍的第二端处形成漏极区；在所述鳍之上形成假栅极；以及在所述假栅极的周围形成介电层；去除所述假栅极，以便在所述介电层中形成沟槽；以及在所述沟槽中形成金属栅极。所述专利形成的鳍式场效应管晶体管可以降低多晶硅空乏效应与门极电阻值。
然而，现有技术中三栅极结构的鳍式场效应晶体管在制造形成之后，其阈值电压无法再进行调节，这影响了鳍式场效应晶体管使用的灵活性。发明内容
本发明提供一种使用灵活性较高的鳍式场效应晶体管芯片及其制造方法。
为解决上述问题，本发明提出了一种鳍式场效应晶体管芯片的制造方法，包括：在半导体衬底上形成硬掩模图形；以所述硬掩模图形为掩模图形化所述半导体衬底，形成多个鳍；去除位于核心单元区域的鳍上的硬掩模图形，同时保留位于外围区域的鳍上的硬掩模图形，其中，去除了硬掩模图形的鳍构成第一鳍，未去除硬掩模图形的鳍与位于其上的硬掩模图形构成第二鳍；形成覆盖于所述第一鳍和第二鳍上的栅极；在第一鳍上栅极露出区域分别形成第一源极和第一漏极，在第二鳍上栅极露出的区域分别形成第二源极和第二漏极；在第一鳍、第二鳍之间的栅极上填充层间介质层，直至层间介质层覆盖所述第一鳍和所述第二鳍上的栅极；通过平坦化工艺去除第一鳍和第二鳍上多余的层间介质层、第二鳍上的栅极，直至露出第二鳍的硬掩模图形。
相应地，本发明还提供一种鳍式场效应晶体管芯片，包括：基底，形成于基底上核心单元区域的三栅极结构，形成于基底上外围区域的双栅极结构鳍式场效应晶体管；所述三栅极结构鳍式场效应晶体管包括位于基底上的第一鳍以及与所述第一鳍的顶部、侧壁均相接触的栅极；所述双栅极结构鳍式场效应晶体管包括位于基底上的第二鳍以及仅与所述第二鳍的侧壁相接触的栅极。
与现有技术相比，本发明具有以下优点：在核心单元区域的第一鳍的位置处形成三栅极结构FinFET，它具备驱动电流大，速度快等优点，在外围区域的第二鳍的位置处形成分离双栅极结构FinFET，它具备阈值电压可调等优点，使最终形成的集成电路芯片能充分发挥这两种器件的优点，具有较高电学性能的同时又能具有灵活的使用性。
附图说明
图1为现有技术中的一种FinFET的立体结构示意图；
图2为本发明鳍式场效应晶体管芯片制造方法一实施方式的流程示意图；
图3至图10是本发明制造方法一实施例形成的鳍式场效应晶体管芯片的侧面示意图。
具体实施方式
为了解决现有技术的问题，发明人对现有的鳍式场效应晶体管技术进行了大量研究，发现双栅极结构FinFET的阈值电压可进行双向调节，而同时为了保证鳍式场效应晶体管芯片具有良好的电学性能，发明人设计一种将双栅极结构FinFET和三栅极结构FinFET的集成在一块芯片上的制造方法，通过所述双栅极结构FinFET对阈值电压进行双向调节，通过三栅极结构FinFET提高驱动电流，从而提高了鳍式场效应晶体管芯片的使用灵活性和电学性能。
相应地，本发明提供一种鳍式场效应晶体管芯片的制造方法。参考图2，示出了本发明鳍式场效应晶体管芯片制造方法一实施方式的流程示意图。所述制造方法大致包括以下步骤：
步骤S1，在半导体衬底上形成硬掩模图形；
步骤S2，以所述硬掩模图形为掩模图形化所述半导体衬底，形成多个鳍；
步骤S3，去除位于核心单元区域的鳍上的硬掩模图形，同时保留位于外围区域的鳍上的硬掩模图形，其中，去除了硬掩模图形的鳍构成第一鳍，未去除硬掩模图形的鳍与位于其上的硬掩模图形构成第二鳍；
步骤S4，形成覆盖于所述第一鳍和第二鳍上的栅极；
步骤S5，在第一鳍上栅极露出区域分别形成第一源极和第一漏极，在第二鳍上栅极露出的区域分别形成第二源极和第二漏极；
步骤S6，在第一鳍、第二鳍之间的栅极上填充层间介质层，直至层间介质层覆盖所述第一鳍和所述第二鳍上的栅极；
步骤S7，通过平坦化工艺去除第一鳍和第二鳍上多余的层间介质层、第二鳍上的栅极，直至露出第二鳍的硬掩模图形。
本发明鳍式场效应晶体管芯片的制造方法在第一鳍上形成三栅极结构FinFET，在第二鳍上形成双栅极结构FinFET，使最终形成的鳍式场效应晶体管芯片具有较高电学性能的同时能具有灵活的使用性。
参考图3至图10，示出了本发明制造方法一实施例形成的鳍式场效应晶体管芯片的剖面示意图。
如图3至图5所示，执行步骤S1，在半导体衬底100上形成硬掩模图形104。
具体地，如图3所示，先提供半导体衬底100，本实施例中所述半导体衬底100包括第一硅基底110、依次位于第一硅基底110上的氧化硅层101和第二硅基底102。
本实施例在后续步骤中通过图形化所述第二硅基底102形成鳍105，因此，所述第二硅基底102的厚度与后续形成的鳍105的高度相当。
需要说明的是，在其他实施例中，所述半导体衬底100还可以是其他结构或材料，例如所述半导体衬底100为氧化埋层(Buried Oxide，BOX)结构，所述半导体衬底100还可以是锗材料基底，或者本领域技术人员公知的其他半导体衬底。
如图4所示，在半导体衬底100上形成硬掩模层103。所述硬掩模层103用于实现后续形成的第二鳍与栅极之间实现绝缘，所述硬掩模层103还用于在后续平坦化工艺中用作停止层。因此所述硬掩模层103需具有一定的绝缘性能，此外，所述硬掩模层103的材料还需满足以下条件：在后续平坦化工艺中，所述硬掩模层103的去除速率与层间介质层和栅极的去除速率之间存在较大的差异，从而使硬掩模层103能够起到停止层的作用。
具体地，所述硬掩模层103的材料可以是氧化硅、氮化硅、氮氧化硅或其他介质材料。本发明对硬掩模层103的材料不做限制。实际工艺中可以通过化学气相沉积的方式形成所述硬掩模层103。
如图5所示，图形化所述硬掩模层103，形成硬掩模图形104。具体地，在所述硬掩模层103上形成光刻胶图形，通过光刻和刻蚀的方法图形化所述硬掩模层103。
所述硬掩模图形104用于图形化所述半导体衬底100中的第二硅基底102，以形成鳍。因此，所述硬掩模图形104的宽度与待形成的鳍的宽度相当，所述硬掩模图形104之间的间距与待形成的鳍之间的间距相当。
如图6所示，执行步骤S2，以所述硬掩模图形104为掩模图形化所述半导体衬底100，形成多个鳍105。
本实施例中，以所述硬掩模图形104为掩模图形化所述第二硅基底102，形成多个鳍105。
具体地，通过干刻法去除所述硬掩模图形104露出的第二硅基底102，直至露出氧化硅层102，形成位于所述硬掩模图形104下方的鳍105。如果鳍105的宽度过小，容易在后续工艺中造成所述鳍105的损伤，而如果鳍105的宽度过大，则不符合半导体器件特征尺寸的要求，从而影响鳍式场效应晶体管芯片的集成性。因此，优选地，所形成的鳍105的宽度位于5~50nm的范围内。
如图7所示，执行步骤S3，去除位于核心单元区域的鳍105上的硬掩模图形104，同时保留位于外围区域的鳍105上的硬掩模图形104，其中，去除了硬掩模图形104的鳍构成第一鳍111，未去除硬掩模图形104的鳍105与位于其上的硬掩模图形104构成第二鳍112。
需要说明的是，此处的外围区域对应于鳍式场效应晶体管芯片中形成外围电路(例如：I/O即输入/输出电路)的芯片区域，而核心单元区域则对应于鳍式场效应晶体管芯片中用于形成数据处理等功能性核心单元电路(core/cell circuit)的芯片区域。
具体地，通过干刻法去除位于核心区域的鳍105上的硬掩模图形104。需要说明的是，在干刻之前，在外围区域上形成遮挡层(图未示)，所述遮挡层用于在干刻过程中起到保护外围区域的硬掩模图形104不被去除的作用。实际干刻过程中，去除遮挡层露出的核心区域的鳍105上的硬掩模图形104。
如图8所示，执行步骤S4，形成覆盖于所述第一鳍111和第二鳍112上的栅极106。具体地，所述栅极106沿与第一鳍111和第二鳍112延伸方向垂直的方向横跨于所述第一鳍111和第二鳍112上。
形成栅极106的步骤包括：首先，在第一鳍和第二鳍上形成栅极介质层(图未示)和栅极层(图未示)。
所述栅极介质层可以是高k介质材料，例如：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、钛酸锶(SrTiO3)、氧化铝镧(LaAlO3)、氧化钇(Y2O3)、氮氧化铪(HfOxNy)、氮氧化锆(ZrOxNy)、氮氧化镧(La2OxNy)、氮氧化铝(Al2OxNy)、氮氧化钛(TiOxNy)、氮氧化锶钛(SrTiOxNy)、氮氧化镧铝(LaAlOxNy)、氮氧化钇(Y2OxNy)中的一种或多种。具体地，可以通过化学气相沉积的方式形成所述栅极介质层。
所述栅极层可以是多晶硅，也可以是金属等的导电材料，例如：钨(W)、钽(Ta)、氮化钛(TiN)、氮化锆(ZrN)、氮化铪(HfN)、氮化钒(VN)、氮化铌(NbN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳化钽镁(TaMgC)、碳氮化钽(TaCN)中的一种或多种。具体地，可以通过化学气相沉积、物理气相沉积或者原子层沉积的方法形成所述栅极层。
在形成栅极介质层和栅极层之后，图形化所述栅极介质层和栅极层，以形成栅极106。需要说明的是，对于第二鳍112而言，由于第二鳍112中还包括硬掩模图形104。因此，相比较第一鳍111只去除源极区域和漏极区域的栅极介质层和栅极层，在第二鳍112的位置处，除了去除源极区域和漏极区域的栅极介质层和栅极层，还需要进一步地去除源极区域和漏极区域的硬掩模图形104，以露出第二鳍112中硅材料的部分。
具体地，图形化所述栅极介质层、栅极层及第二鳍112中硬掩模图形104可以通过干刻的方式完成。
继续参考图8，执行步骤S5，在第一鳍111上栅极106露出区域分别形成第一源极(图未示)和第一漏极(图未示)，在第二鳍112上栅极露出的区域分别形成第二源极(图未示)和第二漏极(图未示)。
具体地，通过对栅极106露出的硅进行掺杂的方式形成源极(第一源极、第二源极)和漏极(第一漏极、第二漏极)。
优选地，为了提高沟道区的电子迁移率，可以在形成源极和漏极之前，在栅极106露出的第一鳍111和第二鳍112中形成应力层。具体地，图形化栅极106露出的第一鳍111和第二鳍112，形成沟槽；在沟槽中填充应力材料形成应力层。
之后再对所述应力层进行掺杂，在第一鳍111上的应力层中形成第一源极、第一漏极；在第二鳍112上的应力层中形成第二源极和第二漏极。
对于N型鳍式场效应晶体管而言，所述应力层的材料可以是碳化硅，对于P型鳍式场效应晶体管而言，所述应力层的材料可以是硅锗。但是，本发明对应力层的材料不作限制。
如图9所示，执行步骤S6，在第一鳍111、第二鳍112之间的栅极上填充层间介质层107，直至层间介质层107覆盖所述第一鳍111和所述第二鳍112上的栅极106。
所述层间介质层107用于实现各器件之间的绝缘，所述层间介质层107可以是现有技术常用的绝缘材料，例如氧化硅，可以通过与现有技术相同的方式形成所述层间介质层107，在此不再赘述。
如图10所示，执行步骤S6，通过平坦化工艺去除第一鳍111和第二鳍112上多余的层间介质层107、第二鳍112上的栅极106，直至露出第二鳍112的硬掩模图形104。
本实施例中，通过化学机械研磨(Chemical Mechanical Polishing，CMP)进行所述平坦化工艺。具体地，所述CMP工艺在第一鳍111上只需要去除层间介质层107；所述CMP工艺在第二鳍112上需要去除层间介质层107和栅极106(包括栅极层和栅极介质层)。所述CMP工艺对所述层间介质层107的去除速率以及对栅极106的去除速率大于对硬掩模图形104的去除速率，以实现硬掩模图形104作为CMP工艺停止层的功能。
如图10所示，第一鳍111的顶部、两侧侧壁均与栅极106相接触，构成三栅极结构FinFET 121，而第二鳍112仅通过两个侧壁与栅极106相接触，构成双栅极结构FinFET 122，从而同时形成了具有独立的三栅极结构FinFET121和双栅极结构FinFET 122的鳍式场效应晶体管芯片。
需要说明的是，如果硬掩模图形104的厚度过大，而栅极106的厚度过小，那么第二鳍112与第一鳍111具有较大的高度差，需要过多的层间介质层107实现对第一鳍111和第二鳍112的覆盖，造成材料的浪费；如果硬掩模图形104的厚度过小，而栅极106的厚度过大，则在平坦化工艺中，容易在平坦化工艺还未停止前(以硬掩模图形104作为停止层)，对第一鳍111的栅极进行了过量的去除，从而影响了鳍式场效应晶体管芯片的性能。因此，优选地，栅极106的厚度与硬掩模图形104的厚度相当。具体地，硬掩模图形104的厚度位于20~400纳米的范围内，栅极106的厚度位于20~300纳米的范围内。
相应地，本发明还提供了一种鳍式场效应晶体管芯片，继续参考图10，本发明鳍式场效应晶体管芯片包括：基底，形成于基底上核心单元区域的三栅极结构FinFET 121，形成于基底上外围区域的双栅极结构FinFET 122，所述三栅极结构FinFET 121包括位于基底上的第一鳍111以及与所述第一鳍111的顶部、侧壁均相接触的栅极106；所述双栅极结构FinFET 122包括位于基底上的第二鳍122以及仅与所述第二鳍122的侧壁相接触的栅极106。
此处的外围区域对应于形成外围电路(例如：I/O输入/输出电路)的芯片区域，而核心单元区域则对应于用于形成数据处理等功能性核心单元电路(core/cell circuit)的芯片区域。
具体地，所述第一鳍111为半导体层，例如：硅材料的半导体层。
所述第二鳍122包括：与第一鳍111同厚度、同材料的半导体层以及位于所述半导体层上的硬掩模图形104。所述硬掩模图形104的材料可以是氧化硅、氮化硅、氮氧化硅或其他介质材料，但是本发明对硬掩模图形104的材料不作限制。
所述栅极106包括依次位于基底上的栅极介质层(图未示)和栅极(图未示)。
所述栅极介质层的材料可以是高k介质材料，例如：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)氧化钛(TiO2)、钛酸锶(SrTiO3)、氧化铝镧(LaAlO3)、氧化钇(Y2O3)、氮氧化铪(HfOxNy)、氮氧化锆(ZrOxNy)、氮氧化镧(La2OxNy)、氮氧化铝(Al2OxNy)、氮氧化钛(TiOxNy)、氮氧化锶钛(SrTiOxNy)、氮氧化镧铝(LaAlOxNy)、氮氧化钇(Y2OxNy)中的一种或多种。
所述栅极的材料可以是可以是多晶硅，也可以是金属等的导电材料，例如：钨(W)、钽(Ta)、氮化钛(TiN)、氮化锆(ZrN)、氮化铪(HfN)、氮化钒(VN)、氮化铌(NbN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳化钽镁(TaMgC)、碳氮化钽(TaCN)中的一种或多种。
需要说明的是，三栅极结构FinFET121还包括在栅极106露出的、位于栅极106两侧的第一鳍111中形成的第一源极(图未示)、第一漏极(图未示)；所述双栅极结构FinFET122还包括在栅极106露出的、位于栅极106两侧的第二鳍112的两侧分别形成的第二源极(图未示)、第二漏极(图未示)，与现有技术源极和漏极的位置、掺杂的杂质离子的类型浓度等均相同，在此不再赘述。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (18)
1.一种鳍式场效应晶体管芯片的制造方法，其特征在于，包括：
在半导体衬底上形成硬掩模图形；
以所述硬掩模图形为掩模图形化所述半导体衬底，形成多个鳍；
去除位于核心单元区域的鳍上的硬掩模图形，同时保留位于外围区域的鳍上的硬掩模图形，其中，去除了硬掩模图形的鳍构成第一鳍，未去除硬掩模图形的鳍与位于其上的硬掩模图形构成第二鳍；
形成覆盖于所述第一鳍和第二鳍上的栅极，所述栅极沿与第一鳍和第二鳍延伸方向垂直的方向横跨于所述第一鳍和第二鳍上并且是连续的；
在第一鳍上栅极露出区域分别形成第一源极和第一漏极，在第二鳍上栅极露出的区域分别形成第二源极和第二漏极；
在第一鳍、第二鳍之间的栅极上填充层间介质层，直至层间介质层覆盖所述第一鳍和所述第二鳍上的栅极；
通过平坦化工艺去除第一鳍和第二鳍上多余的层间介质层、第二鳍上的栅极，直至露出第二鳍的硬掩模图形，所述平坦化工艺中以第二鳍的硬掩模图形作为停止层，栅极的厚度与硬掩膜图形的厚度相当。
2.如权利要求1所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述外围区域为用于形成外围电路的芯片区域，所述核心单元区域用于形成数据处理的核心单元电路的芯片区域。
3.如权利要求1所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述去除位于核心单元区域的鳍上的硬掩模图形，同时保留位于外围区域的鳍上的硬掩模图形的步骤包括：
先在外围区域上形成遮挡层；
通过干刻法去除遮挡层露出的核心区域的鳍上的硬掩模图形。
4.如权利要求1所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述硬掩模图形的材料包括：氧化硅、氮化硅或氮氧化硅。
5.如权利要求1所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述形成覆盖于所述第一鳍和第二鳍上的栅极的步骤包括：
在第一鳍和第二鳍上形成栅极介质层和栅极层；
图形化所述栅极介质层和栅极层，以形成栅极。
6.如权利要求5所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述栅极介质层的材料为高k介质材料。
7.如权利要求5所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述栅极介质层的材料为氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
8.如权利要求7所述的鳍式场效应晶体管芯片的制造方法，其特征在于，通过化学气相沉积的方法形成所述栅极介质层。
9.如权利要求5所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述栅极层的材料包括多晶硅或金属。
10.如权利要求5所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述栅极层的材料包括钨、钽、氮化钛、氮化锆、氮化铪、氮化钒、氮化铌、氮化钽、氮化钨、氮化钛铝、碳化钽、碳化钽镁、碳氮化钽中的一种或多种。
11.如权利要求10所述的鳍式场效应晶体管芯片的制造方法，其特征在于，通过化学气相沉积、物理气相沉积或者原子层沉积的方法形成所述栅极层。
12.如权利要求5所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述图形化所述栅极介质层和栅极层，以形成栅极的步骤包括：
去除第一鳍源极区域和漏极区域的栅极介质层和栅极层；
去除第二鳍源极区域和漏极区域的栅极介质层、栅极层和硬掩模图形。
13.如权利要求1所述的鳍式场效应晶体管芯片的制造方法，其特征在于，形成栅极之后，形成第一源极、第一漏极、第二源极和第二漏极之前，还包括：
在栅极露出的第一鳍和第二鳍中形成应力层；
所述第一源极、第一漏极形成于所述第一鳍上的应力层中，所述第二源极和第二漏极形成于所述第二鳍上的应力层中。
14.如权利要求13所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述鳍式场效应晶体管芯片为N型晶体管，应力层的材料为碳化硅。
15.如权利要求13所述的鳍式场效应晶体管芯片的制造方法，其特征在于，所述鳍式场效应晶体管芯片为P型晶体管，应力层的材料为硅锗。
16.一种鳍式场效应晶体管芯片，其特征在于，采用如权利要求1至15中任一项所述的鳍式场效应晶体管芯片的制造方法来制造，所述鳍式场效应晶体管芯片包括:
基底，形成于基底上核心单元区域的三栅极结构鳍式场效应晶体管，形成于基底上外围区域的双栅极结构鳍式场效应晶体管；
所述三栅极结构鳍式场效应晶体管包括位于基底上的第一鳍以及与所述第一鳍的顶部、侧壁均相接触的栅极；
所述双栅极结构鳍式场效应晶体管包括位于基底上的第二鳍以及仅与所述第二鳍的侧壁相接触的栅极。
17.如权利要求16所述的鳍式场效应晶体管芯片，其特征在于，所述第一鳍包括位于所述基底上的半导体层，所述第二鳍包括与第一鳍厚度相同且材料相同的半导体层以及位于所述半导体层上的硬掩模图形。
18.如权利要求17所述的鳍式场效应晶体管芯片，其特征在于，所述半导体层的材料为硅，所述硬掩模图形的材料包括氧化硅、氮化硅或氮氧化硅。
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