CN103915345B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法。在一些实施例中，一种制造半导体器件的方法包括部分地制造鳍式场效应晶体管(FinFET)，该FinFET包括具有第一半导电材料和设置在第一半导电材料上方的第二半导电材料的半导体鳍。去除半导体鳍的第二半导电材料的顶部，并且暴露第一半导电材料的顶部。从第二半导电材料的下方去除第一半导电材料的顶部。氧化第一半导电材料和第二半导电材料，在第一半导电材料上形成具有第一厚度的第一氧化物和在第二半导电材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。从第二半导电材料去除第二氧化物，以及完成FinFET的制造。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，举例来说，诸如个人电脑、手机、数码相机和其他电子设备。通常是通过在半导体衬底上方按顺序沉积材料的绝缘或介电层、导电层和半导电层，然后使用光刻图案化各种材料层以在半导体衬底上形成电路部件和元件来制造半导体器件。
多栅极场效应晶体管(MuGFET)是半导体技术中的最新发展，其通常是将一个以上的栅极结合到单个器件中的金属氧化物半导体FET(MOSFET)。可以通过单个栅电极(其中多个栅极表面通过电学方法充当单个栅极)或者通过单独的栅电极来控制多个栅极。
MuGFET的一种类型被称为FinFET，其是具有远离集成电路的硅表面垂直升起的鳍状半导体沟道的晶体管结构。用于FinFET的最新设计是环绕栅极(GAA)FinFET，其具有在所有面围绕沟道区的栅极材料。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：部分地制造鳍式场效应晶体管(FinFET)，所述FinFET包括具有第一半导电材料和设置在所述第一半导电材料上方的第二半导电材料的半导体鳍；去除所述半导体鳍的第二半导电材料的顶部；暴露所述第一半导电材料的顶部；从所述第二半导电材料的下方去除所述第一半导电材料的顶部；氧化所述第一半导电材料和所述第二半导电材料，其中氧化所述第一半导电材料和所述第二半导电材料包括在所述第一半导电材料上形成具有第一厚度的第一氧化物和在所述第二半导电材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；从所述第二半导电材料去除所述第二氧化物；以及完成所述FinFET的制造。
在所述的方法中，去除所述第二氧化物还从所述第一半导电材料去除所述第一氧化物的第一部分而使所述第一氧化物的第二部分保留在所述第一半导电材料上。
在所述的方法中，氧化所述第一半导电材料和所述第二半导电材料包括原位蒸汽生成(ISSG)工艺。在所述的方法中，所述ISSG工艺包括在约300℃至800℃的温度、约5托至40托的压力、约5标准升/分钟(s.l.m.)至50s.l.m.的总气体流量、约2％至33％的H2％以及约30秒至10分钟的处理时间下引入氧气。
在所述的方法中，氧化所述第一半导电材料和所述第二半导电材料包括湿炉工艺。在所述的方法中，所述湿炉工艺包括约300℃至800℃的温度、约200托至760托的压力、约5升(L)至20L的总H2O流量以及约10分钟至200分钟的处理时间。
在所述的方法中，氧化所述第一半导电材料和所述第二半导电材料包括H2/O2等离子体工艺。在所述的方法中，所述H2/O2等离子体工艺包括在约300℃至800℃的温度、约0.1托至20托的压力、约10瓦特(W)至4000W的射频(RF)功率、约100标准立方厘米/分钟(s.c.c.m)至4000s.c.c.m的总气体流量(H2+O2)以及约20秒至20分钟的处理时间下实施的高温工艺。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：部分地制造鳍式场效应晶体管(FinFET)，所述FinFET包括半导体鳍，所述半导体鳍包含设置在工件上方的第一半导电材料，所述第一半导电材料邻近隔离区，所述半导体鳍进一步包括设置在所述第一半导电材料上方的第二半导电材料；去除所述半导体鳍的第二半导电材料的顶部；使所述隔离区凹陷以暴露所述第一半导电材料的顶部的侧壁；从所述第二半导电材料的下方去除所述第一半导电材料的顶部；氧化所述第一半导电材料和所述第二半导电材料，其中氧化所述第一半导电材料和所述第二半导电材料在所述第一半导电材料上形成具有第一厚度的第一氧化物和在所述第二半导电材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；从所述第二半导电材料去除所述第二氧化物以及从所述第一半导电材料去除所述第一氧化物的一部分；在所述第二半导电材料上方并且围绕所述第二半导电材料形成栅极电介质；以及在所述栅极电介质上方并且围绕所述栅极电介质形成栅极。
在所述的方法中，所述第一半导电材料在第一氧化速率下氧化，所述第二半导电材料在第二氧化速率下氧化，并且所述第一氧化速率比所述第二氧化速率约大5倍以上。
在所述的方法中，氧化所述第一半导电材料和所述第二半导电材料包括使用氧化工艺同时氧化所述第一半导电材料和所述第二半导电材料。
在所述的方法中，从所述第二半导电材料去除所述第二氧化物以及从所述第一半导电材料去除所述第一氧化物的所述部分包括使用蚀刻工艺同时从所述第二半导电材料去除所述第二氧化物和从所述第一半导电材料去除所述第一氧化物的所述部分。
根据本发明的又一方面，提供了一种半导体器件，包括：鳍，设置在工件上方，所述鳍包括：第一半导电材料，设置在工件上方；所述第一半导电材料的氧化物，设置在所述第一半导电材料上方；第二半导电材料，设置在所述第一半导电材料的氧化物的上方；导电材料，在所述第二半导电材料的上方并且围绕所述第二半导电材料设置，所述导电材料的一部分设置在所述第一半导电材料的氧化物和所述第二半导电材料之间；第一绝缘材料，围绕所述第二半导电材料设置，所述第一绝缘材料的第一部分设置在所述第二半导电材料的顶面和所述导电材料之间，所述第一绝缘材料的第二部分设置在所述第二半导电材料的底面和所述导电材料之间；以及第二绝缘材料，围绕所述导电材料的区域设置，所述第二绝缘材料的一部分设置在所述导电材料和所述第一半导电材料的氧化物之间，其中，所述导电材料包括环绕栅极(GAA)鳍式场效应晶体管(FinFET)的栅极，并且所述第二半导电材料包括所述GAA FinFET的沟道区。
在所述的半导体器件中，所述第一绝缘材料包括第一层和设置在所述第一层上方的第二层，其中所述第一层包括SiO2，所述第二层包括介电常数大于SiO2的介电常数的高介电常数(k)绝缘材料，并且所述第二绝缘材料层包括高k绝缘材料。
在所述的半导体器件中，所述沟道区包括选自基本上由Si、Ge、III-V族材料和它们的组合所组成的组中的材料。在所述的半导体器件中，所述沟道区包括III-V族材料，所述III-V族材料包括选自基本上由InSb、InGaSb、InAs、InGaAs、GaAs、GaSb、GaAs和它们的组合所组成的组的材料。
在所述的半导体器件中，所述沟道区包括纳米线。所述的半导体器件进一步包括：接近所述纳米线的第一端的源极区和接近所述纳米线的第二端的漏极区，所述第二端与所述第一端相对。在所述的半导体器件中，所述源极区和所述漏极区包括SiCP。在所述的半导体器件中，所述第一半导电材料的氧化物包括设置在所述源极区和所述漏极区之间的绝缘材料。
附图说明
为了更充分地理解本发明及其优点，现在将结合附图所作的以下描述作为参考，其中：
图1示出根据本发明的一些实施例处于最初制造阶段的FinFET的透视图；
图2是根据一些实施例在去除了鳍的顶部之后的图1示出的FinFET的透视图；
图3A和图3B分别是在使鳍的第二半导电材料和接近鳍的绝缘材料凹陷之后的图2示出的FinFET的X视图和Y视图；
图4A和图4B分别是在去除设置在第二半导电材料下方的鳍的第一半导电材料的顶部之后的图3A和图3B中示出的FinFET的X视图和Y视图；
图5A和图5B分别是在鳍的第一半导电材料上形成第一氧化物和在鳍的第二半导电材料上形成第二氧化物之后的图4A和图4B中示出的FinFET的X视图和Y视图；
图6A和图6B分别是在去除在第二半导电材料上形成的第二氧化物之后的图5A和图5B中示出的FinFET的X视图和Y视图；
图7A和图7B分别是在完成FinFET的制造之后的图6A和图6B中示出的FinFET的X视图和Y视图；以及
图8是根据一些实施例制造包含GAA FinFET的半导体器件的方法的流程图。
除非另有说明，不同附图中的相应编号和符号通常是指相应的部件。绘制附图是为了清楚地示出实施例的相关方面，并且附图不必按比例绘制。
具体实施方式
以下详细论述了本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用本发明的示例性具体方式，而不用于限制本发明的范围。
本发明的一些实施例涉及GAA FinFET。本文将描述制造GAA FinFET的新方法以及GAA FinFET结构。
首先参照图1，示出根据本发明的一些实施例在最初制造阶段的包含FinFET的半导体器件100的透视图。半导体器件100包括工件102。举例来说，工件102可以包括包含硅或者其他半导体材料的半导体衬底并且工件102可以被绝缘层覆盖。工件102还可以包括其他有源部件或电路(未示出)。例如，工件102可以包括位于单晶硅上方的氧化硅。工件102可以包括其他导电层或者其他半导体元件，例如晶体管、二极管等。化合物半导体(作为实例，GaAs、InP、Si/Ge或者SiC)可以用来代替硅。作为实例，工件102可以包括绝缘体上硅(SOI)或者绝缘体上锗(GOI)衬底。
在图1示出的视图中，已经部分地制造了半导体器件100的FinFET。在工件102上方设置第一半导电材料106，并且在第一半导电材料106上方设置第二半导电材料108。在一些实施例中，第一半导电材料106包括SiGe，并且第一半导电材料106具有约30nm至50nm的厚度。在一些实施例中，第二半导电材料108包括Si、Ge或者III-IV族材料，其具有约30nm至50nm的厚度。在第二半导电材料108包括III-IV族材料的实施例中，作为实例，第二半导电材料108可以包括InSb、InGaSb、InAs、InGaAs、GaAs、GaSb、GaAs或者它们的组合。举例来说，在一些实施例中，第二半导电材料108包括比第一半导电材料106氧化得更慢的材料。可选地，第一半导电材料106和第二半导电材料108可以包括其他材料和尺寸。
第一半导电材料106和第二半导电材料108包含半导电材料的鳍109，该鳍109远离工件102垂直伸出预定的量，诸如约10至20nm。在一些实施例中，鳍109还包括工件102的一部分105。在一些实施例中，部分鳍109可以由SOI或者GOI衬底形成。在其他实施例中，可以在工件102上方沉积包括第一半导电材料106和第二半导电材料108的期望的材料的材料层，然后图案化材料层以形成鳍109。作为实例，在一些实施例中，鳍109可以具有约15nm至50nm的宽度并且可以间隔隔开约15nm至约50nm。可选地，鳍109可以包括其他尺寸并且可以间隔隔开其他量。
部分鳍109可以包括FinFET的源极和漏极区110a和110b。举例来说，在一些实施例中，可以外延生长第二半导电材料108的顶部以形成源极和漏极区110a和110b。作为实例，在一些实施例中，源极和漏极区110a和110b包括在鳍109的第二半导电材料108上外延生长的SiCP。可选地，源极区110a和漏极区110b可以包括其他材料并且可以使用其他方法(举例来说，诸如沉积方法)来形成。在图1示出的视图中包含边缘处的源极和漏极区110a和110b的鳍109还延伸至后来将形成的FinFET的沟道区和栅极区中的材料层112、116、118和120的下方，这在本文中将进一步描述。举例来说，在一些实施例中，沟道区和栅极区不包括源极和漏极区110a和110b的鳍109的外延生长扩展区域。
图1中示出的部分制造的FinFET包括在部分鳍109之间并且围绕该部分鳍109设置的隔离区104，该部分鳍109包括第一半导电材料106、第二半导电材料108和工件102的部分105。例如，在一些实施例中，隔离区104包括浅沟槽隔离(STI)区。作为实例，隔离区104包括SiO2、SixNy、SiON或者它们的多层或者组合。可选地，隔离区104可以包括其他材料。
图1中示出的部分制造的FinFET包括在包含鳍109的隔离区104、半导电材料106和108以及工件102的部分105上方形成的多个材料层112、114、116、118和120。材料层114、112和116是用于塑造后续形成的FinFET的栅极和栅极电介质的形状的牺牲材料层。例如，材料层114包括诸如SiO2、SixNy或者SiON的绝缘材料，并且材料层112包括设置在材料层114上方的多晶硅层。材料层116包括包含一个或多个绝缘材料层(诸如SixNy和/或SiCN)的硬掩模材料。材料层118和120是由绝缘材料(诸如氧化物或者氮化物)组成的侧壁间隔件材料。可选地，材料层112、114、116、118和120可以包括其他材料。
接下来，在间隔件120的侧壁上方形成接触蚀刻终止层(CESL)122，并且在CESL122、隔离区104以及源极和漏极区110a和110b上方形成包括绝缘材料(诸如SiO2或者其他绝缘体)的层间电介质(ILD)124，如图2中的透视图所示。还可以使用一个或多个蚀刻工艺去除材料层112、114和116，也如图2所示。
图2还示出将在图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中示出的半导体器件100的FinFET的X和Y两种视图。在图3A、图4A、图5A、图6A和图7A中示出处于多个制造阶段的沿着图2中标记为X的线的视图。在图3B、图4B、图5B、图6B和图7B中示出处于多个制造阶段的沿着图2中标记为Y的线的视图。注意到，为简明起见，并不是图1和图2中示出的所有材料层都包括在图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中示出的X视图和Y视图中。
图3A和图3B分别示出在去除FinFET的鳍109的顶部之后的图2中示出的FinFET的X视图和Y视图。例如，根据一些实施例去除鳍109的第二半导电材料108的顶部。使隔离区104凹陷以暴露鳍109的第一半导电材料106的顶部。在一些实施例中，使用单个蚀刻工艺来去除鳍109的第二半导电材料108的顶部和隔离区104的顶部。在其他实施例中，使用第一蚀刻工艺去除鳍109的第二半导电材料108的顶部，并且使用第二蚀刻工艺去除隔离区104的顶部以暴露鳍109的第一半导电材料106的顶部。
图3A和图3B示出在使鳍109的第二半导电材料108凹陷和使接近鳍109的包含隔离区104的绝缘材料凹陷之后的半导体器件100。在图3A中的虚位108’(例如，以虚线)示出凹陷步骤之前的第二半导电材料108，并且在虚位104’还示出凹陷步骤之前的隔离区104。例如，取决于第二半导电材料108和隔离区104的材料以及所使用的蚀刻工艺的类型，可以使用单个蚀刻步骤或者两个蚀刻步骤使第二半导电材料108和隔离区104凹陷。在一些实施例中，同时使第二半导电材料108和隔离区104凹陷。
接下来，使用蚀刻工艺去除鳍109的第一半导电材料106的顶部。图4A和图4B分别是在去除设置在第二半导电材料108下方的鳍109的第一半导电材料106的顶部之后的图3A和图3B中示出的FinFET的X视图和Y视图。使用对第一半导电材料106的材料具有选择性的蚀刻工艺。使用适合于蚀刻去除第一半导电材料106的一部分而在结构中保留第二半导电材料108的蚀刻工艺。作为另一实例，在其他实施例中，可以在用于去除鳍109的第一半导电材料106的顶部的蚀刻工艺期间去除第二半导电材料108的一部分。
第一半导电材料106的顶部的去除在第二半导电材料108的下方留下了凹槽132。在图4A中，第二半导电材料108好像是“浮置”在凹陷的第一半导电材料106的上方。然而，在图4B中，能够看出在第一端134a和与第一端134a相对的第二端134b通过源极和漏极区110、部分第一半导电材料106和间隔件120锚固第二半导电材料108。作为实例，在一些实施例中，第一半导电材料106的凹槽132的垂直高度包含尺寸d1，其为约1nm至5nm。可选地，包含尺寸d1的凹槽132的垂直高度可以包含其他尺寸。
然后使用氧化工艺在第一半导电材料106和第二半导电材料108上形成氧化物。图5A和图5B分别是在鳍109的第一半导电材料106上形成第一氧化物136和在鳍109的第二半导电材料108上形成第二氧化物138之后的图4A和图4B中示出的FinFET的X视图和Y视图。在一些实施例中，同时使用单个氧化工艺分别在第一半导电材料106和第二半导电材料108上形成第一氧化物136和第二氧化物138。可选地，在其他实施例中，可以以两个单独的氧化工艺形成第一氧化物136和第二氧化物138。
在第一半导电材料106包括SiGe和第二半导电材料108包括Si的实施例中，第一氧化物136包括SiGeOx并且第二氧化物138包括SiOx(例如SiO2)。例如，第一氧化物136包括第一半导电材料106与氧结合的材料，并且第二氧化物138包括第二半导电材料108与氧结合的材料。例如，在一些实施例中，第二氧化物138包括SiOx、GeOx、InSbOx、InGaSbOx、InAsOx、InGaAsOx、GaAsOx、GaSbOx或GaAsOx。可选地，第一氧化物136和第二氧化物138可以包括其他材料。
第一氧化物136具有包含尺寸d2的第一厚度，并且第二氧化物138具有包含尺寸d3的第二厚度。作为实例，在一些实施例中，尺寸d2为约1nm至2nm。作为另一实例，在一些实施例中，尺寸d3为约10nm至20nm。根据一些实施例，尺寸d2大于尺寸d3。根据一些实施例，尺寸d2比尺寸d3大至少5倍。可选地，分别包含尺寸d2和d3的第一氧化物136和第二氧化物138的厚度可以包含其他尺寸或者相对尺寸。
根据一些实施例，第一半导电材料106比第二半导电材料108以更快的速率氧化。例如，SiGe比Si氧化得更快，尤其是在某些环境或者氧化条件下。根据一些实施例，使用使第一半导电材料106上的氧化量大于第二半导电材料108上的氧化量的氧化工艺。例如，在一些实施例中，第一半导电材料106在第一氧化速率下氧化，而第二半导电材料108在第二氧化速率下氧化，其中第一氧化速率比第二氧化速率约大5倍以上。在一些实施例中，第一氧化速率比第二氧化速率约大6倍以上。作为另一实例，在其他实施例中，第一氧化速率比第二氧化速率约大10倍至20倍以上。
在一些实施例中，使用原位蒸汽生成工艺(ISSG)、湿炉工艺(wet furnaceprocess)和/或H2/O2等离子体工艺来氧化第一半导电材料106和第二半导电材料108。例如，在一些实施例中，可以使用ISSG工艺氧化第一半导电材料106和第二半导电材料108。在一些实施例中，ISSG工艺包括在约300℃至800℃的温度、约5托至40托的压力、约5标准升/分钟(s.l.m.)至50s.l.m.的总气体流量、约2％至33％的H2％以及约30秒至10分钟的处理时间下引入氧气。作为另一实例，在一些实施例中，可以使用湿炉工艺氧化第一半导电材料106和第二半导电材料108。在一些实施例中，湿炉工艺包括约300℃至800℃的温度、约200托至760托的压力、约5升(L)至20L的总H2O流量以及约10分钟至200分钟的处理时间。作为又一实例，在一些实施例中，可以使用H2/O2等离子体工艺氧化第一半导电材料106和第二半导电材料108。H2/O2等离子体工艺包括在约300℃至800℃的温度、约0.1托至20托的压力、约10瓦特(W)至4000W的射频(RF)功率、约100标准立方厘米/分钟(s.c.c.m)至4000s.c.c.m的总气体流量(H2+O2)以及约20秒至20分钟的处理时间下的高温工艺。可选地，ISSG工艺、湿炉工艺和H2/O2等离子体工艺可以包括其他工艺参数，并且可以使用其他方法分别在第一半导电材料106和第二半导电材料108的暴露部分上形成第一氧化物136和第二氧化物138。
接下来，从第二半导电材料108去除第二氧化物138。图6A和图6B分别是去除在第二半导电材料108上形成的第二氧化物138之后的图5A和图5B中示出的FinFET的X视图和Y视图。使用蚀刻工艺去除第二氧化物138。
例如，在一些实施例中，使用用于第二氧化物138的蚀刻工艺还去除第一氧化物136的一部分140(图6B中的虚位所示)。在一些实施例中，在去除第二氧化物138的同时去除第一氧化物136的部分140。作为另一实例，在其他实施例中，未去除第一氧化物136的一部分140。在一些实施例中，使用也适合于去除第一氧化物136的材料的蚀刻工艺去除第二氧化物138。有利地是，在一些实施例中，由于在氧化工艺中第二氧化物138不如第一氧化物136形成得快，因此第二氧化物138的厚度(其包含尺寸d3)小于第一氧化物136的厚度(其包含尺寸d2)，第一氧化物136的一部分142保留在第一半导电材料106上，也在图6B中示出。
接下来，继续FinFET150的制造工艺以完成半导体器件100的制造。图7A和图7B分别是在完成FinFET150的制造之后的图6A和图6B中示出的FinFET的X视图和Y视图。在第二半导电材料108的上方并且围绕第二半导电材料108形成栅极电介质158/168，并且在栅极电介质158/168上方并且围绕栅极电介质158/168形成包含导电材料的栅极170。栅极电介质158/168包括一个或多个绝缘材料层。作为实例，栅极电介质158/168可以包括第一绝缘材料158，第一绝缘材料158包括厚度为约5至20埃的二氧化硅的第一层160。第一绝缘材料158包括介电常数大于SiO2的介电常数的高介电常数(k)绝缘材料(诸如HfO2或者ZrO2)的第二层162。在一些实施例中，第一绝缘材料158的厚度为约10至30埃。栅极电介质158/168可以包括在沉积栅极170材料之前沉积的第二绝缘材料168。在一些实施例中，第二绝缘材料168包括厚度为约10至30埃的高k绝缘材料(诸如HfO2或者ZrO2)。例如，在一些实施例中，不包括第二绝缘材料168。可选地，例如，栅极电介质158/168可以包括单个材料层和/或可以包括其他材料和尺寸。
在一些实施例中，栅极170材料包括厚度为约100至300埃的导电材料，诸如TiN、TaN、TiAl、TiN、AlTi、AlTiO和/或W。可选地，栅极170可以包括其他材料和尺寸。在沉积栅极材料之后栅极170的一部分围绕第二半导电材料108的所有面延伸，如图7A中示出的视图所示，因此FinFET150包括环绕栅极GAA器件。
第二半导电材料108包括GAA FinFET150的沟道区。例如，在一些实施例中，第二半导电材料108包括纳米线。FinFET150包括接近纳米线的第一端134a的源极区110和接近纳米线的第二端134b的漏极区110，第二端134b与第一端134a相对。在一些实施例中，源极区110和漏极区110包括SiCP。可选地，源极区110和漏极区110可以包括其他材料。第一半导电材料106的氧化部分(例如第一氧化物136)包括设置在源极区110和漏极区110之间的绝缘材料。例如，第一氧化物136充当源极区110和漏极区110之间的绝缘体。
包含GAA FinFET150的半导体器件100包括设置在工件102上方的鳍109，其也在图7A和7B中示出。鳍109包括工件105的一部分(在一些实施例中)、设置在工件105上方的第一半导电材料106和设置在第一半导电材料106上方的第一半导电材料的氧化物(例如，第一氧化物136)。鳍109包括设置在第一氧化物136上方的第二半导电材料108。鳍109还包括在第二半导电材料108上方并且围绕第二半导电材料108设置的导电材料(例如，栅极170)以及设置在第一氧化物136和第二半导电材料108之间的导电材料170的一部分170’。FinFET150的鳍109包括围绕第二半导电材料108设置的第一绝缘材料158、设置在第二半导电材料108的顶面和栅极170的导电材料之间的第一绝缘材料158的第一部分164以及设置在第二半导电材料108的底面和栅极170的导电材料的部分170’之间的第一绝缘材料158的第二部分166。围绕栅极170的导电材料的区域设置第二绝缘材料168，并且在栅极170的导电材料的部分170’和第一氧化物136之间设置第二绝缘材料168的一部分172。鳍109远离工件102垂直伸出预定的量，举例来说，诸如约10至20nm。第一绝缘材料158、栅极170材料的部分170’和第二绝缘材料168填充第一半导电材料106的第一氧化物136和第二半导电材料108之间的间隙132。
作为实例，在图7A和图7B示出的制造工艺阶段之后，可以在FinFET150上方形成其他绝缘材料层(未示出)，并且可以在绝缘材料层内形成接触件(也未示出)，这些接触件与部分FinFET150(诸如与栅极170以及源极和漏极区110)形成电连接。例如，可以在后段(BEOL)工艺中在FinFET150上方形成导线和通孔(也未示出)。
图8是根据一些实施例制造包含GAA FinFET150的半导体器件100的方法的流程图180。在步骤182中，部分地制造FinFET150，该FinFET150包括具有第一半导电材料106和设置在第一半导电材料106上方的第二半导电材料108的半导体鳍109(参见图1)。在步骤184中，去除半导体鳍109的第二半导电材料108的顶部，并且暴露第一半导电材料106的顶部(参见图2、图3A和图3B)。在步骤186中，从第二半导电材料108的下方去除第一半导电材料106的顶部(参见图4A和图4B)。在步骤188中，氧化第一半导电材料106和第二半导电材料108，形成具有第一厚度(包含尺寸d2)的第一氧化物136，以及在第二半导电材料108上形成具有第二厚度(包含尺寸d3)的第二氧化物138，第一厚度(包含尺寸d2)大于第二厚度(包含尺寸d3)(参见图5A和图5B)。在步骤190中，从第二半导电材料108去除第二氧化物138(参见图6A和图6B)。在步骤192中，然后完成FinFET150的制造工艺(也在图7A和图7B示出)。
本发明的一些实施例包括形成包含GAA FinFET150的半导体器件100的方法，并且还包括包含本文所描述的新GAA FinFET150的半导体器件100。
本发明的一些实施例的优点包括提供了形成GAA FinFET150的新方法，其利用具有不同氧化速率的材料来形成期望的结构。新的热氧化工艺用于形成Si/Ge/III-V GAAFinFET器件150。GAA FinFET器件150包括三维(3D)环绕栅极纳米线器件结构，其中沟道包括Si、Ge和/或III-V族材料(例如，第二半导电材料108)。
在一些实施例中，同时氧化第一半导电材料106和第二半导电材料108，并且由于第一半导电材料106和第二半导电材料108的氧化速率不同，在源极和漏极区110之间形成较厚的包含第一氧化物136的氧化物层，并且围绕包含沟道的第二半导电材料108形成较薄的包含第二氧化物138的氧化物层。在一些实施例中，通过热氧化工艺来实现大于5∶1的氧化速率比值(例如，第一半导电材料106的氧化速率与第二半导电材料108的氧化速率的比值)，这改善了第一氧化物136的质量。例如，第一半导电材料106的较厚的第一氧化物136保留在结构中作为源极和漏极区110之间的隔离层，阻止通过第一半导电材料106漏电。
使用本文所描述的热氧化工具和方法，第一氧化物136和第二氧化物138是自对准的。由于第一氧化物136的厚度大于第二氧化物138的厚度，所以可以使用单个蚀刻工艺来去除第二氧化物138，而在结构中保留自对准的第一氧化物136。在第一半导电材料106和第二半导电材料108之间形成间隙132，从而可以完全围绕包含沟道的第二半导电材料108形成栅极材料，进而形成GAA FinFET150。作为实例，包含沟道的第二半导电材料108包括纳米线，从而改善了氧化物与半导体界面(例如，第一绝缘材料158与第二半导电材料108)之间的陷阱状态密度(Dit)，这进一步改善了器件性能，即改善了GAA FinFET150的跨导(Gm)、载流子迁移率、漏极电流和/或亚阈值摆幅。而且，新的GAA FinFET150结构、设计和制造方法在制造工艺流程中很容易实现。
根据本发明的一些实施例，一种制造半导体器件的方法包括：部分地制造FinFET，该FinFET包括含有第一半导电材料和设置在第一半导电材料上方的第二半导电材料的半导体鳍。去除半导体鳍的第二半导电材料的顶部，并且暴露第一半导电材料的顶部。从第二半导电材料的下方去除第一半导电材料的顶部。氧化第一半导电材料和第二半导电材料，在第一半导电材料上形成具有第一厚度的第一氧化物，以及在第二半导电材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。从第二半导电材料去除第二氧化物，以及完成FinFET的制造。
根据其他实施例，一种制造半导体器件的方法包括：部分地制造鳍式场效应晶体管(FinFET)，该FinFET包括半导体鳍，该半导体鳍包含设置在工件上方的第一半导电材料，该第一半导电材料邻近隔离区，该半导体鳍进一步包括设置在第一半导电材料上方的第二半导电材料。该方法包括去除半导体鳍的第二半导电材料的顶部，使隔离区凹陷以暴露第一半导电材料的顶部的侧壁，以及从第二半导电材料的下方去除第一半导电材料的顶部。该方法包括氧化第一半导电材料和第二半导电材料，其中氧化第一半导电材料和第二半导电材料在第一半导电材料上形成具有第一厚度的第一氧化物以及在第二半导电材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。从第二半导电材料去除第二氧化物，并且从第一半导电材料去除第一氧化物的一部分。在第二半导电材料的上方并且围绕第二半导电材料形成栅极电介质，以及在栅极电介质的上方并且围绕栅极电介质形成栅极。
根据其他实施例，一种半导体器件包括设置在工件上方的鳍。该鳍包括设置在工件上方的第一半导电材料，设置在第一半导电材料上方的第一半导电材料的氧化物，以及设置在第一半导电材料的氧化物上方的第二半导电材料。该鳍包括在第二半导电材料上方并且围绕第二半导体材料设置的导电材料。导电材料的一部分设置在第一半导电材料的氧化物和第二半导电材料之间。该鳍包括围绕第二半导电材料设置的第一绝缘材料。第一绝缘材料的第一部分设置在第二半导电材料的顶面和导电材料之间，并且第一绝缘材料的第二部分设置在第二半导电材料的底面和导电材料之间。该鳍包括围绕导电材料的区域设置的第二绝缘材料。第二绝缘材料的一部分设置在导电材料和第一半导电材料的氧化物之间。该鳍的导电材料包括环绕栅极(GAA)鳍式场效应晶体管(FinFET)的栅极，并且第二半导电材料包括GAA FinFET的沟道区。
尽管已经详细地描述了本发明的一些实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的构思和范围的情况下，进行各种改变、替换和更改。例如，本领域技术人员可以很容易理解本文所描述的许多部件、功能、工艺和材料都可以变化而仍保留在本发明的范围内。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
部分地制造鳍式场效应晶体管(FinFET)，所述鳍式场效应晶体管包括具有第一半导电材料和设置在所述第一半导电材料上方的第二半导电材料的半导体鳍；
去除所述半导体鳍的第二半导电材料的顶部；
暴露所述第一半导电材料的顶部；
从所述第二半导电材料的下方去除所述第一半导电材料的顶部；
氧化所述第一半导电材料和所述第二半导电材料，其中氧化所述第一半导电材料和所述第二半导电材料包括在所述第一半导电材料上形成具有第一厚度的第一氧化物和在所述第二半导电材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；
从所述第二半导电材料去除所述第二氧化物；以及
完成所述鳍式场效应晶体管的制造。
2.根据权利要求1所述的方法，其中，去除所述第二氧化物还从所述第一半导电材料去除所述第一氧化物的第一部分而使所述第一氧化物的第二部分保留在所述第一半导电材料上。
3.根据权利要求1所述的方法，其中，氧化所述第一半导电材料和所述第二半导电材料包括原位蒸汽生成(ISSG)工艺。
4.根据权利要求3所述的方法，其中，所述原位蒸汽生成工艺包括在300℃至800℃的温度、5托至40托的压力、5标准升/分钟(s.l.m.)至50s.l.m.的总气体流量、2％至33％的H2％以及30秒至10分钟的处理时间下引入氧气。
5.根据权利要求1所述的方法，其中，氧化所述第一半导电材料和所述第二半导电材料包括湿炉工艺。
6.根据权利要求5所述的方法，其中，所述湿炉工艺包括300℃至800℃的温度、200托至760托的压力、5升(L)至20L的总H2O流量以及10分钟至200分钟的处理时间。
7.根据权利要求1所述的方法，其中，氧化所述第一半导电材料和所述第二半导电材料包括H2/O2等离子体工艺。
8.根据权利要求7所述的方法，其中，所述H2/O2等离子体工艺包括在300℃至800℃的温度、0.1托至20托的压力、10瓦特(W)至4000W的射频(RF)功率、100标准立方厘米/分钟(s.c.c.m)至4000s.c.c.m的总气体流量(H2+O2)以及20秒至20分钟的处理时间下实施的高温工艺。
9.一种制造半导体器件的方法，包括：
部分地制造鳍式场效应晶体管(FinFET)，所述鳍式场效应晶体管包括半导体鳍，所述半导体鳍包含设置在工件上方的第一半导电材料，所述第一半导电材料邻近隔离区，所述半导体鳍进一步包括设置在所述第一半导电材料上方的第二半导电材料；
去除所述半导体鳍的第二半导电材料的顶部；
使所述隔离区凹陷以暴露所述第一半导电材料的顶部的侧壁；
从所述第二半导电材料的下方去除所述第一半导电材料的顶部；
氧化所述第一半导电材料和所述第二半导电材料，其中氧化所述第一半导电材料和所述第二半导电材料在所述第一半导电材料上形成具有第一厚度的第一氧化物和在所述第二半导电材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；
从所述第二半导电材料去除所述第二氧化物以及从所述第一半导电材料去除所述第一氧化物的一部分；
在所述第二半导电材料上方并且围绕所述第二半导电材料形成栅极电介质；以及
在所述栅极电介质上方并且围绕所述栅极电介质形成栅极。
10.根据权利要求9所述的方法，其中，所述第一半导电材料在第一氧化速率下氧化，所述第二半导电材料在第二氧化速率下氧化，并且所述第一氧化速率比所述第二氧化速率大5倍以上。
11.根据权利要求9所述的方法，其中，氧化所述第一半导电材料和所述第二半导电材料包括使用氧化工艺同时氧化所述第一半导电材料和所述第二半导电材料。
12.根据权利要求9所述的方法，其中，从所述第二半导电材料去除所述第二氧化物以及从所述第一半导电材料去除所述第一氧化物的所述部分包括使用蚀刻工艺同时从所述第二半导电材料去除所述第二氧化物和从所述第一半导电材料去除所述第一氧化物的所述部分。
13.一种半导体器件，包括：
鳍，设置在工件上方，所述鳍包括：
第一半导电材料，设置在工件上方；
所述第一半导电材料的氧化物，设置在所述第一半导电材料上方；
第二半导电材料，设置在所述第一半导电材料的氧化物的上方；
导电材料，在所述第二半导电材料的上方并且围绕所述第二半导电材料设置，所述导电材料的一部分设置在所述第一半导电材料的氧化物和所述第二半导电材料之间；
第一绝缘材料，围绕所述第二半导电材料设置，所述第一绝缘材料的第一部分设置在所述第二半导电材料的顶面和所述导电材料之间，所述第一绝缘材料的第二部分设置在所述第二半导电材料的底面和所述导电材料之间；以及
第二绝缘材料，围绕所述导电材料的区域设置，所述第二绝缘材料的一部分设置在所述导电材料和所述第一半导电材料的氧化物之间，
其中，所述导电材料包括环绕栅极(GAA)鳍式场效应晶体管(FinFET)的栅极，并且所述第二半导电材料包括所述环绕栅极鳍式场效应晶体管的沟道区。
14.根据权利要求13所述的半导体器件，其中，所述第一绝缘材料包括第一层和设置在所述第一层上方的第二层，其中所述第一层包括SiO2，所述第二层包括介电常数大于SiO2的介电常数的高介电常数(k)绝缘材料，并且所述第二绝缘材料层包括高k绝缘材料。
15.根据权利要求13所述的半导体器件，其中，所述沟道区包括选自由Si、Ge、III-V族材料和它们的组合所组成的组中的材料。
16.根据权利要求15所述的半导体器件，其中，所述沟道区包括III-V族材料，所述III-V族材料包括选自由InSb、InGaSb、InAs、InGaAs、GaAs、GaSb、GaAs和它们的组合所组成的组的材料。
17.根据权利要求13所述的半导体器件，其中，所述沟道区包括纳米线。
18.根据权利要求17所述的半导体器件，进一步包括：接近所述纳米线的第一端的源极区和接近所述纳米线的第二端的漏极区，所述第二端与所述第一端相对。
19.根据权利要求18所述的半导体器件，其中，所述源极区和所述漏极区包括SiCP。
20.根据权利要求18所述的半导体器件，其中，所述第一半导电材料的氧化物包括设置在所述源极区和所述漏极区之间的绝缘材料。
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