KR101878744B1 - 고 전압 산화물 트랜지스터 및 그 제조방법 - Google Patents
고 전압 산화물 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR101878744B1 KR101878744B1 KR1020120000647A KR20120000647A KR101878744B1 KR 101878744 B1 KR101878744 B1 KR 101878744B1 KR 1020120000647 A KR1020120000647 A KR 1020120000647A KR 20120000647 A KR20120000647 A KR 20120000647A KR 101878744 B1 KR101878744 B1 KR 101878744B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- channel layer
- layer
- oxide layers
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 364
- 238000000034 method Methods 0.000 claims description 30
- 238000010030 laminating Methods 0.000 claims description 12
- 239000002356 single layer Substances 0.000 claims description 8
- 229910007541 Zn O Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 16
- 239000010409 thin film Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910018516 Al—O Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Abstract
고 전압 산화물 트랜지스터 및 그 제조 방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터는 기판 상에 구비된 채널층과, 상기 기판 상에 구비되고, 상기 채널층에 대응하는 게이트 전극과, 상기 채널층의 한쪽에 접촉되는 소스 및 상기 채널층의 다른 쪽에 접촉된 드레인을 포함하고, 상기 채널층은 실리콘을 포함하지 않는 복수의 산화물층을 포함한다. 상기 게이트 전극은 상기 채널층의 위 또는 아래에 구비될 수 있다. 상기 게이트 전극은 상기 채널층의 위와 아래에 각각 구비될 수도 있다.
Description
본 발명의 일 실시예는 반도체 소자에 관한 것으로써, 보다 자세하게는 고 전압 산화물 트랜지스터 및 그 제조방법에 관한 것이다.
산화물을 채널로 이용하는 트랜지스터, 곧 산화물 트랜지스터는 저온 공정으로 제작이 가능하다. 따라서 산화물 트랜지스터를 이용하면, 패키징 물질(packaging material)로 사용되는 구리(copper) 기판 상에 고 전압 트랜지스터를 직접 형성할 수 있는 바, 제조 비용도 줄일 수 있고, 또한 열 방출도 쉬워질 수 있다.
그러나 산화물 트랜지스터를 이용하여 절연파괴 전압(breaking down voltage)이 높은 고 전압 트랜지스터를 형성할 수 있지만, 비 산화물 채널을 이용하는, 예컨대 Si, SiC 또는 GaN 채널을 이용하는 고 전압 트랜지스터에 비해서 캐리어 이동도(mobility)가 1~2오더(order) 정도 낮아질 수 있다.
본 발명의 일 실시예는 이동도를 증가시킬 수 있는 고 전압 산화물 트랜지스터를 제공한다.
본 발명의 다른 실시예는 이러한 트랜지스터의 제조 방법을 제공한다.
본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터는 기판 상에 구비된 채널층과, 상기 기판 상에 구비되고, 상기 채널층에 대응하는 게이트 전극과, 상기 채널층의 한쪽에 접촉되는 소스 및 상기 채널층의 다른 쪽에 접촉된 드레인을 포함하고, 상기 채널층은 실리콘을 포함하지 않는 복수의 산화물층을 포함한다.
이러한 트랜지스터에서, 상기 게이트 전극은 상기 채널층의 위 또는 아래에 구비될 수 있다.
상기 게이트 전극은 상기 채널층의 위와 아래에 각각 구비될 수 있다.
상기 게이트 전극과 상기 드레인의 이격은 상기 게이트 전극과 상기 소스의 이격보다 클 수 있다.
상기 채널층은 이동도 및 캐리어 농도가 서로 다른, 순차적으로 적층된 제1 및 제2 산화물층을 포함하고, 상기 제1 및 제2 산화물층 중 상기 이동도 및 캐리어 농도가 낮은 산화물층이 상기 게이트 전극에 근접하게 구비될 수 있다.
상기 채널층은 순차적으로 적층된 3개의 산화물층을 포함하고, 상기 3개의 산화물층 중 가운데 산화물층의 이동도 및 캐리어 농도는 나머지 산화물층과 다를 수 있다.
상기 채널층은 순차적으로 적층된 복수의 쌍의 산화물층을 포함하고, 한 쌍의 산화물층은 순차적으로 적층된 제1 및 제2 산화물층을 포함하고, 상기 제1 및 제2 산화물층 중 이동도 및 캐리어 농도가 낮은 산화물층이 상기 게이트 전극에 근접하게 구비될 수 있다.
상기 게이트 전극은 상기 채널층을 향하는 돌출부를 가질 수 있다.
상기 게이트 전극은 순차적으로 적층되고 이격된 2개의 게이트 전극을 포함하고, 상기 2개의 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 인접하게 구비될 수 있다.
상기 채널층의 위와 아래에 각각 구비된 게이트 전극 중 적어도 하나는 상기 채널층을 향하는 돌출부를 가질 수 있다.
상기 채널층의 위와 아래에 각각 구비된 게이트 전극 중 적어도 하나는 순차적으로 적층되고 이격된 제1 및 제2 게이트 전극을 포함하고, 상기 제1 및 제2 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 인접하게 구비될 수 있다.
본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터의 제조 방법은 기판 위에 채널층을 형성하고, 상기 채널층의 한쪽과 다른 쪽에 각각 접촉되는 소스 및 드레인을 형성하고, 게이트 절연층을 사이에 두고 상기 채널층과 마주하는 게이트 전극을 형성하는 과정을 포함하고, 상기 채널층은 실리콘을 포함하지 않는 복수의 산화물층을 순차적으로 적층하여 형성할 수 있다.
이러한 제조 방법에서, 상기 게이트 전극은 상기 채널층의 위와 아래 중 적어도 한 곳에 형성할 수 있다.
상기 게이트 전극은 상기 소스보다 상기 드레인과 더 이격되도록 형성할 수있다.
상기 채널층은 이동도 및 캐리어 농도가 서로 다른 제1 및 제2 산화물층을 순차적으로 적층하여 형성하고, 상기 제1 및 제2 산화물층 중 상기 이동도 및 캐리어 농도가 낮은 산화물층을 상기 게이트 전극 가까이 형성할 수 있다.
상기 채널층은 3개의 산화물층을 순차적으로 적층하여 형성하고, 상기 3개의 산화물층 중 가운데 산화물층의 이동도 및 캐리어 농도는 나머지 산화물층과 다를 수 있다.
상기 채널층은 복수의 쌍의 산화물층을 순차적으로 적층하여 형성하고, 한 쌍의 산화물층은 제1 및 제2 산화물층을 순차적으로 적층하여 형성하며, 상기 제1 및 제2 산화물층 중 이동도 및 캐리어 농도가 낮은 산화물층을 상기 게이트 전극 가까이 형성할 수 있다.
상기 게이트 전극은 2개의 게이트 전극을 순차적으로 적층되고 이격되게 형성하고, 상기 2개의 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 가까이 형성할 수 있다.
상기 채널층의 위와 아래에 각각 게이트 전극을 형성할 때, 각각의 게이트 전극은 서로 다른 구조 또는 동일한 구조로 형성할 수 있다. 이때, 상기 채널층의 위와 아래에 형성된 게이트 전극 중 하나는 단층으로 형성하고, 나머지는 복층으로 형성할 수 있다.
본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터를 이용하면, 캐리어 농도 및 이동도가 다른 복수의 산화물층을 채널로 사용한다. 또한, 게이트 전극과 드레인 사이의 간격을 게이트 전극과 소스 사이의 간격보다 크게 한다. 이러한 조건에 따라 고 전압 특성과 저온 공정 특성을 유지하면서 캐리어 이동도는 비산화물 채널을 이용하는 고 전압 트랜지스터 수준으로 높아질 수 있다. 저온 공정 특성을 갖고 있는 바, 패키징 물질로 사용되는 구리 기판 상에 고 전압 트랜지스터를 직접 형성할 수 있는 바, 공정을 단순화 할 수 있고, 제조 비용도 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 고 전압 산화물 트랜지스터를 나타낸 단면도이다.
도 3은 도 1에서 드레인 측의 게이트 절연층의 두께가 소스 측보다 두꺼운 경우를 나타낸 단면도이다.
도 4는 도 2에서 드레인 측의 게이트 절연층의 두께가 소스 측보다 두꺼운 경우를 나타낸 단면도이다.
도 5 및 도 6은 도 1에서 게이트 전극과 드레인 사이의 게이트 절연층의 두께를 두껍게 형성하기 위해 게이트 전극 구조의 변형예를 나타낸 단면도이다.
도 7 및 도 8은 도 2에서 게이트 전극과 드레인 사이의 게이트 절연층의 두께를 두껍게 형성하기 위한 게이트 전극의 변형예를 나타낸 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 의한 고 전압 산화물 트랜지스터를 나타낸 단면도들이다.
도 11 내지 도 15는 본 발명의 실시예들에 의한 고 전압 산화물 트랜지스터에 대한 전기적 특성을 평가하기 위해 실시한 실험의 결과를 나타낸 그래프들이다.
도 16은 본 발명의 실시예들에 의한 트랜지스터에서 게이트 전극이 채널층의 위 또는 아래에만 구비된 싱글 게이트 전극 구조일 때와 게이트 전극이 채널층의 위 아래에 각각 구비된 더블 게이트 전극 구조일 때의 전류-전압 특성을 나타낸 그래프이다.
도 17 내지 도 19는 도 1의 고 전압 산화물 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 20 및 도 21은 도 2의 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 22 및 도 23은 도 5에 도시한 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 24 및 도 25는 도 6에 도시한 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 26 내지 도 28은 도 7에 도시한 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 29 및 도 30은 도 8에 도시한 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 의한 고 전압 산화물 트랜지스터를 나타낸 단면도이다.
도 3은 도 1에서 드레인 측의 게이트 절연층의 두께가 소스 측보다 두꺼운 경우를 나타낸 단면도이다.
도 4는 도 2에서 드레인 측의 게이트 절연층의 두께가 소스 측보다 두꺼운 경우를 나타낸 단면도이다.
도 5 및 도 6은 도 1에서 게이트 전극과 드레인 사이의 게이트 절연층의 두께를 두껍게 형성하기 위해 게이트 전극 구조의 변형예를 나타낸 단면도이다.
도 7 및 도 8은 도 2에서 게이트 전극과 드레인 사이의 게이트 절연층의 두께를 두껍게 형성하기 위한 게이트 전극의 변형예를 나타낸 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 의한 고 전압 산화물 트랜지스터를 나타낸 단면도들이다.
도 11 내지 도 15는 본 발명의 실시예들에 의한 고 전압 산화물 트랜지스터에 대한 전기적 특성을 평가하기 위해 실시한 실험의 결과를 나타낸 그래프들이다.
도 16은 본 발명의 실시예들에 의한 트랜지스터에서 게이트 전극이 채널층의 위 또는 아래에만 구비된 싱글 게이트 전극 구조일 때와 게이트 전극이 채널층의 위 아래에 각각 구비된 더블 게이트 전극 구조일 때의 전류-전압 특성을 나타낸 그래프이다.
도 17 내지 도 19는 도 1의 고 전압 산화물 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 20 및 도 21은 도 2의 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 22 및 도 23은 도 5에 도시한 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 24 및 도 25는 도 6에 도시한 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 26 내지 도 28은 도 7에 도시한 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 29 및 도 30은 도 8에 도시한 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터에 대해 설명한다. 고 전압 산화물 트랜지스터는 박막 트랜지스터(TFT)일 수 있다.
도 1을 참조하면, 기판(30) 상에 게이트 전극(32)이 구비되어 있다. 게이트 전극(32)은 통상의 박막 트랜지스터의 게이트 전극일 수 있다. 기판(30) 상에 게이트 전극(32)을 덮는 게이트 절연층(34)이 형성되어 있다. 게이트 절연층(34)은 단층 또는 복층일 수 있다. 게이트 절연층(34)은 산화물 또는 질화물로 형성된 것일 수 있다. 게이트 절연층(34)에서 적어도 게이트 전극(32)의 상부면 상에 형성된 부분의 두께는 일정할 수 있다. 달리 표현하면, 게이트 절연층(34)은 게이트 전극(32)의 상부면과 평행한 부분을 갖고 있고, 이 부분은 게이트 전극(32) 상에 있을 수 있다. 게이트 절연층(32) 상에 산화물로 형성된 채널층(36)이 존재한다. 채널층(36)은 게이트 전극(32) 위에 위치할 수 있다. 채널층(36)은 산화물 반도체층일 수도 있다. 채널층(36)은 실리콘(Si)을 포함하지 않는 산화물층일 수 있다. 채널층(36)은 순차적으로 적층된 복수의 산화물층을 포함할 수 있다. 예를 들면, 채널층(36)은 순차적으로 적층된 제1 및 제2 산화물층(36a, 36b)을 포함할 수 있다. 제1 산화물층(36a)은 게이트 절연층(34)과 제2 산화물층(36b) 사이에 구비될 수 있다. 채널층(36)은 제2 산화물층(36b) 상에 구비된 제3 산화물층(미도시)을 더 포함할 수 있다. 이때, 상기 제3 산화물층의 재료는 제1 산화물층(36a)과 동일할 수 있다. 또한, 채널층(36)은 1쌍의 산화물층이 반복 적층된 것일 수 있다. 이때, 상기 1쌍의 산화물층은 제1 및 제2 산화물층(36a, 36b)일 수 있다. 제1 산화물층(36a)의 캐리어 농도 및 이동도는 제2 산화물층(36b)보다 낮을 수 있다. 트랜지스터의 문턱전압(Vth)은 게이트 절연층(34)에 가까운 제1 산화물층(36a)에 의해 결정될 수 있다. 제1 산화물층(36a)은 제1 및 제2 그룹의 물질층을 포함할 수 있다. 상기 제1 그룹의 물질층은 Ga, In, Zr, Zn, Sn, Al, Hf, Ta 및 Ti로 이루어진 군 중에서 선택된 적어도 2개의 원소와 산소(O)를 포함하는 층일 수 있다. 상기 제1 그룹의 물질층은 3원계 또는 4원계 물질층일 수 있다. 예를 들면, 상기 제1 그룹의 물질층은 Ga-In-Zn-O층, Ga-Sn-Zn-O층, Ga-Al-Zn-O층, Hf-In-Zn-O층, Hf-Sn-Zn-O층, Hf-Al-Zn-O층, Zr-In-Zn-O층, Zr-Sn-Zn-O층, Zr-Al-Zn-O층, Ga-Al-O층, Sn-Al-O층, In-Al-Zn-O층, Ta-In-Zn-O층, Ta-Sn-Zn-O층, Ta-Al-Zn-O층, Ti-In-Zn-O층, Ti-Al-Zn-O층, Ti-Sn-Zn-O층, Ta-Al-O층, Ta-Sn-O층 또는 이들의 조합일 수 있다. 상기 제2 그룹의 물질층은 X, Zn, Sn, In 및 Al로 이루어진 군 중 선택된 적어도 2개의 원소와 산소를 포함하는 층일 수도 있다. 상기 제2 그룹의 물질층은 3원계 또는 4원계 물질층일 수 있다. 예를 들면, 상기 제2 그룹의 물질층은 X-In-Zn-O층, X-Sn-Zn-O층, X-Al-Zn-O층, X-Al-O층, X-Sn-O층을 포함할 수 있다. 이러한 상기 제2 그룹의 물질층에서 산소는 옥시 나이트라이드(ON)로 대체될 수도 있다. 또한, 상기 제2 그룹 물질층에서‘X’는 란탄계열 원소, Sb, Bi, As, Sb, Si, P, S 및 다른 금속일 수 있는데, 상기 다른 금속은 상기 제1 그룹의 물질층과 중복되지 않는 상기 제2 그룹의 물질층을 형성하는 금속일 수 있다.
제2 산화물층(36b)의 이동도는, 예를 들면 10이상일 수 있다. 제2 산화물층(36b)은, 예를 들면 In-Zn-O층, Ga-Zn-O층, Al-Zn-O층, In-O층 또는 In-Sn-O층일 수 있다. 게이트 절연층(34) 상에 채널층(36)의 한쪽에 접촉되는 소스(38)가 존재하고, 채널층(36)의 다른 쪽에 접촉되는 드레인(40)이 존재한다. 소스(38)는 채널층(36)의 한쪽을 덮을 수 있다. 드레인(40)은 채널층(36)의 다른 쪽을 덮을 수 있다. 소스(38)와 드레인(40)은 이격되어 있다. 도 1의 트랜지스터는 게이트 전극(32)이 채널층(36) 아래에 구비된 바텀 게이트 박막 트랜지스터(bottom gate TFT)일 수 있다.
도 2는 본 발명의 다른 실시예에 의한 고 전압 산화물 트랜지스터의 단면도이다. 도 2에 도시한 트랜지스터는 게이트 전극(32)이 채널층(37) 위에 구비된 탑 게이트 박막 트랜지스터(top gate TFT)일 수 있다.
도 2를 참조하면, 기판(30) 상에 버퍼층(50)이 구비되어 있다. 버퍼층(50)은 절연층일 수 있다. 버퍼층(50) 상에 채널층(37)이 존재한다. 채널층(37)은 제2 산화물층(36b) 및 제1 산화물층(36a)이 순차적으로 적층된 것이다. 곧, 제1 및 제2 산화물층(36a, 36b)의 적층 순서가 도 1의 경우와 반대이다. 버퍼층(50) 상에 채널층(37)의 한쪽과 접촉된 소스(38)가 존재하고, 채널층(37)의 다른 쪽과 접촉되고 소스(38)와 이격된 드레인(40)이 존재한다. 소스(38)와 드레인(40) 사이의 채널층(37) 상에 게이트 절연층(34) 및 게이트 전극(32)이 순차적으로 적층되어 있다. 소스(38), 드레인(40) 및 게이트 전극(32)은 패시베이션층(passivation layer)(60)으로 덮여 있다.
도 3은 도 1에 도시한 트랜지스터의 변형예를 보여준다.
도 3을 참조하면, 게이트 전극(32)과 채널층(36) 사이에서 게이트 절연층(34)의 두께는 균일하지 않다. 곧, 드레인(40)과 게이트 전극(32) 사이의 게이트 절연층(34)의 두께는 소스(38)와 게이트 전극(32) 사이의 게이트 절연층(34)의 두께보다 두껍다. 이와 같이 드레인(40)과 게이트 전극(32) 사이의 간격이 소스(38)와 게이트 전극(32) 사이의 간격보다 클 경우, 드레인(40) 아래의 전도대(conduction band)의 에너지 레벨은 게이트 전극(32)과 소스 및 드레인(38, 40) 사이의 간격이 동일할 때보다(게이트 절연층(34)의 두께가 균일할 때보다) 높아지게 된다. 이에 따라 트랜지스터가 오프 상태일 때, 역방향 전압에 의해 트랜지스터의 오프 상태가 파괴되는 전압이 높아지게 된다. 따라서 트랜지스터는 높은 역방향 전압에서도 오프 상태를 안정되게 유지할 수 있다.
도 4는 도 2에 도시한 트랜지스터의 변형예를 보여준다.
도 4를 참조하면, 게이트 절연층(34)의 두께는 소스(38)에 인접한 부분보다 드레인(40)에 인접한 부분이 두꺼울 수 있다.
게이트 전극과 소스 및 드레인 사이의 게이트 절연층의 두께를 다르게 하기 위해 게이트 전극은 다양한 구성을 가질 수 있는데, 도 5 내지 도 10은 이에 대한 예들을 보여준다.
도 5 및 도 6은 탑 게이트 박막 트랜지스터에 대한 예이고, 도 7 및 도 8은 바텀 게이트 박막 트랜지스터에 대한 예이며, 도 9 및 도 10은 채널층의 위 아래에 각각 게이트 전극이 구비된 더블 게이트(double gate) 박막 트랜지스터에 대한 예이다. 도 5 내지 도 10에서는 편의 상, 소스(38), 드레인(40), 채널층들(36, 37) 및 게이트 전극들만 도시하고, 박막 트랜지스터의 나머지 부분에 대한 도시는 생략한다. 또한, 편의 상, 채널층들(36, 37)은 단층으로 도시하였고, 소스(38) 및 드레인(40)은 채널층들(36, 37)의 측면에 단순히 접촉된 것으로 도시하였다.
도 5를 참조하면, 채널층(37) 상에 게이트 전극(72)이 구비되어 있다. 게이트 전극(72)은 상부면이 평평하다. 게이트 전극(72)은 채널층(37)을 향해 돌출된 돌출부(72a)를 갖고 있다. 돌출부(72a)는 소스(38)에 가깝게 위치한다. 돌출부(72a)는 채널층(37)과 제1 간격(d1) 만큼 이격되어 있다. 게이트 전극(72)의 돌출부(72a)의 오른쪽에 위치하는 부분은 채널층(37)과 제2 간격(d2)만큼 이격되어 있다. 제2 간격(d2)은 제1 간격(d1)보다 클 수 있다. 돌출부(72a)와 게이트 전극(72)의 소스(38)에 인접한 일단(가장자리)은 수평으로 제3 간격(d3) 만큼 이격되어 있다. 돌출부(72a)와 게이트 전극(72)의 드레인(40)에 인접한 타단(가장자리)은 수평으로 제4 간격(d4) 만큼 이격되어 있다. 제4 간격(d4)은 제3 간격(d3)보다 클 수 있다. 제3 간격(d3)은 0이 될 수도 있다. 게이트 전극(72)의 상기 타단은 드레인 전극(40)의 수평으로 드레인(40) 경계까지 확장될 수 있다. 제1 내지 제4 간격(d1-d4)은 트랜지스터의 제조 과정에서 조절될 수 있다. 이와 같은 게이트 전극(72)의 구조에 따라 게이트 절연층(76)의 두께는 게이트 전극(72)과 드레인(40) 사이에서 더 두껍게 된다. 또한, 게이트 전극(72)의 구조적인 특징 때문에, 게이트 전극(72)에 소정의 동작 전압이 인가되면, 게이트 전극(72)과 드레인(40) 사이의 전위차는 게이트 전극(72)과 소스(38) 사이의 전위차보다 작게 된다. 이에 따라 드레인(40) 아래에서 에너지 밴드는 게이트 전극(72)과 드레인(40) 사이의 전위차가 게이트 전극(72)과 소스(38) 사이의 전위차와 같을 때보다 높아진다. 드레인(40) 아래에서의 이와 같은 에너지 밴드의 높아짐은 트랜지스터가 오프 상태일 때, 역 방향 전압에 의한 캐리어 이동을 저지하는 역할을 할 수 있다. 따라서 트랜지스터의 오프 상태를 파괴하기 위한 역 방향 전압은 높아지는 바, 트랜지스터의 오프 상태는 보다 견고히 유지될 수 있다.
도 6을 참조하면, 채널층(37) 위에 제1 및 제2 게이트 전극(74a, 74b)이 순차적으로 구비되어 있다. 제1 및 제2 게이트 전극(74a, 74b)은 제5 간격(d5) 만큼 이격되어 있다. 제1 게이트 전극(74a)은 채널층(37)과 제2 게이트 전극(74b) 사이에 형성되어 있다. 제1 게이트 전극(74a)의 폭(W1)은 제2 게이트 전극(74b)의 폭(W2)보다 좁다. 제2 게이트 전극(74b)의 폭(W2)은 채널층(37)의 길이(L1) 같거나 다를 수 있다. 채널층(37)에 대한 제1 게이트 전극(74a)의 위치는 도 5의 돌출부(72a)와 동일할 수 있다. 예컨대, 제1 게이트 전극(74a)은 채널층(37)으로부터 제1 간격(d1) 만큼 이격될 수 있다. 채널층(37)과 제1 게이트 전극(74a) 사이에는 절연층(미도시)이 존재한다. 제1 및 제2 게이트 전극(74a, 74b) 사이에도 상기 절연층이 존재한다. 제1 및 제2 게이트 전극(74a, 74b)과 드레인(40) 사이의 거리는 제1 및 제2 게이트 전극(74a, 74b)과 소스(38) 사이의 거리보다 멀다. 따라서 제1 및 제2 게이트 전극(74a, 74b)에 동작전압이 인가될 때, 제2 게이트 전극(74b)과 드레인(40) 사이의 전위차는 제1 게이트 전극(74a)과 소스(38) 사이의 전위차보다 작다. 이러한 결과로 도 5에서 설명한 바와 같이 트랜지스터의 오프 상태는 견고히 유지될 수 있다. 제1 및 제2 게이트 전극(74a, 74b)에는 동일한 동작 전압이 인가될 수 있다.
도 7을 참조하면, 채널층(36) 아래에 게이트 전극(78)이 구비되어 있다. 게이트 전극(78)은 채널층(36)을 향해 돌출된 돌출부(78a)를 갖고 있다. 게이트 전극(78)은 도 5의 게이트 전극(72)과 채널층(36)을 중심으로 상하 대칭을 이루는 것일 수 있다. 따라서 게이트 전극(78)의 구성 또는 구조에 대한 설명은 생략한다. 트랜지스터의 동작에서 게이트 전극(78)에 동작 전압이 인가될 때, 게이트 전극(78)과 소스(38) 사이의 전위차는 게이트 전극(78)과 드레인(40) 사이의 전위차보다 크다. 따라서 상술한 바와 같이 역 방향 전압에 대해 트랜지스터의 오프 상태는 견고히 유지될 수 있다.
도 8을 참조하면, 채널층(36) 아래에 제3 및 제4 게이트 전극(82a, 82b)이 순차적으로 구비되어 있다. 제3 게이트 전극(82a)은 채널층(36)과 제4 게이트 전극(82b) 사이에 위치할 수 있다. 제3 게이트 전극(82a)은 도 6의 제1 게이트 전극(74a)에 대응된다. 제4 게이트 전극(82b)은 도 6의 제2 게이트 전극(74b)에 대응된다. 곧, 제3 및 제4 게이트 전극(82a, 82b)은 채널층(36)을 중심으로 도 6의 제1 및 제2 게이트 전극(74a, 74b)과 상하 대칭을 이룬다. 따라서 제3 및 제4 게이트 전극(82a, 82b)에 대한 설명은 생략한다. 도 8의 제3 및 제4 게이트 전극(82a, 82b)의 구성도 앞에서 설명한 다른 게이트 전극 구성과 동일한 효과를 나타낼 수 있다.
도 9를 참조하면, 채널층(36)의 위에 상부 게이트 전극(92)이 존재하고, 아래에 하부 게이트 전극(94)이 존재한다. 상부 게이트 전극(92)은 채널층(36)의 상부면을 향하는 돌출부(92a)를 갖고 있다. 하부 게이트 전극(94)은 채널층(36)의 하부면을 향하는 돌출부(94b)를 갖고 있다. 상부 게이트 전극(92)은 도 5의 게이트 전극(72)에 해당할 수 있다. 하부 게이트 전극(94)은 도 7의 게이트 전극(78)에 해당할 수 있다. 따라서 상부 및 하부 게이트 전극(92, 94)에 대한 설명은 생략한다. 상부 및 하부 게이트 전극(92, 94)과 소스(38)의 거리는 상부 및 하부 게이트 전극(92, 94)과 드레인(40)의 거리보다 가깝다. 따라서 도 9의 게이트 전극 구성도 앞에서 설명한 효과와 동일한 효과를 나타낼 수 있는데, 도 9의 경우는 게이트 전극이 채널층(36) 위 아래에 각각 구비되어 있는 바, 역방향 전압에 대한 트랜지스터의 오프 상태를 견고히 유지하는 효과는 배가될 수 있다.
도 10을 참조하면, 채널층(36) 위에 상부 게이트 전극(S1)이 존재한다. 채널층(36) 아래에 하부 게이트 전극(S2)이 존재한다. 상부 게이트 전극(S1)은 복수의 게이트 전극을 포함할 수 있다. 예를 들면, 상부 게이트 전극(S1)은 순차적으로 적층된 제1 및 제2 상부 게이트 전극(96a, 96b)을 포함할 수 있다. 제1 상부 게이트 전극(96a)은 채널층(36)과 제2 상부 게이트 전극(96b) 사이에 위치할 수 있다. 제1 및 제2 상부 게이트 전극(96a,96b)은 이격되어 있다. 제1 및 제2 상부 게이트 전극(96a, 96b)은 각각 도 6의 제1 및 제2 게이트 전극(74a, 74b)에 해당될 수 있다. 따라서 상부 게이트 전극(S1)은 도 6의 채널층(36) 위에 구비된 게이트 전극의 구성과 동일할 수 있다. 하부 게이트 전극(S2)은 복수의 게이트 전극을 포함할 수 있다. 예를 들면, 하부 게이트 전극(S2)은 순차적으로 적층된 제1 및 제2 하부 게이트 전극(98a, 98b)을 포함할 수 있다. 제1 하부 게이트 전극(98a)은 채널층(36)과 제2 하부 게이트 전극(98b) 사이에 위치할 수 있다. 제1 및 제2 하부 게이트 전극(98a, 98b)은 각각 도 8의 제3 및 제4 게이트 전극(82a, 82b)에 해당될 수 있다. 따라서 하부 게이트 전극(S2)의 구성은 도 8의 채널층(36) 아래에 구비된 게이트 전극의 구성과 동일할 수 있다. 이에 따라 상부 및 하부 게이트 전극(S1, S2)에 대한 설명은 생략한다.
한편, 도면으로 도시하지는 않았지만, 도 9 또는 도 10에 도시한 고 전압 산화물 트랜지스터에서, 채널층(36)의 위 또는 아래에 구비된 게이트 전극 구성은 다른 구성으로 대체될 수 있음은 자명할 수 있다. 예를 들면, 도 10에서 하부 게이트 전극(S2)은 도 9의 하부 게이트 전극(94)으로 대체될 수도 있다.
도 9 및 도 10에 도시한 바와 같이 채널층(36) 위 아래에 각각에 게이트 전극이 구비되는 이중 게이트 전극 구조에서는 트랜지스터의 온 전류(On-current), 곧 트랜지스터가 턴 온 되었을 때의 전류는 채널층(36)의 위 또는 아래에만 게이트 전극이 구비되는 싱글 게이트 전극 구조보다 2배 이상 증가될 수 있고, 서브-문턱전압 슬로프(sub-threshold slope)가 개선될 수 있어 게이트 제어능력도 개선될 수 있다. 이에 대해서는 후술되는 실험예에서 추가로 설명된다.
도 11 내지 도 15는 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터에 대한 전기적 특성을 평가하기 위해 실시한 실험 결과를 나타낸 그래프들이다. 상기 실험에서 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터에 해당하는 제1 트랜지스터를 만들었다. 또한, 상기 제1 트랜지스터와 비교하기 위해 제2 트랜지스터도 만들었다. 상기 제2 트랜지스터는 종래의 트랜지스터에 해당될 수 있다. 상기 제1 트랜지스터의 채널층은 이중층(bilayer)으로써, 상술한 제1 및 제2 산화물층(36a, 36b)을 포함한다. 이때, 제1 산화물층(36a)은 HIZO층 또는 GIZO층으로 형성하고, 제2 산화물층(36b)은 IZO층으로 형성하였다. 반면, 상기 제2 트랜지스터의 채널층은 단층의 HIZO층 또는 GIZO층으로 형성하였다. 상기 제1 및 제2 트랜지스터에서 채널층의 폭(W)과 길이(L)는 각각 100㎛와 10㎛로 형성하였다. 또한, 소스와 드레인 사이의 전위차는 10V를 유지하였다.
도 11은 상기 제1 및 제2 트랜지스터를 대상으로 측정한 전류-전압 특성을 보여준다. 도 11에서 가로 축은 게이트 전극에 인가되는 전압을, 세로 축은 소스-드레인 전류를 나타낸다. 도 11에서 제1 그래프(G1)는 상기 제1 트랜지스터에 대한 결과를 나타낸다. 그리고 제2 그래프(G2)는 상기 제2 트랜지스터에 대한 결과를 나타낸다. 제1 및 제2 그래프(G1, G2)를 비교하면, 상기 제1 트랜지스터의 온 전류는 상기 제2 트랜지스터의 온 전류보다 10배 이상 증가된다.
도 12는 도 11의 결과에 근거한 포화 이동도(saturation mobility)를 보여준다. 도 12에서 가로축은 게이트 전압(Vg)을, 세로축은 이동도를 나타낸다. 도 12에서 제3 그래프(G3)는 상기 제1 트랜지스터에 대한 포화 이동도를 나타내고, 제4 그래프(G4)는 상기 제2 트랜지스터에 대한 포화 이동도를 나타낸다. 도 12의 제3 및 제4 그래프(G3, G4)를 비교하면, 상기 제1 트랜지스터의 포화 이동도는 33 정도인 반면, 상기 제2 트랜지스터의 포화 이동도는 3.1 정도인 것을 알 수 있다. 따라서 상기 제1 트랜지스터의 포화 이동도가 상기 제2 트랜지스터의 포화 이동도보다 훨씬 큰 것을 알 수 있다. 이러한 결과는 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터의 이동도는 단일층의 산화물 채널을 갖는 기존의 트랜지스터의 이동도보다 훨씬 크다는 것을 의미한다.
도 13은 상기 제1 및 제2 트랜지스터에 대한 서브-문턱전압 슬로프를 보여준다. 도 13에서 가로축은 스택(stack)을 나타내는데, 곧 채널층이 단일층인지 이중층인지를 나타낸다. 그리고 세로축은 서브-문턱전압 슬로프를 나타낸다. 서브-문턱전압 슬로프는 소스-드레인 전류(Ids)를 단위 전류 만큼 증가시키는데 필요한 전압(V/decade)으로 간단히 정의할 수 있다. 도 13에서 오른쪽 히스토그램(histogram)은 상기 제1 트랜지스터에 대한 결과이고, 왼쪽 히스토그램은 상기 제2 트랜지스터에 대한 결과이다. 도 13의 두 히스토그램을 비교하면, 상기 제1 트랜지스터의 서브-문턱전압 슬로프는 상기 제2 트랜지스터의 서브-문턱전압 슬로브의 1/3 수준인 것을 알 수 있다. 도 13의 결과는 상기 제1 트랜지스터의 소스-드레인 전류(Ids)를 단위 전류 만큼 올리는데 필요한 전압은 상기 제2 트랜지스터의 1/3 정도인 것을 의미한다. 따라서 도 13의 결과는 상기 제1 및 제2 트랜지스터에 인가되는 게이트 전압을 동일한 양으로 증가시켰을 때, 소스-드레인 전류(Ids)의 증가는 상기 제2 트랜지스터보다 상기 제1 트랜지스터에서 훨씬 크게 나타나는 것으로 해석할 수 있다.
도 14는 상기 제1 및 제2 트랜지스터에 대한 절연파괴전압을 보여준다. 도 14에서 가로축은 소스-드레인 사이의 전위차(Vds)를 나타내고, 세로축은 소스-드레인 전류(Ids)를 나타낸다. 도 14에서 제5 그래프(G5)는 본 발명의 일 실시예에 의한 트랜지스터, 곧 상기 제1 트랜지스터에 대한 결과를 나타내고, 제6 그래프(G6)는 기존의 트랜지스터, 곧 상기 제2 트랜지스터에 대한 결과를 나타낸다.
도 14의 제5 및 제6 그래프(G5, G6)를 비교하면, 상기 제1 트랜지스터의 절연파괴 전압은 상기 제2 트랜지스터의 2/3 수준으로 감소한다. 그러나 도 11에서 알 수 있듯이, 상기 제1 트랜지스터의 온 전류는 상기 제2 트랜지스터보다 훨씬 크기 때문에, 상기 제1 트랜지스터는 큰 전력(온 전류 × 절연파괴 전압)을 스위칭하는 소자로 사용될 수 있다. 따라서 상기 제1 트랜지스터는 고 전압 트랜지스터로써의 이점을 갖고 있다고 할 수 있다.
도 15는 상기 제1 트랜지스터에서 드레인 쪽의 게이트 절연층의 두께가 소스 쪽보다 두꺼울 때, 드레인(40) 아래의 채널층(36)과 드레인(40)을 가로지르는 방향(예컨대, 도 3의 점선을 따른 방향)에서의 전기장 세기 분포를 보여준다. 도 15에서 가로축은 거리를, 세로축은 상기 거리에 따른 전기장 세기를 나타낸다. 도 15에서 제7 그래프(G7)는 소스와 드레인 양쪽의 게이트 절연층의 두께가 같을 때의 전기장 세기 분포를 나타내고, 제8 그래프(G8)는 드레인 쪽의 게이트 절연층의 두께가 더 두꺼울 때의 전기장 세기 분포를 나타낸다. 제7 및 제8 그래프(G7, G8)를 비교하면, 드레인(40) 쪽의 게이트 절연층(34)의 두께가 더 두꺼울 때, 게이트 전극(32)과 드레인(40) 사이에서 전기장 세기는 두께가 두껍지 않을 때보다 약해짐을 알 수 있다. 따라서 게이트 전극(32)과 드레인(40) 사이의 게이트 절연층(34)의 열화를 방지할 수 있다.
도 16은 상기 제1 트랜지스터가 채널층(36)의 위 또는 아래에만 게이트 전극을 구비하는 싱글 게이트 전극 구조일 때와 채널층(36)의 위 아래에 각각 게이트 전극을 구비하는 더블 게이트 전극 구조일 때의 전류-전압 특성을 보여준다.
도 16에서 가로축은 게이트 전압을, 세로축은 소스-드레인 전류(Ids)를 나타낸다. 도 16에서 제9 그래프(G9)는 싱글 게이트 전극 구조일 때의 결과를 나타내고, 제10 그래프(G10)는 더블 게이트 전극 구조일 때의 결과를 나타낸다.
제9 및 제10 그래프(G9, G10)를 비교하면, 온 전류는 싱글 게이트 전극 구조일 때보다 더블 게이트 전극 구조일 때, 2배 이상 증가하는 것을 알 수 있다. 또한, 제9 및 제10 그래프(G9, G10)의 턴 온 전압 부근의 기울기를 비교하면, 서브-문턱전압 슬로프는 싱글 게이트 전극 구조일 때보다 더블 게이트 전극 구조일 때 훨씬 더 개선됨을 알 수 있다. 도 16의 결과로부터 상기 제1 트랜지스터의 게이트 전극이 더블 게이트 구조를 가질 때, 상기 제1 트랜지스터의 게이트 제어는 더 용이함을 알 수 있다.
다음, 도 17 내지 도 21을 참조하여 본 발명의 일 실시예에 의한 고 전압 산화물 트랜지스터의 제조 방법을 상세하게 설명한다. 앞에서 설명된 부재와 동일한 부재에 대해서는 동일한 참조번호(부호)를 사용하고, 그에 대한 설명은 생략한다.
도 17을 참조하면, 기판(30)의 일부 영역 상에 게이트 전극(32)을 형성한다. 기판(30) 상에 게이트 전극(32)을 덮는 게이트 절연층(34)을 형성한다.
다음, 도 18에 도시한 바와 같이, 게이트 절연층(34) 상에 채널층(36)을 형성한다. 채널층(36)은 제1 및 제2 산화물층(36a, 36b)을 순차적으로 적층한 다음, 소정의 형태로 패터닝하여 형성할 수 있다. 채널층(36)은 게이트 전극(32) 바로 위에 위치하도록 형성할 수 있다.
이하에서 채널층(36)은 편의 상 단일층으로 도시한다. 다음, 도 19를 참조하면, 게이트 절연층(34) 상에 소스 및 드레인(38, 40)을 이격되게 형성한다. 소스 및 드레인(38, 40)은 단일층 또는 복층일 수도 있다. 소스 및 드레인(38, 40)은 통상의 박막 트랜지스터의 소스 및 드레인을 형성하는 물질로 형성할 수 있다. 소스(38)는 채널층(36)의 한쪽에 접촉되고, 드레인(40)은 채널층(36)의 다른 쪽에 접촉되도록 형성한다. 소스 및 드레인(38, 40)은 일부가 채널층(36)과 오버랩되도록 형성할 수도 있다. 이렇게 해서, 본 발명의 일 실시예에 의한 바텀 게이트 구조의 고 전압 산화물 박막 트랜지스터가 형성된다.
한편, 게이트 절연층(34)을 형성하는 과정에서 사진 식각(photolithography) 공정 등과 같은 적절한 공정을 사용하여 드레인(40) 아래에 대응되는 게이트 절연층(34)의 두께를 다른 부분보다 두껍게 형성할 수 있다.
다음에는 도 2에 도시한 탑 게이트 전극 구조를 갖는 트랜지스터의 제조 방법을 설명한다.
도 20을 참조하면, 기판(30) 상에 버퍼층(50)을 형성한다. 버퍼층(50) 상에 채널층(37)을 형성한다. 채널층(37)은 제2 산화물층(36b)과 제1 산화물층(36a)을 순차적으로 적층하여 형성할 수 있다. 이하에서 채널층(37)은 편의 상 단일층으로 도시한다.
도 21을 참조하면, 버퍼층(50) 상에 소스 및 드레인(38, 40)을 이격되게 형성한다. 소스(38)는 채널층(37)의 한쪽에 접촉되고, 드레인(40)은 채널층(37)의 다른 쪽에 접촉되도록 형성할 수 있다. 이때, 소스 및 드레인(38, 40)의 일부는 채널층(37)과 오버랩되도록 형성할 수 있다. 소스 및 드레인(38, 40)을 형성한 다음, 소스(38)와 드레인(40) 사이의 채널층(37) 상에 게이트 절연층(34)과 게이트 전극(32)을 순차적으로 형성할 수 있다. 게이트 전극(32)은 소스 및 드레인(38, 40)과 이격되게 형성한다. 이렇게 해서, 탑 게이트 구조의 박막 트랜지스터가 형성된다. 한편, 게이트 절연층(34)을 형성할 때, 드레인(40)에 인접한 부분을 나머지 부분보다 두껍게 형성할 수 있다.
다음에는 도 5에 도시한 고 전압 산화물 트랜지스터의 제조 방법을 도 22 및 도 23을 참조하여 설명한다.
도 22를 참조하면, 버퍼층(50)을 형성하고, 버퍼층(50) 상에 채널층(37)을 형성한 다음, 소스 및 드레인(38, 40)을 형성하는 과정은 도 21에서 설명한 바와 동일할 수 있다. 소스 및 드레인(38, 40)을 형성한 다음, 소스 및 드레인(38, 40)과 그 사이의 채널층(37)을 덮는 게이트 절연층(76)을 형성한다. 게이트 절연층(76)의 표면을 평탄화한다. 게이트 절연층(76)에 소정 깊이를 갖는 트랜치(trench)(96)를 형성한다. 트랜치(96)는 드레인(40)보다 소스(38)에 가깝게 형성할 수 있다.
도 23을 참조하면, 게이트 절연층(76) 상에 트랜치(96)를 채우는 게이트 전극(72)을 형성한다. 게이트 전극(72)에서 트랜치(96)를 채우는 부분은 도 5의 돌출부(72a)에 해당된다.
다음에는 도 6에 도시한 고 전압 산화물 트랜지스터의 제조 방법을 도 24 및 도 25를 참조하여 설명한다.
도 24를 참조하면, 기판(30) 상에 버퍼층(50), 채널층(37), 소스(38) 및 드레인(40)을 형성하는 과정은 도 21에서 설명한 바와 동일할 수 있다. 소스(38)와 드레인(40)을 덮고 그 사이의 채널층(37)을 덮는 제1 게이트 절연층(76a)을 형성한다. 제1 게이트 절연층(76a) 상에 제1 게이트 전극(74a)을 형성한다. 제1 게이트 전극(74a)은 소스(38)와 드레인(40) 사이에 위치하도록 형성할 수 있다. 제1 게이트 전극(74a)은 드레인(40)보다 소스(38)에 가깝게 형성할 수 있다. 제1 게이트 전극(74a)은 제1 게이트 절연층(76a) 상으로 도전층(미도시)을 형성한 다음, 제1 게이트 전극(74a)에 대응하는 부분이 남도록 상기 도전층을 패터닝하여 형성할 수 있다.
다음, 도 25를 참조하면, 제1 게이트 절연층(76a) 상에 제1 게이트 전극(74a)을 덮는 제2 게이트 절연층(76b)을 형성한다. 제2 게이트 절연층(76b)은 제1 게이트 절연층(76a)과 동일한 물질로 형성할 수 있다. 제2 게이트 절연층(76b)의 상부면은 평탄하게 한다. 제2 게이트 절연층(76b) 상에 제2 게이트 전극(74b)을 형성한다. 제2 게이트 전극(74b)은 소스(38)와 드레인(40) 사이에 위치하고, 제1 게이트 전극(74a)을 덮도록 형성한다. 또한, 제2 게이트 전극(74b)은 수평으로 제1 게이트 전극(74a)보다 드레인(40)에 더 가깝게 형성할 수 있다. 제2 게이트 전극(74b)은 제1 게이트 전극(74a)과 동일한 물질로 형성할 수도 있다. 제2 게이트 전극(74b)은 제1 게이트 전극(74a)과 동일한 방식으로 형성할 수 있다. 이렇게 해서, 도 6에 도시한 트랜지스터가 형성된다.
다음, 도 26 내지 도 28을 참조하여, 도 7에 도시한 트랜지스터의 제조방법을 설명한다.
도 26을 참조하면, 기판(30) 상에 게이트 전극을 형성하기 위한 도전층(81)을 형성한다. 도전층(81) 상에 도전층(81)의 일부 영역을 한정하는 마스크(M1)를 형성한다. 마스크(M1)로 한정된 영역은 도 7의 돌출부(78a)에 해당될 수 있다.
다음, 도 27에 도시한 바와 같이, 마스크(M1) 둘레의 도전층(81)을 제거하되, 정해진 두께만 제거한다. 이 결과, 도전층(81)의 마스크(M1) 아래에는 돌출부(81a)가 형성된다. 돌출부(81a)는 도 7의 게이트 전극(78)의 돌출부(78a)에 해당될 수 있다. 도전층(81)의 일부 두께의 제거는, 예를 들면 이방성 건식식각을 이용하여 수행할 수 있다. 도전층(81)의 일부 두께를 제거한 후, 마스크(M1)를 제거한다. 돌출부(81a)를 갖는 도전층(81)은 게이트 전극으로 사용될 수 있다. 한편, 마스크(M1)를 제거한 다음, 도전층(81)을 도 7의 게이트 전극(78)과 동일한 형태로 다시 패터닝하여 기판(30)의 상부면의 일부를 노출시킬 수도 있다.
다음, 도 28을 참조하면, 도전층(81) 상에 돌출부(81a)를 덮는 게이트 절연층(34)을 형성한다. 게이트 절연층(34)의 상부면을 평탄화한다. 이에 따라 돌출부(81a) 상의 게이트 절연층(34)의 두께와 돌출부(81a) 둘레의 게이트 절연층(34)의 두께는 다르게 된다. 돌출부(81a) 상의 게이트 절연층(34)의 두께가 다른 부분보다 얇다. 게이트 절연층(34) 상에 돌출부(81a)를 덮는 채널층(36)을 형성한다. 게이트 절연층(34) 상에 채널층(36)의 한쪽과 접촉되는 소스(38)를 형성한다. 게이트 절연층(34) 상에 채널층의 다른 쪽과 접촉되는 드레인(40)을 형성한다. 돌출부(81a)는 드레인(40)보다 소스(38)에 가깝게 형성한다. 이렇게 해서, 도 7의 트랜지스터가 형성된다.
다음에는 도 8에 도시한 고 전압 산화물 트랜지스터의 제조방법을 도 29 및 도 30을 참조하여 설명한다.
도 29를 참조하면, 기판(30) 상에 제4 게이트 전극(82b)을 형성한다. 제4 게이트 전극(82b)은 기판(30) 상에 도전층(미도시)을 형성한 다음, 상기 도전층을 제4 게이트 전극(82b)과 동일한 형태가 되도록 패터닝하여 형성할 수 있다. 기판(30) 상에 제4 게이트 전극(82b)을 덮는 제1 게이트 절연층(86a)을 형성한다. 제1 게이트 절연층(86a) 상에 제3 게이트 전극(82a)을 형성한다. 제3 게이트 전극(82a)은 제4 게이트 전극(82b)과 동일한 방식으로 형성할 수 있다. 제3 게이트 전극(82a)은 제4 게이트 전극(82b) 위에 위치하도록 형성한다. 이때, 제3 게이트 전극(82a)은 제4 게이트 전극(82b)의 오른 쪽 끝보다는 왼쪽 끝에 가까이 위치할 수 있다. 제1 게이트 절연층(86a) 상에 제3 게이트 전극(82a)을 덮는 제2 게이트 절연층(86b)을 형성한다. 제1 및 제2 게이트 절연층(86a, 86b)은 동일한 절연 물질로 형성하지만, 다른 절연물질로 형성할 수도 있다. 제2 게이트 절연층(86b)의 상부면을 평탄화 한 다음, 그 위에 채널층(36)을 형성한다. 채널층(36)은 제2 게이트 절연층(86b) 상에서 제3 및 제4 게이트 전극(82a, 82b)이 채널층(36) 아래에 위치되는 위치에 형성된다. 제2 게이트 절연층(86b) 상에 채널층(36)의 한쪽과 접촉되는 소스(38)와 채널층(36)의 다른 쪽과 접촉되는 드레인(40)을 형성한다. 이렇게 해서, 도 8에 도시한 트랜지스터가 형성된다.
도 9 및 도 10에 도시한 고 전압 산화물 트랜지스터는 상술한 제조 방법을 조합하여 형성할 수 있다. 예를 들면, 도 22 및 도 23을 참조하여 설명한 제조 방법과 도 26 내지 도 28을 참조하여 설명한 제조 방법을 조합하여 도 9의 트랜지스터를 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32, 72, 78:게이트 전극
34, 76, 80:게이트 절연층 36a, 36b:제1 및 제2 산화물층
36, 37:채널층 38:소스
40:드레인 50:버퍼층
60:패시베이션층 72a, 78a, 92a, 94a:돌출부
74a, 74b, 82a, 82b :제1 내지 제4 게이트 전극
86a, 86b:제1 및 제2 게이트 절연층
92, S1:상부 게이트 전극 94, S2:하부 게이트 전극
96a, 96b:제1 및 제2 상부 게이트 전극
98a, 98b:제1 및 제2 하부 게이트 전극
d1-d5:제1 내지 제5 간격 W1:제1 게이트 전극의 폭
W2:제2 게이트 전극의 폭
34, 76, 80:게이트 절연층 36a, 36b:제1 및 제2 산화물층
36, 37:채널층 38:소스
40:드레인 50:버퍼층
60:패시베이션층 72a, 78a, 92a, 94a:돌출부
74a, 74b, 82a, 82b :제1 내지 제4 게이트 전극
86a, 86b:제1 및 제2 게이트 절연층
92, S1:상부 게이트 전극 94, S2:하부 게이트 전극
96a, 96b:제1 및 제2 상부 게이트 전극
98a, 98b:제1 및 제2 하부 게이트 전극
d1-d5:제1 내지 제5 간격 W1:제1 게이트 전극의 폭
W2:제2 게이트 전극의 폭
Claims (22)
- 기판;
상기 기판 상에 구비된 채널층;
상기 기판 상에 구비되고, 상기 채널층에 대응하는 게이트 전극;
상기 채널층의 한쪽에 접촉되는 소스; 및
상기 채널층의 다른 쪽에 접촉된 드레인;을 포함하고,
상기 채널층은 실리콘을 포함하지 않는 복수의 산화물층을 포함하고,
상기 복수의 산화물층은 캐리어 이동도 및 농도가 서로 다른, 순차적으로 적층된 제1 및 제2 산화물층을 포함하고,
상기 제1 및 제2 산화물층 중 상기 캐리어 이동도 및 농도가 낮은 산화물층이 상기 게이트 전극에 근접된 고 전압 산화물 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 채널층의 아래에 구비된 고 전압 산화물 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 채널층의 위에 구비된 고 전압 산화물 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 채널층의 위와 아래에 각각 구비된 고 전압 산화물 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극과 상기 드레인의 이격은 상기 게이트 전극과 상기 소스의 이격보다 큰 고 전압 산화물 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 채널층은 상기 제1 및 제2 산화물층을 포함하여 순차적으로 적층된 3개의 산화물층을 포함하고, 상기 3개의 산화물층 중 가운데 산화물층의 이동도 및 캐리어 농도는 나머지 산화물층과 다른 고 전압 산화물 트랜지스터. - 제 1 항에 있어서,
상기 채널층은 순차적으로 적층된 복수의 쌍의 산화물층을 포함하고, 한 쌍의 산화물층은 순차적으로 적층된 상기 제1 및 제2 산화물층을 포함하는 고 전압 산화물 트랜지스터. - 제 2 항 또는 제 3 항에 있어서,
상기 게이트 전극은 상기 채널층을 향하는 돌출부를 갖는 고 전압 산화물 트랜지스터. - 제 2 항 또는 제 3 항에 있어서,
상기 게이트 전극은 순차적으로 적층되고 이격된 2개의 게이트 전극을 포함하고, 상기 2개의 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 인접하게 구비된 고 전압 산화물 트랜지스터. - 제 4 항에 있어서,
상기 채널층의 위와 아래에 각각 구비된 게이트 전극 중 적어도 하나는 상기 채널층을 향하는 돌출부를 갖는 고 전압 산화물 트랜지스터. - 제 4 항에 있어서,
상기 채널층의 위와 아래에 각각 구비된 게이트 전극 중 적어도 하나는 순차적으로 적층되고 이격된 제1 및 제2 게이트 전극을 포함하고, 상기 제1 및 제2 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 인접하게 구비된 고 전압 산화물 트랜지스터. - 기판 위에 채널층을 형성하는 단계;
상기 채널층의 한쪽과 다른 쪽에 각각 접촉되는 소스 및 드레인을 형성하는 단계; 및
게이트 절연층을 사이에 두고 상기 채널층과 마주하는 게이트 전극을 형성하는 단계;를 포함하고,
상기 채널층은 실리콘을 포함하지 않는 복수의 산화물층을 순차적으로 적층하여 형성하고,
상기 복수의 산화물층은 캐리어 이동도 및 농도가 서로 다른 제1 및 제2 산화물층을 순차적으로 적층하여 형성하고,
상기 제1 및 제2 산화물층 중 상기 캐리어 이동도 및 농도가 낮은 산화물층을 상기 게이트 전극 가까이 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 게이트 전극은 상기 채널층의 위와 아래 중 적어도 한 곳에 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 게이트 전극은 상기 소스보다 상기 드레인과 더 이격되도록 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 삭제
- 제 13 항에 있어서,
상기 채널층은 상기 제1 및 제2 산화물층을 포함하여 3개의 산화물층을 순차적으로 적층하여 형성하고, 상기 3개의 산화물층 중 가운데 산화물층의 이동도 및 캐리어 농도는 나머지 산화물층과 다른 고 전압 산화물 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 채널층은 복수의 쌍의 산화물층을 순차적으로 적층하여 형성하고, 한 쌍의 산화물층은 상기 제1 및 제2 산화물층을 순차적으로 적층하여 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 14 항에 있어서,
상기 게이트 전극은 상기 채널층을 향하는 돌출부를 갖도록 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 14 항에 있어서,
상기 게이트 전극은 2개의 게이트 전극을 순차적으로 적층되고 이격되게 형성하고, 상기 2개의 게이트 전극 중 상기 채널층에 인접한 것은 상기 드레인보다 상기 소스에 가까이 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 14 항에 있어서,
상기 채널층의 위와 아래에 각각 게이트 전극을 형성할 때, 각각의 게이트 전극은 서로 다른 구조 또는 동일한 구조로 형성하는 고 전압 산화물 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 채널층의 위와 아래에 형성된 게이트 전극 중 하나는 단층으로 형성하고, 나머지는 복층으로 형성하는 고 전압 산화물 트랜지스터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120000647A KR101878744B1 (ko) | 2012-01-03 | 2012-01-03 | 고 전압 산화물 트랜지스터 및 그 제조방법 |
| US13/547,200 US8698246B2 (en) | 2012-01-03 | 2012-07-12 | High-voltage oxide transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120000647A KR101878744B1 (ko) | 2012-01-03 | 2012-01-03 | 고 전압 산화물 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130079891A KR20130079891A (ko) | 2013-07-11 |
| KR101878744B1 true KR101878744B1 (ko) | 2018-07-16 |
Family
ID=48694158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120000647A KR101878744B1 (ko) | 2012-01-03 | 2012-01-03 | 고 전압 산화물 트랜지스터 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8698246B2 (ko) |
| KR (1) | KR101878744B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102127781B1 (ko) * | 2013-11-29 | 2020-06-30 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR101451928B1 (ko) * | 2014-04-03 | 2014-10-23 | 연세대학교 산학협력단 | 다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법 |
| KR102260886B1 (ko) * | 2014-12-10 | 2021-06-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 |
| KR20160086016A (ko) * | 2015-01-08 | 2016-07-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| KR102653836B1 (ko) * | 2015-03-03 | 2024-04-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치 |
| WO2018035502A1 (en) * | 2016-08-19 | 2018-02-22 | Rutgers, The State University Of New Jersey | Magnesium zinc oxide-based high voltage thin film transitor |
| US10276679B2 (en) * | 2017-05-30 | 2019-04-30 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050017302A1 (en) * | 2003-07-25 | 2005-01-27 | Randy Hoffman | Transistor including a deposited channel region having a doped portion |
| US20060027864A1 (en) * | 2001-06-27 | 2006-02-09 | Takaaki Negoro | Semiconductor device and method for fabricating such device |
| US20080254569A1 (en) * | 2004-03-12 | 2008-10-16 | Hoffman Randy L | Semiconductor Device |
| US20100006834A1 (en) * | 2008-07-14 | 2010-01-14 | Sun-Il Kim | Channel layers and semiconductor devices including the same |
| US20110057185A1 (en) * | 2009-09-09 | 2011-03-10 | National Taiwan University | Thin film transistor |
| US20110156052A1 (en) * | 2009-12-25 | 2011-06-30 | Denso Corporation | Semiconductor device having JFET and method for manufacturing the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067843B2 (en) * | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| US8222680B2 (en) | 2002-10-22 | 2012-07-17 | Advanced Micro Devices, Inc. | Double and triple gate MOSFET devices and methods for making same |
| JP4609797B2 (ja) * | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP5148211B2 (ja) * | 2007-08-30 | 2013-02-20 | 出光興産株式会社 | 有機薄膜トランジスタ及び有機薄膜発光トランジスタ |
| EP2248181B1 (en) | 2008-02-13 | 2014-10-22 | Acco Semiconductor, Inc | High breakdown voltage double-gate semiconductor device |
| KR100986173B1 (ko) | 2008-05-09 | 2010-10-07 | 한국과학기술연구원 | 박막 트랜지스터 |
| JP4844627B2 (ja) * | 2008-12-24 | 2011-12-28 | ソニー株式会社 | 薄膜トランジスタの製造方法および表示装置の製造方法 |
| KR101648927B1 (ko) | 2009-01-16 | 2016-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
-
2012
- 2012-01-03 KR KR1020120000647A patent/KR101878744B1/ko active IP Right Grant
- 2012-07-12 US US13/547,200 patent/US8698246B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060027864A1 (en) * | 2001-06-27 | 2006-02-09 | Takaaki Negoro | Semiconductor device and method for fabricating such device |
| US20050017302A1 (en) * | 2003-07-25 | 2005-01-27 | Randy Hoffman | Transistor including a deposited channel region having a doped portion |
| US20080254569A1 (en) * | 2004-03-12 | 2008-10-16 | Hoffman Randy L | Semiconductor Device |
| US20100006834A1 (en) * | 2008-07-14 | 2010-01-14 | Sun-Il Kim | Channel layers and semiconductor devices including the same |
| US20110057185A1 (en) * | 2009-09-09 | 2011-03-10 | National Taiwan University | Thin film transistor |
| US20110156052A1 (en) * | 2009-12-25 | 2011-06-30 | Denso Corporation | Semiconductor device having JFET and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US8698246B2 (en) | 2014-04-15 |
| KR20130079891A (ko) | 2013-07-11 |
| US20130168770A1 (en) | 2013-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101878744B1 (ko) | 고 전압 산화물 트랜지스터 및 그 제조방법 | |
| KR101963226B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| US10074728B2 (en) | Semiconductor device | |
| JP6245559B2 (ja) | 窒化物半導体装置およびその製造方法 | |
| US8466462B2 (en) | Thin film transistor and method of fabricating the same | |
| US8525274B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8354715B2 (en) | Semiconductor device and method of fabricating the same | |
| KR101791938B1 (ko) | 복수의 그래핀 채널층을 구비하는 그래핀 전자소자 | |
| JP2014192493A5 (ko) | ||
| KR20140010100A (ko) | 오프셋 전극 ｔｆｔ 구조 | |
| US11094790B2 (en) | Silicon carbide semiconductor device | |
| WO2017071661A1 (zh) | 一种薄膜晶体管及制造方法和显示器面板 | |
| JP2022191421A (ja) | 半導体装置 | |
| CN103531637B (zh) | 晶体管与其制造方法 | |
| JP5422252B2 (ja) | 半導体装置の製造方法 | |
| JP6496149B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPWO2019142529A1 (ja) | 半導体装置およびその製造方法 | |
| JP5716467B2 (ja) | 電界効果トランジスタとその製造方法 | |
| KR101718077B1 (ko) | 멀티 채널을 갖는 고 전자 이동도 트랜지스터 및 그 제조방법 | |
| KR20150097642A (ko) | 온도 안정도가 향상된 금속산화물 ｔｆｔ | |
| CN104124269A (zh) | 半导体装置 | |
| US20180358455A1 (en) | Power transistor device | |
| US20140239356A1 (en) | Semiconductor device | |
| KR101318418B1 (ko) | 박막 트랜지스터 및 이의 제조 방법 | |
| US9837497B1 (en) | Channel structure and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |